JPH09160776A - 条件分岐命令の制御装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 条件分岐命令によるif-then-else文に関し
て、余分な分岐処理を削除し高速に処理する条件分岐命
令の制御装置およびその制御方法を提供する。 【解決手段】 条件分岐命令の制御装置において、分岐
条件を判定する分岐処理制御回路５ａと、前記分岐条件
が成立の場合に分岐をするマルチプレクサ７と、前記分
岐条件が不成立の場合に次命令の実行を禁止するＮＯＰ
生成器３とを備えたことを特徴とする条件分岐命令の制
御装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令をパイプライ
ン処理する情報処理装置における条件分岐命令の制御装
置およびその制御方法に関する。

【０００２】

【従来の技術】命令をパイプライン処理する情報処理装
置においては、各命令が順次パイプラインに送り込まれ
逐次実行されている時には、命令のオーバーラップ実行
により命令実行の高速化がはかられている。しかし、条
件分岐命令により分岐する場合には、条件が判定された
時点から分岐先命令をフェッチするため、パイプライン
に無駄な空き（遅延スロット）がでるという問題があ
る。この問題を解決する手段として従来は、分岐命令の
次番地にある後続命令を遅延スロットで実行すること
で、パイプラインの無駄な空きを除く、遅延分岐と呼ば
れる分岐方式がとられている。

【０００３】上記した従来の条件分岐命令の一例として
は、例えば、特開平４−１２７２３７号公報がある。

【０００４】図３、図５は、３段パイプラインの情報処
理装置において、従来の条件分岐命令によりif-then-el
se文を記述した場合の動作説明図である。

【０００５】今、条件分岐命令のデコードステージで条
件が判定されたとすると、この時点から分岐先命令をフ
ェッチするため、パイプラインに遅延スロットが発生す
ることとなる。

【０００６】図３（ａ）によると、条件成立時には、Ｊ
ＭＰ１に分岐しthen文を実行する。これをパイプライン
ステージ（図３（ｂ））でみると、条件分岐命令の後に
遅延スロットでＮＯＰ（無処理命令）を実行した後、th
en文命令１、２を実行することとなる。

【０００７】また、条件不成立時には、後続のelse文を
実行した後、ＪＭＰ２に分岐する。これをパイプライン
ステージ（図３（ｃ））でみると、else文命令１を実行
した後、遅延分岐命令を実行し、さらに、遅延スロット
でelse文命令２を実行し、ＪＭＰ２へ分岐することとな
る。

【０００８】上述からわかるように、遅延分岐命令を使
用することでパイプライン１スロットの効率化を図って
いるが、else文中に余分な分岐命令が必要となる。

【０００９】図５は、遅延分岐方式を用いた条件分岐命
令を使用した場合の動作説明図である。図５（ａ）によ
ると、条件分岐命令の後にthen文、else文の共通命令を
置き、条件成立時には、共通命令を実行した後、ＪＭＰ
１に分岐しthen文を実行する。これをパイプラインステ
ージ（図５（ｂ））でみると、条件分岐命令の後に遅延
スロットで共通命令を実行した後、then文命令１、２を
実行することとなる。

【００１０】また、条件不成立時には、後続の共通命
令、else文を実行し、ＪＭＰ２に分岐する。これをパイ
プラインステージ（図５（ｃ））でみると、共通命令を
実行し、else文命令１を実行した後、遅延分岐命令を実
行し、さらに、遅延スロットでelse文命令２を実行し、
ＪＭＰ２へ分岐することとなる。

【００１１】上述からわかるように遅延分岐命令を使用
することでパイプライン２スロットの効率化を図ってい
るが、やはり、else文中に余分な分岐命令が必要とな
る。

【００１２】

【発明が解決しようとする課題】上述したように従来の
構成では、遅延分岐命令を使用することで遅延スロット
の効率化は図られるが、余分な分岐処理が必要となる問
題を有していた。

【００１３】そこで、本発明は、この余分な分岐処理を
削除する方法に着目して得られたものである。

【００１４】従って本発明は上記問題に鑑み、その目的
は、条件分岐命令によるif-then-else文に関して、余分
な分岐処理を削除し高速に処理する条件分岐命令の制御
装置およびその制御方法を提供することにある。

【００１５】

【課題を解決するための手段】上記問題を解決するため
に本発明の条件分岐命令の制御装置およびその制御方法
は、請求項１に関わり、分岐条件を判定する手段と、分
岐条件が成立の場合に分岐をする手段と、分岐条件が不
成立の場合に次命令の実行を禁止する手段とを備えたも
のである。

【００１６】請求項２に関わり、分岐条件を判定し、分
岐条件が成立の場合には次命令を実行した後に分岐し、
分岐条件が不成立の場合には次命令の実行を禁止するよ
うに制御する。

【００１７】請求項３に関わり、分岐条件を判定する手
段と、分岐条件が成立の場合に指定数の次命令を実行し
た後に分岐する手段と、分岐条件が不成立の場合に次命
令の実行を禁止する手段と、分岐条件が不成立の場合に
命令アドレスを指定数加算する手段とを備えたものであ
る。

【００１８】請求項４に関わり、分岐条件を判定し、分
岐条件が成立の場合には指定数の次命令を実行した後に
分岐し、分岐条件が不成立の場合には次命令の実行を禁
止し、さらに、指定数後の命令から実行するように制御
する。

【００１９】請求項５に関わり、分岐条件を判定する手
段と、分岐条件が成立の場合に指定数の次命令を実行し
た後に分岐する手段と、分岐条件が不成立の場合に命令
アドレスを指定数加算する手段とを備えたものである。

【００２０】請求項６に関わり、分岐条件を判定し、分
岐条件が成立の場合には指定数の次命令を実行した後に
分岐し、分岐条件が不成立の場合には指定数後の命令か
ら実行するように制御する。

【００２１】本発明は上記した構成によって、請求項
１、２に関わり、分岐条件を判定する手段により分岐条
件を判定し、分岐条件が成立の場合には、分岐をする手
段により次命令を実行した後に分岐し、分岐条件が不成
立の場合には、次命令の実行を禁止する手段により次命
令の実行を禁止するように制御することで、if-then-el
se文を記述した場合の余分な分岐処理を削除することと
なる。

【００２２】請求項３、４に関わり、分岐条件を判定す
る手段により分岐条件を判定し、分岐条件が成立の場合
には、指定数の次命令を実行した後に分岐する手段によ
り指定数の次命令を実行した後に分岐し、分岐条件が不
成立の場合に次命令の実行を禁止する手段により次命令
の実行を禁止し、さらに、命令アドレスを指定数加算す
る手段により指定数後の命令から実行するように制御す
ることで、if-then-else文を記述した場合の余分な分岐
処理を削除することとなる。

【００２３】請求項５、６に関わり、分岐条件を判定す
る手段により分岐条件を判定し、分岐条件が成立の場合
には、指定数の次命令を実行した後に分岐する手段によ
り指定数の次命令を実行した後に分岐し、分岐条件が不
成立の場合には、命令アドレスを指定数加算する手段に
より指定数後の命令から実行するように制御すること
で、if-then-else文を記述した場合の余分な分岐処理を
削除することとなる。

【００２４】

【発明の実施の形態】

（実施の形態１）以下本発明の第１の実施例の条件分岐
命令の制御方式について、図面を参照しながら説明す
る。

【００２５】図６は本発明の第１の実施例における条件
分岐の制御方式の構成図である。図６において、１は命
令ポインタで、第１の命令アドレス１７を入力し、第２
の命令アドレス１８を出力する。２は命令メモリで、第
２の命令アドレス１８を入力し、第１の命令コード１０
を出力する。３は次命令の実行を禁止する手段となるＮ
ＯＰ発生器で、第１の命令コード１０および次命令実行
禁止信号２０を入力し、第２の命令コード１１を出力す
る。４は命令をデコードするデコーダで、第２の命令コ
ード１１を入力し、第１の制御信号１２、第２の制御信
号１３および第３の制御信号１４を出力する。５ａは分
岐条件を判定する手段となる分岐処理制御回路で、条件
フラグ信号１５および第２の制御信号１３を入力し、分
岐信号２１および次命令実行禁止信号２０を出力する。
６は分岐アドレス生成器で、第３の制御信号１４を入力
し、分岐アドレス１６を出力する。７は分岐する手段と
なるマルチプレクサで、分岐信号２１、分岐アドレス１
６および第３の命令アドレス１９を入力し、第１の命令
アドレス１７を出力する。８はインクリメンタで、第２
の命令アドレス１８を入力し、第３の命令アドレス１９
を出力する。９は演算器で、第１の制御信号１２を入力
し、条件フラグ信号１５を出力する。１０は第１の命令
コードで、命令メモリ２から出力され、ＮＯＰ発生器３
に入力される。１１は第２の命令コードで、ＮＯＰ発生
器３から出力され、デコーダ４に入力される。１２は第
１の制御信号で、デコーダ４から出力され、演算器９に
入力される。１３は第２の制御信号で、デコーダ４から
出力され、分岐処理制御回路５ａに入力される。１４は
第３の制御信号で、デコーダ４から出力され、分岐アド
レス生成器６に入力される。１５は条件フラグ信号で、
演算器９から出力され、分岐処理制御回路５ａに入力さ
れる。１６は分岐アドレスで、分岐アドレス生成器６か
ら出力され、マルチプレクサ７に入力される。１７は第
１の命令アドレスで、マルチプレクサ７から出力され、
命令ポインタ１に入力される。１８は第２の命令アドレ
スで、命令ポインタ１から出力され、インクリメンタ８
に入力される。

【００２６】１９は第３の命令アドレスで、インクリメ
ンタ８から出力され、マルチプレクサ７に入力される。
２０は次命令実行禁止信号で、分岐処理制御回路５ａか
ら出力され、ＮＯＰ生成器３に入力される。２１は分岐
信号で、分岐処理制御回路５ａから出力され、マルチプ
レクサ７に入力される。

【００２７】以上のように構成された条件分岐命令の制
御方式について、以下図６および図１を用いてその動作
を説明する。

【００２８】まず図６は３段パイプラインにおける条件
分岐の制御装置の構成を示すものであって、命令ポイン
タ１は、第１の命令アドレス１７をラッチし、第２の命
令アドレス１８として出力する。命令メモリ２は、第２
の命令アドレス１８をアドレスとして第１の命令コード
１０を出力する。ＮＯＰ生成器３は、次命令実行禁止信
号２０がＯＦＦの場合には、第１の命令コード１０をラ
ッチして出力し、次命令実行禁止信号２０がＯＮの場合
には、ＮＯＰコードを出力する。デコーダ４は、第２の
命令コード１１をデコードし、第１の制御信号１２、第
２の制御信号１３および第３の制御信号１４を出力す
る。分岐処理制御回路５ａは、第２の制御信号１３によ
り制御され、条件フラグ信号１５の分岐条件を成立と認
識した場合には、分岐信号２１をＯＮにし、条件フラグ
信号１５の分岐条件を不成立と認識した場合には、次命
令実行禁止信号２０をＯＮにする（詳細は後述する）。
分岐アドレス生成器６は、第３の制御信号１４より分岐
アドレスを生成し、分岐アドレス１６として出力する。
マルチプレクサ７は、分岐信号２１がＯＮの場合には、
分岐アドレス１６を選択し、分岐信号２１がＯＦＦの場
合には、第３の命令アドレス１９を選択する。インクリ
メンタ８は、第２の命令アドレス１８を１インクリメン
トし、第３の命令アドレス１９として出力する。演算器
９は、図には記述していないデータメモリ等に格納され
ているデータを演算するための演算器で、第１の制御信
号１２により制御されて演算を実行し、その演算結果を
条件フラグ信号１５として出力する。

【００２９】図８は本発明の第１の実施例における分岐
処理制御回路５ａの詳細図である。図８において、１３
は図６記載のデコーダ４から出力される第２の制御信号
で、分岐イネーブル信号１１０、負判定信号１１１、ゼ
ロ判定信号１１２と正判定信号１１３からなる。１５は
図６記載の演算器９から出力される条件フラグ信号で、
負フラグ１１４、ゼロフラグ１１５と正フラグ１１６か
らなる。２０は図６記載の次命令実行禁止信号で、ラッ
チ１０９から出力される。２１は図６記載の分岐信号
で、ラッチ１０８から出力される。１０１はＯＲゲート
で、負判定信号１１１と負フラグ１１４の論理和をと
り、ＡＮＤゲート１０４に出力する。

【００３０】１０２はＯＲゲートで、ゼロ判定信号１１
２とゼロフラグ１１５の論理和をとり、ＡＮＤゲート１
０４に出力する。１０３はＯＲゲートで、正判定信号１
１３と正フラグ１１６の論理和をとり、ＡＮＤゲート１
０４に出力する。１０４はＡＮＤゲートで、ＯＲゲート
１０１、１０２、１０３の出力の論理積をとり、ＡＮＤ
ゲート１０５とインバータ１０７に出力する。１０５は
ＡＮＤゲートで、ＡＮＤゲート１０４の出力と分岐イネ
ーブル信号１１０の論理積をとり、ラッチ１０８に出力
する。１０６はＡＮＤゲートで、インバータ１０７の出
力と分岐イネーブル信号１１０の論理積をとり、ラッチ
１０９に出力する。１０７はインバータで、ＡＮＤゲー
ト１０４の出力を反転させＡＮＤゲート１０６に出力す
る。１０８はラッチで、ＡＮＤゲート１０５の出力をラ
ッチし、分岐信号２１として出力する。１０９はラッチ
で、ＡＮＤゲート１０６の出力をラッチし、次命令実行
禁止信号２０として出力する。

【００３１】以上のように構成された分岐処理制御回路
５ａについて、図８を用いてその動作を説明する。

【００３２】まず図８で、条件分岐命令時には、分岐イ
ネーブル信号１１０がＯＮとなる。今、ゼロ判定信号１
１２と正判定信号１１３がＯＮであるとする。この時、
負フラグ１１４がＯＮである場合、すなわち分岐条件が
成立の場合には、ＡＮＤゲート１０４の出力がＯＮとな
る。さらに分岐イネーブル信号１１０がＯＮであるの
で、ＡＮＤゲート１０５の出力がＯＮとなり、ラッチ１
０８でラッチされ分岐信号２１がＯＮとなる。

【００３３】次に、負フラグ１１４がＯＦＦである場
合、すなわち分岐条件が不成立の場合には、ＡＮＤゲー
ト１０４の出力がＯＦＦとなるので、インバータ１０７
の出力がＯＮとなり、さらに分岐イネーブル信号１１０
がＯＮであるので、ＡＮＤゲート１０６の出力はＯＮと
なる。そして、ＡＮＤゲート１０６の出力は、ラッチ１
０９でラッチされ、次命令実行禁止信号２０がＯＮとな
る。

【００３４】上述では演算結果の負の判定の場合につい
てその動作を説明したが、ゼロの判定の場合には、負判
定信号１１１と正判定信号１１３をＯＮとすることで、
正の判定の場合には、負判定信号１１１とゼロ判定信号
１１２をＯＮとすることで行なうことができる。また、
負、正、ゼロの組合わせも同様に行なうことができる。

【００３５】次に図１は３段パイプラインの情報処理装
置におけるif-then-else文記述の動作を示すものであっ
て、条件分岐命令のデコードステージで分岐条件の判定
が終了し、条件が成立した場合には、遅延スロットでth
en文命令を実行しＪＭＰ１へ分岐し、条件が不成立の場
合には、条件分岐命令の実行ステージで、then文命令を
ＮＯＰコードに置き換えて実行を禁止し、次のelse文命
令のみを実行する。

【００３６】この動作を図６を用いて、１）分岐条件成
立時、２）分岐条件不成立時についてステージ別に説明
する。 １）分岐条件成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力される。 ＜条件分岐命令のデコードステージ、then文命令の命令
フェッチステージ＞ 条件分岐命令のデコード 命令メモリ２から出力された第１の命令コード１０が、
ＮＯＰ生成器３でラッチされ、第２の命令コード１１と
して出力される。デコーダ４で第２の命令コードがデコ
ーダされ第３の制御信号１４が出力され、分岐アドレス
生成器６から分岐アドレス１６が出力される。デコーダ
４で第２の命令コードがデコーダされ第２の制御信号１
３が出力され、分岐処理制御回路５ａは条件フラグ信号
１５をもとに分岐条件の判定を行ない、分岐信号２１を
ＯＮにする。分岐信号２１により、マルチプレクサ７は
分岐アドレス１６を選択する。

【００３７】then文命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、インクリメンタ８で１インクリメントされ、第３の
命令アドレス１９として出力され、さらにマルチプレク
サ７を通り、第１の命令アドレス１７となり、命令ポイ
ンタ１にラッチされる。 ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 分岐アドレス１６が、マルチプレクサ７から第１の命令
アドレス１７として出力され、命令ポインタ１にラッチ
される。 ２）分岐条件不成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力さる。 ＜条件分岐命令のデコードステージ、then文命令の命令
フェッチステージ＞ 条件分岐命令のデコード 命令メモリ２から出力された第１の命令コード１０が、
ＮＯＰ生成器３でラッチされ、第２の命令コード１１と
して出力される。デコーダ４で第２の命令コードがデコ
ーダされ第２の制御信号１３が出力され、分岐処理制御
回路５ａは条件フラグ信号１５をもとに分岐条件の判定
を行ない、次命令実行禁止信号２０をＯＮにする。

【００３８】then文命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、インクリメンタ８で１インクリメントされ、第３の
命令アドレス１９として出力され、さらにマルチプレク
サ７を通り、第１の命令アドレス１７となり、命令ポイ
ンタ１にラッチされる。 ＜then文命令のデコードステージ、else文命令の命令フ
ェッチステージ＞ then文命令のデコード ＮＯＰ生成器からＮＯＰコード出力される。よって、命
令メモリ２から出力された第１の命令コード１０は、Ｎ
ＯＰコードに置き換えらる。

【００３９】else文命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、インクリメンタ８で１インクリメントされ、第３の
命令アドレス１９として出力され、さらにマルチプレク
サ７を通り、第１の命令アドレス１７となり、命令ポイ
ンタ１にラッチされる。 ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、インクリメンタ８で１インクリメントされ、第３の
命令アドレス１９として出力され、さらにマルチプレク
サ７を通り、第１の命令アドレス１７となり、命令ポイ
ンタ１にラッチされる。

【００４０】以上のように本実施例によれば、分岐条件
を判定する手段となる分岐処理制御回路５ａと、分岐条
件が成立の場合に分岐する手段となるマルチプレクサ７
と、分岐条件が不成立の場合に次命令の実行を禁止する
手段となるＮＯＰ生成器３とを備えることにより、分岐
条件を判定し、分岐条件が成立の場合には次命令を実行
した後に分岐し、分岐条件が不成立の場合には次命令の
実行を禁止することができる。

【００４１】（実施の形態２）以下本発明の第２の実施
例の条件分岐命令の制御方式について、図面を参照しな
がら説明する。

【００４２】図７は本発明の第２の実施例における条件
分岐の制御方式の構成図である。図６と異なるのは、分
岐条件が成立の場合に指定数の次命令を実行した後に分
岐をする手段として、カウンタ２２を設け、分岐処理制
御回路５ｂの出力に実行回数設定信号２３を設けてカウ
ンタ２２に入力し、さらに分岐処理制御回路５ｂから出
力していた分岐信号２１を削除してカウンタ２２から出
力するようにした点と、分岐条件が不成立の場合に命令
アドレスを指定数加算する手段として、加算器２４を設
け、分岐処理制御回路５ｂの出力に加算値設定信号２５
を設けて加算器２４へ入力するようにした点である。

【００４３】図７において、図６と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。

【００４４】以上のように構成された条件分岐命令の制
御方式について、以下図７および図２を用いてその動作
を説明する。

【００４５】まず図７は３段パイプラインにおける条件
分岐の制御装置の構成を示すものでであって、分岐処理
制御回路５ｂは、第２の制御信号１３により制御され、
条件フラグ信号１５の分岐条件を成立と認識した場合に
は、実行回数設定信号２３を出力する。また、条件フラ
グ信号１５の分岐条件を不成立と認識した場合には、加
算値設定信号２５を出力し、また、次命令実行禁止信号
２０をＯＮにする（詳細は後述する）。カウンタ２２
は、実行回数設定信号が入力されると、カウント数を設
定し、ダウンカウントを開始し、ゼロで分岐信号２１を
出力する。加算器２４は、加算値設定信号２５が入力さ
れない場合には、第２の命令アドレス１８を１インクリ
メントし、第３の命令アドレス１９として出力し、加算
値設定信号２５が入力された場合には、加算値が設定さ
れ、第２の命令アドレス１８を加算値分インクリメント
し、第３の命令アドレス１９として出力する。

【００４６】図９は本発明の第２の実施例における分岐
処理制御回路５ｂの詳細図である。図８と異なるのは、
第２の制御信号１３にカウンタ設定１１７と加算値１１
８を追加した点と、ＡＮＤゲート１１９、１２０とラッ
チ１２１と加算値設定信号２５を追加した点と、分岐信
号２１を実行回数設定信号２３に変更した点である。Ａ
ＮＤゲート１１９はＡＮＤゲート１０５の出力とカウン
タ設定１１７が入力される。ＡＮＤゲート１２０はＡＮ
Ｄゲート１０６の出力と加算値１１８が入力される。ラ
ッチ１２１はＡＮＤゲート１２０の出力が入力され、加
算値設定信号２５が出力される。ラッチ１０８はＡＮＤ
ゲート１０８の出力が入力され、実行回数設定信号２３
が出力される。図９において、図８と同一の機能を有す
るものには同一の符号を付してその詳細な説明を省略す
る。

【００４７】以上のように構成された分岐処理制御回路
５ｂについて、図９を用いてその動作を説明する。

【００４８】まず図９で、条件分岐命令時には、分岐イ
ネーブル信号１１０がＯＮとなる。今、ゼロ判定信号１
１２と正判定信号１１３がＯＮであるとする。この時、
負フラグ１１４がＯＮである場合、すなわち分岐条件が
成立の場合には、ＡＮＤゲート１０４の出力がＯＮとな
り、さらに分岐イネーブル信号１１０がＯＮであるの
で、ＡＮＤゲート１０５の出力はＯＮとなる。これによ
り、ＡＮＤゲート１１９はイネーブルになり、カウンタ
設定１１７がラッチ１０８でラッチされて実行回数設定
信号２３として出力される。

【００４９】次に、負フラグ１１４がＯＦＦである場
合、すなわち分岐条件が不成立の場合には、ＡＮＤゲー
ト１０４の出力がＯＦＦとなるので、インバータ１０７
の出力はＯＮとなり、さらに分岐イネーブル信号１１０
がＯＮであるので、ＡＮＤゲート１０６の出力がＯＮと
なる。これにより、ＡＮＤゲート１２０はイネーブルに
なり、加算値１１８がラッチ１２１でラッチされて加算
値設定信号２５として出力される。また、ＡＮＤゲート
１０６の出力がラッチ１０９でラッチされ次命令実行禁
止信号２０がＯＮとなる。

【００５０】上述では、演算結果の負の判定の場合につ
いてその動作を説明したが、ゼロの判定の場合には、負
判定信号１１１と正判定信号１１３をＯＮとすること
で、正の判定の場合には、負判定信号１１１とゼロ判定
信号１１２をＯＮとすることで行なうことができる。ま
た、負、正、ゼロの組合わせも同様に行なうことができ
る。

【００５１】次に図２は３段パイプラインの情報処理装
置におけるif-then-else文記述の動作を示すものであっ
て、条件分岐命令のデコードステージで分岐条件の判定
が終了し、条件が成立した場合には、then文命令１、２
を実行し、ＪＭＰ１へ分岐する。条件が不成立の場合に
は、条件分岐命令の実行ステージで、then文命令１をＮ
ＯＰコードに置き換えて実行を禁止し、then文命令２の
命令を飛ばして、else文命令１、２を実行する。

【００５２】この動作を図７を用いて、１）分岐条件成
立時、２）分岐条件不成立時についてステージ別に説明
する。 １）分岐条件成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力さる。 ＜条件分岐命令のデコードステージ、then文命令１の命
令フェッチステージ＞ 条件分岐命令のデコード 命令メモリ２から出力された第１の命令コード１０が、
ＮＯＰ生成器３でラッチされ、第２の命令コード１１と
して出力される。デコーダ４で第２の命令コードがデコ
ーダされ第３の制御信号１４が出力され、分岐アドレス
生成器６から分岐アドレス１６が出力される。

【００５３】デコーダ４で第２の命令コードがデコーダ
され第２の制御信号１３が出力され、分岐処理制御回路
５ｂは条件フラグ信号１５をもとに分岐条件の判定を行
ない、実行回数設定信号２３を出力する。実行回数設定
信号２３により、カウンタ２２に１が設定さる。

【００５４】then文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器２４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜条件分岐命令の実行ステージ、then文命令２の命令フ
ェッチステージ＞ 条件分岐命令の実行 カウンタ２２が１をカウントし、分岐信号２１をＯＮに
し、マルチプレクサ７は分岐アドレス１６を選択する。

【００５５】then文命令２の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
は、加算器２４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、更にマルチプレクサ７を通
り、第１の命令アドレス１７となり、命令ポインタ１に
ラッチされる ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 分岐アドレス１６が、マルチプレクサ７から第１の命令
アドレス１７として出力され、命令ポインタ１にラッチ
される。 ２）分岐条件不成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力さる。 ＜条件分岐命令のデコードステージ、then文命令１の命
令フェッチステージ＞ 条件分岐命令のデコード 命令メモリ２から出力された第１の命令コード１０が、
ＮＯＰ生成器３でラッチされ、第２の命令コード１１と
して出力される。デコーダ４で第２の命令コードがデコ
ーダされ第２の制御信号１３が出力され、分岐処理回路
５は条件フラグ信号１５をもとに分岐条件の判定を行な
い、次命令実行禁止信号２０をＯＮにし、また、加算値
設定信号２５を出力する。加算値設定信号２５により、
加算器２４に２が設定さる。

【００５６】then文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜then文命令１のデコードステージ、else文命令１の命
令フェッチステージ＞ then文命令１のデコード ＮＯＰ生成器からＮＯＰコード出力される。よって、命
令メモリ２から出力された第１の命令コード１０は、Ｎ
ＯＰコードに置き換えらる。

【００５７】else文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で２インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜else文命令２の命令フェッチステージ＞ else文命令２の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。

【００５８】以上のように本実施例によれば、分岐条件
を判定する手段となる分岐処理制御回路５ｂと、分岐条
件が成立の場合に指定数の次命令を実行した後に分岐す
る手段となるマルチプレクサ７、加算器２４と、分岐条
件が不成立の場合に次命令の実行を禁止する手段となる
ＮＯＰ生成器３と、分岐条件が不成立の場合に命令アド
レスを指定数加算する手段となるカウンタ２２とを備え
ることにより、分岐条件を判定し、分岐条件が成立の場
合には、指定数の次命令を実行した後に分岐し、分岐条
件が不成立の場合には、次命令の実行を禁止し、指定数
後の命令から実行することができる。

【００５９】（実施の形態３）以下本発明の第３の実施
例の条件分岐命令の制御方式について、図面を参照しな
がら説明する。

【００６０】第２の実施例の図７において、次命令実行
禁止信号２０を削除したものとして、条件分岐命令の制
御方式について、以下図７および図４を用いてその動作
を説明する。

【００６１】次に図４は３段パイプラインの情報処理装
置におけるif-then-else文記述の動作を示すものであっ
て、条件分岐命令のデコードステージで分岐条件の判定
が終了し、条件が成立した場合には、共通命令およびth
en文命令１、２を実行し、ＪＭＰ１へ分岐する。条件が
不成立の場合には、共通命令を実行し、then文命令１、
２の命令を飛ばして、else文命令１、２を実行する。

【００６２】この動作を図７を用いて、１）分岐条件成
立時、２）分岐条件不成立時についてステージ別に説明
する。 １）分岐条件成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力さる。 ＜条件分岐命令のデコードステージ、共通命令の命令フ
ェッチステージ＞ 条件分岐命令のデコード 第１の命令コード１０が、ＮＯＰ生成器３でラッチさ
れ、第２の命令コード１１として出力される。デコーダ
４で第２の命令コードがデコーダされ第３の制御信号１
４が出力され、分岐アドレス生成器６から分岐アドレス
１６が出力される。デコーダ４で第２の命令コードがデ
コーダされ第２の制御信号１３が出力され、分岐処理制
御回路５ｂは条件フラグ信号１５をもとに分岐条件の判
定を行ない、実行回数設定信号２３を出力する。実行回
数設定信号２３により、カウンタ２２に２が設定さる。

【００６３】共通命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器２４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜then文命令１の命令フェッチステージ＞ then文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
は、加算器２４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、更にマルチプレクサ７を通
り、第１の命令アドレス１７となり、命令ポインタ１に
ラッチされる。 ＜then文命令２の命令フェッチステージ＞ 条件分岐命令の実行 カウンタ２２が２をカウントし、分岐信号２１をＯＮに
し、マルチプレクサ７は分岐アドレス１６を選択する。

【００６４】then文命令２の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
は、加算器２４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、更にマルチプレクサ７を通
り、第１の命令アドレス１７となり、命令ポインタ１に
ラッチされる。 ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 分岐アドレス１６が、命令ポインタ１にラッチされる。 ２）分岐条件不成立時 ＜条件分岐命令の命令フェッチステージ＞ 条件分岐命令の命令フェッチ 命令ポインタ１から出力される第２の命令アドレス１８
により、条件分岐命令が命令メモリ２から第１の命令コ
ード１０として出力さる。 ＜条件分岐命令のデコードステージ、共通命令の命令フ
ェッチステージ＞ 条件分岐命令のデコード 命令メモリ２から出力された第１の命令コード１０が、
ＮＯＰ生成器３でラッチされ、第２の命令コード１１と
して出力される。デコーダ４で第２の命令コードがデコ
ーダされ第２の制御信号１３が出力され、分岐処理制御
回路５ｂは条件フラグ信号１５をもとに分岐条件の判定
を行ない、加算値設定信号２５を出力する。加算値設定
信号２５により、加算器２４に３が設定される。

【００６５】共通命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜else文命令１の命令フェッチステージ＞ else文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で３インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜else文命令２の命令フェッチステージ＞ else文命令１の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。 ＜後続命令の命令フェッチステージ＞ 後続命令の命令フェッチ 命令ポインタ１の出力である第２の命令アドレス１８
が、加算器１４で１インクリメントされ、第３の命令ア
ドレス１９として出力され、さらにマルチプレクサ７を
通り、第１の命令アドレス１７となり、命令ポインタ１
にラッチされる。

【００６６】以上のように本実施例によれば、分岐条件
を判定する手段となる分岐処理制御回路５ｂと、分岐条
件が成立の場合に指定数の次命令を実行した後に分岐す
る手段となるマルチプレクサ７、加算器２４と、分岐条
件が不成立の場合に命令アドレスを指定数加算する手段
となるカウンタ２２とを備えることにより、分岐条件を
判定し、分岐条件が成立の場合には、指定数の次命令を
実行した後に分岐し、分岐条件が不成立の場合には、指
定数後の命令から実行することができる。さらに、then
文、else文の共通命令を条件分岐命令のすぐ後に置くこ
とで、無駄なＮＯＰ処理を削除することができる。

【００６７】なお、実施例１、２、３において、３段パ
イプラインを例にとり説明したが、任意のパイプライン
段数でもよいことは明らかである。

【００６８】

【発明の効果】請求項１、２に関わり、分岐条件を判定
する手段と、分岐条件が成立の場合に分岐をする手段
と、分岐条件が不成立の場合に次命令の実行を禁止する
手段とを備えることにより、分岐条件を判定し、分岐条
件が成立の場合には次命令を実行した後に分岐し、分岐
条件が不成立の場合には次命令の実行を禁止することが
でき、if-then-else文に関して、余分な分岐処理を削除
し高速に処理する効果がある。

【００６９】請求項３、４に関わり、分岐条件を判定す
る手段と、分岐条件が成立の場合に指定数の次命令を実
行した後に分岐する手段と、分岐条件が不成立の場合に
次命令の実行を禁止する手段と、分岐条件が不成立の場
合に命令アドレスを指定数加算する手段とを備えること
により、分岐条件を判定し、分岐条件が成立の場合には
指定数の次命令を実行した後に分岐し、分岐条件が不成
立の場合には次命令の実行を禁止し、さらに、指定数後
の命令から実行することができ、任意の長さのif-then-
else文に関して、余分な分岐処理を削除し高速に処理す
る効果がある。

【００７０】請求項５、６に関わり、分岐条件を判定す
る手段と、分岐条件が成立の場合に指定数の次命令を実
行した後に分岐する手段と、分岐条件が不成立の場合に
命令アドレスを指定数加算する手段とを備えることによ
り、分岐条件を判定し、分岐条件が成立の場合には指定
数の次命令を実行した後に分岐し、分岐条件が不成立の
場合には指定数後の命令から実行することができ、任意
の長さのif-then-else文に関して、余分な分岐処理を削
除し高速に処理する効果があり、さらにthen文、else文
の共通命令を条件分岐命令のすぐ後に置くことで、無駄
なＮＯＰ処理も削除することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における３段パイプライ
ンの情報処理装置のif-then-else文記述の動作説明図

【図２】本発明の第２の実施例における３段パイプライ
ンの情報処理装置のif-then-else文記述の動作説明図

【図３】従来の条件分岐命令の制御方式における３段パ
イプラインの情報処理装置のif-then-else文記述の動作
説明図

【図４】本発明の第３の実施例における３段パイプライ
ンの情報処理装置のif-then-else文記述の動作説明図

【図５】従来の条件分岐命令の制御方式における３段パ
イプラインの情報処理装置のif-then-else文記述の動作
説明図

【図６】本発明の第１の実施例における条件分岐命令の
制御装置の構成図

【図７】本発明の第２の実施例における条件分岐命令の
制御装置の構成図

【図８】図８は本発明の第１の実施例における分岐処理
制御回路５ａの詳細図

【図９】図９は本発明の第２の実施例における分岐処理
制御回路５ｂの詳細図

【符号の説明】

１ 命令ポインタ ２ 命令メモリ ３ ＮＯＰ生成器 ４ デコーダ ５ 分岐処理制御回路 ６ 分岐アドレス生成器 ７ マルチプレクサ ８ インクリメンタ ９ 演算器 １０ 第１の命令コード １１ 第２の命令コード １２ 第１の制御信号 １３ 第２の制御信号 １４ 第３の制御信号 １５ 条件フラグ信号 １６ 分岐アドレス １７ 第１の命令アドレス １８ 第２の命令アドレス １９ 第３の命令アドレス ２０ 次命令実行禁止信号 ２１ 分岐信号 ２２ カウンタ ２３ 実行回数設定信号 ２４ 加算器 ２５ 加算値設定信号 １０１〜１０３ ＯＲゲート １０４〜１０６、１１９、１２０ ＡＮＤゲート １０７ インバータ １０８〜１０９、１２１ ラッチ １１０ 分岐処理イネーブル信号 １１１ 負判定信号 １１２ ゼロ判定信号 １１３ 正判定信号 １１４ 負フラグ １１５ ゼロフラグ １１６ 正フラグ １１７ カウンタ設定 １１８ 加算値

Claims (6)

【特許請求の範囲】
1. 【請求項１】条件分岐命令の制御装置において、分岐条
   件を判定する手段と、前記分岐条件が成立の場合に分岐
   をする手段と、前記分岐条件が不成立の場合に次命令の
   実行を禁止する手段とを備えたことを特徴とする条件分
   岐命令の制御装置。
2. 【請求項２】条件分岐命令の制御方式において、分岐条
   件を判定し、前記分岐条件が成立の場合には分岐し、前
   記分岐条件が不成立の場合には次命令の実行を禁止する
   ことを特徴とする条件分岐命令の制御方法。
3. 【請求項３】条件分岐命令の制御装置において、分岐条
   件を判定する手段と、前記分岐条件が成立の場合に指定
   数の次命令を実行した後に分岐する手段と、前記分岐条
   件が不成立の場合に次命令の実行を禁止する手段と、前
   記分岐条件が不成立の場合に命令アドレスを指定数加算
   する手段とを備えたことを特徴とする条件分岐命令の制
   御装置。
4. 【請求項４】条件分岐命令の制御方式において、分岐条
   件を判定し、前記分岐条件が成立の場合には指定数の次
   命令を実行した後に分岐し、前記分岐条件が不成立の場
   合には次命令の実行を禁止し、さらに、指定数後の命令
   から実行することを特徴とする条件分岐命令の制御方
   法。
5. 【請求項５】条件分岐命令の制御装置において、分岐条
   件を判定する手段と、前記分岐条件が成立の場合に指定
   数の次命令を実行した後に分岐する手段と、前記分岐条
   件が不成立の場合に命令アドレスを指定数加算する手段
   とを備えたことを特徴とする条件分岐命令の制御装置。
6. 【請求項６】条件分岐命令の制御方式において、分岐条
   件を判定し、前記分岐条件が成立の場合には指定数の次
   命令を実行した後に分岐し、前記分岐条件が不成立の場
   合には指定数後の命令から実行することを特徴とする条
   件分岐命令の制御方法。