JPH1114707A - Semiconductor device - Google Patents
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- JPH1114707A JPH1114707A JP9180604A JP18060497A JPH1114707A JP H1114707 A JPH1114707 A JP H1114707A JP 9180604 A JP9180604 A JP 9180604A JP 18060497 A JP18060497 A JP 18060497A JP H1114707 A JPH1114707 A JP H1114707A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、ＣＭＯＳトランジスタを用いて集積回路化された半
導体装置のテスト回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device, and more particularly, to a test circuit for a semiconductor device integrated using CMOS transistors.
【０００２】[0002]
【従来の技術】ＣＭＯＳ ＬＳＩにおいて、安定状態に
ある回路に流れる静的電流の大きさから故障検出を行う
方法がある。通常、ＩＤＤＱテスト（quiescent power
supply current test）と呼ばれており、一般的に
は、被試験ＬＳＩに外部ＬＳＩテスターにてパタンを供
給して走行させながら、または測定パタンまでパターン
走行させた直後、静止電源電流を測定する方法をとり、
例えば短絡故障等の検出に用いられている。2. Description of the Related Art In a CMOS LSI, there is a method of detecting a fault from the magnitude of a static current flowing in a circuit in a stable state. Usually, IDDQ test (quiescent power
Supply current test). Generally, a method for measuring the static power supply current while supplying a pattern to an LSI under test by using an external LSI tester or running the pattern to a measurement pattern. Take
For example, it is used for detecting a short-circuit failure or the like.
【０００３】しかし、この方法は、出力バッファのスイ
ッチングによる電流が検出されたり、抵抗付き入力端子
に流れる電流を測定してしまうなど、本来の目的とする
静的電流以外の電流も測定してしまう、という問題があ
り、このためＬＳＩの故障の有無を判定することが困難
である。However, in this method, a current other than the intended static current is also measured, such as detection of a current due to switching of an output buffer and measurement of a current flowing through an input terminal with a resistor. Therefore, it is difficult to determine whether or not the LSI has a failure.
【０００４】その上、内部回路の故障箇所の場所（位置
情報）と故障情報とを出力端子にまで伝搬させなくては
ならないため、回路規模が大きくなるにつれて、テスト
パタンも長大化し多大なテストパタン作成工数を要す
る。In addition, since the location (positional information) of the fault location of the internal circuit and the fault information must be propagated to the output terminal, as the circuit scale increases, the test pattern becomes longer and the test pattern becomes enormous. It takes a lot of time to create.
【０００５】これらの問題点の解消を図るために、例え
ば特開平６−３４０７号公報には、図４に示すようなテ
スト回路が提案されている。図４を参照すると、テスト
回路１は、ドレイン電極同士が接続されたＰＭＯＳトラ
ンジスタＰ１およびＮＭＯＳトランジスタＮ１と、ドレ
イン電極がこのＮＭＯＳトランジスタＮ１のゲート電極
に接続されたＮＭＯＳトランジスタＮ３とから構成され
ている。In order to solve these problems, for example, Japanese Patent Laid-Open Publication No. Hei 6-3407 proposes a test circuit as shown in FIG. Referring to FIG. 4, the test circuit 1 includes a PMOS transistor P1 and an NMOS transistor N1 whose drain electrodes are connected to each other, and an NMOS transistor N3 whose drain electrode is connected to the gate electrode of the NMOS transistor N1. .
【０００６】テスト切り替え端子３から入力される二値
の制御信号３は、通常動作時は、ハイレベルとしＮＭＯ
ＳトランジスタＮ３をオン、ＰＭＯＳトランジスタＰ１
をオフとし、またグランドライン６は接地電位でＮＭＯ
ＳトランジスタＮ１をオフとし、不良検出端子２はハイ
インピーダンス状態にする。[0006] The binary control signal 3 input from the test switching terminal 3 is set to a high level during normal operation, and
S transistor N3 is turned on, PMOS transistor P1
Is turned off, and the ground line 6
The S transistor N1 is turned off, and the failure detection terminal 2 is set to a high impedance state.
【０００７】一方、故障検出を行う際には、テスト切り
替え端子３から入力する二値制御信号をロウレベルと
し、ＮＭＯＳトランジスタＮ３をオフとし、ＰＭＯＳト
ランジスタＰ１をオンとし、グランドライン６をオープ
ン状態とするため、不良検出端子２の出力は、グランド
ライン６の電位に依存する。内部ゲート４Ａが安定状態
にあり、静的電流がゼロであれば、グランドライン６は
オープン状態とされる前の状態（接地電位）を保持し、
不良検出端子２は、電源ライン５の電位となる。なお、
図では、内部ゲート４Ａは、電源ライン５とグランドラ
イン６間に直列接続されたＰＭＯＳトランジスタＰ２、
ＮＭＯＳトランジスタＮ２からなる。On the other hand, when detecting a failure, the binary control signal input from the test switching terminal 3 is set to low level, the NMOS transistor N3 is turned off, the PMOS transistor P1 is turned on, and the ground line 6 is opened. Therefore, the output of the failure detection terminal 2 depends on the potential of the ground line 6. If the internal gate 4A is in a stable state and the static current is zero, the ground line 6 retains the state (ground potential) before being opened,
The failure detection terminal 2 has the potential of the power supply line 5. In addition,
In the figure, the internal gate 4A includes a PMOS transistor P2 connected in series between the power supply line 5 and the ground line 6,
It comprises an NMOS transistor N2.
【０００８】もし、内部ゲート４Ａに静的電流が存在し
た場合、グランドライン６の電位が上昇し、ＮＭＯＳト
ランジスタＮ１がオンするため、不良検出端子２が高位
電源５の電位よりも低下する。これによって、内部ゲー
ト４Ａに故障が起きていることを知ることができる。If a static current is present in the internal gate 4A, the potential of the ground line 6 rises and the NMOS transistor N1 turns on, so that the potential of the failure detection terminal 2 drops below the potential of the high power supply 5. This makes it possible to know that a failure has occurred in the internal gate 4A.
【０００９】[0009]
【発明が解決しようとする課題】前述したように、ＩＤ
ＤＱテストを行う際に、ＬＳＩテスタでＣＭＯＳＬＳＩ
の静止電源電流を測定する場合、電源電流を測定しただ
けでは故障の有無の判定が困難であるという問題点を有
している。その理由は、故障に起因する電流以外の電流
を測定してしまう可能性があるためである。As described above, the ID
When performing a DQ test, use a CMOS LSI with an LSI tester.
When measuring the static power supply current, there is a problem that it is difficult to determine the presence or absence of a failure only by measuring the power supply current. The reason is that there is a possibility of measuring a current other than the current resulting from the failure.
【００１０】また、上記特開平６−３４０７号公報記載
のテスト回路では、正常回路の安定状態における静的電
流をゼロと仮定しており、回路に微少なリーク電流が存
在した場合、オープン状態にしたグランドライン６の電
位は徐々に上昇するため、不良検出端子２の電位が測定
タイミングに依存することになる。そして、大規模回路
のテストに至っては、リーク電流も無視できない値とな
り、結局、上記特開平６−３４０７号公報記載のテスト
回路をもってしても、故障の判断が非常に困難である。In the test circuit described in Japanese Patent Application Laid-Open No. Hei 6-3407, the static current in a stable state of a normal circuit is assumed to be zero, and when a small leak current exists in the circuit, the circuit is opened. Since the potential of the ground line 6 gradually rises, the potential of the failure detection terminal 2 depends on the measurement timing. Then, when a large-scale circuit is tested, the leak current becomes a value that cannot be ignored. Consequently, even with the test circuit described in JP-A-6-3407, it is extremely difficult to judge a failure.
【００１１】したがって、本発明は、上記した問題点を
解消すべくなされたものであって、その目的は、回路の
安定状態に於けるリーク電流を考慮し、より精度の良い
故障検出を行うテスト回路を具備した半導体装置を提供
することにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a test for detecting a failure with higher accuracy in consideration of a leak current in a stable state of a circuit. It is to provide a semiconductor device provided with a circuit.
【００１２】[0012]
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、互いのドレイン同士が接続
された第１のＰＭＯＳトランジスタおよび第１のＮＭＯ
Ｓトランジスタと、ドレイン電極が前記第１のＮＭＯＳ
トランジスタのゲート電極に接続された第２のＮＭＯＳ
トランジスタを備え、前記第２ＮＭＯＳトランジスタに
二値制御信号を入力し、前記第１ＰＭＯＳトランジスタ
に二値制御信号の反転信号を入力し、前記第１ＮＭＯＳ
トランジスタのゲート電極を半導体チップの内部回路の
グランド配線に接続し、前記第１ＰＭＯＳトランジスタ
および第１ＮＭＯＳトランジスタのドレイン電極から前
記半導体チップ外部へ出力信号を取り出す構成のテスト
回路を有する。In order to achieve the above object, a semiconductor device according to the present invention comprises a first PMOS transistor and a first NMOS transistor having drains connected to each other.
An S transistor and a drain electrode connected to the first NMOS
Second NMOS connected to the gate electrode of the transistor
A second control transistor, a binary control signal being input to the second NMOS transistor, and an inverted signal of the binary control signal being input to the first PMOS transistor;
A test circuit has a configuration in which a gate electrode of the transistor is connected to a ground wiring of an internal circuit of the semiconductor chip, and an output signal is taken out of the semiconductor chip from drain electrodes of the first PMOS transistor and the first NMOS transistor.
【００１３】[0013]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、内部回路のグランドラインに故障検出
用のテスト回路を備え、テストモード時、内部回路に故
障による静的電流が流れた場合、テスト回路は、電源配
線の直流電圧の変化として検出し、前記変化の高低に応
じた、直流電位の信号として不良検出端子より出力す
る。正常な内部回路の微少なリーク電流による電源電圧
の変化は、グランドラインに設置されたＮＭＯＳトラン
ジスタによって抑制される。Embodiments of the present invention will be described below. The semiconductor device of the present invention, in a preferred embodiment thereof, includes a test circuit for detecting a failure in the ground line of the internal circuit, and in the test mode, when a static current due to the failure flows in the internal circuit, the test circuit includes: It is detected as a change in the DC voltage of the power supply wiring, and is output from a defect detection terminal as a DC potential signal according to the level of the change. A change in the power supply voltage due to a minute leak current of a normal internal circuit is suppressed by the NMOS transistor provided on the ground line.
【００１４】本発明の実施の形態において、テスト回路
は、安定状態にある内部回路に流れるリーク電流値の高
低を判断し、回路の故障に起因したリーク電流が生じた
ときに、チップ外部に電位信号の変化として出力する。In the embodiment of the present invention, the test circuit judges the level of the leak current flowing through the internal circuit in a stable state, and when a leak current occurs due to a failure of the circuit, the test circuit sets a potential outside the chip. Output as a signal change.
【００１５】すなわち、本発明の実施の形態の特徴とし
て、テストの際、安定状態にある内部回路のグランドラ
インをオープン状態する代りに、グランドラインとグラ
ンド電位の間に挿入されたＮＭＯＳトランジスタによっ
て微少な力（電流駆動能力）でグランドラインを接地電
位にドライブする。That is, as a feature of the embodiment of the present invention, at the time of testing, instead of opening the ground line of the internal circuit in a stable state, a minute amount is provided by an NMOS transistor inserted between the ground line and the ground potential. The ground line is driven to the ground potential with an appropriate force (current driving capability).
【００１６】このＮＭＯＳトランジスタにより、正常回
路に流れる微少なリーク電流によるグランドラインの電
位変化を抑制し、回路の故障に起因したリーク電流が流
れた場合のみ、グランドラインの直流電位の変化として
検出し、直流電流電位値に応じた電位の信号を出力す
る。このため、ＣＭＯＳ ＬＳＩにおいて、電源電流の
測定により故障検出を行うテストの精度を向上させると
ともに故障の有無の判断を容易にする。This NMOS transistor suppresses a change in the potential of the ground line due to a small leak current flowing in the normal circuit, and detects a change in the DC potential of the ground line only when a leak current due to a circuit failure flows. And outputs a signal having a potential corresponding to the DC current potential value. Therefore, in a CMOS LSI, the accuracy of a test for detecting a failure by measuring a power supply current is improved, and the determination of the presence or absence of a failure is facilitated.
【００１７】[0017]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００１８】［実施例１］図１は、本発明の第１の実施
例の回路構成を示す図である。図１を参照すると、本発
明の第１の実施例は、内部回路２４のグランドライン２
６にテスト回路２１を備えたものであり、内部回路２４
は、論理ゲートまたはそれを組み合わせた論理回路な
ど、ＣＭＯＳ ＬＳＩの回路ブロックからなる。Embodiment 1 FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention. With reference to FIG. 1, a first embodiment of the present invention
6 is provided with a test circuit 21 and an internal circuit 24
Consists of CMOS LSI circuit blocks, such as logic gates or logic circuits combining them.
【００１９】テスト回路２１は、ドレイン電極同士を共
通にして直列に接続されたＰＭＯＳトランジスタＰ１１
およびＮＭＯＳトランジスタＮ１１と、ドレイン電極が
このＮＭＯＳトランジスタＮ１１のゲート電極に接続さ
れたＮＭＯＳトランジスタＮ１３と、を備え、ＮＭＯＳ
トランジスタＮ１３のゲート電極にテスト切り替え端子
２３が接続され、ＰＭＯＳトランジスタＰ１１のゲート
電極にはインバータＩＮＶ１によるテスト切り替え端子
２３の反転信号２８が入力される。ＮＭＯＳトランジス
タＮ１１のゲート電極とＮＭＯＳトランジスタＮ１３の
ドレイン電極は、故障検証を行う内部回路２４のグラン
ドライン２６に接続される。ＰＭＯＳトランジスタＰ１
１とＮＭＯＳトランジスタＮ１１のドレイン電極は不良
検出端子２２に接続され、ここからテスト結果が出力さ
れる。なお、インバータＩＮＶ１は、ゲート電極を共通
接続して入力信号を入力し、ドレイン電極同士を共通接
続して出力信号を出力する、直列接続されたＰＭＯＳト
ランジスタＰ１２およびＮＭＯＳトランジスタＮ１２か
らなるＣＭＯＳインバータよりなる。The test circuit 21 includes a PMOS transistor P11 connected in series with a common drain electrode.
And an NMOS transistor N11 having a drain electrode connected to the gate electrode of the NMOS transistor N11.
The test switching terminal 23 is connected to the gate electrode of the transistor N13, and the inverted signal 28 of the test switching terminal 23 by the inverter INV1 is input to the gate electrode of the PMOS transistor P11. The gate electrode of the NMOS transistor N11 and the drain electrode of the NMOS transistor N13 are connected to the ground line 26 of the internal circuit 24 for performing a failure verification. PMOS transistor P1
1 and the drain electrode of the NMOS transistor N11 are connected to the failure detection terminal 22, from which a test result is output. The inverter INV1 includes a CMOS inverter composed of a series-connected PMOS transistor P12 and NMOS transistor N12 that commonly connects a gate electrode to input an input signal and commonly connects drain electrodes to each other to output an output signal. .
【００２０】本実施例において、通常の動作の時は、テ
スト切り替え端子２３はロウレベルとし、ＮＭＯＳトラ
ンジスタＮ１３はオフとなり、ＰＭＯＳトランジスタＰ
１１もオフとなる。また端子２７には接地電位が入力さ
れ、ＮＭＯＳトランジスタＮ１１はオフで、不良検出端
子２２はハイインピーダンス状態となる。In this embodiment, during normal operation, the test switching terminal 23 is set to low level, the NMOS transistor N13 is turned off, and the PMOS transistor P13 is turned off.
11 is also turned off. Further, the ground potential is input to the terminal 27, the NMOS transistor N11 is turned off, and the failure detection terminal 22 enters a high impedance state.
【００２１】故障検出を行うテスト時は、テスト切り替
え信号２３をハイレベルとし、ＮＭＯＳトランジスタＮ
１３およびＰＭＯＳトランジスタＰ１１をオンとする。
内部回路２４が安定状態にあるとき、端子２７をオープ
ン状態とし、グランドライン２６は、ＮＭＯＳトランジ
スタＮ１３によって接地電位にドライブされる。ＮＭＯ
ＳトランジスタＮ１３のドライブ能力は、正常な内部回
路２４に流れるリーク電流値から決定され、回路の故障
に起因して流れる大きなリーク電流に対して、グランド
ライン２６に電位変化が生じるように設定する。At the time of a test for detecting a failure, the test switching signal 23 is set to a high level and the NMOS transistor N
13 and the PMOS transistor P11 are turned on.
When the internal circuit 24 is in a stable state, the terminal 27 is opened, and the ground line 26 is driven to the ground potential by the NMOS transistor N13. NMO
The drive capability of the S transistor N13 is determined from the value of the leak current flowing through the normal internal circuit 24, and is set so that a potential change occurs in the ground line 26 with respect to a large leak current flowing due to a circuit failure.
【００２２】内部回路２４が正常の場合は、グランドラ
イン２６に微少なリーク電流が流れたとしても、ＮＭＯ
ＳトランジスタＮ１３のドライブ能力によってグランド
ライン２６はロウレベルに保たれ、ＮＭＯＳトランジス
タＮ１１はオフで、不良検出端子２２は、高電位電源ラ
イン２５の電位となる。When the internal circuit 24 is normal, even if a small leak current flows through the ground line 26, the NMO
The ground line 26 is kept at a low level by the drive capability of the S transistor N13, the NMOS transistor N11 is turned off, and the defect detection terminal 22 becomes the potential of the high potential power supply line 25.
【００２３】一方、内部回路２４の故障に起因して大き
なリーク電流が流れた場合には、その電流値の大小に応
じて、グランドライン２６の電位が接地電位よりも上昇
し、グランドライン２６の電位がＮＭＯＳトランジスタ
Ｎ１１の閾値電圧を超えた時、ＮＭＯＳトランジスタＮ
１１がオンし、不良検出端子２２は高電位電源ライン２
５の電位よりも低下する。これにより、内部回路２４が
故障していることを知ることができる。On the other hand, when a large leak current flows due to the failure of the internal circuit 24, the potential of the ground line 26 rises above the ground potential according to the magnitude of the current value, and When the potential exceeds the threshold voltage of the NMOS transistor N11, the NMOS transistor N
11 turns on, and the failure detection terminal 22 is connected to the high-potential power line 2
5 lower than the potential. This makes it possible to know that the internal circuit 24 has failed.
【００２４】［実施例２］図２は、本発明の第２の実施
例の回路構成を示す図である。図２を参照すると、本発
明の第２の実施例は、図１に示した前記第１の実施例の
ＮＭＯＳトランジスタＮ１３を複数個並列に配置し、デ
コーダを備えたものであり、その他の構成は、前記第１
の実施例と同様である。[Embodiment 2] FIG. 2 is a diagram showing a circuit configuration of a second embodiment of the present invention. Referring to FIG. 2, a second embodiment of the present invention includes a plurality of NMOS transistors N13 of the first embodiment shown in FIG. 1 arranged in parallel and a decoder. Is the first
This is the same as the embodiment.
【００２５】複数並列配置されたＮＭＯＳトランジスタ
Ｎ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃは、許容リーク電流を可
変にする目的で配設されたものである。The plurality of NMOS transistors N13A, N13B and N13C arranged in parallel are provided for the purpose of making the allowable leak current variable.
【００２６】デコーダ制御信号３３とテスト切り替え信
号２３を入力とするデコーダ３０により、複数並列配置
されたＮＭＯＳトランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１
３Ｃのゲート電極に与える電位を制御することで、温
度、高位電源電位などの条件に応じたテストが可能とな
るほか、最適な許容電流を決定することができる。ここ
では、許容リーク電流を可変とするために、ＮＭＯＳト
ランジスタＮ１３Ａ、Ｎ１３Ｂ、Ｎ１３Ｃの３個のトラ
ンジスタを用いているが、必要に応じていくら使用して
も良い。A plurality of NMOS transistors N13A, N13B, N1 arranged in parallel by the decoder 30 which receives the decoder control signal 33 and the test switching signal 23 as inputs.
By controlling the potential applied to the 3C gate electrode, it is possible to perform a test according to conditions such as a temperature and a high power supply potential, and to determine an optimum allowable current. Here, three NMOS transistors N13A, N13B, and N13C are used to make the allowable leak current variable, but any number may be used as needed.
【００２７】［実施例３］図３は、本発明の第３の実施
例の回路構成を示す図である。図３を参照すると、本発
明の第３の実施例においては、前記第１の実施例または
前記第２の実施例の構成を有するテスト回路２１を複数
個備えると共に、デコーダ制御信号３６とテスト切り替
え信号２３を入力とするデコーダ３５を備え、このデコ
ーダ３５により、内部回路２４Ｂ、２４Ｃ、２４Ｄの中
からテストする回路が選択され、不検出端子２２から出
力される。これにより、内部回路の故障の箇所をある程
度絞り込むことができる。Third Embodiment FIG. 3 is a diagram showing a circuit configuration of a third embodiment of the present invention. Referring to FIG. 3, in a third embodiment of the present invention, a plurality of test circuits 21 having the configuration of the first embodiment or the second embodiment are provided, and a decoder control signal 36 and test switching are provided. A decoder 35 to which the signal 23 is input is provided. The decoder 35 selects a circuit to be tested from the internal circuits 24B, 24C, and 24D, and outputs the selected circuit from the non-detection terminal 22. As a result, it is possible to narrow down a part of the internal circuit that has failed to some extent.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。As described above, according to the present invention,
The following effects are obtained.
【００２９】本発明の第１の効果は、回路が安定状態に
ある場合の静的電流を検出して回路故障を検出するテス
トにおいて、正常回路に流れるリーク電流によるグラン
ドラインの電位の変動を抑制することで、故障検出の精
度が向上する、ということである。A first effect of the present invention is that, in a test for detecting a circuit failure by detecting a static current when a circuit is in a stable state, a fluctuation in a potential of a ground line due to a leak current flowing through a normal circuit is suppressed. By doing so, the accuracy of failure detection is improved.
【００３０】本発明の第２の効果は、故障検出時に、グ
ランドラインを適当な微笑な電流駆動能力のＮＭＯＳト
ランジスタでドライブすることにより、測定タイミング
に依存しない故障検出が可能となるということである。A second effect of the present invention is that when a failure is detected, the ground line is driven by an NMOS transistor having an appropriate smile current drive capability, thereby enabling failure detection independent of measurement timing. .
【図１】本発明の第１の実施例の回路構成を示す図であ
る。FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention.
【図２】本発明の第２の実施例の回路構成を示す図であ
る。FIG. 2 is a diagram showing a circuit configuration of a second embodiment of the present invention.
【図３】本発明の第３の実施例の回路構成を示す図であ
る。FIG. 3 is a diagram showing a circuit configuration of a third embodiment of the present invention.
【図４】従来のテスト回路の回路構成を示す図である。FIG. 4 is a diagram showing a circuit configuration of a conventional test circuit.
１、２１ テスト回路 ２、２２ 故障検出端子 ３、２３ テスト切り替え端子 ４、２４、２４Ｂ、２４Ｃ、２４Ｄ テスト切り替え端
子 ５、２５ 高電位電源ライン ６、２６ グランドライン ７、２７ 端子 ９、２９ 接地電位 ３０、３５ デコーダ ３３、３６ デコーダ制御信号 Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１３Ｂ、Ｎ１３Ｃ、
Ｎ１３Ｄ、Ｎ２、Ｎ３Ｎチャネルトランジスタ Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１、Ｐ２、Ｐ３ Ｐチャネ
ルトランジスタ1, 21 test circuit 2, 22 failure detection terminal 3, 23 test switching terminal 4, 24, 24B, 24C, 24D test switching terminal 5, 25 high-potential power supply line 6, 26 ground line 7, 27 terminal 9, 29 ground potential 30, 35 decoder 33, 36 decoder control signals N1, N11, N12, N13, N13B, N13C,
N13D, N2, N3 N-channel transistors P11, P12, P13, P1, P2, P3 P-channel transistors
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/822
Claims (6)
に故障検出用のテスト回路を備え、 テストモード時、前記内部回路に故障による静的電流が
流れた場合、前記テスト回路は、電源配線の直流電圧の
変化として検出し、前記電源配線の直流電圧の変化の高
低に応じた、直流電位の信号として不良検出端子より出
力し、且つ、 前記テスト回路は、前記グランドラインと接地電位との
間に挿入され、テストモード時にオンとされる１又は複
数のＮＭＯＳトランジスタにより、前記内部回路が正常
な場合に流れるリーク電流による前記グランドラインの
電位の変動を抑制する、ように構成されてなることを特
徴とする半導体装置。A test circuit for detecting a failure is provided on a ground line of an internal circuit of a semiconductor chip. In a test mode, when a static current due to a failure flows through the internal circuit, the test circuit operates by a direct current of a power supply wiring. Detected as a voltage change, and output from a fault detection terminal as a DC potential signal according to the level of the DC voltage change of the power supply wiring, and the test circuit is connected between the ground line and a ground potential. One or a plurality of NMOS transistors inserted and turned on in the test mode suppress fluctuations in the potential of the ground line due to a leak current flowing when the internal circuit is normal. Semiconductor device.
電位に直列接続しドレインを共通接続して前記不良検出
端子に接続したＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタのうちのＮＭＯＳトランジスタのゲート電極に接
続し、且つ、テストモード時に、前記ＰＭＯＳトランジ
スタをオン状態とする、ことを特徴とする請求項１記載
の半導体装置。2. The ground line is connected in series to a power supply potential and a ground potential, and a drain is commonly connected to a gate electrode of an NMOS transistor of the PMOS transistor and the NMOS transistor connected to the failure detection terminal. 2. The semiconductor device according to claim 1, wherein said PMOS transistor is turned on in a test mode.
該デコード結果により前記複数のＮＭＯＳトランジスタ
のオン・オフを制御するデコーダ回路を備えたことを特
徴とする請求項１記載の半導体装置。3. A decoding control signal is input and decoded.
2. The semiconductor device according to claim 1, further comprising a decoder circuit for controlling on / off of the plurality of NMOS transistors based on the decoding result.
導体チップ上に設けられた内部回路に流れる直流電源電
流の大小から前記内部回路の故障を判断するためのテス
ト回路を具備し、前記故障を電源配線の直流電位の高低
として検出することを特徴とする半導体装置。4. A test circuit for judging a failure of the internal circuit from a magnitude of a DC power supply current flowing through an internal circuit provided on the semiconductor chip according to one state of the binary control signal, A semiconductor device for detecting a failure as a level of a DC potential of a power supply wiring.
のＰＭＯＳトランジスタおよび第１のＮＭＯトランジス
タと、 ドレイン電極が前記第１のＮＭＯＳトランジスタのゲー
ト電極に接続された第２のＮＭＯＳトランジスタと、 を備え、 前記第１のＰＭＯＳトランジスタのソース電極に高位電
源電位を与え、 前記第２ＮＭＯＳトランジスタに二値制御信号を入力
し、 前記第１ＰＭＯＳトランジスタに前記二値制御信号の反
転信号を入力し、 前記第１ＮＭＯＳトランジスタのゲート電極を半導体チ
ップの内部回路のグランド配線に接続し、 前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳ
トランジスタのドレイン電極から前記半導体チップ外部
へ出力信号を取り出す、構成のテスト回路を備えたこと
を特徴とする半導体装置。5. A first electrode having drain electrodes connected to each other.
And a second NMOS transistor having a drain electrode connected to the gate electrode of the first NMOS transistor. A high power supply potential is applied to the source electrode of the first PMOS transistor. A binary control signal is input to the second NMOS transistor, an inverted signal of the binary control signal is input to the first PMOS transistor, and a gate electrode of the first NMOS transistor is connected to a ground line of an internal circuit of the semiconductor chip. Connecting the first PMOS transistor and the first NMOS
A semiconductor device comprising: a test circuit configured to extract an output signal from a drain electrode of a transistor to the outside of the semiconductor chip.
電位として、前記第１ＮＭＯＳトランジスタおよび第１
のＰＭＯトランジスタを共にオフ状態とし、 テスト時には、前記制御信号により前記第２ＮＭＯＳト
ランジスタ及び前記第１ＰＭＯＳトランジスタをオン状
態に設定することを特徴とする請求項５記載の半導体装
置。6. During normal operation, the first NMOS transistor and the first
6. The semiconductor device according to claim 5, wherein both the PMO transistors are turned off, and at the time of a test, the control signal sets the second NMOS transistor and the first PMOS transistor to an on state.
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|---|---|---|---|
| JP18060497A JP3189744B2 (en) | 1997-06-20 | 1997-06-20 | Semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011486A1 (en) * | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Semiconductor integrated circuit |
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-
1997
- 1997-06-20 JP JP18060497A patent/JP3189744B2/en not_active Expired - Fee Related
Cited By (3)
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|---|---|---|---|---|
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| WO2008069025A1 (en) * | 2006-11-29 | 2008-06-12 | Nec Corporation | Semiconductor device |
| US8330483B2 (en) | 2006-11-29 | 2012-12-11 | Nec Corporation | Semiconductor device to detect abnormal leakage current caused by a defect |
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