JPH09148960A - Pllシンセサイザ回路及び周波数制御方式 - Google Patents
Pllシンセサイザ回路及び周波数制御方式Info
- Publication number
- JPH09148960A JPH09148960A JP30862495A JP30862495A JPH09148960A JP H09148960 A JPH09148960 A JP H09148960A JP 30862495 A JP30862495 A JP 30862495A JP 30862495 A JP30862495 A JP 30862495A JP H09148960 A JPH09148960 A JP H09148960A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- voltage
- controlled oscillator
- control
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 PLLシンセサイザー回路のロックアップ時
間を短縮する。 【解決手段】 同調周波数fLをサーチする際、電圧制
御発振器5の周波数制御入力電圧を必ず制御範囲の中央
の周波数fcに対応する電圧にオフセットし、その電圧
に対応した周波数からの位相比較動作を開始する。 【効果】制御範囲の両端の切り換え時でも従来の切り換
え時間の半分の時間となりロックアップ時間が制御範囲
が100メガヘルツで100マイクロ秒以下になる。
間を短縮する。 【解決手段】 同調周波数fLをサーチする際、電圧制
御発振器5の周波数制御入力電圧を必ず制御範囲の中央
の周波数fcに対応する電圧にオフセットし、その電圧
に対応した周波数からの位相比較動作を開始する。 【効果】制御範囲の両端の切り換え時でも従来の切り換
え時間の半分の時間となりロックアップ時間が制御範囲
が100メガヘルツで100マイクロ秒以下になる。
Description
【0001】
【発明の属する技術分野】周波数ホッピング・スペクト
ラム拡散(FH−SS)方式の無線LANに使用される
チャージポンプ方式PLLシンセサイザ回路に関する。
ラム拡散(FH−SS)方式の無線LANに使用される
チャージポンプ方式PLLシンセサイザ回路に関する。
【0002】
【従来の技術】周波数ホッピング・スペクトラム拡散
(FH−SS)方式の無線LANに使用されるPLLシ
ンセサイザ回路10は図3に示すような機能ブロック図
で現され、基準発振器(RefG)20、位相比較器
(P・D)30とローパスフィルター(LPF)40、
電圧制御発振器(VCO)50、マイコン(MPU)6
0とから成っており、電圧制御発振器50の発振周波数
を制御範囲において、基準発振器20から分周された信
号と電圧制御発振器50の信号との位相を位相比較器3
0で比較し、電圧制御発振器50の発振周波数を追随し
て変化させ、それを確認するという動作を繰り返し順次
行ない目標信号の周波数を探索していた。探索開始周波
数から目標信号の周波数までの周波数偏倚量が大きくな
るほど目標信号の周波数を確定し電圧制御発振器を同調
するまでに時間(ロックアップ時間)がかかることにな
るが現在100メガヘルツで100マイクロ秒以下の時
間にすることが要求されている。
(FH−SS)方式の無線LANに使用されるPLLシ
ンセサイザ回路10は図3に示すような機能ブロック図
で現され、基準発振器(RefG)20、位相比較器
(P・D)30とローパスフィルター(LPF)40、
電圧制御発振器(VCO)50、マイコン(MPU)6
0とから成っており、電圧制御発振器50の発振周波数
を制御範囲において、基準発振器20から分周された信
号と電圧制御発振器50の信号との位相を位相比較器3
0で比較し、電圧制御発振器50の発振周波数を追随し
て変化させ、それを確認するという動作を繰り返し順次
行ない目標信号の周波数を探索していた。探索開始周波
数から目標信号の周波数までの周波数偏倚量が大きくな
るほど目標信号の周波数を確定し電圧制御発振器を同調
するまでに時間(ロックアップ時間)がかかることにな
るが現在100メガヘルツで100マイクロ秒以下の時
間にすることが要求されている。
【0003】
【発明が解決しようとする課題】特に、入力周波数が探
索開始周波数の探索方向に対して少し手前にあったり、
制御範囲の両端に近い周波数に夫々の信号があった場合
には図4に示すように探索開始周波数fsから入力周波
数fLを探しだすまでのロックアップ時間tsが長くか
かり、実際に制御範囲が100メガヘルツでのロックア
ップ時間は150マイクロ秒以下を保証することも困難
であった。このような状況に鑑み本発明は、制御範囲が
100メガヘルツで100マイクロ秒以下のロックアッ
プ時間を満足する周波数ホッピング・スペクトラム拡散
(FH−SS)方式を採用した無線LANに使用される
PLLシンセサイザ回路を提供することを目的とする。
索開始周波数の探索方向に対して少し手前にあったり、
制御範囲の両端に近い周波数に夫々の信号があった場合
には図4に示すように探索開始周波数fsから入力周波
数fLを探しだすまでのロックアップ時間tsが長くか
かり、実際に制御範囲が100メガヘルツでのロックア
ップ時間は150マイクロ秒以下を保証することも困難
であった。このような状況に鑑み本発明は、制御範囲が
100メガヘルツで100マイクロ秒以下のロックアッ
プ時間を満足する周波数ホッピング・スペクトラム拡散
(FH−SS)方式を採用した無線LANに使用される
PLLシンセサイザ回路を提供することを目的とする。
【0004】
【課題を解決するための手段】上記目的を達成するため
に、周波数ホッピング・スペクトラム拡散方式の電圧制
御発振器を有するチャージポンプ方式PLLシンセサイ
ザ回路であって、前記電圧制御発振器へ入力する制御電
圧をループ電圧とオフセット電圧とに切り換えるスイッ
チング手段を有するチャージポンプ方式PLLシンセサ
イザ回路を提供する。また、周波数ホッピング・スペク
トラム拡散方式の周波数制御方式であって、周波数切り
換え時に電圧制御発振器の発振周波数を制御範囲の中央
値にオフセットし、その周波数を起点に入力信号を探索
し同調をとる周波数制御方式を提供する。また、周波数
ホッピング・スペクトラム拡散方式の電圧制御発振器を
有するチャージポンプ方式PLLシンセサイザ回路であ
って、前記電圧制御発振器へ入力する制御電圧をループ
電圧とオフセット電圧とに切り換えるスイッチング手段
を有し、前記スイッチング手段によりオフセット電圧を
印加して周波数切り換え時に、電圧制御発振器へ入力す
る制御電圧を前記電圧制御発振器の発振周波数の制御範
囲の中央値にオフセットし、その周波数を起点に入力信
号を探索するチャージポンプ方式PLLシンセサイザ回
路を提供する。
に、周波数ホッピング・スペクトラム拡散方式の電圧制
御発振器を有するチャージポンプ方式PLLシンセサイ
ザ回路であって、前記電圧制御発振器へ入力する制御電
圧をループ電圧とオフセット電圧とに切り換えるスイッ
チング手段を有するチャージポンプ方式PLLシンセサ
イザ回路を提供する。また、周波数ホッピング・スペク
トラム拡散方式の周波数制御方式であって、周波数切り
換え時に電圧制御発振器の発振周波数を制御範囲の中央
値にオフセットし、その周波数を起点に入力信号を探索
し同調をとる周波数制御方式を提供する。また、周波数
ホッピング・スペクトラム拡散方式の電圧制御発振器を
有するチャージポンプ方式PLLシンセサイザ回路であ
って、前記電圧制御発振器へ入力する制御電圧をループ
電圧とオフセット電圧とに切り換えるスイッチング手段
を有し、前記スイッチング手段によりオフセット電圧を
印加して周波数切り換え時に、電圧制御発振器へ入力す
る制御電圧を前記電圧制御発振器の発振周波数の制御範
囲の中央値にオフセットし、その周波数を起点に入力信
号を探索するチャージポンプ方式PLLシンセサイザ回
路を提供する。
【0005】
【発明の実施の形態】図1は本願発明にかかる周波数ホ
ッピング・スペクトラム拡散(FH−SS)方式の無線
LANに使用されるチャージポンプ方式PLLシンセサ
イザの一実施例の回路構成を示すブロック図である。本
発明のチャージポンプ方式PLLシンセサイザ回路1は
基準発振器(RefG)2と位相比較器(P・D)3そ
れにループフィルタ(LPF)4、電圧制御発振器(V
CO)5、マイコン(MPU)6、スイッチング手段
(SW)7、オフセット電圧源(vc)8から成ってい
る。
ッピング・スペクトラム拡散(FH−SS)方式の無線
LANに使用されるチャージポンプ方式PLLシンセサ
イザの一実施例の回路構成を示すブロック図である。本
発明のチャージポンプ方式PLLシンセサイザ回路1は
基準発振器(RefG)2と位相比較器(P・D)3そ
れにループフィルタ(LPF)4、電圧制御発振器(V
CO)5、マイコン(MPU)6、スイッチング手段
(SW)7、オフセット電圧源(vc)8から成ってい
る。
【0006】この制御回路は局部発振信号を位相比較器
3内に内蔵された分周カウンタで分周し、この分周出力
とMPUによって与えられる周波数目標値に対応する信
号生成のため、基準発振器2の発振出力を分周する位相
比較器3内に内蔵された分周カウンタから与えられる基
準信号との周波数及び位相を位相比較器3で検波する。
そして、この検波出力をループフィルタ4に与え上記電
圧制御発振器5を制御する制御電圧を生成する。これを
位相比較器での位相差がなくなる迄繰り返し、局部発振
信号の周波数及び位相を制御する。マイコン6は連続探
索が指定されると、ある分周比から順次所定の周期で分
周比を更新する。これにより、局部発振信号の周波数が
順次切り替えられ、連続探索が行なわれる。
3内に内蔵された分周カウンタで分周し、この分周出力
とMPUによって与えられる周波数目標値に対応する信
号生成のため、基準発振器2の発振出力を分周する位相
比較器3内に内蔵された分周カウンタから与えられる基
準信号との周波数及び位相を位相比較器3で検波する。
そして、この検波出力をループフィルタ4に与え上記電
圧制御発振器5を制御する制御電圧を生成する。これを
位相比較器での位相差がなくなる迄繰り返し、局部発振
信号の周波数及び位相を制御する。マイコン6は連続探
索が指定されると、ある分周比から順次所定の周期で分
周比を更新する。これにより、局部発振信号の周波数が
順次切り替えられ、連続探索が行なわれる。
【0007】チャージポンプ方式のPLLシンセサイザ
ではマイコンから与えられる周波数目標値に対して、現
回路周波数(電圧制御発振器の周波数)が大きいか小さ
いかを示す信号が常時判定回路(図示せず)から出力さ
れているので、本発明のPLLシンセサイザ回路1を図
1に示すようにループフィルタ4と電圧制御発振器5と
の間にスイッチング手段7を設け、ループフィルタから
のループ電圧とオフセット電圧の切り換えを行い、電圧
制御発振器5への制御周波数を図2に示すようにfma
x〜fminの制御範囲の中央の一定周波数fcにオフ
セットする。
ではマイコンから与えられる周波数目標値に対して、現
回路周波数(電圧制御発振器の周波数)が大きいか小さ
いかを示す信号が常時判定回路(図示せず)から出力さ
れているので、本発明のPLLシンセサイザ回路1を図
1に示すようにループフィルタ4と電圧制御発振器5と
の間にスイッチング手段7を設け、ループフィルタから
のループ電圧とオフセット電圧の切り換えを行い、電圧
制御発振器5への制御周波数を図2に示すようにfma
x〜fminの制御範囲の中央の一定周波数fcにオフ
セットする。
【0008】オフセット周波数を起点に入力信号を探索
し同調をとる周波数制御方式とすることで、信号のない
半分の領域を無駄に探索することはないから、その分の
時間が短くなりロックアップタイムtsが短くなる。そ
のため実施例では、制御範囲が100メガヘルツであっ
ても制御範囲50メガヘルツのロックアップタイムと同
等となり、100マイクロ秒以下にすることができた。
し同調をとる周波数制御方式とすることで、信号のない
半分の領域を無駄に探索することはないから、その分の
時間が短くなりロックアップタイムtsが短くなる。そ
のため実施例では、制御範囲が100メガヘルツであっ
ても制御範囲50メガヘルツのロックアップタイムと同
等となり、100マイクロ秒以下にすることができた。
【0009】
【発明の効果】電圧制御発振器への制御電圧を周波数切
り換え時に必ず制御範囲の中央の周波数に対応する電圧
にオフセットするため、中央の周波数からの位相比較動
作を開始することになり、制御範囲の両端に切り換え夫
々の信号がある時でも従来の探索時間の半分の時間とな
り、ロックアップ時間は制御範囲が100メガヘルツで
100マイクロ秒以下になる。
り換え時に必ず制御範囲の中央の周波数に対応する電圧
にオフセットするため、中央の周波数からの位相比較動
作を開始することになり、制御範囲の両端に切り換え夫
々の信号がある時でも従来の探索時間の半分の時間とな
り、ロックアップ時間は制御範囲が100メガヘルツで
100マイクロ秒以下になる。
【図1】 本発明のPLLシンセサイザ回路の機能ブロ
ック図
ック図
【図2】 本発明のPLLシンセサイザ回路による電圧
制御発振器の出力パターン
制御発振器の出力パターン
【図3】 従来のPLLシンセサイザ回路の機能ブロッ
ク
ク
【図4】 従来のPLLシンセサイザ回路による電圧制
御発振器の出力パターン
御発振器の出力パターン
1 PLLシンセサイザ回路 2 基準発振器(RefG) 3 位相比較器(P・D) 4 ループフィルタ(LPF) 5 制御電圧発振器(VCO) 6 マイコン(MPU) 7 スイッチング手段(SW) 8 オフセット電圧源(vc)
Claims (3)
- 【請求項1】周波数ホッピング・スペクトラム拡散方式
の電圧制御発振器を有するチャージポンプ方式PLLシ
ンセサイザ回路であって、前記電圧制御発振器へ入力す
る制御電圧をループ電圧とオフセット電圧とに切り換え
るスイッチング手段を有するチャージポンプ方式PLL
シンセサイザ回路。 - 【請求項2】周波数ホッピング・スペクトラム拡散方式
の周波数制御方式であって、周波数切り換え時に電圧制
御発振器の発振周波数を制御範囲の中央値にオフセット
し、その周波数を起点に入力信号を探索し同調をとる周
波数制御方式。 - 【請求項3】周波数ホッピング・スペクトラム拡散方式
の電圧制御発振器を有するチャージポンプ方式PLLシ
ンセサイザ回路であって、前記電圧制御発振器へ入力す
る制御電圧をループ電圧とオフセット電圧とに切り換え
るスイッチング手段を有し、前記スイッチング手段によ
りオフセット電圧を印加して周波数切り換え時に、電圧
制御発振器へ入力する制御電圧を前記電圧制御発振器の
発振周波数の制御範囲の中央値にオフセットし、その周
波数を起点に入力信号を探索するチャージポンプ方式P
LLシンセサイザ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30862495A JP2929984B2 (ja) | 1995-11-28 | 1995-11-28 | Pllシンセサイザ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30862495A JP2929984B2 (ja) | 1995-11-28 | 1995-11-28 | Pllシンセサイザ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09148960A true JPH09148960A (ja) | 1997-06-06 |
JP2929984B2 JP2929984B2 (ja) | 1999-08-03 |
Family
ID=17983297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30862495A Expired - Lifetime JP2929984B2 (ja) | 1995-11-28 | 1995-11-28 | Pllシンセサイザ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929984B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8611842B2 (en) * | 2011-11-04 | 2013-12-17 | Broadcom Corporation | Apparatus and method for fast phase locked loop (PLL) settling for cellular time-division duplex (TDD) communications systems |
-
1995
- 1995-11-28 JP JP30862495A patent/JP2929984B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2929984B2 (ja) | 1999-08-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3001735B2 (ja) | 位相同期ループ周波数シンセサイザ | |
US5015971A (en) | Frequency agile microwave signal generator | |
EP0682413B1 (en) | PLL frequency synthesizer | |
JP2001016103A (ja) | Pllシンセサイザ | |
JPH09148960A (ja) | Pllシンセサイザ回路及び周波数制御方式 | |
JPH0435088B2 (ja) | ||
EP1229655B1 (en) | Phase locked loop apparatus | |
US7005925B2 (en) | Low noise synthesizer and method employing first tunable source and first and second reference sources | |
JPS5857927B2 (ja) | 自動同調ラジオ | |
JPH0254699B2 (ja) | ||
JP2002314411A (ja) | Pll周波数シンセサイザ | |
KR0122005B1 (ko) | 다중 주파수변조 위상동기 루프 검파장치 | |
JPH05327493A (ja) | Pllシンセサイザ | |
JP2002118462A (ja) | Pll周波数シンセサイザ、pll周波数合成方法、媒体、および情報集合体 | |
JPH0362730A (ja) | 周波数シンセサイザ | |
JPS61163719A (ja) | 周波数シンセサイザ方式 | |
JPH05243995A (ja) | 周波数シンセサイザ | |
JPS6298806A (ja) | Fm変調器 | |
JPH09200050A (ja) | 位相同期回路 | |
JPH1056379A (ja) | 局部発振回路 | |
JPH06326603A (ja) | Pll周波数シンセサイザ回路 | |
JPS61111016A (ja) | Pll周波数シンセサイザ方式tv受像機 | |
JPH07297875A (ja) | 搬送波再生回路 | |
JPH06260931A (ja) | 位相同期ループ回路 | |
JP2001077689A (ja) | Pll周波数シンセサイザ |