JPH09147008A - Design method for semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a design method for semiconductor integrated circuit which improves the layout processing efficiency. SOLUTION: With respect to the design method for semiconductor integrated circuit which uses a layout method including a cell forming step 101 where cells meeting requirements are formed, a step 102 which uses formed cells to form a cell library, a step 103 where the inter-cell connection state is checked, and a step 104 where cells are arranged, a desired constant output cell is formed and is preliminarily registered in the cell library and is used for layout.

Description

【発明の詳細な説明】Detailed Description of the Invention

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法に関し、詳しくはレイアウト処理効率を向上さ
せる半導体集積回路の設計方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit design method, and more particularly to a semiconductor integrated circuit design method for improving layout processing efficiency.

【０００１】[0001]

【従来の技術】ＡＳＩＣによりレイアウトパターンを形
成する場合、レイアウト対象とされる製品種等に応じ
て、所望のセルライブラリが選択される。例えば、製品
シリーズや配線ピッチの違いに応じて、用いるセルライ
ブラリが決められる。選択されたセルライブラリには、
レイアウト対象とされる製品種の論理設計及び回路設計
に応じて所望とされる各種セルが登録されている。例え
ば、ＡＮＤやＯＲ等の論理ゲートやそれらの複合ゲート
等の小規模セルは、セルライブラリの小規模セル登録領
域に備えられる。また、セルライブラリには、モジュー
ルセルとしてＲＡＭ、ＲＯＭ、ＰＬＬ、乗算器、ＣＰＵ
コア等も必要に応じて登録される。例えば、ＲＯＭのモ
ジュールセルがセルライブラリに登録される場合には、
必要充分とされる複数のメモリ容量等が指定される。こ
こで、定数を出力する論理をレイアウト処理する場合、
例えば次の様なレイアウト処理が行われる。１つは所望
のＲＯＭのモジュールセルを用いて配置する処理であ
り、もう１つは所望の論理を形成する為に上記複数の小
規模セルをセルライブラリから選択し組み合わせて配置
する処理である。2. Description of the Related Art When a layout pattern is formed by ASIC, a desired cell library is selected according to the product type to be laid out. For example, the cell library to be used is determined according to the product series and the difference in wiring pitch. In the selected cell library,
Various desired cells are registered according to the logic design and circuit design of the product type to be laid out. For example, small-scale cells such as AND and OR logic gates and their composite gates are provided in the small-scale cell registration area of the cell library. Further, the cell library includes RAM, ROM, PLL, multiplier, and CPU as module cells.
Cores, etc. are also registered as needed. For example, when the module cell of ROM is registered in the cell library,
A plurality of memory capacities required and sufficient are designated. Here, when performing layout processing for the logic that outputs constants,
For example, the following layout process is performed. One is a process for arranging using a desired ROM module cell, and the other is a process for selecting and combining the plurality of small-scale cells from a cell library in order to form a desired logic.

【０００２】[0002]

【発明が解決しようとする課題】少数の定数を出力する
論理をレイアウトする場合、ＲＯＭのモジュールセルを
用いれば、レイアウト配置処理上は１セルをセルライブ
ラリから選択して配置すればよい。しかし、ＲＯＭのモ
ジュールセルは、アドレスをデコードするための領域、
データを増幅処理するための領域等、様々な機能領域を
必要とするため、少数の定数を記憶する場合には、メモ
リ領域に対して周辺領域等の占める割合が大きくなる。
ＲＯＭのモジュールセルは、その記憶容量に見合う多数
の定数を記憶する場合には有効であるが、数個程度の定
数のみを記憶する場合には、それが必要とするレイアウ
ト面積は実質的に無駄を生ずることになる。一方、小規
模セルとしてのＡＮＤやＯＲ等の論理ゲートをセルライ
ブラリから選択し配置する場合、所望の論理を必要に応
じたセル面積で形成することができるが、論理ゲートを
用いて必要な論理を個別的に設計しなければならないた
め、ＲＯＭのモジュールセルを用いた場合に比べ、レイ
アウト処理効率若しくは設計の能率が劣る。そこで、本
発明者らは、少数の定数を出力する論理の設計を必要最
小限の大きさの小規模セルを用いて効率良く行う手段の
必要性を見出した。When the logic for outputting a small number of constants is laid out, if the module cells of the ROM are used, one cell may be selected from the cell library and arranged in the layout arrangement process. However, the ROM module cell has an area for decoding the address,
Since various functional areas such as an area for amplifying data are required, when a small number of constants are stored, the peripheral area or the like occupies a large proportion of the memory area.
The module cell of the ROM is effective in storing a large number of constants commensurate with its storage capacity, but in the case of storing only a few constants, the layout area required by it is substantially wasted. Will occur. On the other hand, when selecting and arranging logic gates such as AND and OR as small-scale cells from the cell library, a desired logic can be formed with a cell area according to need. Therefore, the layout processing efficiency or the design efficiency is inferior as compared with the case where the ROM module cell is used. Therefore, the present inventors have found the need for a means for efficiently designing a logic that outputs a small number of constants by using a small-scale cell having a minimum necessary size.

【０００３】本発明の目的は、レイアウト処理を効率良
く行う半導体集積回路の設計方法を提供する。An object of the present invention is to provide a method for designing a semiconductor integrated circuit that efficiently performs layout processing.

【０００４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.

【０００６】すなわち、夫々がｎ個のデータ出力端子と
１個の制御信号端子とを備え、制御端子の第１の状態に
おいて夫々が保有するｎ個のデータ出力端子の状態が相
違され、制御端子の第２の状態において夫々が保有する
ｎ個のデータ出力端子の状態が一定にされる、複数個の
定数出力セルに応ずる回路情報をセルライブラリに登録
し、要求仕様に応ずる半導体集積回路を設計するとき、
要求仕様を満足するための定数を、前記ｎ個のデータ出
力端子に得る定数出力セルの回路情報を前記セルライブ
ラリから選択して利用する半導体集積回路の設計方法を
提供する。上記定数出力セルのｎ個の出力端子は、制御
信号の第２の状態おいてハイインピーダンス状態にする
ことができる。上記セルライブラリはＲＯＭの回路情報
を含み、要求仕様に応ずる定数の出力を、ＲＯＭに代え
て前記定数出力セルを選択して行うことができる。That is, each has n data output terminals and one control signal terminal, and the states of the n data output terminals held by the respective control terminals are different in the first state of the control terminals. The circuit information corresponding to a plurality of constant output cells in which the state of each of the n data output terminals held in the second state is registered in the cell library, and the semiconductor integrated circuit that meets the required specifications is designed. and when,
Provided is a method for designing a semiconductor integrated circuit, wherein constants for satisfying required specifications are selected from circuit libraries of circuit information of constant output cells obtained at the n data output terminals and used. The n output terminals of the constant output cell can be set to a high impedance state in the second state of the control signal. The cell library includes circuit information of the ROM, and constants corresponding to the required specifications can be output by selecting the constant output cell instead of the ROM.

【０００７】このように、セルライブラリには要求仕様
を満足するための定数出力セルが登録されている。上記
定数出力セルは、論理値’０’と’１’との２値によっ
て出力端子の状態が決められるとき、例えば制御端子が
第１の状態（ハイレベル）で２のｎ乗の種類の出力状態
を可能にし、第２の状態（ローレベル）でオール’０’
の出力状態を可能にする。また、上記定数出力セルのｎ
個の出力端子は、制御信号の第２の状態おいてハイイン
ピーダンス状態にすることができ、データバスに定数を
出力する論理に適用することができる。セルライブラリ
にＲＯＭの回路情報が含まれている場合でも、要求仕様
に応ずる定数の出力を、セル面積の小さい定数出力セル
を選択して行うことができる。As described above, the constant output cells for satisfying the required specifications are registered in the cell library. In the constant output cell, when the state of the output terminal is determined by the binary value of logical values “0” and “1”, for example, when the control terminal is in the first state (high level), the output of the n-th power of 2 Enable state, all '0' in second state (low level)
Enable output states of. In addition, n of the constant output cell
These output terminals can be set to a high impedance state in the second state of the control signal, and can be applied to logic for outputting a constant to the data bus. Even when the cell library includes the circuit information of the ROM, the constant output according to the required specifications can be output by selecting a constant output cell having a small cell area.

【０００８】[0008]

【発明の実施の形態】所謂ＡＳＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ）と称される特定ユーザ向けの半導体集積
回路を設計する場合には、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕ
ｎｄ Ｔｉｍｅ）の短縮、そして既に検証済みの設計資
産の有効利用という観点から、セルライブラリに登録さ
れている設計データを利用することができる。セルライ
ブラリには、既に設計され、且つ検証済みの各種回路モ
ジュールの回路並びにレイアウトパターン情報が登録さ
れている。例えば、ユーザの要求仕様に応じて、シング
ルチップマイクロコンピュータを設計する場合、それに
必要な周辺回路モジュール等のレイアウトパターン情報
を上記セルライブラリから選択して、当該シングルチッ
プマイクロコンピュータの設計に利用する。セルライブ
ラリに登録されているレイアウトパターン等の情報とし
ては、レイアウトの外枠を指定するベースセルと、ＰＬ
Ｌ、ＲＡＭ、ＲＯＭ、ＣＰＵコア等のモジュールセル
と、ＡＮＤゲート、ＯＲゲート、それらの複合ゲート等
の小規模セルと、入出力回路セル等が挙げらる。特に本
実施例では、小規模セルとして、ＲＯＭのモジュールセ
ルに代えて利用可能な所定の定数を出力する小規模セル
（以下、単に定数出力セルとも称する）が、予めセルラ
イブラリに登録されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS So-called ASIC (Applicat)
Ion Specific Integrated C
In the case of designing a semiconductor integrated circuit for a specific user called "ircuit", a TAT (Turn Arrow) is designed.
The design data registered in the cell library can be used from the viewpoint of shortening the (nd Time) and effectively using the already verified design assets. Circuits and layout pattern information of various circuit modules that have already been designed and verified have been registered in the cell library. For example, when designing a single-chip microcomputer according to the user's specifications, layout pattern information required for the peripheral circuit module or the like is selected from the cell library and used for designing the single-chip microcomputer. The information such as the layout pattern registered in the cell library includes the base cell for designating the outer frame of the layout and the PL.
Module cells such as L, RAM, ROM, and CPU cores, small-scale cells such as AND gates, OR gates, composite gates thereof, and input / output circuit cells can be given. In particular, in this embodiment, a small cell (hereinafter, also simply referred to as a constant output cell) that outputs a predetermined constant that can be used instead of the ROM module cell is registered in the cell library in advance as the small cell. .

【０００９】上記定数出力セルは、図３の（Ａ）に示さ
れるように１つの制御端子Ｇと例えば４個のデータ出力
端子ａ〜ｄを有する。ここで制御端子Ｇに供給される制
御信号は、特に制限されず、クロック信号やアドレスの
デコード信号等とされる。１個の定数出力セル３０１
は、制御端子Ｇが第１の状態（例えばハイレベル）のと
き、その内部論理によって予め決定されている４ビット
の値を出力端子ａ〜ｄから出力する。この例に従えば、
制御端子Ｇが第１の状態のとき出力端子ａ〜ｄの出力状
態が相違される１６種類の定数出力セル３０１が存在す
る。これら１６種類の定数出力セル３０１の種類＃１〜
＃１６毎の出力状態は、図３の（Ｂ）に例示されてい
る。制御端子Ｇが第２の状態（例えばローレベル）のと
きは、１６種類全ての定数出力セル３０１は、相互に同
一の値、例えば全ビット論理値”０”を出力する。セル
ライブラリには、これら１６種の出力を実現する定数出
力セル３０１が登録されている。The constant output cell has one control terminal G and, for example, four data output terminals a to d as shown in FIG. The control signal supplied to the control terminal G here is not particularly limited, and may be a clock signal, an address decode signal, or the like. One constant output cell 301
Outputs a 4-bit value determined in advance by its internal logic from the output terminals a to d when the control terminal G is in the first state (for example, high level). According to this example,
There are 16 types of constant output cells 301 in which the output states of the output terminals a to d are different when the control terminal G is in the first state. Types 16 of these 16 types of constant output cells 301
The output state for each # 16 is illustrated in FIG. When the control terminal G is in the second state (for example, low level), all 16 types of constant output cells 301 output the same value, for example, all-bit logical value “0”. A constant output cell 301 that realizes these 16 types of outputs is registered in the cell library.

【００１０】図４の（Ａ）には、前記＃２の定数出力セ
ル３０１の制御端子Ｇとデータ出力端子ａ〜ｄの状態が
示される。同図の（Ｂ）には、上記（Ａ）に示される定
数出力セル３０１の内部論理の一例とその真理値表とが
示される。上記定数出力セル３０１は、２入力形式の４
個のＡＮＤゲート４０１〜４０４を有し、各ＡＮＤゲー
ト４０１〜４０４の一方の入力端子は制御端子Ｇに共通
に接続されている。ＡＮＤゲート４０１〜４０３の他方
の入力端子には０（Ｖ）のような接地電位ＶＳＳが供給
され、ＡＮＤゲート４０４の他方の入力端子には５
（Ｖ）のような電源電位ＶＣＣが供給される。上記定数
出力セルは、例えば、所定の制御信号を他の定数信号に
変換する回路のレイアウトに用いられる。FIG. 4A shows the states of the control terminal G and the data output terminals a to d of the constant output cell 301 of # 2. An example of the internal logic of the constant output cell 301 shown in (A) above and its truth table are shown in (B) of FIG. The constant output cell 301 is a 2-input type 4
The AND gates 401 to 404 are provided, and one input terminal of each of the AND gates 401 to 404 is commonly connected to the control terminal G. The ground potential VSS such as 0 (V) is supplied to the other input terminals of the AND gates 401 to 403, and 5 is supplied to the other input terminal of the AND gate 404.
A power supply potential VCC such as (V) is supplied. The constant output cell is used, for example, in the layout of a circuit that converts a predetermined control signal into another constant signal.

【００１１】図５の（Ａ）には、前記＃２の定数出力セ
ル３０１の制御端子Ｇとデータ出力端子ａ〜ｄの状態が
示される。この例に示される定数出力セル３０１は、制
御端子Ｇが第２の状態のとき、出力ａ〜ｄがハイインピ
ーダンスにされる点において図４の定数定数出力セル３
０１と相違される。ここでは、制御端子Ｇがハイレベ
ル’１’のときの出力端子ａ〜ｄは’０００１’、制御
端子Ｇがローレベル’０’のときの出力端子ａ〜ｄは全
てハイインピーダンス（Ｈｉ−Ｚ）とされる。同図の
（Ｂ）には、同図の同図の（Ａ）に示される出力例を実
現するために用いる基本回路の例とその真理値表とが示
される。同図によれば、基本回路（以下、単に論理回路
と記す））５０１は、インバータ５０２とクロックドイ
ンバータ５０３とを直列接続した回路構成を有する。ク
ロックドインバータ５０３は、電源電位ＶＣＣから接地
電位ＶＳＳ迄の間に、順にＰチャンネル型ＭＯＳトラン
ジスタＱｐ１、Ｐチャンネル型ＭＯＳトランジスタＱｐ
２、Ｎチャンネル型ＭＯＳトランジスタＱｎ１、Ｎチャ
ンネル型ＭＯＳトランジスタＱｎ２が直列に接続されて
構成される。入力Ａは、インバータ５０２を介してＰチ
ャンネル型ＭＯＳトランジスタＱｐ２のゲートとＮチャ
ンネル型ＭＯＳトランジスタＱｎ１のゲートとに共通に
共通される。制御端子Ｇは、Ｎチャンネル型ＭＯＳトラ
ンジスタＱｎ２のゲートに供給され、また、インバータ
５０４を介してＰチャンネル型ＭＯＳトランジスタＱｐ
１のゲートに供給される。上記論理回路５０１は、その
真理値表から、制御端子Ｇが’０’のとき入力Ａの値に
関わらず出力Ｃを’Ｈｉ−Ｚ’にすることができ、制御
端子Ｇが’１’のとき、入力Ａの値に応じて出力Ｃを’
０’又は’１’にする。同図の（Ｃ）には、同図の
（Ａ）に示される定数出力セル３０１の内部論理の一例
と、その真理値表が示される。定数出力セル３０１は、
４個の論理回路５０１（５０１ａ〜５０１ｄ）を含む。
各論理回路５０１ａ〜５０１ｄの制御端子Ｇは、共通に
接続されている。論理回路５０１ａ〜５０１ｃの入力Ａ
は、接地電位ＶＳＳに接続され、論理回路５０１ｄの入
力Ａは電源電位ＶＣＣに接続される。このような定数出
力セルは、例えば、乗算器にデータバスを介して定数を
供給する回路のレイアウトに利用される。FIG. 5A shows the states of the control terminal G and the data output terminals a to d of the constant output cell 301 of # 2. The constant output cell 301 shown in this example has the constant output cell 3 of FIG. 4 in that the outputs a to d are set to high impedance when the control terminal G is in the second state.
Different from 01. Here, the output terminals a to d when the control terminal G is at the high level “1” are “0001”, and the output terminals a to d when the control terminal G is at the low level “0” are all high impedance (Hi-Z). ) Is said. (B) of the same figure shows an example of a basic circuit used to realize the output example shown in (A) of the same figure and its truth table. According to the figure, a basic circuit (hereinafter, simply referred to as a logic circuit) 501 has a circuit configuration in which an inverter 502 and a clocked inverter 503 are connected in series. The clocked inverter 503 has a P-channel type MOS transistor Qp1 and a P-channel type MOS transistor Qp in order from the power supply potential VCC to the ground potential VSS.
2, an N-channel type MOS transistor Qn1 and an N-channel type MOS transistor Qn2 are connected in series. The input A is commonly shared by the gate of the P-channel MOS transistor Qp2 and the gate of the N-channel MOS transistor Qn1 via the inverter 502. The control terminal G is supplied to the gate of the N-channel MOS transistor Qn2, and also via the inverter 504, the P-channel MOS transistor Qp.
1 is supplied to the gate. From the truth table, the logic circuit 501 can set the output C to "Hi-Z" regardless of the value of the input A when the control terminal G is "0", and the control terminal G is "1". Then, the output C is set according to the value of the input A.
Set to 0'or '1'. An example of the internal logic of the constant output cell 301 shown in (A) of the same figure and its truth table are shown in (C) of the same figure. The constant output cell 301 is
It includes four logic circuits 501 (501a to 501d).
The control terminals G of the respective logic circuits 501a to 501d are commonly connected. Input A of the logic circuits 501a to 501c
Is connected to the ground potential VSS, and the input A of the logic circuit 501d is connected to the power supply potential VCC. Such a constant output cell is used, for example, in the layout of a circuit that supplies a constant to the multiplier via the data bus.

【００１２】尚、セルライブラリに登録される１６種類
の定数出力セル３０１の登録形式は、必ずしも１６通り
のレイアウトパターンを登録することは意味しない。本
実施例の定数出力セル３０１のレイアウトパターンは１
種類で済む。図４の（Ｂ）や図５の（Ｃ）に例示される
ところの出力端子の出力状態を決定するための、ＡＮＤ
ゲート４０１〜４０４の入力Ａや、論理回路５０１ａ〜
５０１ｄの入力Ａを接地電位ＶＳＳ、電源電位ＶＣＣに
接続するかは、定数出力セル３０１の種別に対応した端
子接続情報として持てばよい。The registration format of the 16 types of constant output cells 301 registered in the cell library does not necessarily mean that 16 layout patterns are registered. The layout pattern of the constant output cell 301 of this embodiment is 1
All you need is type. An AND for determining the output state of the output terminal as illustrated in FIG. 4B and FIG. 5C.
The input A of the gates 401 to 404 and the logic circuits 501a to
Whether or not the input A of 501d is connected to the ground potential VSS and the power supply potential VCC may be held as terminal connection information corresponding to the type of the constant output cell 301.

【００１３】図１の（Ａ）には、半導体集積回路を設計
する方法のフローチャートの一部が示される。同図の
（Ａ）に示されるフローチャートは、レイアウトパター
ンの形成がセルライブラリの形成を出発点として示して
いる。例えば、周辺回路が相違される各種マイクロコン
ピュータが品種展開されるような場合、予め必要最小限
のモジュールを設計及び検証してセルを形成し（ステッ
プ１０１）、これをセルライブラリに登録する（ステッ
プ１０２）。さらには、ユーザの要求仕様に基づいて新
たに設計され検証された回路モジュールをセルライブラ
リに追加していく（ステップ１０１、１０２）。セルを
構成するステップ１０２では、モジュールセル、入出力
セル、ベースセル及び上記定数出力セル３０１が形成さ
れる（ステップ１０１）。ユーザの要求仕様に基づいて
新たに半導体集積回路を設計する場合、セルライブラリ
に登録される各種セルを利用する。ユーザの要求仕様を
満足するように、セルを選択し、そのパターンや回路情
報を用いて半導体集積回路の設計が進められる。選択さ
れたセル間の接続配線上での信号遅延等は、シミュレー
ション等によって確認できる（ステップ１０３）。これ
らの処理を経て所要のレイアウトパターンを形成する
（ステップ１０４）。上記ステップ１０４で、セル間の
接続状態に問題が生じた場合、問題とされたセルは、セ
ルライブラリから同機能の性質の異なるセルに変更さ
れ、接続状態の調整が行われる。FIG. 1A shows a part of a flowchart of a method for designing a semiconductor integrated circuit. The flowchart shown in FIG. 9A shows that the formation of the layout pattern starts from the formation of the cell library. For example, when various types of microcomputers with different peripheral circuits are developed, a minimum required module is designed and verified in advance to form a cell (step 101), and the cell is registered in the cell library (step 101). 102). Furthermore, the circuit module newly designed and verified based on the user's requirement is added to the cell library (steps 101 and 102). In step 102 of forming a cell, a module cell, an input / output cell, a base cell and the constant output cell 301 are formed (step 101). When newly designing a semiconductor integrated circuit based on a user's required specifications, various cells registered in a cell library are used. A cell is selected so as to satisfy the specifications required by the user, and the design of the semiconductor integrated circuit is advanced using the pattern and circuit information. A signal delay or the like on the connection wiring between the selected cells can be confirmed by simulation or the like (step 103). A required layout pattern is formed through these processes (step 104). If there is a problem in the connection state between cells in step 104, the cell in question is changed from the cell library to a cell having a different function and the connection state is adjusted.

【００１４】本実施例では、論理設計及び回路設計に応
じて必要とされる定数を出力する論理を定数出力セル３
０１としてステップ１０１で複数形成し、セルライブラ
リに登録しておき、必要に応じてレイアウトパターンの
形成に用いる。例えば、前記図５の（Ａ）に示される形
式の定数の出力をユーザが要求する場合には、それに対
応する定数出力セル３０１をセルライブラリから選択す
る。こうすれば、所定の定数を出力する論理が必要とさ
れたとき、基本ゲート等の小規模セルを複数用いて定数
を出力する論理を形成する処理が不要とされ、レイアウ
ト処理効率が向上される。In this embodiment, a logic for outputting a constant required according to the logic design and the circuit design is set as a constant output cell 3.
A plurality of them are formed as 01 in step 101, are registered in the cell library, and are used for forming a layout pattern as needed. For example, when the user requests the output of the constant of the format shown in FIG. 5A, the constant output cell 301 corresponding to it is selected from the cell library. In this way, when the logic for outputting the predetermined constant is required, the processing for forming the logic for outputting the constant by using a plurality of small-scale cells such as the basic gate is unnecessary, and the layout processing efficiency is improved. .

【００１５】図１の（Ｂ）には、半導体集積回路の設計
に応じたレイアウトを行うためのシステム構成例が示さ
れる。システム構成は、例えば上記各種セルを登録する
セルライブラリが設けられる外部記憶装置１１０と、自
動レイアウト方式の指示又は対話型レイアウト方法方式
にてセルライブラリから所望のセルを選択し配置する指
示を行うキーボード等から成る入力装置１１１と、レイ
アウトパターンを形成するメモリ１１２と、メモリ１１
２上で形成されるレイアウトパターンを表示する表示装
置１１３と、レイアウト処理を制御する制御装置１１４
とを備えて構成される。FIG. 1B shows an example of a system configuration for performing layout according to the design of the semiconductor integrated circuit. The system configuration is, for example, an external storage device 110 provided with a cell library for registering the above-mentioned various cells, and a keyboard for instructing an automatic layout method or selecting and arranging desired cells from the cell library by an interactive layout method method. An input device 111 composed of the like, a memory 112 for forming a layout pattern, and a memory 11
A display device 113 for displaying a layout pattern formed on the display unit 2 and a control device 114 for controlling the layout process.
And is provided.

【００１６】図２の（Ａ）には、本発明のレイアウト方
法で形成された半導体記憶装置のレイアウトパターンが
示される。同図の（Ａ）によれば、レイアウトのベース
セル２０１の周辺にはデータの入出力を行うＩ／Ｏ用の
セル２０２が配置される。また、ベースセル上部には、
ＲＡＭのモジュールセル２０３とＲＯＭのモジュールセ
ル２０４とが配置され、ベースセル下部には論理回路Ａ
２０５、Ｂ２０６が複数の小規模セルによって構成され
る。この小規模セルの中には、上記定数出力セル３０１
が必要に応じて用いられる。FIG. 2A shows a layout pattern of a semiconductor memory device formed by the layout method of the present invention. According to (A) of the figure, a cell 202 for I / O for inputting / outputting data is arranged around the base cell 201 of the layout. Also, at the top of the base cell,
A RAM module cell 203 and a ROM module cell 204 are arranged, and a logic circuit A is provided below the base cell.
205 and B206 are composed of a plurality of small cells. In this small cell, the constant output cell 301
Are used as needed.

【００１７】図２の（Ｂ）には、定数出力セルの適用可
否条件の一例が示される。（ａ）の場合、ユーザの要求
仕様により、プログラムの容量に必要なＲＯＭのモジュ
ールセルが選択され、データの未登録領域は２データ分
とされるものとする。このとき、更に３データを出力す
る論理が必要とされている場合、選択されたＲＯＭのモ
ジュールセルに３データを組み込むことは不可能であ
る。敢えて、ＲＯＭのモジュールセルに、上記プログラ
ムと３データを組み込む為には、ワード数の多いＲＯＭ
のモジュールセルを新たに選択し直す必要が生じる。例
えば、１ワード数多いＲＯＭのモジュールセルを選択す
れば、上記プログラムと３データとをＲＯＭに組み込む
ことが可能になる。しかし、この場合には、ＲＯＭのモ
ジュールセル面積の拡大を招いてしまう。よって、上記
（ａ）の条件の場合には、３データを出力する論理を、
上記定数出力セル３０１を３個用いて形成したほうが好
ましい。一方、（ｂ）の場合、ユーザの要求仕様によ
り、プログラムの容量に必要なＲＯＭのモジュールセル
が選択され、データの未登録領域は７データ分とされる
ものとする。このとき、更に３データを出力する論理が
必要とされている場合、選択されたＲＯＭのモジュール
セルに３データを組み込むことは可能である。このよう
な場合は、選択されたＲＯＭのモジュールセルに３デー
タを組み込むのが好ましい。FIG. 2B shows an example of applicability conditions of constant output cells. In the case of (a), it is assumed that the module cell of the ROM required for the capacity of the program is selected according to the specification required by the user, and the unregistered area of the data is 2 data. At this time, if the logic for outputting the additional 3 data is required, it is impossible to incorporate the 3 data in the module cell of the selected ROM. In order to incorporate the above program and 3 data into the module cell of ROM, ROM with many words
It becomes necessary to newly select the module cell of. For example, if the module cell of the ROM having one word more is selected, the above program and 3 data can be incorporated in the ROM. However, in this case, the area of the ROM module cell is increased. Therefore, in the case of the above condition (a), the logic for outputting 3 data is
It is preferable to form the constant output cells 301 by three pieces. On the other hand, in the case of (b), it is assumed that the module cell of the ROM required for the capacity of the program is selected according to the user's specification, and the unregistered area of data is 7 data. At this time, if the logic for outputting the additional 3 data is required, it is possible to incorporate the 3 data in the module cell of the selected ROM. In such a case, it is preferable to incorporate 3 data in the module cell of the selected ROM.

【００１８】上記実施例によれば、以下の作用効果が得
られる。 （１）必要に応じて、複数の定数出力セル３０１をセル
ライブラリに登録しておけば、定数出力セル３０１で形
成できる定数が必要とされるとき、セルライブラリから
該当する定数出力セル３０１を選択してレイアウトでき
る。よって、複数の論理ゲートセルを組み合わせて所望
の定数を形成する論理を形成する必要が無くなる分、レ
イアウト処理効率が向上される。 （２）また、ＲＯＭのモジュールセルが用いられるレイ
アウト処理には、レイアウト面積を必要最小限にするよ
うに、定数出力セル３０１が利用される。用いるＲＯＭ
のモジュールセル面積を変えることなく、所望のデータ
をＲＯＭに記憶させることができない場合は、所望とす
る定数出力セル３０１を用いてレイアウトを行う。 （３）本発明は、定数出力セル３０１を必要に応じてレ
イアウトに用いることによって、レイアウト処理効率の
向上とレイアウト面積の抑制を実現する。According to the above embodiment, the following operational effects can be obtained. (1) By registering a plurality of constant output cells 301 in the cell library as needed, when a constant that can be formed by the constant output cells 301 is required, the corresponding constant output cell 301 is selected from the cell library. Then you can lay out. Therefore, it is not necessary to combine a plurality of logic gate cells to form a logic that forms a desired constant, and layout processing efficiency is improved. (2) In addition, the constant output cell 301 is used for the layout process using the ROM module cell so as to minimize the layout area. ROM used
When the desired data cannot be stored in the ROM without changing the module cell area, the layout is performed using the desired constant output cell 301. (3) The present invention realizes an improvement in layout processing efficiency and a reduction in layout area by using the constant output cell 301 for layout as necessary.

【００１９】以上、本発明者らによってなされた発明を
実施例に基づいて具体的に説明したが、本発明はそれに
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることはいうまでもない。The present invention made by the present inventors has been specifically described above based on the embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.

【００２０】例えば、本実施例では、所望の４ビット出
力の定数出力セル３０１を例に説明したが、特に限定さ
れることなく、レイアウト対象とされる製品種が所望と
する定数出力セルをセルライブラリに登録することがで
きる。For example, in this embodiment, the constant output cell 301 having a desired 4-bit output has been described as an example. However, the constant output cell 301 is not particularly limited, and the constant output cell desired by the product type to be laid out is a cell. Can be registered in the library.

【００２１】以上の説明では、主として本発明者らによ
ってなされた発明をその背景となった利用分野である半
導体記憶装置のレイアウトに用いた場合を説明したが、
種々のチップのレイアウトに適用することができる。本
発明は、少なくともセルライブラリを利用するレイアウ
ト方法による半導体集積回路の設計に利用できる。In the above description, the case where the invention made by the present inventors is mainly used for the layout of the semiconductor memory device which is the field of application which is the background of the invention has been described.
It can be applied to various chip layouts. INDUSTRIAL APPLICABILITY The present invention can be used for designing a semiconductor integrated circuit by a layout method using at least a cell library.

【００２２】[0022]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００２３】すなわち、レイアウトに必要とされる複数
の定数出力セルをセルライブラリに登録できるから、所
定の出力が必要とされた場合はその出力値に該当する定
数出力セルを用いてレイアウトを行うことができる。す
なわち、定数を出力する論理は、複数の論理ゲート等の
小規模セルを組み合わせて形成する必要が無くなる分、
レイアウト処理効率が向上される。また、定数出力セル
を用いれば、選択されたＲＯＭのモジュールセルの面積
を拡大させることなく定数出力のレイアウトを行うこと
ができるから、レイアウト面積の抑制が行われる。That is, since a plurality of constant output cells required for layout can be registered in the cell library, when a predetermined output is required, the constant output cell corresponding to the output value should be used for layout. You can That is, the logic for outputting a constant does not need to be formed by combining a plurality of small-scale cells such as logic gates,
Layout processing efficiency is improved. Further, if the constant output cell is used, the layout of the constant output can be performed without increasing the area of the module cell of the selected ROM, so that the layout area can be suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体集積回路の設計方法のフローチ
ャートと、それを行うための一例システム構成図であ
る。FIG. 1 is a flow chart of a method for designing a semiconductor integrated circuit of the present invention, and an example system configuration diagram for carrying out the method.

【図２】レイアウトパターンの一例説明図と、定数出力
セルの利用条件の説明図である。FIG. 2 is an explanatory diagram of an example of a layout pattern and an explanatory diagram of usage conditions of constant output cells.

【図３】定数出力セルの一例説明図である。FIG. 3 is a diagram illustrating an example of a constant output cell.

【図４】定数出力セルの一例回路構成図である。FIG. 4 is a circuit configuration diagram of an example of a constant output cell.

【図５】定数出力セルの他の一例回路構成図である。FIG. 5 is a circuit configuration diagram of another example of a constant output cell.

【符号の説明】[Explanation of symbols]

１０１ 各種セル形成ステップ １０２ 各種セル登録ステップ １０３ 論理シミュレーションステップ １０４ 各種セル配置ステップ 101 Various Cell Formation Steps 102 Various Cell Registration Steps 103 Logic Simulation Steps 104 Various Cell Placement Steps

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 夫々がｎ個のデータ出力端子と１個の制
御信号端子とを備え、制御端子の第１の状態において夫
々が保有するｎ個のデータ出力端子の状態が相違され、
制御端子の第２の状態において夫々が保有するｎ個のデ
ータ出力端子の状態が一定にされる、複数個の定数出力
セルに応ずる回路情報をセルライブラリに登録し、要求
仕様に応ずる半導体集積回路を設計するとき、要求仕様
を満足するための定数を、前記ｎ個のデータ出力端子に
得る定数出力セルの回路情報を前記セルライブラリから
選択して利用することを特徴とする半導体集積回路の設
計方法。1. Each of n data output terminals and one control signal terminal is provided, and the state of each of the n data output terminals held in the first state of the control terminal is different,
A semiconductor integrated circuit conforming to required specifications by registering circuit information corresponding to a plurality of constant output cells in a cell library, in which the states of n data output terminals held by the control terminals in the second state are made constant. When designing a semiconductor integrated circuit, a constant for satisfying a required specification is used by selecting circuit information of constant output cells obtained at the n data output terminals from the cell library. Method. 【請求項２】 上記定数出力セルのｎ個の出力端子は、
制御信号の第２の状態おいてハイインピーダンス状態に
されることを特徴とする請求項１記載の半導体集積回路
の設計方法。2. The n output terminals of the constant output cell are:
2. The method for designing a semiconductor integrated circuit according to claim 1, wherein a high impedance state is set in the second state of the control signal. 【請求項３】 上記セルライブラリはＲＯＭの回路情報
を含み、要求仕様に応ずる定数の出力を、ＲＯＭに代え
て前記定数出力セルに割り当てることを特徴とする請求
項１又は２記載の半導体集積回路の設計方法。3. The semiconductor integrated circuit according to claim 1, wherein the cell library includes circuit information of a ROM, and an output of a constant corresponding to a required specification is assigned to the constant output cell instead of the ROM. Design method.