JPH09145792A - 半導体装置用テスタ - Google Patents
半導体装置用テスタInfo
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- JPH09145792A JPH09145792A JP7329649A JP32964995A JPH09145792A JP H09145792 A JPH09145792 A JP H09145792A JP 7329649 A JP7329649 A JP 7329649A JP 32964995 A JP32964995 A JP 32964995A JP H09145792 A JPH09145792 A JP H09145792A
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Abstract
(57)【要約】
【課題】 低速で動作する回路で高速メモリをテストす
ることが可能な半導体装置用テスタを提供できるように
する。 【解決手段】 複数のアドレス出力端子６（１）〜６
（ｎ）の中から所定のアドレス出力端子６を時分割で選
択し、上記選択したアドレス出力端子６から出力される
アドレスを被測定メモリ２のアドレス入力端子に供給す
るアドレス選択手段３と、複数のデータ入出力端子７
（１）〜７（ｎ）の中から所定のデータ入出力端子を時
分割で選択し、上記選択したデータ入出力端子７から出
力されるデータを被測定メモリ２の入出力端子へ出力す
るデータ選択手段４と、上記被測定メモリ２から出力さ
れる複数の応答信号を一時的にラッチするラッチ回路５
（１）〜５（ｎ）と、上記ラッチ回路５のラッチタイミ
ングを上記アドレス選択手段３の時分割タイミングに同
期して切り替えるタイミング制御手段１３とを備える。
ることが可能な半導体装置用テスタを提供できるように
する。 【解決手段】 複数のアドレス出力端子６（１）〜６
（ｎ）の中から所定のアドレス出力端子６を時分割で選
択し、上記選択したアドレス出力端子６から出力される
アドレスを被測定メモリ２のアドレス入力端子に供給す
るアドレス選択手段３と、複数のデータ入出力端子７
（１）〜７（ｎ）の中から所定のデータ入出力端子を時
分割で選択し、上記選択したデータ入出力端子７から出
力されるデータを被測定メモリ２の入出力端子へ出力す
るデータ選択手段４と、上記被測定メモリ２から出力さ
れる複数の応答信号を一時的にラッチするラッチ回路５
（１）〜５（ｎ）と、上記ラッチ回路５のラッチタイミ
ングを上記アドレス選択手段３の時分割タイミングに同
期して切り替えるタイミング制御手段１３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置用テスタ
に係わり、特にテスタの動作速度よりも高速で動作をす
るメモリをテストする際に用いて好適な半導体装置用テ
スタに関するものである。
に係わり、特にテスタの動作速度よりも高速で動作をす
るメモリをテストする際に用いて好適な半導体装置用テ
スタに関するものである。
【０００２】
【従来の技術】従来より、メモリテスタはALPGと呼ばれ
るテストパターン発生装置を有しており、上記テストパ
ターン発生装置ALPGが発生可能な最高速のテストサイク
ルがメモリテスタの最高動作速度となっている。
るテストパターン発生装置を有しており、上記テストパ
ターン発生装置ALPGが発生可能な最高速のテストサイク
ルがメモリテスタの最高動作速度となっている。
【０００３】したがって、上記最高動作速度以上の速度
で動作する高速のメモリをテストするためには、補助の
テストパターン発生装置ALPG(Sub ALPG)を増設し、主と
なるテストパターン発生装置Main ALPG と補助のテスト
パターン発生装置Sub ALPGとを交互に動作させることに
よって、テスタを見かけ上２倍の速度で動作させる方式
が一般的に用いられていた。
で動作する高速のメモリをテストするためには、補助の
テストパターン発生装置ALPG(Sub ALPG)を増設し、主と
なるテストパターン発生装置Main ALPG と補助のテスト
パターン発生装置Sub ALPGとを交互に動作させることに
よって、テスタを見かけ上２倍の速度で動作させる方式
が一般的に用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記テ
ストパターン発生装置ALPGを増設する場合には、テスタ
のハードウェアを改造することが必要であるので、長い
工期と多大な設備投資が必要であった。また、近年は動
作速度が100MHzを超える高速メモリも開発されてきてお
り、低速のテスタではALPGの増設をしても速度が足りな
い事態も生じていた。
ストパターン発生装置ALPGを増設する場合には、テスタ
のハードウェアを改造することが必要であるので、長い
工期と多大な設備投資が必要であった。また、近年は動
作速度が100MHzを超える高速メモリも開発されてきてお
り、低速のテスタではALPGの増設をしても速度が足りな
い事態も生じていた。
【０００５】本発明は上述の問題点にかんがみ、低速の
テスト回路で高速メモリのテストを行うことができるよ
うにすることを目的としている。
テスト回路で高速メモリのテストを行うことができるよ
うにすることを目的としている。
【０００６】
【課題を解決するための手段】本発明の半導体装置用テ
スタは、複数のアドレス信号、および上記複数のアドレ
ス信号に対応する複数のテストデータを被測定メモリに
出力し、上記被測定メモリから出力される複数の応答信
号を所定の期待値と比較して上記被測定メモリのテスト
を行う半導体装置用テスタにおいて、上記複数のアドレ
ス信号を出力するためにテスタ本体に設けられた複数の
アドレス出力端子と、上記被測定メモリのアドレス入力
端子に接続されており、上記テスタ本体に設けられた複
数のアドレス出力端子の中から所定のアドレス出力端子
を時分割で選択し、上記選択したアドレス出力端子から
出力されるアドレスを上記被測定メモリに設けられたア
ドレス入力端子に出力するアドレス選択手段と、上記複
数のテストデータを上記被測定メモリに出力するために
上記テスタ本体に設けられた複数のデータ入出力端子に
接続され、上記複数のデータ入出力端子の中から所定の
データ入出力端子を時分割で選択し、上記選択したデー
タ入出力端子から出力されるデータを上記被測定メモリ
に設けられたデータ入出力端子に出力するデータ選択手
段と、上記被測定メモリ側のデータ入出力端子と上記テ
スタ側の複数のデータ入出力端子との間に設けられ、上
記被測定メモリ側のデータ入出力端子から出力される複
数の応答信号を一時的に保持する複数のラッチ手段と、
上記複数のラッチ手段のラッチタイミングを上記アドレ
ス選択手段の時分割タイミングに同期して切り替えるタ
イミング制御手段とを備えたことを特徴としている。
スタは、複数のアドレス信号、および上記複数のアドレ
ス信号に対応する複数のテストデータを被測定メモリに
出力し、上記被測定メモリから出力される複数の応答信
号を所定の期待値と比較して上記被測定メモリのテスト
を行う半導体装置用テスタにおいて、上記複数のアドレ
ス信号を出力するためにテスタ本体に設けられた複数の
アドレス出力端子と、上記被測定メモリのアドレス入力
端子に接続されており、上記テスタ本体に設けられた複
数のアドレス出力端子の中から所定のアドレス出力端子
を時分割で選択し、上記選択したアドレス出力端子から
出力されるアドレスを上記被測定メモリに設けられたア
ドレス入力端子に出力するアドレス選択手段と、上記複
数のテストデータを上記被測定メモリに出力するために
上記テスタ本体に設けられた複数のデータ入出力端子に
接続され、上記複数のデータ入出力端子の中から所定の
データ入出力端子を時分割で選択し、上記選択したデー
タ入出力端子から出力されるデータを上記被測定メモリ
に設けられたデータ入出力端子に出力するデータ選択手
段と、上記被測定メモリ側のデータ入出力端子と上記テ
スタ側の複数のデータ入出力端子との間に設けられ、上
記被測定メモリ側のデータ入出力端子から出力される複
数の応答信号を一時的に保持する複数のラッチ手段と、
上記複数のラッチ手段のラッチタイミングを上記アドレ
ス選択手段の時分割タイミングに同期して切り替えるタ
イミング制御手段とを備えたことを特徴としている。
【０００７】
【発明の実施の形態】本発明は上記課題を解決するため
に、テスタの動作速度を見かけ上ｎ倍にするために、次
のような方式を採用している。
に、テスタの動作速度を見かけ上ｎ倍にするために、次
のような方式を採用している。
【０００８】すなわち、被測定メモリの入力Pin に、テ
スタのドライバPin をｎ本割り当て、これらのドライバ
Pin の出力を、１テストサイクルについてｎ分割して上
記被測定メモリの入力Pin に次々に印加する信号時分割
手段を設けている。そして、上記被測定メモリの入出力
Pin には、同様にｎ本のテスタのＩ／ＯPin を割り当
て、信号時分割手段のほかにｎ−１個のデータラッチ手
段を設ける。
スタのドライバPin をｎ本割り当て、これらのドライバ
Pin の出力を、１テストサイクルについてｎ分割して上
記被測定メモリの入力Pin に次々に印加する信号時分割
手段を設けている。そして、上記被測定メモリの入出力
Pin には、同様にｎ本のテスタのＩ／ＯPin を割り当
て、信号時分割手段のほかにｎ−１個のデータラッチ手
段を設ける。
【０００９】上記データラッチ手段の入力側は、上記被
測定メモリの入出力Pin に共通に接続されている。ま
た、出力側は上記ｎ本のＩ／Ｏpin の内の１からｎ−１
番目にそれぞれ接続される。ｎ番目のＩ／ＯPin は、被
測定メモリの入出力Pin に直接接続される。被測定メモ
リの出力は、ｎ分割したテストサイクルの１からｎ−１
番目の期間に出力されたデータについてはｎ−１個設け
たデータラッチ手段に順にラッチされる。
測定メモリの入出力Pin に共通に接続されている。ま
た、出力側は上記ｎ本のＩ／Ｏpin の内の１からｎ−１
番目にそれぞれ接続される。ｎ番目のＩ／ＯPin は、被
測定メモリの入出力Pin に直接接続される。被測定メモ
リの出力は、ｎ分割したテストサイクルの１からｎ−１
番目の期間に出力されたデータについてはｎ−１個設け
たデータラッチ手段に順にラッチされる。
【００１０】そして、最後のｎ番目の期間に、それぞれ
接続されているテスタの１番目からｎ−１番目のＩ／Ｏ
Pin に取り込まれる。また、ｎ番目の期間に被測定メモ
リから出力されたデータは、被測定メモリの入出力Pin
に直接接続されたｎ番目のＩ／ＯPin に直接取り込まれ
る。
接続されているテスタの１番目からｎ−１番目のＩ／Ｏ
Pin に取り込まれる。また、ｎ番目の期間に被測定メモ
リから出力されたデータは、被測定メモリの入出力Pin
に直接接続されたｎ番目のＩ／ＯPin に直接取り込まれ
る。
【００１１】上述したように、一般に、メモリテスタに
おいては、通常は１つのテストサイクルで１パターンの
データしか出力できず、また被測定メモリから出力され
る複数の応答信号と期待値との比較も基本的には１テス
トサイクル中に１度しかできなかった。
おいては、通常は１つのテストサイクルで１パターンの
データしか出力できず、また被測定メモリから出力され
る複数の応答信号と期待値との比較も基本的には１テス
トサイクル中に１度しかできなかった。
【００１２】しかし、本発明の半導体装置用テスタの方
式は、テスタPin を１パターンのｎ倍用い、テスタから
の出力に関しては１テストサイクルにｎパターンを同時
に出力しておいて、外部の信号分割手段でｎ時分割し
て、シリアルにデータを生成し、上記生成したシリアル
データを被測定メモリに供給する。
式は、テスタPin を１パターンのｎ倍用い、テスタから
の出力に関しては１テストサイクルにｎパターンを同時
に出力しておいて、外部の信号分割手段でｎ時分割し
て、シリアルにデータを生成し、上記生成したシリアル
データを被測定メモリに供給する。
【００１３】また、テスタへの入力に関しては、データ
ラッチ手段にデータをラッチしておき、ｎ時分割の最後
の期間でデータを一度に取り込み、上記取り込んだデー
タと期待値との比較を一括して行うようにして、テスタ
の動作速度を見かけ上ｎ倍にすることができるようにし
ている。
ラッチ手段にデータをラッチしておき、ｎ時分割の最後
の期間でデータを一度に取り込み、上記取り込んだデー
タと期待値との比較を一括して行うようにして、テスタ
の動作速度を見かけ上ｎ倍にすることができるようにし
ている。
【００１４】次に、図面を参照して本発明の半導体装置
用テスタの一実施例を詳細に説明する。図１は、本発明
を実施したメモリテストシステムのブロック図である。
図１において、１はテスタ本体、２は被測定メモリ、３
および４は信号を時分割する回路であり、３はアドレス
選択手段を構成するものであり、４はデータ選択手段を
構成するものである。５（１）〜５（ｎ−１）はデータ
ラッチ回路である。
用テスタの一実施例を詳細に説明する。図１は、本発明
を実施したメモリテストシステムのブロック図である。
図１において、１はテスタ本体、２は被測定メモリ、３
および４は信号を時分割する回路であり、３はアドレス
選択手段を構成するものであり、４はデータ選択手段を
構成するものである。５（１）〜５（ｎ−１）はデータ
ラッチ回路である。
【００１５】テスタ本体１には、被測定メモリ２に出力
するアドレス信号を発生するアドレス発生回路１１、上
記アドレス発生回路１１で発生したアドレス信号に対応
するテストデータを発生するとともに、被測定メモリ２
から出力される複数の応答信号を、内部で発生した期待
値データと比較することにより、被測定メモリ２のテス
トを行うテスト回路１２と、データラッチ回路５（１）
〜５（ｎ−１）のデータ取り込みタイミングを制御する
データ取り込み回路１３と、全体のタイミングを制御す
るタイミング制御回路１０とを備えている。
するアドレス信号を発生するアドレス発生回路１１、上
記アドレス発生回路１１で発生したアドレス信号に対応
するテストデータを発生するとともに、被測定メモリ２
から出力される複数の応答信号を、内部で発生した期待
値データと比較することにより、被測定メモリ２のテス
トを行うテスト回路１２と、データラッチ回路５（１）
〜５（ｎ−１）のデータ取り込みタイミングを制御する
データ取り込み回路１３と、全体のタイミングを制御す
るタイミング制御回路１０とを備えている。
【００１６】上記被測定メモリ２は、通常はテスタ本体
１の通常パフォーマンスボード、ソケットボードなどに
実装されている。これらのボード上には負荷回路やリレ
ー等を実装するスペースがあるので、上記アドレス選択
手段３およびデータ選択手段４は、上記ボード上に実装
することができる。なお、本実施例においては、図示を
簡略化するために被測定メモリ２の入力Pin および入出
力Pin は１本ずつ示している。
１の通常パフォーマンスボード、ソケットボードなどに
実装されている。これらのボード上には負荷回路やリレ
ー等を実装するスペースがあるので、上記アドレス選択
手段３およびデータ選択手段４は、上記ボード上に実装
することができる。なお、本実施例においては、図示を
簡略化するために被測定メモリ２の入力Pin および入出
力Pin は１本ずつ示している。
【００１７】６（１）〜６（ｎ）は、テスタのドライバ
Pin であり、被測定メモリ２のアドレスを出力する。７
（１）〜７（ｎ）は、テスタのＩ／ＯPin であり、被測
定メモリ２との間でアドレス選択手段３およびデータ選
択手段４、データラッチ回路５を介してデータの授受を
行う。
Pin であり、被測定メモリ２のアドレスを出力する。７
（１）〜７（ｎ）は、テスタのＩ／ＯPin であり、被測
定メモリ２との間でアドレス選択手段３およびデータ選
択手段４、データラッチ回路５を介してデータの授受を
行う。
【００１８】８および９は、テスタのドライバPin であ
り、ドライバPin ８によりアドレス選択手段３およびデ
ータ選択手段４の出力を選択制御するための信号が出力
される。また、ドライバPin ９（１）〜９（ｎ−１）
は、データラッチ回路５（１）〜５（ｎ−１）のラッチ
クロックを出力し、ドライバPin ９（ｎ）はデータラッ
チ回路５の出力活性化信号を出力する。
り、ドライバPin ８によりアドレス選択手段３およびデ
ータ選択手段４の出力を選択制御するための信号が出力
される。また、ドライバPin ９（１）〜９（ｎ−１）
は、データラッチ回路５（１）〜５（ｎ−１）のラッチ
クロックを出力し、ドライバPin ９（ｎ）はデータラッ
チ回路５の出力活性化信号を出力する。
【００１９】次に、上述のように構成された本実施例の
半導体装置用テスタの動作を説明する。まず、被測定メ
モリ２の入力Pin にデータを供給する場合を説明する。
図２のテストサイクル説明図に示すように、テスタの１
テストサイクルは期間Ｔ（１）からＴ（ｎ）に設定され
ている。
半導体装置用テスタの動作を説明する。まず、被測定メ
モリ２の入力Pin にデータを供給する場合を説明する。
図２のテストサイクル説明図に示すように、テスタの１
テストサイクルは期間Ｔ（１）からＴ（ｎ）に設定され
ている。
【００２０】テスタのドライバPin ６（１）〜６（ｎ）
は、１テストサイクルの全期間で所定のアドレスデータ
を出力し続ける。そして、ドライバPin ８を通して出力
される信号を、アドレス選択手段３によって制御するこ
とにより、期間Ｔ（ｍ）には６（ｍ）（ｍ＝１〜ｎ）の
データがアドレス選択手段３の出力側に現れ、上記アド
レス選択手段３から被測定メモリ２の入力Pin に供給さ
れる。
は、１テストサイクルの全期間で所定のアドレスデータ
を出力し続ける。そして、ドライバPin ８を通して出力
される信号を、アドレス選択手段３によって制御するこ
とにより、期間Ｔ（ｍ）には６（ｍ）（ｍ＝１〜ｎ）の
データがアドレス選択手段３の出力側に現れ、上記アド
レス選択手段３から被測定メモリ２の入力Pin に供給さ
れる。
【００２１】次に、被測定メモリ２の入出力Pin に関し
て説明する。被測定メモリ２への書き込みサイクルは上
記と全く同様であり、テスタのＩ／ＯPin ７（１）〜７
（ｎ）から供給されるデータがそれぞれテストサイクル
Ｔ（１）〜Ｔ（ｎ）の期間に時分割で被測定メモリ２の
入出力Pin にそれぞれ供給される。
て説明する。被測定メモリ２への書き込みサイクルは上
記と全く同様であり、テスタのＩ／ＯPin ７（１）〜７
（ｎ）から供給されるデータがそれぞれテストサイクル
Ｔ（１）〜Ｔ（ｎ）の期間に時分割で被測定メモリ２の
入出力Pin にそれぞれ供給される。
【００２２】読みだしサイクルには、被測定メモリ２の
入出力Pin に期間Ｔ（ｍ）にデータＤ（ｍ）（ｍ＝１〜
ｎ）が読みだされてくる。そこで、データ取り込み回路
１３によって期間Ｔ（ｊ）に、ラッチクロックがドライ
バPin ９（ｊ）を順次活性化し、データラッチ回路５
（ｊ）にデータＤ（ｊ）を順次ラッチする。（ｊ＝１〜
ｎ−１）
入出力Pin に期間Ｔ（ｍ）にデータＤ（ｍ）（ｍ＝１〜
ｎ）が読みだされてくる。そこで、データ取り込み回路
１３によって期間Ｔ（ｊ）に、ラッチクロックがドライ
バPin ９（ｊ）を順次活性化し、データラッチ回路５
（ｊ）にデータＤ（ｊ）を順次ラッチする。（ｊ＝１〜
ｎ−１）
【００２３】そして、期間Ｔ（ｎ）には、データ取り込
み回路１３はドライバPin ９（ｎ）を介してデータラッ
チ回路５（１）〜５（ｎ−１）の出力を一斉に活性化さ
せ、ラッチされているデータＤ（１）〜Ｄ（ｎ−１）を
Ｉ／ＯPin ７（１）〜７（ｎ−１）からテスタ１内のテ
スト回路１２に取り込む。
み回路１３はドライバPin ９（ｎ）を介してデータラッ
チ回路５（１）〜５（ｎ−１）の出力を一斉に活性化さ
せ、ラッチされているデータＤ（１）〜Ｄ（ｎ−１）を
Ｉ／ＯPin ７（１）〜７（ｎ−１）からテスタ１内のテ
スト回路１２に取り込む。
【００２４】この時、データＤ（ｎ）はデータラッチ回
路５（１）〜５（ｎ−１）からではなく、Ｉ／ＯPin ７
（ｎ）に直接取り込まれる。テスト回路１２では、この
期間Ｔ（ｎ）で一斉に取り込まれたデータＤ（１）〜Ｄ
（ｎ）がテスタ内に保持された期待値と比較され、良／
不良の判定が行われる。
路５（１）〜５（ｎ−１）からではなく、Ｉ／ＯPin ７
（ｎ）に直接取り込まれる。テスト回路１２では、この
期間Ｔ（ｎ）で一斉に取り込まれたデータＤ（１）〜Ｄ
（ｎ）がテスタ内に保持された期待値と比較され、良／
不良の判定が行われる。
【００２５】
【発明の効果】本発明は上述したように、本発明によれ
ば、簡単な外部回路を付加するだけで、テスタの動作速
度を見かけ上ｎ倍に向上させることができ、テスタの最
大速度を超える速度で動作する高速のメモリを良好にテ
ストすることができるようになる。
ば、簡単な外部回路を付加するだけで、テスタの動作速
度を見かけ上ｎ倍に向上させることができ、テスタの最
大速度を超える速度で動作する高速のメモリを良好にテ
ストすることができるようになる。
【図１】本発明の一実施形態を示すメモリテストシステ
ムのブロック図である。
ムのブロック図である。
【図２】実施形態のメモリテストシステムのテストサイ
クル説明図である。
クル説明図である。
１ メモリーテスタ本体 ２ 被測定メモリ ３ アドレス選択手段 ４ データ選択手段 ５（１）〜５（ｎ−１） データラッチ回路 ６（１）〜６（ｎ） テスタのドライバPin ７（１）〜７（ｎ） テスタのＩ／Ｏ Pin ８（１）〜８（ｎ） テスタのドライバPin ９（１）〜９（ｎ） テスタのドライバPin
Claims (1)
- 【請求項１】 複数のアドレス信号、および上記複数の
アドレス信号に対応する複数のテストデータを被測定メ
モリに出力し、上記被測定メモリから出力される複数の
応答信号を所定の期待値と比較して上記被測定メモリの
テストを行う半導体装置用テスタにおいて、 上記複数のアドレス信号を出力するためにテスタ本体に
設けられた複数のアドレス出力端子と、 上記被測定メモリのアドレス入力端子に接続されてお
り、上記テスタ本体に設けられた複数のアドレス出力端
子の中から所定のアドレス出力端子を時分割で選択し、
上記選択したアドレス出力端子から出力されるアドレス
を上記被測定メモリに設けられたアドレス入力端子に出
力するアドレス選択手段と、 上記複数のテストデータを上記被測定メモリに出力する
ために上記テスタ本体に設けられた複数のデータ入出力
端子に接続され、上記複数のデータ入出力端子の中から
所定のデータ入出力端子を時分割で選択し、上記選択し
たデータ入出力端子から出力されるデータを上記被測定
メモリに設けられたデータ入出力端子に出力するデータ
選択手段と、 上記被測定メモリ側のデータ入出力端子と上記テスタ側
の複数のデータ入出力端子との間に設けられ、上記被測
定メモリ側のデータ入出力端子から出力される複数の応
答信号を一時的に保持する複数のラッチ手段と、 上記複数のラッチ手段のラッチタイミングを上記アドレ
ス選択手段の時分割タイミングに同期して切り替えるタ
イミング制御手段とを備えたことを特徴とする半導体装
置用テスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329649A JPH09145792A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置用テスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329649A JPH09145792A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置用テスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09145792A true JPH09145792A (ja) | 1997-06-06 |
Family
ID=18223711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329649A Withdrawn JPH09145792A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置用テスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09145792A (ja) |
-
1995
- 1995-11-24 JP JP7329649A patent/JPH09145792A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |