JPH09139631A - フィードフォワード増幅装置及びフィードフォワード増幅装置付き基地局 - Google Patents
フィードフォワード増幅装置及びフィードフォワード増幅装置付き基地局Info
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- JPH09139631A JPH09139631A JP7298763A JP29876395A JPH09139631A JP H09139631 A JPH09139631 A JP H09139631A JP 7298763 A JP7298763 A JP 7298763A JP 29876395 A JP29876395 A JP 29876395A JP H09139631 A JPH09139631 A JP H09139631A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
- H03F1/3229—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction
Landscapes
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 フィードフォワード増幅装置及びこれを用い
る基地局に関し、小型化及び高出力化を実現する。 【解決手段】 第1トランジスタ及び第1トランジスタ
の入力側又は出力側の少なくとも一方に設けられる第1
整合回路で構成されることにより、主信号系の主信号を
増幅する主増幅器15をそなえ、主増幅器15の出力の
うち主信号成分を相殺した歪み抽出信号を生成する歪み
抽出ループ回路部10と、第1トランジスタよりも単体
では出力が小さい第2トランジスタ及び第2トランジス
タの入力側又は出力側の少なくとも一方に設けられる第
2整合回路で構成されることにより、歪み抽出ループ回
路部10からの歪み抽出信号を増幅するとともに主増幅
器15よりその通過遅延時間の短い補助増幅器25をそ
なえ、補助増幅器25で増幅した歪み抽出信号を使用し
て、主増幅器15の後段側の主信号系の信号から主信号
成分のみを出力する歪み除去ループ回路部20とを設け
るように構成する。
る基地局に関し、小型化及び高出力化を実現する。 【解決手段】 第1トランジスタ及び第1トランジスタ
の入力側又は出力側の少なくとも一方に設けられる第1
整合回路で構成されることにより、主信号系の主信号を
増幅する主増幅器15をそなえ、主増幅器15の出力の
うち主信号成分を相殺した歪み抽出信号を生成する歪み
抽出ループ回路部10と、第1トランジスタよりも単体
では出力が小さい第2トランジスタ及び第2トランジス
タの入力側又は出力側の少なくとも一方に設けられる第
2整合回路で構成されることにより、歪み抽出ループ回
路部10からの歪み抽出信号を増幅するとともに主増幅
器15よりその通過遅延時間の短い補助増幅器25をそ
なえ、補助増幅器25で増幅した歪み抽出信号を使用し
て、主増幅器15の後段側の主信号系の信号から主信号
成分のみを出力する歪み除去ループ回路部20とを設け
るように構成する。
Description
【0001】(目次) 発明の属する技術分野 従来の技術(図12,図13) 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 ・第1実施形態の説明(図1,図2,図8〜図11) ・第2実施形態の説明(図3) ・第3実施形態の説明(図4) ・第4実施形態の説明(図5) ・第5実施形態の説明(図6) ・第6実施形態の説明(図7) ・その他 発明の効果
【0002】
【発明の属する技術分野】本発明は、ディジタル自動車
電話等の無線通信システムに用いて好適な、フィードフ
ォワード増幅装置及びフィードフォワード増幅装置付き
基地局に関する。
電話等の無線通信システムに用いて好適な、フィードフ
ォワード増幅装置及びフィードフォワード増幅装置付き
基地局に関する。
【0003】
【従来の技術】ディジタル自動車電話システム等の無線
通信システムにおける基地局の無線装置では、移動機へ
の送信はマルチキャリア(使用される周波数帯におい
て、各移動機毎に選択された周波数成分を複数個有する
信号)を共通に増幅することが行なわれる。
通信システムにおける基地局の無線装置では、移動機へ
の送信はマルチキャリア(使用される周波数帯におい
て、各移動機毎に選択された周波数成分を複数個有する
信号)を共通に増幅することが行なわれる。
【0004】図12は、上述のディジタル自動車電話シ
ステム等の無線通信システムにおける、複数の移動機を
収容する基地局に設けられる送信装置を示すブロック図
であり、この図12に示す送信装置200は、例えば1
2種類の周波数信号を共通に増幅して送信することがで
きるものである。ここで、この送信装置200におい
て、201は送信信号を搬送波毎に分離する分離器、2
02−1〜202−12は分離された搬送波毎に変調処
理を施すとともに高周波信号への周波数変換を行なう直
接変調部、203は直接変調部202−1〜202−1
2からの信号を合波するハイブリッド回路(H)であ
る。
ステム等の無線通信システムにおける、複数の移動機を
収容する基地局に設けられる送信装置を示すブロック図
であり、この図12に示す送信装置200は、例えば1
2種類の周波数信号を共通に増幅して送信することがで
きるものである。ここで、この送信装置200におい
て、201は送信信号を搬送波毎に分離する分離器、2
02−1〜202−12は分離された搬送波毎に変調処
理を施すとともに高周波信号への周波数変換を行なう直
接変調部、203は直接変調部202−1〜202−1
2からの信号を合波するハイブリッド回路(H)であ
る。
【0005】また、204は増幅装置であり、この増幅
装置204は、送信装置200に収容される移動機20
9に対する送信信号をマルチキャリア信号として共通に
増幅するためのものである。なお、207は増幅装置2
06からの送信信号を後段のアンテナ208に出力する
送受共用器(DUP)であり、移動機209からの信号
をアンテナ208にて受信すると、送受共用器207を
介して図示しない受信系に出力されるようになってい
る。
装置204は、送信装置200に収容される移動機20
9に対する送信信号をマルチキャリア信号として共通に
増幅するためのものである。なお、207は増幅装置2
06からの送信信号を後段のアンテナ208に出力する
送受共用器(DUP)であり、移動機209からの信号
をアンテナ208にて受信すると、送受共用器207を
介して図示しない受信系に出力されるようになってい
る。
【0006】これにより、上述の図12に示す送信装置
200では、12種類の周波数信号を有するマルチキャ
リア信号は、増幅装置204において信号電力に応じて
増幅されて送信される。また、この無線通信システムに
おける基地局の無線装置では、増幅装置204でマルチ
キャリア信号を同時に増幅する際に、低歪みに増幅する
ことが要求されているため、フィードフォワード方式の
歪み補償を行なうフィードフォワード増幅装置204が
用いられている。
200では、12種類の周波数信号を有するマルチキャ
リア信号は、増幅装置204において信号電力に応じて
増幅されて送信される。また、この無線通信システムに
おける基地局の無線装置では、増幅装置204でマルチ
キャリア信号を同時に増幅する際に、低歪みに増幅する
ことが要求されているため、フィードフォワード方式の
歪み補償を行なうフィードフォワード増幅装置204が
用いられている。
【0007】ここで、フィードフォワード増幅装置20
4の回路構成を図13に示す。この図13に示すフィー
ドフォワード増幅装置204において、主増幅器215
は、主信号系からのマルチキャリア信号としての主信号
を増幅し、増幅信号として出力するものであり、トラン
ジスタ及びトランジスタの入力側又は出力側の少なくと
も一方に設けられる整合回路で構成される。
4の回路構成を図13に示す。この図13に示すフィー
ドフォワード増幅装置204において、主増幅器215
は、主信号系からのマルチキャリア信号としての主信号
を増幅し、増幅信号として出力するものであり、トラン
ジスタ及びトランジスタの入力側又は出力側の少なくと
も一方に設けられる整合回路で構成される。
【0008】また、主増幅器215の前段(ドライブ
段)には、主増幅器215を効果的に動作させるべく、
主増幅器215への入力信号を補助的に増幅する主増幅
器用駆動増幅器214が設けられており、この主増幅器
用駆動増幅器214も主増幅器215と同様に、トラン
ジスタ及びトランジスタの入力側又は出力側の少なくと
も一方に設けられる整合回路で構成される。
段)には、主増幅器215を効果的に動作させるべく、
主増幅器215への入力信号を補助的に増幅する主増幅
器用駆動増幅器214が設けられており、この主増幅器
用駆動増幅器214も主増幅器215と同様に、トラン
ジスタ及びトランジスタの入力側又は出力側の少なくと
も一方に設けられる整合回路で構成される。
【0009】なお、主増幅器215及び主増幅器用駆動
増幅器214は、後述するDC/DCコンバータ(電圧
変換部)231から電源供給されている。ここで、21
0は歪み抽出ループ回路部であり、この歪み抽出ループ
回路部210は、主増幅器215からの増幅信号につい
て、主信号系に供給するとともに主信号系の主信号と同
じ大きさで位相が反転した主信号相殺信号を生成する一
方、この主信号相殺信号を用いることにより、主増幅器
215から出力される主信号の歪み成分を抽出するもの
である。
増幅器214は、後述するDC/DCコンバータ(電圧
変換部)231から電源供給されている。ここで、21
0は歪み抽出ループ回路部であり、この歪み抽出ループ
回路部210は、主増幅器215からの増幅信号につい
て、主信号系に供給するとともに主信号系の主信号と同
じ大きさで位相が反転した主信号相殺信号を生成する一
方、この主信号相殺信号を用いることにより、主増幅器
215から出力される主信号の歪み成分を抽出するもの
である。
【0010】また、この歪み抽出ループ回路部210
は、上述の主増幅器215及び主増幅器用駆動増幅器2
14のほかに、分岐部211,移相器212,減衰器2
13,歪み抽出信号出力部216及び遅延線路(第1遅
延部)217をそなえて構成されている。ここで、分岐
部211は、主増幅器215に入力される主信号の前段
の信号を分岐するものであり、移相器212は、制御回
路233からの制御情報に基づき、分岐部211にて分
岐された一方の主信号の位相を変化させるものであり、
減衰器213は、制御回路233からの制御情報に基づ
き、移相器212からの主信号を減衰するものである。
は、上述の主増幅器215及び主増幅器用駆動増幅器2
14のほかに、分岐部211,移相器212,減衰器2
13,歪み抽出信号出力部216及び遅延線路(第1遅
延部)217をそなえて構成されている。ここで、分岐
部211は、主増幅器215に入力される主信号の前段
の信号を分岐するものであり、移相器212は、制御回
路233からの制御情報に基づき、分岐部211にて分
岐された一方の主信号の位相を変化させるものであり、
減衰器213は、制御回路233からの制御情報に基づ
き、移相器212からの主信号を減衰するものである。
【0011】即ち、移相器212,減衰器213は、歪
み抽出信号出力部216から出力される信号が主信号成
分を最良に相殺された歪み抽出信号となるように、位
相,振幅を可変制御するものである。また、遅延線路2
17は、分岐部211にて分岐された他方の主信号につ
いて、移相器212,減衰器213,主増幅器用駆動増
幅器214及び主増幅器215での通過時間を考慮した
所定時間だけ遅延させて、歪み抽出信号出力部216に
出力するものである。
み抽出信号出力部216から出力される信号が主信号成
分を最良に相殺された歪み抽出信号となるように、位
相,振幅を可変制御するものである。また、遅延線路2
17は、分岐部211にて分岐された他方の主信号につ
いて、移相器212,減衰器213,主増幅器用駆動増
幅器214及び主増幅器215での通過時間を考慮した
所定時間だけ遅延させて、歪み抽出信号出力部216に
出力するものである。
【0012】さらに、歪み抽出信号出力部216は、主
増幅器215の後段側に設けられ、主増幅器215から
の増幅された主信号を増幅前のレベルに減衰させて、遅
延線217からの主信号と合成し、これを歪み抽出信号
として後述する歪み除去ループ回路部220に出力する
とともに、主増幅器215からの信号を歪み除去ループ
回路部220に出力するようになっている。
増幅器215の後段側に設けられ、主増幅器215から
の増幅された主信号を増幅前のレベルに減衰させて、遅
延線217からの主信号と合成し、これを歪み抽出信号
として後述する歪み除去ループ回路部220に出力する
とともに、主増幅器215からの信号を歪み除去ループ
回路部220に出力するようになっている。
【0013】ここで、歪み除去ループ回路部220は、
主増幅器215の後段側に設けられ、主増幅器215の
出力の内の主信号成分を相殺した信号としての歪み抽出
信号を使用して、主増幅器215の後段側の主信号系の
信号から主信号分を出力するものであり、移相器22
2,減衰器223,補助増幅器用駆動増幅器224,補
助増幅器225,歪み成分除去部226及び遅延線路
(第2遅延部)227をそなえている。なお、232は
インピーダンス整合をとるための終端器である。
主増幅器215の後段側に設けられ、主増幅器215の
出力の内の主信号成分を相殺した信号としての歪み抽出
信号を使用して、主増幅器215の後段側の主信号系の
信号から主信号分を出力するものであり、移相器22
2,減衰器223,補助増幅器用駆動増幅器224,補
助増幅器225,歪み成分除去部226及び遅延線路
(第2遅延部)227をそなえている。なお、232は
インピーダンス整合をとるための終端器である。
【0014】ここで、移相器222は、制御回路233
からの制御情報に基づいて、歪み抽出信号出力部216
からの歪み抽出信号の位相を変化させるものであり、減
衰器223は、制御回路233からの制御情報に基づい
て、歪み抽出信号出力部216からの歪み抽出信号の振
幅を変化させるものである。また、補助増幅器用駆動増
幅器224は、補助増幅器225の前段(ドライブ段)
に設けられ、補助増幅器225を効果的に動作させるた
めに、補助増幅器225への入力信号を補助的に増幅す
るものであり、この補助増幅器用駆動増幅器224も主
増幅器用駆動増幅器214,主増幅器215と同様に、
トランジスタ及びトランジスタの入力側又は出力側の少
なくとも一方に設けられる整合回路で構成される。
からの制御情報に基づいて、歪み抽出信号出力部216
からの歪み抽出信号の位相を変化させるものであり、減
衰器223は、制御回路233からの制御情報に基づい
て、歪み抽出信号出力部216からの歪み抽出信号の振
幅を変化させるものである。また、補助増幅器用駆動増
幅器224は、補助増幅器225の前段(ドライブ段)
に設けられ、補助増幅器225を効果的に動作させるた
めに、補助増幅器225への入力信号を補助的に増幅す
るものであり、この補助増幅器用駆動増幅器224も主
増幅器用駆動増幅器214,主増幅器215と同様に、
トランジスタ及びトランジスタの入力側又は出力側の少
なくとも一方に設けられる整合回路で構成される。
【0015】また、補助増幅器225は、補助増幅器用
駆動増幅器224から入力された歪み抽出信号につい
て、所望の増幅率で増幅するものであり、この補助増幅
器225も主増幅器用駆動増幅器214,主増幅器21
5,補助増幅器用駆動増幅器224と同様に、トランジ
スタ及びトランジスタの入力側又は出力側の少なくとも
一方に設けられる整合回路で構成される。
駆動増幅器224から入力された歪み抽出信号につい
て、所望の増幅率で増幅するものであり、この補助増幅
器225も主増幅器用駆動増幅器214,主増幅器21
5,補助増幅器用駆動増幅器224と同様に、トランジ
スタ及びトランジスタの入力側又は出力側の少なくとも
一方に設けられる整合回路で構成される。
【0016】なお、補助増幅器225及び補助増幅器用
駆動増幅器224も、上述した主増幅器215及び主増
幅器用駆動増幅器214と同様に、後述するDC/DC
コンバータ(電圧変換部)231から電源供給されてい
る。さらに、遅延線路227は、主増幅器215からの
主信号及び主増幅器215で発生する歪み成分を入力さ
れ、これらの信号について、移相器222,減衰器22
3,補助増幅器用駆動増幅器224及び補助増幅器22
5での通過時間を考慮した所定時間だけ遅延させるもの
である。
駆動増幅器224も、上述した主増幅器215及び主増
幅器用駆動増幅器214と同様に、後述するDC/DC
コンバータ(電圧変換部)231から電源供給されてい
る。さらに、遅延線路227は、主増幅器215からの
主信号及び主増幅器215で発生する歪み成分を入力さ
れ、これらの信号について、移相器222,減衰器22
3,補助増幅器用駆動増幅器224及び補助増幅器22
5での通過時間を考慮した所定時間だけ遅延させるもの
である。
【0017】また、歪み成分除去部226は、遅延線路
227からの信号と補助増幅器225からの増幅信号と
を合成するものであり、これにより、主信号成分以外の
成分である主増幅器215で発生する歪み成分を相殺し
て、主信号成分のみを出力することができる。さらに、
230は電源部(1次電源)、231はDC/DCコン
バータ(電圧変換部)であり、この図13に示すよう
に、主増幅器用駆動増幅器214,主増幅器215,補
助増幅器用駆動増幅器224及び補助増幅器225に
は、1種類の電源電圧を出力する電源部230から、D
C/DCコンバータ231を介して電源供給されてい
る。
227からの信号と補助増幅器225からの増幅信号と
を合成するものであり、これにより、主信号成分以外の
成分である主増幅器215で発生する歪み成分を相殺し
て、主信号成分のみを出力することができる。さらに、
230は電源部(1次電源)、231はDC/DCコン
バータ(電圧変換部)であり、この図13に示すよう
に、主増幅器用駆動増幅器214,主増幅器215,補
助増幅器用駆動増幅器224及び補助増幅器225に
は、1種類の電源電圧を出力する電源部230から、D
C/DCコンバータ231を介して電源供給されてい
る。
【0018】このような構成により、この図13に示す
フィードフォワード増幅装置204では、歪み抽出ルー
プ回路部210において主信号としてのマルチキャリア
信号を入力され、相殺された主信号成分が最小となるよ
うに歪み抽出信号を出力する一方、歪み除去ループ回路
部220では、相殺された歪み信号成分が最小となるよ
うに主信号を出力しているのである。
フィードフォワード増幅装置204では、歪み抽出ルー
プ回路部210において主信号としてのマルチキャリア
信号を入力され、相殺された主信号成分が最小となるよ
うに歪み抽出信号を出力する一方、歪み除去ループ回路
部220では、相殺された歪み信号成分が最小となるよ
うに主信号を出力しているのである。
【0019】また、図13に示すフィードフォワード増
幅装置204において、主増幅器用駆動増幅器214,
主増幅器215,補助増幅器用駆動増幅器224,補助
増幅器225に用いられるトランジスタには、バイポー
ラトランジスタ,エンハンスメントタイプのMOS F
ET(Metal Oxide Semiconductor Field Effect Trans
istor )及びディプレッションタイプのGaAs FE
T(GaAs Field Effect Transistor)がある。
幅装置204において、主増幅器用駆動増幅器214,
主増幅器215,補助増幅器用駆動増幅器224,補助
増幅器225に用いられるトランジスタには、バイポー
ラトランジスタ,エンハンスメントタイプのMOS F
ET(Metal Oxide Semiconductor Field Effect Trans
istor )及びディプレッションタイプのGaAs FE
T(GaAs Field Effect Transistor)がある。
【0020】バイポーラトランジスタ及びMOS FE
Tと、GaAs FETとでは、そのバイアス電圧が異
なるため、図13に示すフィードフォワード増幅装置2
04では、主増幅器用駆動増幅器214,主増幅器21
5,補助増幅器用駆動増幅器224,補助増幅器225
は、全て同じタイプのトランジスタ(即ち、バイポーラ
トランジスタ及びMOS FET又はGaAs FET
のいずれか)を用いている。
Tと、GaAs FETとでは、そのバイアス電圧が異
なるため、図13に示すフィードフォワード増幅装置2
04では、主増幅器用駆動増幅器214,主増幅器21
5,補助増幅器用駆動増幅器224,補助増幅器225
は、全て同じタイプのトランジスタ(即ち、バイポーラ
トランジスタ及びMOS FET又はGaAs FET
のいずれか)を用いている。
【0021】ここで、バイポーラトランジスタやMOS
FETは、例えば準マイクロ波帯で20mm×20m
m×5mmのパッケージに収められた1素子当たり、8
0〜150Wの出力電力を得ることができるトランジス
タである。従って、このバイポーラトランジスタやMO
S FETを用いることにより、安価に小型で且つ高出
力のフィードフォワード増幅装置204を構成すること
ができる。
FETは、例えば準マイクロ波帯で20mm×20m
m×5mmのパッケージに収められた1素子当たり、8
0〜150Wの出力電力を得ることができるトランジス
タである。従って、このバイポーラトランジスタやMO
S FETを用いることにより、安価に小型で且つ高出
力のフィードフォワード増幅装置204を構成すること
ができる。
【0022】また、GaAs FETは、MOS FE
Tと同じ出力電力で比較した場合に、主信号が増幅器を
通過する際の遅延時間が短いトランジスタであり、この
GaAs FETを用いることにより、遅延線路21
7,227が短いフィードフォワード増幅装置204を
構成することができる。
Tと同じ出力電力で比較した場合に、主信号が増幅器を
通過する際の遅延時間が短いトランジスタであり、この
GaAs FETを用いることにより、遅延線路21
7,227が短いフィードフォワード増幅装置204を
構成することができる。
【0023】
【発明が解決しようとする課題】しかしながら、フィー
ドフォワード増幅装置204において、バイポーラトラ
ンジスタ又はMOS FETを用いた場合は、遅延線路
217,227での信号の伝送損失が大きくなり、主増
幅器用駆動増幅器214,主増幅器215の動作レベル
を大きくする必要があるため、フィードフォワード増幅
装置204の消費電力が大きくなるという課題がある。
ドフォワード増幅装置204において、バイポーラトラ
ンジスタ又はMOS FETを用いた場合は、遅延線路
217,227での信号の伝送損失が大きくなり、主増
幅器用駆動増幅器214,主増幅器215の動作レベル
を大きくする必要があるため、フィードフォワード増幅
装置204の消費電力が大きくなるという課題がある。
【0024】また、GaAs FETは、MOS FE
Tと同程度のパッケージ1素子当たりの出力電力が最大
30W程度であり、100W以上の出力電力を得るため
には、主増幅器215に複数のGaAs FETを設け
る必要がある(例えば4素子以上を並列に配設する必要
がある)ため、このGaAs FET用いると、フィー
ドフォワード増幅装置204の小型化が困難であるとい
う課題がある。
Tと同程度のパッケージ1素子当たりの出力電力が最大
30W程度であり、100W以上の出力電力を得るため
には、主増幅器215に複数のGaAs FETを設け
る必要がある(例えば4素子以上を並列に配設する必要
がある)ため、このGaAs FET用いると、フィー
ドフォワード増幅装置204の小型化が困難であるとい
う課題がある。
【0025】即ち、増幅器を全てバイポーラトランジス
タやMOS FETを用いて構成した場合は、安価に小
型で且つ高出力のフィードフォワード増幅装置204を
構成することができるが、フィードフォワード増幅装置
204の消費電力が大きくなるという課題がある。ま
た、増幅器を全てGaAs FETを用いて構成した場
合は、遅延線路217,227が短いフィードフォワー
ド増幅装置204を構成することができるが、フィード
フォワード増幅装置204の小型化が困難であるという
課題がある。
タやMOS FETを用いて構成した場合は、安価に小
型で且つ高出力のフィードフォワード増幅装置204を
構成することができるが、フィードフォワード増幅装置
204の消費電力が大きくなるという課題がある。ま
た、増幅器を全てGaAs FETを用いて構成した場
合は、遅延線路217,227が短いフィードフォワー
ド増幅装置204を構成することができるが、フィード
フォワード増幅装置204の小型化が困難であるという
課題がある。
【0026】本発明は、このように二律背反する課題に
鑑み創案されたもので、トランジスタを単一種類ではな
くそれぞれの長所を活かせるよう複数種類のものを使用
し、且つ、簡素な回路構成のものを用いることにより、
小さい消費電力で信号の処理速度を大きくするととも
に、小型化及び高出力化を実現したフィードフォワード
増幅装置及びフィードフォワード増幅装置付き基地局を
提供することを目的とする。
鑑み創案されたもので、トランジスタを単一種類ではな
くそれぞれの長所を活かせるよう複数種類のものを使用
し、且つ、簡素な回路構成のものを用いることにより、
小さい消費電力で信号の処理速度を大きくするととも
に、小型化及び高出力化を実現したフィードフォワード
増幅装置及びフィードフォワード増幅装置付き基地局を
提供することを目的とする。
【0027】
【課題を解決するための手段】このため、本発明のフィ
ードフォワード増幅装置は、第1トランジスタ及び第1
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第1整合回路で構成されることにより、主信号
系の主信号を増幅する主増幅器をそなえ、主増幅器の出
力のうち主信号成分を相殺した歪み抽出信号を生成する
歪み抽出ループ回路部と、第1トランジスタよりも単体
では出力が小さい第2トランジスタ及び第2トランジス
タの入力側又は出力側の少なくとも一方に設けられる第
2整合回路で構成されることにより、歪み抽出ループ回
路部からの歪み抽出信号を増幅するとともに主増幅器よ
りその通過遅延時間の短い補助増幅器をそなえ、補助増
幅器で増幅した歪み抽出信号を使用して、主増幅器の後
段側の主信号系の信号から主信号成分のみを出力する歪
み除去ループ回路部とが設けられたことを特徴としてい
る(請求項1)。
ードフォワード増幅装置は、第1トランジスタ及び第1
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第1整合回路で構成されることにより、主信号
系の主信号を増幅する主増幅器をそなえ、主増幅器の出
力のうち主信号成分を相殺した歪み抽出信号を生成する
歪み抽出ループ回路部と、第1トランジスタよりも単体
では出力が小さい第2トランジスタ及び第2トランジス
タの入力側又は出力側の少なくとも一方に設けられる第
2整合回路で構成されることにより、歪み抽出ループ回
路部からの歪み抽出信号を増幅するとともに主増幅器よ
りその通過遅延時間の短い補助増幅器をそなえ、補助増
幅器で増幅した歪み抽出信号を使用して、主増幅器の後
段側の主信号系の信号から主信号成分のみを出力する歪
み除去ループ回路部とが設けられたことを特徴としてい
る(請求項1)。
【0028】また、本発明のフィードフォワード増幅装
置は、主信号系の主信号を分岐する分岐部と、第1トラ
ンジスタ及び第1トランジスタの入力側又は出力側の少
なくとも一方に設けられる第1整合回路で構成されるこ
とにより、分岐部で分岐された主信号を増幅する主増幅
器と、分岐部で主増幅器側とは別に分岐された主信号を
遅延させる第1遅延部と、第1遅延部からの信号と主増
幅器からの信号とを合成して歪み抽出信号を出力する歪
み抽出信号出力部とをそなえた歪み抽出ループ回路部
と、主増幅器で増幅された信号を遅延させる第2遅延部
と、第1トランジスタよりも単体では出力は小さい第2
トランジスタ及び第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、歪み抽出信号出力部からの歪み抽出信号
を増幅するとともに主増幅器よりその通過遅延時間の短
い補助増幅器と、補助増幅器からの信号と第2遅延部か
らの信号とを合成して歪み成分を除去された主信号を出
力する歪み成分除去部とをそなえた歪み除去ループ回路
部とが設けられたことを特徴としている(請求項2)。
置は、主信号系の主信号を分岐する分岐部と、第1トラ
ンジスタ及び第1トランジスタの入力側又は出力側の少
なくとも一方に設けられる第1整合回路で構成されるこ
とにより、分岐部で分岐された主信号を増幅する主増幅
器と、分岐部で主増幅器側とは別に分岐された主信号を
遅延させる第1遅延部と、第1遅延部からの信号と主増
幅器からの信号とを合成して歪み抽出信号を出力する歪
み抽出信号出力部とをそなえた歪み抽出ループ回路部
と、主増幅器で増幅された信号を遅延させる第2遅延部
と、第1トランジスタよりも単体では出力は小さい第2
トランジスタ及び第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、歪み抽出信号出力部からの歪み抽出信号
を増幅するとともに主増幅器よりその通過遅延時間の短
い補助増幅器と、補助増幅器からの信号と第2遅延部か
らの信号とを合成して歪み成分を除去された主信号を出
力する歪み成分除去部とをそなえた歪み除去ループ回路
部とが設けられたことを特徴としている(請求項2)。
【0029】さらに、本発明のフィードフォワード増幅
装置は、第1トランジスタがバイポーラトランジスタ又
はMOS FETであるとともに、第2トランジスタが
GaAs FETであることを特徴としており(請求項
3)、補助増幅器がハイブリッドを用いた平衡型増幅器
として構成されていることを特徴としていてもよい(請
求項4)。
装置は、第1トランジスタがバイポーラトランジスタ又
はMOS FETであるとともに、第2トランジスタが
GaAs FETであることを特徴としており(請求項
3)、補助増幅器がハイブリッドを用いた平衡型増幅器
として構成されていることを特徴としていてもよい(請
求項4)。
【0030】また、本発明のフィードフォワード増幅装
置は、主増幅器のためのバイアス電源として、1次電源
からの電圧を主増幅器に適した電圧に変換する第1電圧
変換部が使用されるとともに、補助増幅器のためのバイ
アス電源として、1次電源からの電圧を補助増幅器に適
した電圧に変換する第2電圧変換部が使用されているこ
とを特徴としている(請求項5)。
置は、主増幅器のためのバイアス電源として、1次電源
からの電圧を主増幅器に適した電圧に変換する第1電圧
変換部が使用されるとともに、補助増幅器のためのバイ
アス電源として、1次電源からの電圧を補助増幅器に適
した電圧に変換する第2電圧変換部が使用されているこ
とを特徴としている(請求項5)。
【0031】さらに、本発明のフィードフォワード増幅
装置は、主増幅器のためのバイアス電源として、主増幅
器に適した電圧を供給する1次電源が使用されるととも
に、補助増幅器のためのバイアス電源として、1次電源
からの電圧を補助増幅器に適した電圧に変換する電圧変
換部が使用されていることを特徴としている(請求項
6)。
装置は、主増幅器のためのバイアス電源として、主増幅
器に適した電圧を供給する1次電源が使用されるととも
に、補助増幅器のためのバイアス電源として、1次電源
からの電圧を補助増幅器に適した電圧に変換する電圧変
換部が使用されていることを特徴としている(請求項
6)。
【0032】また、本発明のフィードフォワード増幅装
置は、主増幅器の前段に、第3トランジスタ及び第3ト
ランジスタの入力側又は出力側の少なくとも一方に設け
られる第3整合回路で構成される主増幅器用駆動増幅器
が設けられていることを特徴としており(請求項7)、
第3トランジスタがGaAs FETであることを特徴
としていてもよい(請求項8)。
置は、主増幅器の前段に、第3トランジスタ及び第3ト
ランジスタの入力側又は出力側の少なくとも一方に設け
られる第3整合回路で構成される主増幅器用駆動増幅器
が設けられていることを特徴としており(請求項7)、
第3トランジスタがGaAs FETであることを特徴
としていてもよい(請求項8)。
【0033】さらに、本発明のフィードフォワード増幅
装置は、補助増幅器の前段に、第3トランジスタと同じ
タイプのトランジスタである第4トランジスタ及び第4
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第4整合回路で構成される補助増幅器用駆動増
幅器が設けられていることを特徴としており(請求項
9)、第4トランジスタがGaAs FETであること
を特徴としており(請求項10)、補助増幅器用駆動増
幅器が、補助増幅器の温度変化に対する利得を補正すべ
く、可変利得型増幅器として構成されていることを特徴
としていてもよい(請求項11)。
装置は、補助増幅器の前段に、第3トランジスタと同じ
タイプのトランジスタである第4トランジスタ及び第4
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第4整合回路で構成される補助増幅器用駆動増
幅器が設けられていることを特徴としており(請求項
9)、第4トランジスタがGaAs FETであること
を特徴としており(請求項10)、補助増幅器用駆動増
幅器が、補助増幅器の温度変化に対する利得を補正すべ
く、可変利得型増幅器として構成されていることを特徴
としていてもよい(請求項11)。
【0034】また、本発明のフィードフォワード増幅装
置は、主増幅器及び主増幅器用駆動増幅器のためのバイ
アス電源として、1次電源からの電圧を主増幅器及び主
増幅器用駆動増幅器に適した電圧に変換する第1電圧変
換部が使用されるとともに、補助増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器及び補助増幅器用駆動増幅器に適
した電圧に変換する第2電圧変換部が使用されているこ
とを特徴としている(請求項12)。
置は、主増幅器及び主増幅器用駆動増幅器のためのバイ
アス電源として、1次電源からの電圧を主増幅器及び主
増幅器用駆動増幅器に適した電圧に変換する第1電圧変
換部が使用されるとともに、補助増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器及び補助増幅器用駆動増幅器に適
した電圧に変換する第2電圧変換部が使用されているこ
とを特徴としている(請求項12)。
【0035】さらに、本発明のフィードフォワード増幅
装置は、主増幅器のためのバイアス電源として、1次電
源からの電圧を主増幅器に適した電圧に変換する第1電
圧変換部が使用されるとともに、補助増幅器,主増幅器
用駆動増幅器及び補助増幅器用駆動増幅器のためのバイ
アス電源として、1次電源からの電圧を補助増幅器,主
増幅器用駆動増幅器及び補助増幅器用駆動増幅器に適し
た電圧に変換する第2電圧変換部が使用されていること
を特徴としている(請求項13)。
装置は、主増幅器のためのバイアス電源として、1次電
源からの電圧を主増幅器に適した電圧に変換する第1電
圧変換部が使用されるとともに、補助増幅器,主増幅器
用駆動増幅器及び補助増幅器用駆動増幅器のためのバイ
アス電源として、1次電源からの電圧を補助増幅器,主
増幅器用駆動増幅器及び補助増幅器用駆動増幅器に適し
た電圧に変換する第2電圧変換部が使用されていること
を特徴としている(請求項13)。
【0036】また、本発明のフィードフォワード増幅装
置は、主増幅器及び主増幅器用駆動増幅器のためのバイ
アス電源として、主増幅器及び主増幅器用駆動増幅器に
適した電圧を供給する1次電源が使用されるとともに、
補助増幅器及び補助増幅器用駆動増幅器のためのバイア
ス電源として、1次電源からの電圧を補助増幅器及び補
助増幅器用駆動増幅器に適した電圧に変換する電圧変換
部が使用されていることを特徴としている(請求項1
4)。
置は、主増幅器及び主増幅器用駆動増幅器のためのバイ
アス電源として、主増幅器及び主増幅器用駆動増幅器に
適した電圧を供給する1次電源が使用されるとともに、
補助増幅器及び補助増幅器用駆動増幅器のためのバイア
ス電源として、1次電源からの電圧を補助増幅器及び補
助増幅器用駆動増幅器に適した電圧に変換する電圧変換
部が使用されていることを特徴としている(請求項1
4)。
【0037】さらに、本発明のフィードフォワード増幅
装置は、主増幅器のためのバイアス電源として、主増幅
器に適した電圧を供給する1次電源が使用されるととも
に、補助増幅器,主増幅器用駆動増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器,主増幅器用駆動増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する電圧変換部
が使用されていることを特徴としている(請求項1
5)。
装置は、主増幅器のためのバイアス電源として、主増幅
器に適した電圧を供給する1次電源が使用されるととも
に、補助増幅器,主増幅器用駆動増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器,主増幅器用駆動増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する電圧変換部
が使用されていることを特徴としている(請求項1
5)。
【0038】また、本発明のフィードフォワード増幅装
置付き基地局は、複数の移動局を収容する基地局におい
て、移動局に信号を送信する際には使用される周波数帯
において、各移動局毎に選択された周波数成分を複数有
する信号を共通に増幅して送信すべく、第1トランジス
タ及び第1トランジスタの入力側又は出力側の少なくと
も一方に設けられる第1整合回路で構成されることによ
り、主信号系の主信号を増幅する主増幅器をそなえ、主
増幅器の出力のうち主信号成分を相殺した歪み抽出信号
を生成する歪み抽出ループ回路部と、第1トランジスタ
よりも単体では出力が小さい第2トランジスタ及び第2
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第2整合回路で構成されることにより、歪み抽
出ループ回路部からの歪み抽出信号を増幅するとともに
主増幅器よりその通過遅延時間の短い補助増幅器をそな
え、補助増幅器で増幅した歪み抽出信号を使用して、主
増幅器の後段側の主信号系の信号から主信号成分のみを
出力する歪み除去ループ回路部とをそなえてなるフィー
ドフォワード増幅装置が送信部に設けられたことを特徴
としている(請求項16)。
置付き基地局は、複数の移動局を収容する基地局におい
て、移動局に信号を送信する際には使用される周波数帯
において、各移動局毎に選択された周波数成分を複数有
する信号を共通に増幅して送信すべく、第1トランジス
タ及び第1トランジスタの入力側又は出力側の少なくと
も一方に設けられる第1整合回路で構成されることによ
り、主信号系の主信号を増幅する主増幅器をそなえ、主
増幅器の出力のうち主信号成分を相殺した歪み抽出信号
を生成する歪み抽出ループ回路部と、第1トランジスタ
よりも単体では出力が小さい第2トランジスタ及び第2
トランジスタの入力側又は出力側の少なくとも一方に設
けられる第2整合回路で構成されることにより、歪み抽
出ループ回路部からの歪み抽出信号を増幅するとともに
主増幅器よりその通過遅延時間の短い補助増幅器をそな
え、補助増幅器で増幅した歪み抽出信号を使用して、主
増幅器の後段側の主信号系の信号から主信号成分のみを
出力する歪み除去ループ回路部とをそなえてなるフィー
ドフォワード増幅装置が送信部に設けられたことを特徴
としている(請求項16)。
【0039】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 (a)第1実施形態の説明 図1は本発明の第1実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図1に示す
フィードフォワード増幅装置1についても、前述の図1
2に示すような、ディジタル自動車電話システム等の無
線通信システムにおける複数の移動機を収容する基地局
の増幅装置として適用されて、各移動機209に対する
送信信号をマルチキャリア信号として共通に増幅するこ
とができるものである。
施形態を説明する。 (a)第1実施形態の説明 図1は本発明の第1実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図1に示す
フィードフォワード増幅装置1についても、前述の図1
2に示すような、ディジタル自動車電話システム等の無
線通信システムにおける複数の移動機を収容する基地局
の増幅装置として適用されて、各移動機209に対する
送信信号をマルチキャリア信号として共通に増幅するこ
とができるものである。
【0040】なお、このような複数の呼(トラヒック)
を同時に送信するマルチキャリア方式においては、キャ
リア数は呼に応じて制御されている。この図1に示す主
増幅器15は、主信号系からのマルチキャリア信号とし
ての主信号を増幅し、増幅信号として出力するものであ
り、第1トランジスタ及び第1トランジスタの入力側又
は出力側の少なくとも一方に設けられる第1整合回路で
構成されている。この第1トランジスタとしては、遅延
時間は長いが高出力が得られるトランジスタであるバイ
ポーラトランジスタ又はエンハンスメントタイプのMO
S FET(Metal Oxide Semiconductor Field Effect
Transistor )が用いられる。
を同時に送信するマルチキャリア方式においては、キャ
リア数は呼に応じて制御されている。この図1に示す主
増幅器15は、主信号系からのマルチキャリア信号とし
ての主信号を増幅し、増幅信号として出力するものであ
り、第1トランジスタ及び第1トランジスタの入力側又
は出力側の少なくとも一方に設けられる第1整合回路で
構成されている。この第1トランジスタとしては、遅延
時間は長いが高出力が得られるトランジスタであるバイ
ポーラトランジスタ又はエンハンスメントタイプのMO
S FET(Metal Oxide Semiconductor Field Effect
Transistor )が用いられる。
【0041】また、主増幅器15の前段(ドライブ段)
には、主増幅器15を効果的に動作させるべく、主増幅
器15への入力信号を補助的に増幅する主増幅器用駆動
増幅器14が設けられている。この主増幅器用駆動増幅
器14は、第3トランジスタ及び第3トランジスタの入
力側又は出力側の少なくとも一方に設けられる第3整合
回路で構成されている。本実施形態にかかるフィードフ
ォワード増幅装置1では、第3トランジスタも、第1ト
ランジスタと同様に、遅延時間は長いが高出力が得られ
るトランジスタであるバイポーラトランジスタ又はエン
ハンスメントタイプのMOS FETで構成される。
には、主増幅器15を効果的に動作させるべく、主増幅
器15への入力信号を補助的に増幅する主増幅器用駆動
増幅器14が設けられている。この主増幅器用駆動増幅
器14は、第3トランジスタ及び第3トランジスタの入
力側又は出力側の少なくとも一方に設けられる第3整合
回路で構成されている。本実施形態にかかるフィードフ
ォワード増幅装置1では、第3トランジスタも、第1ト
ランジスタと同様に、遅延時間は長いが高出力が得られ
るトランジスタであるバイポーラトランジスタ又はエン
ハンスメントタイプのMOS FETで構成される。
【0042】なお、主増幅器15及び主増幅器用駆動増
幅器14は、後述するDC/DCコンバータ(第1電圧
変換部)31−1から電源供給されている。ここで、図
8,図9を用いて主増幅器15及び主増幅器用駆動増幅
器14について説明する。図8は、第1トランジスタ及
び第3トランジスタとしてMOS FET34を用いた
主増幅器15及び主増幅器用駆動増幅器14の回路構成
図であり、図9は、第1トランジスタ及び第3トランジ
スタとしてバイポーラトランジスタ34′を用いた主増
幅器15及び主増幅器用駆動増幅器14の回路構成図で
ある。
幅器14は、後述するDC/DCコンバータ(第1電圧
変換部)31−1から電源供給されている。ここで、図
8,図9を用いて主増幅器15及び主増幅器用駆動増幅
器14について説明する。図8は、第1トランジスタ及
び第3トランジスタとしてMOS FET34を用いた
主増幅器15及び主増幅器用駆動増幅器14の回路構成
図であり、図9は、第1トランジスタ及び第3トランジ
スタとしてバイポーラトランジスタ34′を用いた主増
幅器15及び主増幅器用駆動増幅器14の回路構成図で
ある。
【0043】図8,図9に示す主増幅器15及び主増幅
器用駆動増幅器14では、MOSFET34はソース接
地で使用され、バイポーラトランジスタ34′はエミッ
タ接地で使用される。また、MOS FET34又はバ
イポーラトランジスタ34′の入力側及び出力側には、
高周波等の不要波を減衰させるための整合回路35−
1,35−2が設けられている。この整合回路35−
1,35−2は、利得調整の容易さから並列容量を用い
たローパスタイプのものが用いられる。なお、36−
1,36−2はコンデンサである。
器用駆動増幅器14では、MOSFET34はソース接
地で使用され、バイポーラトランジスタ34′はエミッ
タ接地で使用される。また、MOS FET34又はバ
イポーラトランジスタ34′の入力側及び出力側には、
高周波等の不要波を減衰させるための整合回路35−
1,35−2が設けられている。この整合回路35−
1,35−2は、利得調整の容易さから並列容量を用い
たローパスタイプのものが用いられる。なお、36−
1,36−2はコンデンサである。
【0044】このバイポーラトランジスタ又はMOS
FETは、準マイクロ波帯でデバイス単体で80〜15
0Wの出力が得られるトランジスタであり、主増幅器1
5及び主増幅器用駆動増幅器14を、バイポーラトラン
ジスタ又はMOS FETで構成することにより、本実
施形態にかかるフィードフォワード増幅装置1におい
て、小型化及び高出力化を実現するようにしているので
ある。
FETは、準マイクロ波帯でデバイス単体で80〜15
0Wの出力が得られるトランジスタであり、主増幅器1
5及び主増幅器用駆動増幅器14を、バイポーラトラン
ジスタ又はMOS FETで構成することにより、本実
施形態にかかるフィードフォワード増幅装置1におい
て、小型化及び高出力化を実現するようにしているので
ある。
【0045】さらに、信号の増幅用デバイスであるトラ
ンジスタには、上述のバイポーラトランジスタ及びエン
ハンスメントタイプのMOS FETのほかに、ディプ
レッションタイプのGaAs FETがあるが、このG
aAs FETは、バイポーラトランジスタ及びエンハ
ンスメントタイプのMOS FETよりも単体では出力
は小さく、バイアス電圧も異なるが、遅延時間は短いト
ランジスタである。
ンジスタには、上述のバイポーラトランジスタ及びエン
ハンスメントタイプのMOS FETのほかに、ディプ
レッションタイプのGaAs FETがあるが、このG
aAs FETは、バイポーラトランジスタ及びエンハ
ンスメントタイプのMOS FETよりも単体では出力
は小さく、バイアス電圧も異なるが、遅延時間は短いト
ランジスタである。
【0046】ここで、図2にMOS FET及びGaA
s FETの出力電力と消費電力との関係を示す。な
お、図2において、MはMOS FETを表したもので
あり、GはGaAs FETを表したものである。例え
ばAB級にバイアスされたバイポーラトランジスタ又は
MOS FETにおける入力電力変動に対する消費電力
の変化は、同様にAB級にバイアスされたGaAs F
ETにおけるその変化よりも大きい。
s FETの出力電力と消費電力との関係を示す。な
お、図2において、MはMOS FETを表したもので
あり、GはGaAs FETを表したものである。例え
ばAB級にバイアスされたバイポーラトランジスタ又は
MOS FETにおける入力電力変動に対する消費電力
の変化は、同様にAB級にバイアスされたGaAs F
ETにおけるその変化よりも大きい。
【0047】具体的には、例えば図2に示すように、出
力電力が20Wである場合、MOSFETの消費電力と
GaAs FETの消費電力とはほとんど同じである
が、出力電力が5W以下である場合、即ち、主信号の入
力がない又は主信号の入力が少ない場合は、MOS F
ETの消費電力のほうがGaAs FETの消費電力よ
り約30W少なくなる。
力電力が20Wである場合、MOSFETの消費電力と
GaAs FETの消費電力とはほとんど同じである
が、出力電力が5W以下である場合、即ち、主信号の入
力がない又は主信号の入力が少ない場合は、MOS F
ETの消費電力のほうがGaAs FETの消費電力よ
り約30W少なくなる。
【0048】したがって、主増幅部15をバイポーラト
ランジスタ又はMOS FETで構成することにより、
前述のごとく、本実施形態にかかるフィードフォワード
増幅装置1において、小型化及び高出力化を実現すると
ともに、例えば深夜などのように呼がほとんどない場合
にはフィードフォワード増幅装置1が低消費電力で動作
するようになっているのである。
ランジスタ又はMOS FETで構成することにより、
前述のごとく、本実施形態にかかるフィードフォワード
増幅装置1において、小型化及び高出力化を実現すると
ともに、例えば深夜などのように呼がほとんどない場合
にはフィードフォワード増幅装置1が低消費電力で動作
するようになっているのである。
【0049】また、図1に示すフィードフォワード増幅
装置1において、10は歪み抽出ループ回路部であり、
この歪み抽出ループ回路部10は、主増幅器15の出力
のうち主信号成分を相殺した歪み抽出信号を生成するも
のであり、主増幅器15からの増幅信号について、主増
幅器15の後段側に設けられた歪み抽出信号出力部16
を介することにより主信号系に供給するとともに主信号
系の主信号と同じ大きさで位相が反転した主信号相殺信
号を生成する一方、この主信号相殺信号を用いることに
より、主増幅器15から出力される主信号の歪み成分を
抽出するものである。
装置1において、10は歪み抽出ループ回路部であり、
この歪み抽出ループ回路部10は、主増幅器15の出力
のうち主信号成分を相殺した歪み抽出信号を生成するも
のであり、主増幅器15からの増幅信号について、主増
幅器15の後段側に設けられた歪み抽出信号出力部16
を介することにより主信号系に供給するとともに主信号
系の主信号と同じ大きさで位相が反転した主信号相殺信
号を生成する一方、この主信号相殺信号を用いることに
より、主増幅器15から出力される主信号の歪み成分を
抽出するものである。
【0050】さらに、この歪み抽出ループ回路部10
は、上述した主増幅器用駆動増幅器14,主増幅器15
及び歪み抽出信号出力部16のほかに、分岐部11,移
相器12,減衰器13及び遅延線路(第1遅延部)17
をそなえて構成されている。ここで、分岐部11は、主
増幅器15に入力される主信号の前段の信号(主信号系
の主信号)を分岐するものであり、移相器12は、制御
回路33からの制御情報に基づき、分岐部11からの主
信号の位相を変化させるものであり、減衰器13は、制
御回路33からの制御情報に基づき、移相器12からの
主信号を減衰するものである。
は、上述した主増幅器用駆動増幅器14,主増幅器15
及び歪み抽出信号出力部16のほかに、分岐部11,移
相器12,減衰器13及び遅延線路(第1遅延部)17
をそなえて構成されている。ここで、分岐部11は、主
増幅器15に入力される主信号の前段の信号(主信号系
の主信号)を分岐するものであり、移相器12は、制御
回路33からの制御情報に基づき、分岐部11からの主
信号の位相を変化させるものであり、減衰器13は、制
御回路33からの制御情報に基づき、移相器12からの
主信号を減衰するものである。
【0051】即ち、移相器12,減衰器13は、歪み抽
出信号出力部16から出力される信号が主信号成分を最
良に相殺された歪み抽出信号となるように、位相,振幅
を可変制御するものである。また、遅延線路17は、分
岐部11で主増幅器側とは別に分岐された主信号(分岐
部11にて分岐された他方の主信号)を、移相器12,
減衰器13,主増幅器用駆動増幅器14及び主増幅器1
5での通過時間を考慮した所定時間だけ遅延させて、歪
み抽出信号出力部16に出力するものである。
出信号出力部16から出力される信号が主信号成分を最
良に相殺された歪み抽出信号となるように、位相,振幅
を可変制御するものである。また、遅延線路17は、分
岐部11で主増幅器側とは別に分岐された主信号(分岐
部11にて分岐された他方の主信号)を、移相器12,
減衰器13,主増幅器用駆動増幅器14及び主増幅器1
5での通過時間を考慮した所定時間だけ遅延させて、歪
み抽出信号出力部16に出力するものである。
【0052】さらに、歪み抽出信号出力部16は、遅延
線路17からの信号と主増幅器15からの信号とを合成
して歪み抽出信号を出力するものであり、この歪み抽出
信号出力部16は、主増幅器15からの増幅された主信
号を増幅前のレベルに減衰させて、遅延線路17からの
主信号と合成し、これを歪み抽出信号として歪み除去ル
ープ回路部20に出力するとともに、主増幅器15から
の信号を歪み除去ループ回路部20に出力するようにな
っている。
線路17からの信号と主増幅器15からの信号とを合成
して歪み抽出信号を出力するものであり、この歪み抽出
信号出力部16は、主増幅器15からの増幅された主信
号を増幅前のレベルに減衰させて、遅延線路17からの
主信号と合成し、これを歪み抽出信号として歪み除去ル
ープ回路部20に出力するとともに、主増幅器15から
の信号を歪み除去ループ回路部20に出力するようにな
っている。
【0053】また、この図1において、25は補助増幅
器であり、この補助増幅器25は、歪み抽出ループ回路
部10からの歪み抽出信号を所望の増幅率で増幅すると
ともに、主増幅器15よりその通過遅延時間が短い増幅
器であり、第2トランジスタ及び第2トランジスタの入
力側又は出力側の少なくとも一方に設けられる第2整合
回路で構成されている。この第2トランジスタとして
は、主増幅器15を構成する第1トランジスタよりも単
体では出力は小さくバイアス電圧も異なるが遅延時間は
短いトランジスタであるディプレッションタイプのGa
As FETが用いられる。
器であり、この補助増幅器25は、歪み抽出ループ回路
部10からの歪み抽出信号を所望の増幅率で増幅すると
ともに、主増幅器15よりその通過遅延時間が短い増幅
器であり、第2トランジスタ及び第2トランジスタの入
力側又は出力側の少なくとも一方に設けられる第2整合
回路で構成されている。この第2トランジスタとして
は、主増幅器15を構成する第1トランジスタよりも単
体では出力は小さくバイアス電圧も異なるが遅延時間は
短いトランジスタであるディプレッションタイプのGa
As FETが用いられる。
【0054】また、補助増幅器25の前段(ドライブ
段)には、補助増幅器25を効果的に動作させるべく、
補助増幅器25への入力信号を補助的に増幅する補助増
幅器用駆動増幅器24が設けられている。この補助増幅
器用駆動増幅器24は、第4トランジスタ及び第4トラ
ンジスタの入力側又は出力側の少なくとも一方に設けら
れる第4整合回路で構成されている。本実施形態にかか
るフィードフォワード増幅装置1では、第4トランジス
タも、第2トランジスタと同様に、主増幅器15を構成
する第1トランジスタよりも単体では出力は小さくバイ
アス電圧も異なるが遅延時間は短いトランジスタである
ディプレッションタイプのGaAs FETが用いられ
る。
段)には、補助増幅器25を効果的に動作させるべく、
補助増幅器25への入力信号を補助的に増幅する補助増
幅器用駆動増幅器24が設けられている。この補助増幅
器用駆動増幅器24は、第4トランジスタ及び第4トラ
ンジスタの入力側又は出力側の少なくとも一方に設けら
れる第4整合回路で構成されている。本実施形態にかか
るフィードフォワード増幅装置1では、第4トランジス
タも、第2トランジスタと同様に、主増幅器15を構成
する第1トランジスタよりも単体では出力は小さくバイ
アス電圧も異なるが遅延時間は短いトランジスタである
ディプレッションタイプのGaAs FETが用いられ
る。
【0055】なお、補助増幅器25及び補助増幅器用駆
動増幅器24は、後述するDC/DCコンバータ(第2
電圧変換部)31−2から電源供給されている。ここ
で、図10を用いて補助増幅器25及び補助増幅器用駆
動増幅器24について説明する。図10は、第2トラン
ジスタ及び第4トランジスタとしてGaAs FET3
4′′を用いた補助増幅器25及び補助増幅器用駆動増
幅器24の回路構成図であり、図10に示す補助増幅器
25及び補助増幅器用駆動増幅器24では、GaAs
FET34′′はソース接地で使用され、GaAs F
ET34′′の入力側及び出力側には、高周波等の不要
波を減衰させるための整合回路35−1,35−2が設
けられている。この整合回路35−1,35−2は、利
得調整の容易さから並列容量を用いたローパスタイプの
ものが用いられる。なお、36−1,36−2はコンデ
ンサである。
動増幅器24は、後述するDC/DCコンバータ(第2
電圧変換部)31−2から電源供給されている。ここ
で、図10を用いて補助増幅器25及び補助増幅器用駆
動増幅器24について説明する。図10は、第2トラン
ジスタ及び第4トランジスタとしてGaAs FET3
4′′を用いた補助増幅器25及び補助増幅器用駆動増
幅器24の回路構成図であり、図10に示す補助増幅器
25及び補助増幅器用駆動増幅器24では、GaAs
FET34′′はソース接地で使用され、GaAs F
ET34′′の入力側及び出力側には、高周波等の不要
波を減衰させるための整合回路35−1,35−2が設
けられている。この整合回路35−1,35−2は、利
得調整の容易さから並列容量を用いたローパスタイプの
ものが用いられる。なお、36−1,36−2はコンデ
ンサである。
【0056】また、図11にMOS FET及びGaA
s FETの周波数と利得との関係とMOS FET及
びGaAs FETの周波数と遅延時間との関係とを示
す。なお、図11において、M′,M′′はMOS F
ETを表したものであり、G′,G′′はGaAs F
ETを表したものである。図11に示すように、MOS
FETの利得は、GaAs FETの利得より小さ
い。GaAs FETの利得は周波数の大きさに関係な
くほぼ一定であるのに対して、MOS FETの利得は
周波数が大きくなるとともに徐々に大きくなってその後
最大となり、さらに周波数が大きくなるとMOS FE
Tの利得は小さくなる。
s FETの周波数と利得との関係とMOS FET及
びGaAs FETの周波数と遅延時間との関係とを示
す。なお、図11において、M′,M′′はMOS F
ETを表したものであり、G′,G′′はGaAs F
ETを表したものである。図11に示すように、MOS
FETの利得は、GaAs FETの利得より小さ
い。GaAs FETの利得は周波数の大きさに関係な
くほぼ一定であるのに対して、MOS FETの利得は
周波数が大きくなるとともに徐々に大きくなってその後
最大となり、さらに周波数が大きくなるとMOS FE
Tの利得は小さくなる。
【0057】さらに、図11に示すように、MOS F
ETの遅延時間は、GaAs FETの遅延時間より大
きい。GaAs FETの遅延時間は周波数の大きさに
関係なくほぼ一定であり、ある周波数より大きくなると
GaAs FETの遅延時間は大きくなるのに対して、
MOS FETの遅延時間は周波数が大きくなるととも
に徐々に大きくなってその後最大となり、さらに周波数
が大きくなるとMOSFETの遅延時間は小さくなる。
ETの遅延時間は、GaAs FETの遅延時間より大
きい。GaAs FETの遅延時間は周波数の大きさに
関係なくほぼ一定であり、ある周波数より大きくなると
GaAs FETの遅延時間は大きくなるのに対して、
MOS FETの遅延時間は周波数が大きくなるととも
に徐々に大きくなってその後最大となり、さらに周波数
が大きくなるとMOSFETの遅延時間は小さくなる。
【0058】このため、信号出力の大きいMOS FE
Tを使用して主増幅器15及び主増幅器用駆動増幅器1
4を構成すると、利得を大きくするために入力信号の周
波数帯域が使用帯域Bとなるように狭帯域に整合する必
要があり、このようにすると、使用帯域BではMOS
FETの遅延時間は大きくなるため主増幅器15及び主
増幅器用駆動増幅器14の遅延時間も大きくなる(バイ
ポーラトランジスタもMOS FETと同様である)。
Tを使用して主増幅器15及び主増幅器用駆動増幅器1
4を構成すると、利得を大きくするために入力信号の周
波数帯域が使用帯域Bとなるように狭帯域に整合する必
要があり、このようにすると、使用帯域BではMOS
FETの遅延時間は大きくなるため主増幅器15及び主
増幅器用駆動増幅器14の遅延時間も大きくなる(バイ
ポーラトランジスタもMOS FETと同様である)。
【0059】また、位相をψ,角周波数をω(=2π
f)とすると、遅延時間τはτ=−∂ψ/∂ωで表さ
れ、GaAs FETを使用して補助増幅器25及び補
助増幅器用駆動増幅器24を構成すると、前述のごと
く、利得の大きさは周波数の大きさに関係ないため、位
相の変化量が小さい周波数を使用帯域とでき、この使用
帯域は図11に示す使用帯域Bであってもよいため、使
用帯域BではGaAs FETの遅延時間は小さくな
り、補助増幅器25及び補助増幅器用駆動増幅器24の
遅延時間も小さくなる。
f)とすると、遅延時間τはτ=−∂ψ/∂ωで表さ
れ、GaAs FETを使用して補助増幅器25及び補
助増幅器用駆動増幅器24を構成すると、前述のごと
く、利得の大きさは周波数の大きさに関係ないため、位
相の変化量が小さい周波数を使用帯域とでき、この使用
帯域は図11に示す使用帯域Bであってもよいため、使
用帯域BではGaAs FETの遅延時間は小さくな
り、補助増幅器25及び補助増幅器用駆動増幅器24の
遅延時間も小さくなる。
【0060】このように、補助増幅器25及び補助増幅
器用駆動増幅器24をGaAs FETで構成すること
により、バイポーラトランジスタ又はMOS FETで
構成した場合と比べて、遅延時間を約3nsec短くす
るとともに、後述する遅延線路27を短くすることがで
き、これにより、遅延線路27による出力の損失を小さ
くすることができ、本実施形態にかかるフィードフォワ
ード増幅装置1において、消費電力を低減することがで
きるのである。
器用駆動増幅器24をGaAs FETで構成すること
により、バイポーラトランジスタ又はMOS FETで
構成した場合と比べて、遅延時間を約3nsec短くす
るとともに、後述する遅延線路27を短くすることがで
き、これにより、遅延線路27による出力の損失を小さ
くすることができ、本実施形態にかかるフィードフォワ
ード増幅装置1において、消費電力を低減することがで
きるのである。
【0061】また、20は歪み除去ループ回路部であ
り、この歪み除去ループ回路部20は、補助増幅器25
で増幅した歪み抽出信号を使用して、主増幅器15の後
段側の主信号系の信号から主信号成分のみを出力するも
のである。即ち、歪み除去ループ回路部20は、主増幅
器15の後段側に設けられ、主増幅器15の出力の内の
主信号成分を相殺した信号としての歪み抽出信号を使用
して、主増幅器15の後段側の主信号系の信号から主信
号分を出力するものであり、上述した補助増幅器25及
び補助増幅器用駆動増幅器24のほかに、移相器22,
減衰器23,歪み成分除去部26及び遅延線路(第2遅
延部)27をそなえている。なお、32はインピーダン
ス整合をとるための終端器である。
り、この歪み除去ループ回路部20は、補助増幅器25
で増幅した歪み抽出信号を使用して、主増幅器15の後
段側の主信号系の信号から主信号成分のみを出力するも
のである。即ち、歪み除去ループ回路部20は、主増幅
器15の後段側に設けられ、主増幅器15の出力の内の
主信号成分を相殺した信号としての歪み抽出信号を使用
して、主増幅器15の後段側の主信号系の信号から主信
号分を出力するものであり、上述した補助増幅器25及
び補助増幅器用駆動増幅器24のほかに、移相器22,
減衰器23,歪み成分除去部26及び遅延線路(第2遅
延部)27をそなえている。なお、32はインピーダン
ス整合をとるための終端器である。
【0062】ここで、移相器22は、制御回路33から
の制御情報に基づいて、歪み抽出信号出力部16からの
歪み抽出信号の位相を変化させるものであり、減衰器2
3は、制御回路33からの制御情報に基づいて、歪み抽
出信号出力部16からの歪み抽出信号の振幅を変化させ
るものである。また、遅延線路27は、主増幅器15で
増幅された信号を遅延させるものであり、主増幅器15
からの主信号及び主増幅器15で発生する歪み抽出信号
成分を入力され、これらの信号について、移相器22,
減衰器23,補助増幅器用駆動増幅器24及び補助増幅
器25での通過時間を考慮した所定時間だけ遅延させる
ものである。
の制御情報に基づいて、歪み抽出信号出力部16からの
歪み抽出信号の位相を変化させるものであり、減衰器2
3は、制御回路33からの制御情報に基づいて、歪み抽
出信号出力部16からの歪み抽出信号の振幅を変化させ
るものである。また、遅延線路27は、主増幅器15で
増幅された信号を遅延させるものであり、主増幅器15
からの主信号及び主増幅器15で発生する歪み抽出信号
成分を入力され、これらの信号について、移相器22,
減衰器23,補助増幅器用駆動増幅器24及び補助増幅
器25での通過時間を考慮した所定時間だけ遅延させる
ものである。
【0063】この場合、補助増幅器用駆動増幅器24及
び補助増幅器25にGaAs FETを使用しているの
で、上記遅延時間を短縮することができ、これにより、
遅延線路27を従来使用していたものより短くすること
ができる。さらに、歪み成分除去部26は、補助増幅器
25からの増幅信号と遅延線路27からの信号とを合成
して、歪み成分を除去された主信号を出力するものであ
り、この歪み成分除去部26においては、主信号成分以
外の成分(主増幅器15で発生する歪み抽出信号成分)
が相殺されるようになっている。
び補助増幅器25にGaAs FETを使用しているの
で、上記遅延時間を短縮することができ、これにより、
遅延線路27を従来使用していたものより短くすること
ができる。さらに、歪み成分除去部26は、補助増幅器
25からの増幅信号と遅延線路27からの信号とを合成
して、歪み成分を除去された主信号を出力するものであ
り、この歪み成分除去部26においては、主信号成分以
外の成分(主増幅器15で発生する歪み抽出信号成分)
が相殺されるようになっている。
【0064】また、この図1に示すように、主増幅器1
5及び主増幅器用駆動増幅器14のためのバイアス電源
として、電源部(1次電源)30からの電圧を主増幅器
15及び主増幅器用駆動増幅器14に適した電圧に変換
する第1電圧変換部としてのDC/DCコンバータ31
−1が使用されるとともに、補助増幅器25及び補助増
幅器用駆動増幅器24のためのバイアス電源として、電
源部30からの電圧を補助増幅器25及び補助増幅器用
駆動増幅器24に適した電圧に変換する第2電圧変換部
としてのDC/DCコンバータ31−2が使用されてい
る。
5及び主増幅器用駆動増幅器14のためのバイアス電源
として、電源部(1次電源)30からの電圧を主増幅器
15及び主増幅器用駆動増幅器14に適した電圧に変換
する第1電圧変換部としてのDC/DCコンバータ31
−1が使用されるとともに、補助増幅器25及び補助増
幅器用駆動増幅器24のためのバイアス電源として、電
源部30からの電圧を補助増幅器25及び補助増幅器用
駆動増幅器24に適した電圧に変換する第2電圧変換部
としてのDC/DCコンバータ31−2が使用されてい
る。
【0065】即ち、バイポーラトランジスタ又はMOS
FETで構成された主増幅器15及び主増幅器用駆動
増幅器14のバイアス電圧は24V〜28Vであり、G
aAs FETで構成された補助増幅器25及び補助増
幅器用駆動増幅器24のバイアス電圧は8〜10Vであ
るため、1種類の電源電圧を出力する電源部30からの
電圧を、DC/DCコンバータ31−1で24V〜28
Vに変換して主増幅器15及び主増幅器用駆動増幅器1
4に供給するとともに、DC/DCコンバータ31−2
で8〜10Vに変換して補助増幅器25及び補助増幅器
用駆動増幅器24に供給するようになっているのであ
る。
FETで構成された主増幅器15及び主増幅器用駆動
増幅器14のバイアス電圧は24V〜28Vであり、G
aAs FETで構成された補助増幅器25及び補助増
幅器用駆動増幅器24のバイアス電圧は8〜10Vであ
るため、1種類の電源電圧を出力する電源部30からの
電圧を、DC/DCコンバータ31−1で24V〜28
Vに変換して主増幅器15及び主増幅器用駆動増幅器1
4に供給するとともに、DC/DCコンバータ31−2
で8〜10Vに変換して補助増幅器25及び補助増幅器
用駆動増幅器24に供給するようになっているのであ
る。
【0066】上述の構成により、本発明の第1実施形態
にかかるフィードフォワード増幅装置1では、主信号と
してのマルチキャリア信号が入力されると、歪み抽出ル
ープ回路部10では、相殺された主信号成分が最小とな
るように歪み抽出信号を出力する一方、歪み除去ループ
回路部20では、相殺された歪み信号成分を最小となる
ように主信号を出力する。
にかかるフィードフォワード増幅装置1では、主信号と
してのマルチキャリア信号が入力されると、歪み抽出ル
ープ回路部10では、相殺された主信号成分が最小とな
るように歪み抽出信号を出力する一方、歪み除去ループ
回路部20では、相殺された歪み信号成分を最小となる
ように主信号を出力する。
【0067】このように、本発明の第1実施形態にかか
るフィードフォワード増幅装置1によれば、主増幅器1
5及び主増幅器用駆動増幅器14を、バイポーラトラン
ジスタ又はMOS FETで構成することにより、主増
幅器15を多段のトランジスタで構成する必要がなくな
り、装置の小型化をはかりながら高出力化を実現するこ
とができる利点がある。
るフィードフォワード増幅装置1によれば、主増幅器1
5及び主増幅器用駆動増幅器14を、バイポーラトラン
ジスタ又はMOS FETで構成することにより、主増
幅器15を多段のトランジスタで構成する必要がなくな
り、装置の小型化をはかりながら高出力化を実現するこ
とができる利点がある。
【0068】また、本実施形態にかかるフィードフォワ
ード増幅装置1においては、補助増幅器25及び補助増
幅器用駆動増幅器24をGaAs FETで構成してい
るので、例えば800MHz帯での遅延時間を約5ns
ecとすることができる。なお、従来のように、補助増
幅器25及び補助増幅器用駆動増幅器24をバイポーラ
トランジスタ又はMOS FETで構成した場合には、
その遅延時間は約8nsecとなり、補助増幅器25及
び補助増幅器用駆動増幅器24をGaAsFETで構成
したものよりも長い。
ード増幅装置1においては、補助増幅器25及び補助増
幅器用駆動増幅器24をGaAs FETで構成してい
るので、例えば800MHz帯での遅延時間を約5ns
ecとすることができる。なお、従来のように、補助増
幅器25及び補助増幅器用駆動増幅器24をバイポーラ
トランジスタ又はMOS FETで構成した場合には、
その遅延時間は約8nsecとなり、補助増幅器25及
び補助増幅器用駆動増幅器24をGaAsFETで構成
したものよりも長い。
【0069】このように、遅延時間が従来のものよりも
約3nsec短くなることにより、遅延線路27を約6
0cm短くすることができ、遅延線路27による出力の
損失を約0.2dB小さくすることができる。このよう
に、本実施形態にかかるフィードフォワード増幅装置1
によれば、主増幅器15及び主増幅器用駆動増幅器14
を、バイポーラトランジスタ又はMOS FETで構成
することにより、装置の小型化をはかりながら高出力化
を実現することができるとともに、補助増幅器25及び
補助増幅器用駆動増幅器24をGaAs FETで構成
することにより、装置を小型化するとともに、消費電力
を低減することができる利点がある。 (b)第2実施形態の説明 図3は本発明の第2実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図3に示す
フィードフォワード増幅装置2においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
約3nsec短くなることにより、遅延線路27を約6
0cm短くすることができ、遅延線路27による出力の
損失を約0.2dB小さくすることができる。このよう
に、本実施形態にかかるフィードフォワード増幅装置1
によれば、主増幅器15及び主増幅器用駆動増幅器14
を、バイポーラトランジスタ又はMOS FETで構成
することにより、装置の小型化をはかりながら高出力化
を実現することができるとともに、補助増幅器25及び
補助増幅器用駆動増幅器24をGaAs FETで構成
することにより、装置を小型化するとともに、消費電力
を低減することができる利点がある。 (b)第2実施形態の説明 図3は本発明の第2実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図3に示す
フィードフォワード増幅装置2においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
【0070】また、図3に示すフィードフォワード増幅
装置2は、前述の第1実施形態におけるものに対して、
主増幅器15及び主増幅器用駆動増幅器14のためのバ
イアス電源として、主増幅器15及び主増幅器用駆動増
幅器14に適した電圧を供給する1次電源としての電源
部30が使用されるとともに、補助増幅器25及び補助
増幅器用駆動増幅器24のためのバイアス電源として、
電源部30からの電圧を補助増幅器25及び補助増幅器
用駆動増幅器24に適した電圧に変換する電圧変換部と
してのDC/DCコンバータ31が使用されている点が
異なり、それ以外の構成は基本的に前述の第1実施形態
と同様である。
装置2は、前述の第1実施形態におけるものに対して、
主増幅器15及び主増幅器用駆動増幅器14のためのバ
イアス電源として、主増幅器15及び主増幅器用駆動増
幅器14に適した電圧を供給する1次電源としての電源
部30が使用されるとともに、補助増幅器25及び補助
増幅器用駆動増幅器24のためのバイアス電源として、
電源部30からの電圧を補助増幅器25及び補助増幅器
用駆動増幅器24に適した電圧に変換する電圧変換部と
してのDC/DCコンバータ31が使用されている点が
異なり、それ以外の構成は基本的に前述の第1実施形態
と同様である。
【0071】即ち、バイポーラトランジスタ又はMOS
FETで構成された主増幅器15及び主増幅器用駆動
増幅器14のバイアス電圧は24V〜28Vであり、G
aAs FETで構成された補助増幅器25及び補助増
幅器用駆動増幅器24のバイアス電圧は8〜10Vであ
るため、電源部30の電圧を24〜28Vとして主増幅
器15及び主増幅器用駆動増幅器14に直接供給すると
ともに、電源部30からの電圧をDC/DCコンバータ
31で8〜10Vに変換して補助増幅器25及び補助増
幅器用駆動増幅器24に供給するようになっているので
ある。
FETで構成された主増幅器15及び主増幅器用駆動
増幅器14のバイアス電圧は24V〜28Vであり、G
aAs FETで構成された補助増幅器25及び補助増
幅器用駆動増幅器24のバイアス電圧は8〜10Vであ
るため、電源部30の電圧を24〜28Vとして主増幅
器15及び主増幅器用駆動増幅器14に直接供給すると
ともに、電源部30からの電圧をDC/DCコンバータ
31で8〜10Vに変換して補助増幅器25及び補助増
幅器用駆動増幅器24に供給するようになっているので
ある。
【0072】なお、主増幅器15及び主増幅器用駆動増
幅器14は、図8,図9に示すように、バイポーラトラ
ンジスタ34′又はMOS FET34,整合回路35
−1,35−2,コンデンサ36−1,36−2をそな
えて構成されている。また、補助増幅器25及び補助増
幅器用駆動増幅器24は、図10に示すように、GaA
s FET34′′,整合回路35−1,35−2,コ
ンデンサ36−1,36−2をそなえて構成されてい
る。
幅器14は、図8,図9に示すように、バイポーラトラ
ンジスタ34′又はMOS FET34,整合回路35
−1,35−2,コンデンサ36−1,36−2をそな
えて構成されている。また、補助増幅器25及び補助増
幅器用駆動増幅器24は、図10に示すように、GaA
s FET34′′,整合回路35−1,35−2,コ
ンデンサ36−1,36−2をそなえて構成されてい
る。
【0073】上述の構成により、本発明の第2実施形態
にかかるフィードフォワード増幅装置2では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
にかかるフィードフォワード増幅装置2では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
【0074】このように、本発明の第2実施形態にかか
るフィードフォワード増幅装置2によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、電源部3
0の電圧を主増幅器15及び主増幅器用駆動増幅器14
に直接供給することにより、第1実施形態では2つ用い
ていた電圧変換部を1つに削減することができるため、
これにより電圧変換部の変換損失分の消費電力を削減す
ることができ、更にフィードフォワード増幅装置2を低
消費電力化できる利点がある。 (c)第3実施形態の説明 図4は本発明の第3実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図4に示す
フィードフォワード増幅装置3においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
るフィードフォワード増幅装置2によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、電源部3
0の電圧を主増幅器15及び主増幅器用駆動増幅器14
に直接供給することにより、第1実施形態では2つ用い
ていた電圧変換部を1つに削減することができるため、
これにより電圧変換部の変換損失分の消費電力を削減す
ることができ、更にフィードフォワード増幅装置2を低
消費電力化できる利点がある。 (c)第3実施形態の説明 図4は本発明の第3実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図4に示す
フィードフォワード増幅装置3においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
【0075】また、図3に示すフィードフォワード増幅
装置2は、前述の第1実施形態におけるものに対して、
主増幅器用駆動増幅器14がGaAs FETで構成さ
れている点と、主増幅器15のためのバイアス電源とし
て、1次電源としての電源部30からの電圧を主増幅器
15に適した電圧に変換する第1電圧変換部としてのD
C/DCコンバータ31−1が使用されるとともに、補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のためのバイアス電源として、電源
部30からの電圧を補助増幅器25,主増幅器用駆動増
幅器14及び補助増幅器用駆動増幅器24に適した電圧
に変換する第2電圧変換部としてのDC/DCコンバー
タ31−2が使用されている点が異なり、それ以外の構
成は基本的に前述の第1実施形態と同様である。
装置2は、前述の第1実施形態におけるものに対して、
主増幅器用駆動増幅器14がGaAs FETで構成さ
れている点と、主増幅器15のためのバイアス電源とし
て、1次電源としての電源部30からの電圧を主増幅器
15に適した電圧に変換する第1電圧変換部としてのD
C/DCコンバータ31−1が使用されるとともに、補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のためのバイアス電源として、電源
部30からの電圧を補助増幅器25,主増幅器用駆動増
幅器14及び補助増幅器用駆動増幅器24に適した電圧
に変換する第2電圧変換部としてのDC/DCコンバー
タ31−2が使用されている点が異なり、それ以外の構
成は基本的に前述の第1実施形態と同様である。
【0076】即ち、バイポーラトランジスタ又はMOS
FETで構成された主増幅器15のバイアス電圧は2
4V〜28Vであり、GaAs FETで構成された補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のバイアス電圧は8〜10Vである
ため、1種類の電源電圧を出力する電源部30からの電
圧を、DC/DCコンバータ31−1で24〜28Vに
変換して主増幅器15に供給するとともに、DC/DC
コンバータ31−2で8〜10Vに変換して補助増幅器
25,主増幅器用駆動増幅器14及び補助増幅器用駆動
増幅器24に供給するようになっているのである。
FETで構成された主増幅器15のバイアス電圧は2
4V〜28Vであり、GaAs FETで構成された補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のバイアス電圧は8〜10Vである
ため、1種類の電源電圧を出力する電源部30からの電
圧を、DC/DCコンバータ31−1で24〜28Vに
変換して主増幅器15に供給するとともに、DC/DC
コンバータ31−2で8〜10Vに変換して補助増幅器
25,主増幅器用駆動増幅器14及び補助増幅器用駆動
増幅器24に供給するようになっているのである。
【0077】なお、主増幅器15は、図8,図9に示す
ように、バイポーラトランジスタ34′又はMOS F
ET34,整合回路35−1,35−2,コンデンサ3
6−1,36−2をそなえて構成されている。また、主
増幅器用駆動増幅器14,補助増幅器25及び補助増幅
器用駆動増幅器24は、図10に示すように、GaAs
FET34′′,整合回路35−1,35−2,コン
デンサ36−1,36−2をそなえて構成されている。
ように、バイポーラトランジスタ34′又はMOS F
ET34,整合回路35−1,35−2,コンデンサ3
6−1,36−2をそなえて構成されている。また、主
増幅器用駆動増幅器14,補助増幅器25及び補助増幅
器用駆動増幅器24は、図10に示すように、GaAs
FET34′′,整合回路35−1,35−2,コン
デンサ36−1,36−2をそなえて構成されている。
【0078】上述の構成により、本発明の第3実施形態
にかかるフィードフォワード増幅装置3では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
にかかるフィードフォワード増幅装置3では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
【0079】このように、本発明の第3実施形態にかか
るフィードフォワード増幅装置3によれば、主増幅器1
5をバイポーラトランジスタ又はMOS FETで構成
することにより、主増幅器15を多段のトランジスタで
構成する必要がなくなり、装置の小型化及び高出力化を
実現することができる利点がある。また、本発明の第3
実施形態にかかるフィードフォワード増幅装置3によれ
ば、補助増幅器25,主増幅器用駆動増幅器14及び補
助増幅器用駆動増幅器24をGaAs FETで構成す
ることにより、遅延線路27を短くすることができるほ
か、遅延線路17も短くすることができ、これにより、
更に、装置を小型化するとともに、消費電力を低減する
ことができる利点がある。 (d)第4実施形態の説明 図5は本発明の第4実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図5に示す
フィードフォワード増幅装置4においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
るフィードフォワード増幅装置3によれば、主増幅器1
5をバイポーラトランジスタ又はMOS FETで構成
することにより、主増幅器15を多段のトランジスタで
構成する必要がなくなり、装置の小型化及び高出力化を
実現することができる利点がある。また、本発明の第3
実施形態にかかるフィードフォワード増幅装置3によれ
ば、補助増幅器25,主増幅器用駆動増幅器14及び補
助増幅器用駆動増幅器24をGaAs FETで構成す
ることにより、遅延線路27を短くすることができるほ
か、遅延線路17も短くすることができ、これにより、
更に、装置を小型化するとともに、消費電力を低減する
ことができる利点がある。 (d)第4実施形態の説明 図5は本発明の第4実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図5に示す
フィードフォワード増幅装置4においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
【0080】また、図5に示すフィードフォワード増幅
装置4は、前述の第3実施形態におけるものに対して、
主増幅器15のためのバイアス電源として、主増幅器1
5に適した電圧を供給する1次電源としての電源部30
が使用されるとともに、補助増幅器25,主増幅器用駆
動増幅器14及び補助増幅器用駆動増幅器24のための
バイアス電源として、電源部30からの電圧を補助増幅
器25,主増幅器用駆動増幅器14及び補助増幅器用駆
動増幅器24に適した電圧に変換する電圧変換部として
のDC/DCコンバータ31が使用されている点が異な
り、それ以外の構成は基本的に前述の第3実施形態と同
様である。
装置4は、前述の第3実施形態におけるものに対して、
主増幅器15のためのバイアス電源として、主増幅器1
5に適した電圧を供給する1次電源としての電源部30
が使用されるとともに、補助増幅器25,主増幅器用駆
動増幅器14及び補助増幅器用駆動増幅器24のための
バイアス電源として、電源部30からの電圧を補助増幅
器25,主増幅器用駆動増幅器14及び補助増幅器用駆
動増幅器24に適した電圧に変換する電圧変換部として
のDC/DCコンバータ31が使用されている点が異な
り、それ以外の構成は基本的に前述の第3実施形態と同
様である。
【0081】即ち、バイポーラトランジスタ又はMOS
FETで構成された主増幅器15のバイアス電圧は2
4V〜28Vであり、GaAs FETで構成された補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のバイアス電圧は8〜10Vである
ため、電源部30の電圧を24〜28Vとして主増幅器
15に直接供給するとともに、電源部30からの電圧を
DC/DCコンバータ31で8〜10Vに変換して補助
増幅器25,主増幅器用駆動増幅器14及び補助増幅器
用駆動増幅器24に供給するようになっているのであ
る。
FETで構成された主増幅器15のバイアス電圧は2
4V〜28Vであり、GaAs FETで構成された補
助増幅器25,主増幅器用駆動増幅器14及び補助増幅
器用駆動増幅器24のバイアス電圧は8〜10Vである
ため、電源部30の電圧を24〜28Vとして主増幅器
15に直接供給するとともに、電源部30からの電圧を
DC/DCコンバータ31で8〜10Vに変換して補助
増幅器25,主増幅器用駆動増幅器14及び補助増幅器
用駆動増幅器24に供給するようになっているのであ
る。
【0082】なお、主増幅器15は、図8,図9に示す
ように、バイポーラトランジスタ34′又はMOS F
ET34,整合回路35−1,35−2,コンデンサ3
6−1,36−2をそなえて構成されている。また、主
増幅器用駆動増幅器14,補助増幅器25及び補助増幅
器用駆動増幅器24は、図10に示すように、GaAs
FET34′′,整合回路35−1,35−2,コン
デンサ36−1,36−2をそなえて構成されている。
ように、バイポーラトランジスタ34′又はMOS F
ET34,整合回路35−1,35−2,コンデンサ3
6−1,36−2をそなえて構成されている。また、主
増幅器用駆動増幅器14,補助増幅器25及び補助増幅
器用駆動増幅器24は、図10に示すように、GaAs
FET34′′,整合回路35−1,35−2,コン
デンサ36−1,36−2をそなえて構成されている。
【0083】上述の構成により、本発明の第4実施形態
にかかるフィードフォワード増幅装置4では、前述の第
3実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
にかかるフィードフォワード増幅装置4では、前述の第
3実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
【0084】このように、本発明の第4実施形態にかか
るフィードフォワード増幅装置4によれば、前述の第3
実施形態の場合と同様の利点が得られるほか、電源部3
0の電圧を主増幅器15に直接供給することにより、第
3実施形態では2つ用いていた電圧変換部を1つに削減
することができるため、これにより電圧変換部の変換損
失分の消費電力を削減することができ、更にフィードフ
ォワード増幅装置4を低消費電力化できる利点がある。 (e)第5実施形態の説明 図6は本発明の第5実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図6に示す
フィードフォワード増幅装置5においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
るフィードフォワード増幅装置4によれば、前述の第3
実施形態の場合と同様の利点が得られるほか、電源部3
0の電圧を主増幅器15に直接供給することにより、第
3実施形態では2つ用いていた電圧変換部を1つに削減
することができるため、これにより電圧変換部の変換損
失分の消費電力を削減することができ、更にフィードフ
ォワード増幅装置4を低消費電力化できる利点がある。 (e)第5実施形態の説明 図6は本発明の第5実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図6に示す
フィードフォワード増幅装置5においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
【0085】また、図6に示すフィードフォワード増幅
装置5は、前述の第1実施形態におけるものに対して、
補助増幅器用駆動増幅器24を制御回路33′からのゲ
ート電圧制御信号により利得を制御される可変利得型増
幅器として構成して、補助増幅器25の温度変化に対す
る利得を補正するとともに、図1に示す減衰器23を省
略して、減衰器23での通過時間を考慮した遅延時間を
削減するようにした点が異なり、それ以外の構成は基本
的に前述の第1実施形態と同様である。
装置5は、前述の第1実施形態におけるものに対して、
補助増幅器用駆動増幅器24を制御回路33′からのゲ
ート電圧制御信号により利得を制御される可変利得型増
幅器として構成して、補助増幅器25の温度変化に対す
る利得を補正するとともに、図1に示す減衰器23を省
略して、減衰器23での通過時間を考慮した遅延時間を
削減するようにした点が異なり、それ以外の構成は基本
的に前述の第1実施形態と同様である。
【0086】即ち、図6に示すフィードフォワード増幅
装置5では、主増幅器15及び主増幅器用駆動増幅器1
4はバイポーラトランジスタ又はMOS FETで構成
されており、補助増幅器25及び補助増幅器用駆動増幅
器24はGaAs FETで構成されているが、補助増
幅器25及び補助増幅器用駆動増幅器24に、利得の温
度特性がバイポーラトランジスタ及びMOS FETよ
り小さいGaAs FETを用いることにより、補助増
幅器25及び補助増幅器用駆動増幅器24の利得補正量
が小さくなるため、制御回路33′からのゲート電圧制
御信号による補助増幅器用駆動増幅器24の利得制御を
行なうようになっている。
装置5では、主増幅器15及び主増幅器用駆動増幅器1
4はバイポーラトランジスタ又はMOS FETで構成
されており、補助増幅器25及び補助増幅器用駆動増幅
器24はGaAs FETで構成されているが、補助増
幅器25及び補助増幅器用駆動増幅器24に、利得の温
度特性がバイポーラトランジスタ及びMOS FETよ
り小さいGaAs FETを用いることにより、補助増
幅器25及び補助増幅器用駆動増幅器24の利得補正量
が小さくなるため、制御回路33′からのゲート電圧制
御信号による補助増幅器用駆動増幅器24の利得制御を
行なうようになっている。
【0087】なお、主増幅器15及び主増幅器用駆動増
幅器14は、図8,図9に示すように、バイポーラトラ
ンジスタ34′又はMOS FET34,整合回路35
−1,35−2,コンデンサ36−1,36−2をそな
えて構成されている。また、補助増幅器25及び補助増
幅器用駆動増幅器24は、図10に示すように、GaA
s FET34′′,整合回路35−1,35−2,コ
ンデンサ36−1,36−2をそなえて構成されてい
る。
幅器14は、図8,図9に示すように、バイポーラトラ
ンジスタ34′又はMOS FET34,整合回路35
−1,35−2,コンデンサ36−1,36−2をそな
えて構成されている。また、補助増幅器25及び補助増
幅器用駆動増幅器24は、図10に示すように、GaA
s FET34′′,整合回路35−1,35−2,コ
ンデンサ36−1,36−2をそなえて構成されてい
る。
【0088】上述の構成により、本発明の第5実施形態
にかかるフィードフォワード増幅装置5では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
にかかるフィードフォワード増幅装置5では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
【0089】このように、本発明の第5実施形態にかか
るフィードフォワード増幅装置5によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、補助増幅
器用駆動増幅器24を可変利得型増幅器として構成する
ことにより、補助増幅器25の温度変化に対する利得を
補正するとともに、図13に示す従来のフィードフォワ
ード増幅装置204で用いられていた減衰器223を省
略して、減衰器223での通過時間を考慮した遅延時間
を削減して、遅延線路27を短くすることができる利点
がある。
るフィードフォワード増幅装置5によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、補助増幅
器用駆動増幅器24を可変利得型増幅器として構成する
ことにより、補助増幅器25の温度変化に対する利得を
補正するとともに、図13に示す従来のフィードフォワ
ード増幅装置204で用いられていた減衰器223を省
略して、減衰器223での通過時間を考慮した遅延時間
を削減して、遅延線路27を短くすることができる利点
がある。
【0090】また、補助増幅器25及び補助増幅器用駆
動増幅器24をGaAs FETで構成することによ
り、これらの利得補正量を小さくして、制御回路33′
からのゲート電圧制御信号による補助増幅器用駆動増幅
器24の利得制御を行なうことができる利点がある。8
00MHz帯でダイオードを用いた利得可変器は約0.
8nsecの遅延時間を有するため、制御回路33′か
らのゲート電圧制御電圧による補助増幅器用駆動増幅器
24の利得制御を行なうことにより、その遅延時間を削
減することができるため、更なる遅延線路27の小型化
及び低損失化が可能となり、装置を小型化することがで
きる利点がある。
動増幅器24をGaAs FETで構成することによ
り、これらの利得補正量を小さくして、制御回路33′
からのゲート電圧制御信号による補助増幅器用駆動増幅
器24の利得制御を行なうことができる利点がある。8
00MHz帯でダイオードを用いた利得可変器は約0.
8nsecの遅延時間を有するため、制御回路33′か
らのゲート電圧制御電圧による補助増幅器用駆動増幅器
24の利得制御を行なうことにより、その遅延時間を削
減することができるため、更なる遅延線路27の小型化
及び低損失化が可能となり、装置を小型化することがで
きる利点がある。
【0091】なお、上述した第2〜第4実施形態にかか
るフィードフォワード増幅装置2〜4においても、補助
増幅器用駆動増幅器24を可変利得型増幅器として構成
して、減衰器23を省略するようにしてもよい。 (f)第6実施形態の説明 図7は本発明の第6実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図7に示す
フィードフォワード増幅装置6においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
るフィードフォワード増幅装置2〜4においても、補助
増幅器用駆動増幅器24を可変利得型増幅器として構成
して、減衰器23を省略するようにしてもよい。 (f)第6実施形態の説明 図7は本発明の第6実施形態にかかるフィードフォワー
ド増幅装置を示すブロック図であるが、この図7に示す
フィードフォワード増幅装置6においても、前述の第1
実施形態におけるものと同様に、主信号系からのマルチ
キャリア信号を増幅するものである。
【0092】また、図7に示すフィードフォワード増幅
装置6は、前述の第1実施形態におけるものに対して、
補助増幅器25B−1,25B−2がハイブリッド25
A−1,25A−2を用いた平衡型増幅器として構成さ
れている点が異なり、それ以外の構成は基本的に前述の
第1実施形態と同様である。即ち、図7に示すフィード
フォワード増幅装置6では、主増幅器15及び主増幅器
用駆動増幅器14はバイポーラトランジスタ又はMOS
FETで構成されており、補助増幅器25B−1,2
5B−2及び補助増幅器用駆動増幅器24はGaAs
FETで構成されているが、一般的にGaAs FET
の出力リターンロスは小さく、補助増幅器の出力リター
ンロスが小さい場合、歪み成分除去部26で補助増幅器
からの信号と遅延線路27からの信号とを合成する際に
リップルが生じるため、補助増幅器のリターンロスを大
きくする必要がある。
装置6は、前述の第1実施形態におけるものに対して、
補助増幅器25B−1,25B−2がハイブリッド25
A−1,25A−2を用いた平衡型増幅器として構成さ
れている点が異なり、それ以外の構成は基本的に前述の
第1実施形態と同様である。即ち、図7に示すフィード
フォワード増幅装置6では、主増幅器15及び主増幅器
用駆動増幅器14はバイポーラトランジスタ又はMOS
FETで構成されており、補助増幅器25B−1,2
5B−2及び補助増幅器用駆動増幅器24はGaAs
FETで構成されているが、一般的にGaAs FET
の出力リターンロスは小さく、補助増幅器の出力リター
ンロスが小さい場合、歪み成分除去部26で補助増幅器
からの信号と遅延線路27からの信号とを合成する際に
リップルが生じるため、補助増幅器のリターンロスを大
きくする必要がある。
【0093】このため、本実施形態にかかるフィードフ
ォワード増幅装置6では、補助増幅器25B−1,25
B−2をハイブリッド25A−1,25A−2を用いて
平衡型増幅器として構成して、補助増幅器25B−1,
25B−2のリターンロスを大きくするようになってい
る。なお、主増幅器15及び主増幅器用駆動増幅器14
は、図8,図9に示すように、バイポーラトランジスタ
34′又はMOS FET34,整合回路35−1,3
5−2,コンデンサ36−1,36−2をそなえて構成
されている。
ォワード増幅装置6では、補助増幅器25B−1,25
B−2をハイブリッド25A−1,25A−2を用いて
平衡型増幅器として構成して、補助増幅器25B−1,
25B−2のリターンロスを大きくするようになってい
る。なお、主増幅器15及び主増幅器用駆動増幅器14
は、図8,図9に示すように、バイポーラトランジスタ
34′又はMOS FET34,整合回路35−1,3
5−2,コンデンサ36−1,36−2をそなえて構成
されている。
【0094】また、補助増幅器25B−1,25B−2
及び補助増幅器用駆動増幅器24は、図10に示すよう
に、GaAs FET34′′,整合回路35−1,3
5−2,コンデンサ36−1,36−2をそなえて構成
されている。上述の構成により、本発明の第6実施形態
にかかるフィードフォワード増幅装置6では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
及び補助増幅器用駆動増幅器24は、図10に示すよう
に、GaAs FET34′′,整合回路35−1,3
5−2,コンデンサ36−1,36−2をそなえて構成
されている。上述の構成により、本発明の第6実施形態
にかかるフィードフォワード増幅装置6では、前述の第
1実施形態の場合と同様に、主信号としてのマルチキャ
リア信号が入力されると、歪み抽出ループ回路部10で
は、相殺された主信号成分が最小となるように歪み抽出
信号を出力する一方、歪み除去ループ回路部20では、
相殺された歪み信号成分を最小となるように主信号を出
力する。
【0095】このように、本発明の第6実施形態にかか
るフィードフォワード増幅装置6によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、補助増幅
器25B−1,25B−2のリターンロスを大きくし
て、歪み成分除去部26で補助増幅器からの信号と遅延
線路27からの信号とを合成する際に生じるリップルを
抑制することができる利点がある。
るフィードフォワード増幅装置6によれば、前述の第1
実施形態の場合と同様の利点が得られるほか、補助増幅
器25B−1,25B−2のリターンロスを大きくし
て、歪み成分除去部26で補助増幅器からの信号と遅延
線路27からの信号とを合成する際に生じるリップルを
抑制することができる利点がある。
【0096】また、800MHz帯でアイソレータを用
いてリターンロスを大きくした場合には、遅延時間が約
1.5nsec増加するが、本実施形態にかかるフィー
ドフォワード増幅装置6では遅延時間の増加は約0.8
nsecにとどまり、遅延線路27の小型化及び低損失
化が可能となることから、更なる主増幅器15の低消費
電力化が実現できる利点がある。
いてリターンロスを大きくした場合には、遅延時間が約
1.5nsec増加するが、本実施形態にかかるフィー
ドフォワード増幅装置6では遅延時間の増加は約0.8
nsecにとどまり、遅延線路27の小型化及び低損失
化が可能となることから、更なる主増幅器15の低消費
電力化が実現できる利点がある。
【0097】なお、上述した第1〜第5実施形態にかか
るフィードフォワード増幅装置2〜5においても、補助
増幅器25を補助増幅器25B−1,25B−2をハイ
ブリッド25A−1,25A−2を用いて平衡型増幅器
として構成してもよい。また、本実施形態にかかるフィ
ードフォワード増幅装置6においても、補助増幅器用駆
動増幅器24を可変利得型増幅器として構成して、減衰
器23を省略するようにしてもよい。 (g)その他 なお、本発明の第1〜第6実施形態にかかるフィードフ
ォワード増幅装置1〜6の主増幅器用駆動増幅器14,
主増幅器15,補助増幅器用駆動増幅器24,補助増幅
器25,25B−1,25B−2においては、いずれも
トランジスタの入力側及び出力側に整合回路35−1,
35−2を設けているが、これらの整合回路35−1,
35−2のいずれか一方を省略することもできる。
るフィードフォワード増幅装置2〜5においても、補助
増幅器25を補助増幅器25B−1,25B−2をハイ
ブリッド25A−1,25A−2を用いて平衡型増幅器
として構成してもよい。また、本実施形態にかかるフィ
ードフォワード増幅装置6においても、補助増幅器用駆
動増幅器24を可変利得型増幅器として構成して、減衰
器23を省略するようにしてもよい。 (g)その他 なお、本発明の第1〜第6実施形態にかかるフィードフ
ォワード増幅装置1〜6の主増幅器用駆動増幅器14,
主増幅器15,補助増幅器用駆動増幅器24,補助増幅
器25,25B−1,25B−2においては、いずれも
トランジスタの入力側及び出力側に整合回路35−1,
35−2を設けているが、これらの整合回路35−1,
35−2のいずれか一方を省略することもできる。
【0098】また、上述した第1〜第6実施形態にかか
るフィードフォワード増幅装置1〜6は、前述のごと
く、図12に示すような、ディジタル自動車電話システ
ム等の無線通信システムにおける複数の移動機を収容す
る基地局の増幅装置として適用されるものである。即
ち、本発明のフィードフォワード増幅装置付き基地局
は、複数の移動局を収容する基地局において、移動局に
信号を送信する際には使用される周波数帯において、各
移動局毎に選択された周波数成分を複数有する信号を共
通に増幅して送信すべく、遅延時間は長いが高出力が得
られるトランジスタで構成されることにより主信号系の
主信号を増幅する主増幅器をそなえ、主増幅器の出力の
うち主信号成分を相殺した歪み抽出信号を生成する歪み
抽出ループ回路部と、主増幅器を構成するトランジスタ
よりも単体では出力は小さくバイアス電圧も異なるが遅
延時間は短いトランジスタで構成されることにより歪み
抽出ループ回路部からの歪み抽出信号を増幅する補助増
幅器をそなえ、補助増幅器で増幅した歪み抽出信号を使
用して、主増幅器の後段側の主信号系の信号から主信号
成分のみを出力する歪み除去ループ回路部とをそなえて
なるフィードフォワード増幅装置が送信部に設けられて
いるのである。
るフィードフォワード増幅装置1〜6は、前述のごと
く、図12に示すような、ディジタル自動車電話システ
ム等の無線通信システムにおける複数の移動機を収容す
る基地局の増幅装置として適用されるものである。即
ち、本発明のフィードフォワード増幅装置付き基地局
は、複数の移動局を収容する基地局において、移動局に
信号を送信する際には使用される周波数帯において、各
移動局毎に選択された周波数成分を複数有する信号を共
通に増幅して送信すべく、遅延時間は長いが高出力が得
られるトランジスタで構成されることにより主信号系の
主信号を増幅する主増幅器をそなえ、主増幅器の出力の
うち主信号成分を相殺した歪み抽出信号を生成する歪み
抽出ループ回路部と、主増幅器を構成するトランジスタ
よりも単体では出力は小さくバイアス電圧も異なるが遅
延時間は短いトランジスタで構成されることにより歪み
抽出ループ回路部からの歪み抽出信号を増幅する補助増
幅器をそなえ、補助増幅器で増幅した歪み抽出信号を使
用して、主増幅器の後段側の主信号系の信号から主信号
成分のみを出力する歪み除去ループ回路部とをそなえて
なるフィードフォワード増幅装置が送信部に設けられて
いるのである。
【0099】これにより、本発明のフィードフォワード
増幅装置付き基地局では、基地局に収容される移動機に
対する送信信号をマルチキャリア信号として共通に増幅
する際に、小さい消費電力で信号の処理速度を大きくす
るとともに、小型化及び高出力化を実現しながら、送信
信号を低歪みに増幅することができる利点がある。
増幅装置付き基地局では、基地局に収容される移動機に
対する送信信号をマルチキャリア信号として共通に増幅
する際に、小さい消費電力で信号の処理速度を大きくす
るとともに、小型化及び高出力化を実現しながら、送信
信号を低歪みに増幅することができる利点がある。
【0100】
【発明の効果】以上詳述したように、請求項1記載の本
発明のフィードフォワード増幅装置によれば、第1トラ
ンジスタ及び第1トランジスタの入力側又は出力側の少
なくとも一方に設けられる第1整合回路で構成されるこ
とにより、主信号系の主信号を増幅する主増幅器をそな
え、主増幅器の出力のうち主信号成分を相殺した歪み抽
出信号を生成する歪み抽出ループ回路部と、第1トラン
ジスタよりも単体では出力が小さい第2トランジスタ及
び第2トランジスタの入力側又は出力側の少なくとも一
方に設けられる第2整合回路で構成されることにより、
歪み抽出ループ回路部からの歪み抽出信号を増幅すると
ともに主増幅器よりその通過遅延時間の短い補助増幅器
をそなえ、補助増幅器で増幅した歪み抽出信号を使用し
て、主増幅器の後段側の主信号系の信号から主信号成分
のみを出力する歪み除去ループ回路部とが設けられるこ
とにより、消費電力を小さくしながら、フィードフォワ
ード増幅装置の小型化及び高出力化が容易になるという
利点がある。
発明のフィードフォワード増幅装置によれば、第1トラ
ンジスタ及び第1トランジスタの入力側又は出力側の少
なくとも一方に設けられる第1整合回路で構成されるこ
とにより、主信号系の主信号を増幅する主増幅器をそな
え、主増幅器の出力のうち主信号成分を相殺した歪み抽
出信号を生成する歪み抽出ループ回路部と、第1トラン
ジスタよりも単体では出力が小さい第2トランジスタ及
び第2トランジスタの入力側又は出力側の少なくとも一
方に設けられる第2整合回路で構成されることにより、
歪み抽出ループ回路部からの歪み抽出信号を増幅すると
ともに主増幅器よりその通過遅延時間の短い補助増幅器
をそなえ、補助増幅器で増幅した歪み抽出信号を使用し
て、主増幅器の後段側の主信号系の信号から主信号成分
のみを出力する歪み除去ループ回路部とが設けられるこ
とにより、消費電力を小さくしながら、フィードフォワ
ード増幅装置の小型化及び高出力化が容易になるという
利点がある。
【0101】また、請求項2記載の本発明のフィードフ
ォワード増幅装置によれば、主信号系の主信号を分岐す
る分岐部と、第1トランジスタ及び第1トランジスタの
入力側又は出力側の少なくとも一方に設けられる第1整
合回路で構成されることにより、分岐部で分岐された主
信号を増幅する主増幅器と、分岐部で主増幅器側とは別
に分岐された主信号を遅延させる第1遅延部と、第1遅
延部からの信号と主増幅器からの信号とを合成して歪み
抽出信号を出力する歪み抽出信号出力部とをそなえた歪
み抽出ループ回路部と、主増幅器で増幅された信号を遅
延させる第2遅延部と、第1トランジスタよりも単体で
は出力は小さい第2トランジスタ及び第2トランジスタ
の入力側又は出力側の少なくとも一方に設けられる第2
整合回路で構成されることにより、歪み抽出信号出力部
からの歪み抽出信号を増幅するとともに主増幅器よりそ
の通過遅延時間の短い補助増幅器と、補助増幅器からの
信号と第2遅延部からの信号とを合成して歪み成分を除
去された主信号を出力する歪み成分除去部とをそなえた
歪み除去ループ回路部とが設けられることにより、消費
電力を小さくしながら、フィードフォワード増幅装置の
小型化及び高出力化が容易になるという利点がある。
ォワード増幅装置によれば、主信号系の主信号を分岐す
る分岐部と、第1トランジスタ及び第1トランジスタの
入力側又は出力側の少なくとも一方に設けられる第1整
合回路で構成されることにより、分岐部で分岐された主
信号を増幅する主増幅器と、分岐部で主増幅器側とは別
に分岐された主信号を遅延させる第1遅延部と、第1遅
延部からの信号と主増幅器からの信号とを合成して歪み
抽出信号を出力する歪み抽出信号出力部とをそなえた歪
み抽出ループ回路部と、主増幅器で増幅された信号を遅
延させる第2遅延部と、第1トランジスタよりも単体で
は出力は小さい第2トランジスタ及び第2トランジスタ
の入力側又は出力側の少なくとも一方に設けられる第2
整合回路で構成されることにより、歪み抽出信号出力部
からの歪み抽出信号を増幅するとともに主増幅器よりそ
の通過遅延時間の短い補助増幅器と、補助増幅器からの
信号と第2遅延部からの信号とを合成して歪み成分を除
去された主信号を出力する歪み成分除去部とをそなえた
歪み除去ループ回路部とが設けられることにより、消費
電力を小さくしながら、フィードフォワード増幅装置の
小型化及び高出力化が容易になるという利点がある。
【0102】さらに、請求項3,4記載の本発明のフィ
ードフォワード増幅装置によれば、第1トランジスタが
バイポーラトランジスタ又はMOS FETであるとと
もに、第2トランジスタがGaAs FETであること
により、消費電力を小さくしながら、フィードフォワー
ド増幅装置の小型化及び高出力化が容易になるという利
点があり(請求項3)、補助増幅器がハイブリッドを用
いた平衡型増幅器として構成されることにより、低遅延
で歪み成分除去部でのリップルを抑制して、フィードフ
ォワード増幅装置の増幅の精度を向上できる利点がある
(請求項4)。
ードフォワード増幅装置によれば、第1トランジスタが
バイポーラトランジスタ又はMOS FETであるとと
もに、第2トランジスタがGaAs FETであること
により、消費電力を小さくしながら、フィードフォワー
ド増幅装置の小型化及び高出力化が容易になるという利
点があり(請求項3)、補助増幅器がハイブリッドを用
いた平衡型増幅器として構成されることにより、低遅延
で歪み成分除去部でのリップルを抑制して、フィードフ
ォワード増幅装置の増幅の精度を向上できる利点がある
(請求項4)。
【0103】また、請求項5記載の本発明のフィードフ
ォワード増幅装置によれば、主増幅器のためのバイアス
電源として、1次電源からの電圧を主増幅器に適した電
圧に変換する第1電圧変換部が使用されるとともに、補
助増幅器のためのバイアス電源として、1次電源からの
電圧を補助増幅器に適した電圧に変換する第2電圧変換
部が使用されていることにより、バイアス電圧の異なる
2種類の増幅器を用いることができ、高性能なフィード
フォワード増幅装置を構成できる利点がある。
ォワード増幅装置によれば、主増幅器のためのバイアス
電源として、1次電源からの電圧を主増幅器に適した電
圧に変換する第1電圧変換部が使用されるとともに、補
助増幅器のためのバイアス電源として、1次電源からの
電圧を補助増幅器に適した電圧に変換する第2電圧変換
部が使用されていることにより、バイアス電圧の異なる
2種類の増幅器を用いることができ、高性能なフィード
フォワード増幅装置を構成できる利点がある。
【0104】さらに、請求項6記載の本発明のフィード
フォワード増幅装置によれば、主増幅器のためのバイア
ス電源として、主増幅器に適した電圧を供給する1次電
源が使用されるとともに、補助増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器に適した
電圧に変換する電圧変換部が使用されていることによ
り、主増幅器用の電圧変換部を削除できるとともに、こ
の電圧変換部による変換損失分の消費電力も削減でき、
フィードフォワード増幅装置の小型化及び低消費電力化
が更に容易になるという利点がある。
フォワード増幅装置によれば、主増幅器のためのバイア
ス電源として、主増幅器に適した電圧を供給する1次電
源が使用されるとともに、補助増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器に適した
電圧に変換する電圧変換部が使用されていることによ
り、主増幅器用の電圧変換部を削除できるとともに、こ
の電圧変換部による変換損失分の消費電力も削減でき、
フィードフォワード増幅装置の小型化及び低消費電力化
が更に容易になるという利点がある。
【0105】また、請求項7,8記載の本発明のフィー
ドフォワード増幅装置によれば、主増幅器の前段に、第
3トランジスタ及び第3トランジスタの入力側又は出力
側の少なくとも一方に設けられる第3整合回路で構成さ
れる主増幅器用駆動増幅器が設けられることにより、主
増幅器を効果的に動作させることができるという利点が
あり(請求項7)、第3トランジスタがGaAs FE
Tであることにより、信号の遅延時間を短くすることが
できる利点がある(請求項8)。
ドフォワード増幅装置によれば、主増幅器の前段に、第
3トランジスタ及び第3トランジスタの入力側又は出力
側の少なくとも一方に設けられる第3整合回路で構成さ
れる主増幅器用駆動増幅器が設けられることにより、主
増幅器を効果的に動作させることができるという利点が
あり(請求項7)、第3トランジスタがGaAs FE
Tであることにより、信号の遅延時間を短くすることが
できる利点がある(請求項8)。
【0106】さらに、請求項9〜11記載の本発明のフ
ィードフォワード増幅装置によれば、補助増幅器の前段
に、第3トランジスタと同じタイプのトランジスタであ
る第4トランジスタ及び第4トランジスタの入力側又は
出力側の少なくとも一方に設けられる第4整合回路で構
成される補助増幅器用駆動増幅器が設けられることによ
り、補助増幅器を効果的に動作させることができるとい
う利点があり(請求項9)、第4トランジスタがGaA
s FETであることにより、信号の遅延時間を短くす
ることができる利点があり(請求項10)、補助増幅器
用駆動増幅器が、可変利得型増幅器として構成されるこ
とにより、補助増幅器の温度変化に対する利得を補正す
ることができる利点がある(請求項11)。
ィードフォワード増幅装置によれば、補助増幅器の前段
に、第3トランジスタと同じタイプのトランジスタであ
る第4トランジスタ及び第4トランジスタの入力側又は
出力側の少なくとも一方に設けられる第4整合回路で構
成される補助増幅器用駆動増幅器が設けられることによ
り、補助増幅器を効果的に動作させることができるとい
う利点があり(請求項9)、第4トランジスタがGaA
s FETであることにより、信号の遅延時間を短くす
ることができる利点があり(請求項10)、補助増幅器
用駆動増幅器が、可変利得型増幅器として構成されるこ
とにより、補助増幅器の温度変化に対する利得を補正す
ることができる利点がある(請求項11)。
【0107】また、請求項12記載の本発明のフィード
フォワード増幅装置によれば、主増幅器及び主増幅器用
駆動増幅器のためのバイアス電源として、1次電源から
の電圧を主増幅器及び主増幅器用駆動増幅器に適した電
圧に変換する第1電圧変換部が使用されるとともに、補
助増幅器及び補助増幅器用駆動増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する第2電圧変
換部が使用されていることにより、バイアス電圧の異な
る2種類の増幅器を用いることができ、高性能なフィー
ドフォワード増幅装置を構成できる利点がある。
フォワード増幅装置によれば、主増幅器及び主増幅器用
駆動増幅器のためのバイアス電源として、1次電源から
の電圧を主増幅器及び主増幅器用駆動増幅器に適した電
圧に変換する第1電圧変換部が使用されるとともに、補
助増幅器及び補助増幅器用駆動増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する第2電圧変
換部が使用されていることにより、バイアス電圧の異な
る2種類の増幅器を用いることができ、高性能なフィー
ドフォワード増幅装置を構成できる利点がある。
【0108】さらに、請求項13記載の本発明のフィー
ドフォワード増幅装置によれば、主増幅器のためのバイ
アス電源として、1次電源からの電圧を主増幅器に適し
た電圧に変換する第1電圧変換部が使用されるととも
に、補助増幅器,主増幅器用駆動増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器,主増幅器用駆動増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する第2電圧変
換部が使用されていることにより、消費電力を小さくし
ながら、フィードフォワード増幅装置の小型化及び高出
力化が容易になるという利点がある。
ドフォワード増幅装置によれば、主増幅器のためのバイ
アス電源として、1次電源からの電圧を主増幅器に適し
た電圧に変換する第1電圧変換部が使用されるととも
に、補助増幅器,主増幅器用駆動増幅器及び補助増幅器
用駆動増幅器のためのバイアス電源として、1次電源か
らの電圧を補助増幅器,主増幅器用駆動増幅器及び補助
増幅器用駆動増幅器に適した電圧に変換する第2電圧変
換部が使用されていることにより、消費電力を小さくし
ながら、フィードフォワード増幅装置の小型化及び高出
力化が容易になるという利点がある。
【0109】また、請求項14記載の本発明のフィード
フォワード増幅装置によれば、主増幅器及び主増幅器用
駆動増幅器のためのバイアス電源として、主増幅器及び
主増幅器用駆動増幅器に適した電圧を供給する1次電源
が使用されるとともに、補助増幅器及び補助増幅器用駆
動増幅器のためのバイアス電源として、1次電源からの
電圧を補助増幅器及び補助増幅器用駆動増幅器に適した
電圧に変換する電圧変換部が使用されていることによ
り、主増幅器及び主増幅器用駆動増幅器用の電圧変換部
を削除できるとともに、この電圧変換部による変換損失
分の消費電力も削減でき、フィードフォワード増幅装置
の小型化及び低消費電力化が更に容易になるという利点
がある。
フォワード増幅装置によれば、主増幅器及び主増幅器用
駆動増幅器のためのバイアス電源として、主増幅器及び
主増幅器用駆動増幅器に適した電圧を供給する1次電源
が使用されるとともに、補助増幅器及び補助増幅器用駆
動増幅器のためのバイアス電源として、1次電源からの
電圧を補助増幅器及び補助増幅器用駆動増幅器に適した
電圧に変換する電圧変換部が使用されていることによ
り、主増幅器及び主増幅器用駆動増幅器用の電圧変換部
を削除できるとともに、この電圧変換部による変換損失
分の消費電力も削減でき、フィードフォワード増幅装置
の小型化及び低消費電力化が更に容易になるという利点
がある。
【0110】さらに、請求項15記載の本発明のフィー
ドフォワード増幅装置によれば、主増幅器のためのバイ
アス電源として、主増幅器に適した電圧を供給する1次
電源が使用されるとともに、補助増幅器,主増幅器用駆
動増幅器及び補助増幅器用駆動増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器,主増幅
器用駆動増幅器及び補助増幅器用駆動増幅器に適した電
圧に変換する電圧変換部が使用されていることにより、
主増幅器用の電圧変換部を削除できるとともに、この電
圧変換部による変換損失分の消費電力も削減でき、フィ
ードフォワード増幅装置の小型化及び高出力化が更に容
易になるという利点がある。
ドフォワード増幅装置によれば、主増幅器のためのバイ
アス電源として、主増幅器に適した電圧を供給する1次
電源が使用されるとともに、補助増幅器,主増幅器用駆
動増幅器及び補助増幅器用駆動増幅器のためのバイアス
電源として、1次電源からの電圧を補助増幅器,主増幅
器用駆動増幅器及び補助増幅器用駆動増幅器に適した電
圧に変換する電圧変換部が使用されていることにより、
主増幅器用の電圧変換部を削除できるとともに、この電
圧変換部による変換損失分の消費電力も削減でき、フィ
ードフォワード増幅装置の小型化及び高出力化が更に容
易になるという利点がある。
【0111】また、請求項16記載の本発明のフィード
フォワード増幅装置付き基地局は、複数の移動局を収容
する基地局において、移動局に信号を送信する際には使
用される周波数帯において、各移動局毎に選択された周
波数成分を複数有する信号を共通に増幅して送信すべ
く、第1トランジスタ及び第1トランジスタの入力側又
は出力側の少なくとも一方に設けられる第1整合回路で
構成されることにより、主信号系の主信号を増幅する主
増幅器をそなえ、主増幅器の出力のうち主信号成分を相
殺した歪み抽出信号を生成する歪み抽出ループ回路部
と、第1トランジスタよりも単体では出力が小さい第2
トランジスタ及び第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、歪み抽出ループ回路部からの歪み抽出信
号を増幅するとともに主増幅器よりその通過遅延時間の
短い補助増幅器をそなえ、補助増幅器で増幅した歪み抽
出信号を使用して、主増幅器の後段側の主信号系の信号
から主信号成分のみを出力する歪み除去ループ回路部と
をそなえてなるフィードフォワード増幅装置が送信部に
設けられることにより、消費電力を小さくしながら、フ
ィードフォワード増幅装置の小型化及び高出力化を容易
にして、高性能な基地局を構成することができる利点が
ある。
フォワード増幅装置付き基地局は、複数の移動局を収容
する基地局において、移動局に信号を送信する際には使
用される周波数帯において、各移動局毎に選択された周
波数成分を複数有する信号を共通に増幅して送信すべ
く、第1トランジスタ及び第1トランジスタの入力側又
は出力側の少なくとも一方に設けられる第1整合回路で
構成されることにより、主信号系の主信号を増幅する主
増幅器をそなえ、主増幅器の出力のうち主信号成分を相
殺した歪み抽出信号を生成する歪み抽出ループ回路部
と、第1トランジスタよりも単体では出力が小さい第2
トランジスタ及び第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、歪み抽出ループ回路部からの歪み抽出信
号を増幅するとともに主増幅器よりその通過遅延時間の
短い補助増幅器をそなえ、補助増幅器で増幅した歪み抽
出信号を使用して、主増幅器の後段側の主信号系の信号
から主信号成分のみを出力する歪み除去ループ回路部と
をそなえてなるフィードフォワード増幅装置が送信部に
設けられることにより、消費電力を小さくしながら、フ
ィードフォワード増幅装置の小型化及び高出力化を容易
にして、高性能な基地局を構成することができる利点が
ある。
【図1】本発明の第1実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図2】本発明の第1実施形態の動作を説明するための
図である。
図である。
【図3】本発明の第2実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図4】本発明の第3実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図5】本発明の第4実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図6】本発明の第5実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図7】本発明の第6実施形態にかかるフィードフォワ
ード増幅装置の構成を示すブロック図である。
ード増幅装置の構成を示すブロック図である。
【図8】MOS FETを用いた増幅器の構成を示すブ
ロック図である。
ロック図である。
【図9】バイポーラトランジスタを用いた増幅器の構成
を示すブロック図である。
を示すブロック図である。
【図10】GaAs FETを用いた増幅器の構成を示
すブロック図である。
すブロック図である。
【図11】本発明の第1実施形態の動作を説明するため
の図である。
の図である。
【図12】基地局における送信装置の構成を示すブロッ
ク図である。
ク図である。
【図13】従来のフィードフォワード増幅装置の構成を
示すブロック図である。
示すブロック図である。
1〜6 フィードフォワード増幅装置 10 歪み抽出ループ回路部 20 歪み除去ループ回路部 11 分岐部 12,22 移相器 13,23 減衰器 14 主増幅器用駆動増幅器 15 主増幅器 16 歪み抽出信号出力部 17 遅延線路(第1遅延部) 24 補助増幅器用駆動増幅器 25,25B−1,25B−2 補助増幅器 25A−1,25A−2 ハイブリッド 26 歪み成分除去部 27 遅延線路(第2遅延部) 30 電源部(1次電源) 31 DC/DCコンバータ(電圧変換部) 31−1 DC/DCコンバータ(第1電圧変換部) 31−2 DC/DCコンバータ(第2電圧変換部) 32 終端器 33,33′ 制御回路 34 MOS FET 34′ バイポーラトランジスタ 34′′ GaAs FET 35−1,35−2 整合回路 36−1,36−2 コンデンサ 200 送信装置 201 分離器 202−1〜202−12 直接変調部 203 ハイブリッド回路(H) 204 フィードフォワード増幅装置 207 送受共用器 208 アンテナ 209 移動機 210 歪み抽出ループ回路部 220 歪み除去ループ回路部 211 分岐部 212,222 移相器 213,223 減衰器 214 主増幅器用駆動増幅器 215 主増幅器 216 歪み抽出信号出力部 217 遅延線路(第1遅延部) 224 補助増幅器用駆動増幅器 225 補助増幅器 226 歪み成分除去部 227 遅延線路(第2遅延部) 230 電源部(1次電源) 231 DC/DCコンバータ(電圧変換部) 232 終端器 233 制御回路
Claims (16)
- 【請求項1】 第1トランジスタ及び該第1トランジス
タの入力側又は出力側の少なくとも一方に設けられる第
1整合回路で構成されることにより、主信号系の主信号
を増幅する主増幅器をそなえ、該主増幅器の出力のうち
主信号成分を相殺した歪み抽出信号を生成する歪み抽出
ループ回路部と、 該第1トランジスタよりも単体では出力が小さい第2ト
ランジスタ及び該第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、該歪み抽出ループ回路部からの該歪み抽
出信号を増幅するとともに該主増幅器よりその通過遅延
時間の短い補助増幅器をそなえ、該補助増幅器で増幅し
た該歪み抽出信号を使用して、該主増幅器の後段側の主
信号系の信号から主信号成分のみを出力する歪み除去ル
ープ回路部とが設けられたことを特徴とする、フィード
フォワード増幅装置。 - 【請求項2】 主信号系の主信号を分岐する分岐部と、
第1トランジスタ及び該第1トランジスタの入力側又は
出力側の少なくとも一方に設けられる第1整合回路で構
成されることにより、該分岐部で分岐された主信号を増
幅する主増幅器と、該分岐部で該主増幅器側とは別に分
岐された主信号を遅延させる第1遅延部と、該第1遅延
部からの信号と該主増幅器からの信号とを合成して歪み
抽出信号を出力する歪み抽出信号出力部とをそなえた歪
み抽出ループ回路部と、 該主増幅器で増幅された信号を遅延させる第2遅延部
と、該第1トランジスタよりも単体では出力は小さい第
2トランジスタ及び該第2トランジスタの入力側又は出
力側の少なくとも一方に設けられる第2整合回路で構成
されることにより、該歪み抽出信号出力部からの歪み抽
出信号を増幅するとともに該主増幅器よりその通過遅延
時間の短い補助増幅器と、該補助増幅器からの信号と該
第2遅延部からの信号とを合成して歪み成分を除去され
た主信号を出力する歪み成分除去部とをそなえた歪み除
去ループ回路部とが設けられたことを特徴とする、フィ
ードフォワード増幅装置。 - 【請求項3】 該第1トランジスタがバイポーラトラン
ジスタ又はMOSFETであるとともに、該第2トラン
ジスタがGaAs FETであることを特徴とする、請
求項1又は請求項2に記載のフィードフォワード増幅装
置。 - 【請求項4】 該補助増幅器がハイブリッドを用いた平
衡型増幅器として構成されていることを特徴とする、請
求項1又は請求項2に記載のフィードフォワード増幅装
置。 - 【請求項5】 該主増幅器のためのバイアス電源とし
て、1次電源からの電圧を該主増幅器に適した電圧に変
換する第1電圧変換部が使用されるとともに、該補助増
幅器のためのバイアス電源として、該1次電源からの電
圧を該補助増幅器に適した電圧に変換する第2電圧変換
部が使用されていることを特徴とする、請求項1〜4の
いずれかに記載のフィードフォワード増幅装置。 - 【請求項6】 該主増幅器のためのバイアス電源とし
て、該主増幅器に適した電圧を供給する1次電源が使用
されるとともに、該補助増幅器のためのバイアス電源と
して、該1次電源からの電圧を該補助増幅器に適した電
圧に変換する電圧変換部が使用されていることを特徴と
する、請求項1〜4のいずれかに記載のフィードフォワ
ード増幅装置。 - 【請求項7】 該主増幅器の前段に、第3トランジスタ
及び該第3トランジスタの入力側又は出力側の少なくと
も一方に設けられる第3整合回路で構成される主増幅器
用駆動増幅器が設けられていることを特徴とする、請求
項1又は請求項2に記載のフィードフォワード増幅装
置。 - 【請求項8】 該第3トランジスタがGaAs FET
であることを特徴とする、請求項7記載のフィードフォ
ワード増幅装置。 - 【請求項9】 該補助増幅器の前段に、該第3トランジ
スタと同じタイプのトランジスタである第4トランジス
タ及び該第4トランジスタの入力側又は出力側の少なく
とも一方に設けられる第4整合回路で構成される補助増
幅器用駆動増幅器が設けられていることを特徴とする、
請求項1又は請求項2に記載のフィードフォワード増幅
装置。 - 【請求項10】 該第4トランジスタがGaAs FE
Tであることを特徴とする、請求項9記載のフィードフ
ォワード増幅装置。 - 【請求項11】 該補助増幅器用駆動増幅器が、該補助
増幅器の温度変化に対する利得を補正すべく、可変利得
型増幅器として構成されていることを特徴とする、請求
項9記載のフィードフォワード増幅装置。 - 【請求項12】 該主増幅器及び該主増幅器用駆動増幅
器のためのバイアス電源として、1次電源からの電圧を
該主増幅器及び該主増幅器用駆動増幅器に適した電圧に
変換する第1電圧変換部が使用されるとともに、該補助
増幅器及び該補助増幅器用駆動増幅器のためのバイアス
電源として、該1次電源からの電圧を該補助増幅器及び
該補助増幅器用駆動増幅器に適した電圧に変換する第2
電圧変換部が使用されていることを特徴とする、請求項
1〜4,7,9〜11のいずれかに記載のフィードフォ
ワード増幅装置。 - 【請求項13】 該主増幅器のためのバイアス電源とし
て、1次電源からの電圧を該主増幅器に適した電圧に変
換する第1電圧変換部が使用されるとともに、該補助増
幅器,該主増幅器用駆動増幅器及び該補助増幅器用駆動
増幅器のためのバイアス電源として、該1次電源からの
電圧を該補助増幅器,該主増幅器用駆動増幅器及び該補
助増幅器用駆動増幅器に適した電圧に変換する第2電圧
変換部が使用されていることを特徴とする、請求項8記
載のフィードフォワード増幅装置。 - 【請求項14】 該主増幅器及び該主増幅器用駆動増幅
器のためのバイアス電源として、該主増幅器及び該主増
幅器用駆動増幅器に適した電圧を供給する1次電源が使
用されるとともに、該補助増幅器及び該補助増幅器用駆
動増幅器のためのバイアス電源として、該1次電源から
の電圧を該補助増幅器及び該補助増幅器用駆動増幅器に
適した電圧に変換する電圧変換部が使用されていること
を特徴とする、請求項1〜4,7,9〜11のいずれか
に記載のフィードフォワード増幅装置。 - 【請求項15】 該主増幅器のためのバイアス電源とし
て、該主増幅器に適した電圧を供給する1次電源が使用
されるとともに、該補助増幅器,該主増幅器用駆動増幅
器及び該補助増幅器用駆動増幅器のためのバイアス電源
として、該1次電源からの電圧を該補助増幅器,該主増
幅器用駆動増幅器及び該補助増幅器用駆動増幅器に適し
た電圧に変換する電圧変換部が使用されていることを特
徴とする、請求項8記載のフィードフォワード増幅装
置。 - 【請求項16】 複数の移動局を収容する基地局におい
て、 該移動局に信号を送信する際には使用される周波数帯に
おいて、各移動局毎に選択された周波数成分を複数有す
る信号を共通に増幅して送信すべく、 第1トランジスタ及び該第1トランジスタの入力側又は
出力側の少なくとも一方に設けられる第1整合回路で構
成されることにより、主信号系の主信号を増幅する主増
幅器をそなえ、該主増幅器の出力のうち主信号成分を相
殺した歪み抽出信号を生成する歪み抽出ループ回路部
と、 該第1トランジスタよりも単体では出力が小さい第2ト
ランジスタ及び該第2トランジスタの入力側又は出力側
の少なくとも一方に設けられる第2整合回路で構成され
ることにより、該歪み抽出ループ回路部からの該歪み抽
出信号を増幅するとともに該主増幅器よりその通過遅延
時間の短い補助増幅器をそなえ、該補助増幅器で増幅し
た該歪み抽出信号を使用して、該主増幅器の後段側の主
信号系の信号から主信号成分のみを出力する歪み除去ル
ープ回路部とをそなえてなるフィードフォワード増幅装
置が送信部に設けられたことを特徴とする、フィードフ
ォワード増幅装置付き基地局。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7298763A JPH09139631A (ja) | 1995-11-16 | 1995-11-16 | フィードフォワード増幅装置及びフィードフォワード増幅装置付き基地局 |
US08/661,386 US5757231A (en) | 1995-11-16 | 1996-06-11 | Feed-forward amplifying device and base station with feed-forward amplifying device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7298763A JPH09139631A (ja) | 1995-11-16 | 1995-11-16 | フィードフォワード増幅装置及びフィードフォワード増幅装置付き基地局 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09139631A true JPH09139631A (ja) | 1997-05-27 |
Family
ID=17863914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7298763A Pending JPH09139631A (ja) | 1995-11-16 | 1995-11-16 | フィードフォワード増幅装置及びフィードフォワード増幅装置付き基地局 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5757231A (ja) |
JP (1) | JPH09139631A (ja) |
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- 1996-06-11 US US08/661,386 patent/US5757231A/en not_active Expired - Fee Related
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---|---|---|---|
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