JPH09139387A - Formation of electrode of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の電極
形成方法に関し、特に基板上へのはんだバンプの形成方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming electrodes of a semiconductor device, and more particularly to a method for forming solder bumps on a substrate.
【０００２】[0002]
【従来の技術】従来、ウエハ上にはんだめっきを施し、
はんだバンプを形成する技術では、特開昭６２−２６６
８５１号公報に開示されている技術が知られている。こ
の技術によるはんだバンプの形成方法を図１１に示す。
この技術では、ウエハ基板１１上にアルミパッド電極１
２及びパッシベーション膜１３を形成し、この上にバリ
アメタル１４を形成する。そしてドライフィルムレジス
ト１６をラミネートして現像した後、バリアメタル１４
を電極として電解めっきを施す。これによりアルミパッ
ド電極１２上にはんだバンプ電極１５を形成する（図１
１（ａ））。そしてドライフィルムレジスト１６を剥離
すると共に、バリアメタル１４をエッチングして除去す
ることにより図１１（ｂ）に示される構造が得られる。
さらに溶融成形工程を経て、図１１（ｃ）に示されるよ
うな半球状のバンプ構造が得られる。このようにしては
んだめっきによるはんだバンプ電極１５の形成を行うこ
とができる。2. Description of the Related Art Conventionally, solder plating is applied on a wafer,
A technique for forming solder bumps is disclosed in JP-A-62-266.
The technique disclosed in Japanese Patent No. 851 is known. A method for forming solder bumps by this technique is shown in FIG.
In this technique, the aluminum pad electrode 1 is formed on the wafer substrate 11.
2 and a passivation film 13 are formed, and a barrier metal 14 is formed thereon. Then, after laminating and developing the dry film resist 16, the barrier metal 14
Is used as an electrode for electrolytic plating. Thereby, the solder bump electrode 15 is formed on the aluminum pad electrode 12 (see FIG. 1).
1 (a)). Then, the dry film resist 16 is peeled off, and the barrier metal 14 is etched and removed, whereby the structure shown in FIG. 11B is obtained.
Further, through a melt molding process, a hemispherical bump structure as shown in FIG. 11C is obtained. Thus, the formation of the solder bump electrode 15 by the solder plating can be performed.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、通常の
バンプ電極を形成する部分のみを、例えば図５に示され
るようなバンプ形成パターン１１ａでバンプ電極１５を
電解めっきにより形成すると、ウエハ基板１１の端部で
電流密度が高くなる。このときの電流密度を模式的に図
６（ａ）に示す。このように電流密度はウエハ基板１１
の端部において高くなるために、ウエハ基板１１の端部
では付着するはんだの量が大きくなる。その断面の様子
を図６（ｂ）に示すが、ウエハ基板１１の端部において
肉厚が大きい形状となる。これに伴い、はんだの組成も
ウエハ基板１１の端部ではその内側に比較して、Ｓｎ比
が低下する。また、バンプ形成パターン１１ａが異なる
と、それに伴ってめっき電流を変化させなければならな
くなるという問題がある。従って、本発明の目的は、上
記課題に鑑み、はんだめっき時に付着するはんだの量及
び組成のばらつきを低減させると共に、バンプ形成パタ
ーンが変化してもめっき条件（めっき電流）を一定とす
ることのできるはんだバンプの形成方法を提供すること
である。However, if the bump electrode 15 is formed by electrolytic plating only on the portion where the normal bump electrode is formed, for example, with the bump forming pattern 11a as shown in FIG. 5, the edge of the wafer substrate 11 is formed. The current density becomes high in some parts. The current density at this time is schematically shown in FIG. As described above, the current density of the wafer substrate 11 is
Of the solder, the amount of solder deposited on the end of the wafer substrate 11 increases. The state of the cross section is shown in FIG. 6B, and the end portion of the wafer substrate 11 has a large thickness. Along with this, the Sn composition of the solder composition at the end portion of the wafer substrate 11 is lower than that at the inside thereof. Further, if the bump forming pattern 11a is different, there is a problem that the plating current has to be changed accordingly. Therefore, in view of the above problems, an object of the present invention is to reduce the variation in the amount and composition of solder that adheres during solder plating, and to keep the plating condition (plating current) constant even if the bump formation pattern changes. It is to provide a method of forming a solder bump that can be performed.
【０００４】[0004]
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の手段を採用することができる。
この手段によると、基板上に電極が付着される第一の領
域と、その周囲に第二の領域を設ける。そして電解めっ
きにより第二の領域上に金属層を付着させると同時に、
第一の領域上に電極を形成する。これにより第一の領域
の端部における電流密度を緩和することができるため、
第一の領域の中心部及び端部に形成される電極の高さ及
びその組成比のばらつきを低減することができる。請求
項２に記載の手段を採用することにより、はんだバンプ
の高さ及び組成比を均一にすることができる。また請求
項３に記載の手段を採用することにより、第一の領域に
形成される電極の形成パターンが変化しても、第二の領
域上に付着される金属層の付着面積に対応して第一の領
域に作用するめっき電流を調整することで第一の領域の
端部における電流密度を緩和でき、電極の高さやその組
成比のばらつきを低減できる。請求項４に記載の手段を
採用することで、請求項１に記載の手段と同等の効果が
得られる。Means for Solving the Problems To solve the above-mentioned problems, the means described in claim 1 can be adopted.
According to this means, the first region to which the electrode is attached and the second region are provided around the first region on the substrate. At the same time as depositing the metal layer on the second region by electrolytic plating,
An electrode is formed on the first region. This can reduce the current density at the end of the first region,
It is possible to reduce variations in the height and composition ratio of the electrodes formed in the central portion and the end portions of the first region. By adopting the means described in claim 2, the height and composition ratio of the solder bumps can be made uniform. Further, by adopting the means according to claim 3, even if the formation pattern of the electrode formed in the first region is changed, it corresponds to the attachment area of the metal layer attached on the second region. By adjusting the plating current acting on the first region, the current density at the end of the first region can be relaxed, and the height of the electrode and the variation in its composition ratio can be reduced. By adopting the means described in claim 4, the same effect as that of the means described in claim 1 can be obtained.
【０００５】[0005]
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。図１は本発明に係わる第一実施例の
構成を示した平面図である。ウエハ１（基板に相当）上
には略中央に矩形状に所定の配列で複数の突起状の電極
であるはんだバンプ３（電極に相当）が形成され、バン
プ形成パターン１ａ（第一の領域に相当）を構成してい
る。その周囲には各辺に沿ってはんだ付着エリア１ｂ
（第二の領域に相当）が４箇所設けられている。このよ
うに本実施例は、バンプ形成パターン１ａの周囲、即ち
はんだバンプ３が形成されない領域にはんだ付着エリア
１ｂを設けて、はんだ付着エリア１ｂにはんだ（金属層
に相当）を付着させながらはんだバンプ３を形成する点
が特徴である。図１中のα−α’断面構造を図３に示す
が、シリコンから成る厚さ約６００μｍのウエハ１上に
酸化膜５、Ａｌ配線６、パッシベーション膜７、バリア
メタル８、ホト穴を有するレジスト２が順次積層されて
いる。そしてレジスト２のホト穴内のバリアメタル８上
にＣｕバンプ４が形成され、その上にはんだバンプ３が
形成されている。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below based on specific embodiments. FIG. 1 is a plan view showing the configuration of the first embodiment according to the present invention. On a wafer 1 (corresponding to a substrate), solder bumps 3 (corresponding to electrodes), which are a plurality of projecting electrodes, are formed in a rectangular array in a substantially central shape, and a bump forming pattern 1a (at a first region) is formed. Equivalent). Around the periphery, the solder adhesion area 1b is formed along each side.
There are four locations (corresponding to the second area). As described above, in this embodiment, the solder attachment area 1b is provided around the bump formation pattern 1a, that is, in the area where the solder bumps 3 are not formed, and solder (corresponding to a metal layer) is attached to the solder attachment area 1b. The feature is that 3 is formed. A cross-sectional structure taken along line α-α ′ in FIG. 1 is shown in FIG. 3. A resist having an oxide film 5, an Al wiring 6, a passivation film 7, a barrier metal 8 and a photo hole is formed on a wafer 1 made of silicon and having a thickness of about 600 μm. 2 are sequentially stacked. Then, the Cu bumps 4 are formed on the barrier metal 8 in the photo holes of the resist 2, and the solder bumps 3 are formed thereon.
【０００６】次に、ウエハ１上へのはんだバンプ３の形
成方法を図２（ａ）〜（ｈ）を用いて以下に説明する。
まずウエハ１の上面１ｃを熱酸化して酸化膜５を形成
し、その酸化膜５上に結線のためのＡｌ配線６を蒸着或
いはスパッタにより約１μｍの膜厚に形成する。そして
Ａｌ配線６及び酸化膜５を保護するために、ＳｉＮ或い
はＳｉＯ2 から成り、開口部７ａを有するパッシベーシ
ョン膜７をＡｌ配線６上にプラズマＣＶＤ(Chemical Va
por Deposition: 化学的気相成長) 法により約１．３μ
ｍの膜厚に形成する。パッシベーション膜７の形成後、
全面にＴｉを約０．３μｍの膜厚に蒸着し、さらにその
上にＣｕを約１μｍの膜厚に連続蒸着してバリアメタル
８を形成する（（ａ）図）。この後、バリアメタル８上
に液状の厚膜レジスト２をスピンコーティング或いはレ
ジストラミネートの熱圧着により約２５〜５０μｍの膜
厚に塗布し（（ｂ）図）、露光、現像、Ｏ2 アッシング
によってレジスト２の所定の位置にホト穴２ａを形成す
る（（ｃ）図）。続いてホト穴２ａにＣｕを電解めっき
してＣｕバンプ４を１０〜２５μｍの膜厚に形成し
（（ｄ）図）、さらにはんだめっきを施してはんだバン
プ３を形成する（（ｅ）図）。そしてレジスト２を剥離
し（（ｆ）図）、Ｃｕバンプ４及びはんだバンプ３をマ
スクとしてエッチングを行い、バリアメタル８を除去す
る（（ｇ）図）。最後にフラックスを塗布してはんだリ
フローを実施し、洗浄によりフラックスを除去すること
により半球状の微細バンプ電極が形成される（（ｈ）
図）。Next, a method of forming the solder bumps 3 on the wafer 1 will be described below with reference to FIGS.
First, the upper surface 1c of the wafer 1 is thermally oxidized to form an oxide film 5, and an Al wiring 6 for connection is formed on the oxide film 5 by vapor deposition or sputtering to a film thickness of about 1 μm. Then, in order to protect the Al wiring 6 and the oxide film 5, a passivation film 7 made of SiN or SiO 2 and having an opening 7a is formed on the Al wiring 6 by plasma CVD (Chemical Vapor).
por Deposition: about 1.3μ by chemical vapor deposition method
m. After forming the passivation film 7,
Ti is vapor-deposited on the entire surface to a film thickness of about 0.3 μm, and Cu is further vapor-deposited thereon to a film thickness of about 1 μm to form a barrier metal 8 (FIG. (A)). Then, a liquid thick film resist 2 is applied on the barrier metal 8 by spin coating or thermocompression bonding of a resist laminate to a film thickness of about 25 to 50 μm (FIG. (B)), and the resist is exposed, developed and O 2 ashed. A photo hole 2a is formed at a predetermined position of 2 (Fig. (C)). Then, Cu is electroplated in the photo hole 2a to form a Cu bump 4 with a film thickness of 10 to 25 μm (FIG. (D)), and further solder plating is performed to form the solder bump 3 (FIG. (E)). . Then, the resist 2 is peeled off (Fig. (F)), etching is performed using the Cu bumps 4 and the solder bumps 3 as masks, and the barrier metal 8 is removed (Fig. (G)). Finally, a flux is applied, solder reflow is performed, and the flux is removed by cleaning to form a hemispherical fine bump electrode ((h)).
Figure).
【０００７】上記形成方法においてはんだバンプ３は、
図４に示されるはんだめっき装置２０を用いて形成され
る。はんだめっき装置２０のめっき槽２２内には、所望
のはんだ組成が得られるようにＳｎイオンとＰｂイオン
の濃度が調整された常温のめっき液２６（遊離酸浴（ア
ルカノールスルホン酸）または硼弗酸浴）が設置されて
いる。このめっき液２６内にアノードとしての４０％Ｓ
ｎ−６０％Ｐｂのはんだ板２５と、カソードとしてのウ
エハ１とが対向して配置されており、それぞれ電源２３
のプラス側及びマイナス側と接続されている。尚、ウエ
ハ１は治具２４にて固定されている。まためっき槽２２
内にはめっき液２６を攪拌するためのスターラ２７が設
けられている。In the above forming method, the solder bumps 3 are
It is formed by using the solder plating apparatus 20 shown in FIG. In the plating tank 22 of the solder plating apparatus 20, a plating solution 26 (free acid bath (alkanol sulfonic acid) or borofluoric acid) at room temperature in which Sn ion and Pb ion concentrations are adjusted so that a desired solder composition is obtained. A bath) is installed. 40% S as an anode in the plating solution 26
A solder plate 25 of n-60% Pb and a wafer 1 as a cathode are arranged so as to face each other.
Is connected to the plus side and the minus side. The wafer 1 is fixed by a jig 24. Also plating tank 22
A stirrer 27 for stirring the plating solution 26 is provided therein.
【０００８】このようにしてバンプ形成パターン１ａの
中心部におけるリフロー後のはんだ高さが約８０μｍ
で、直径１００μｍのはんだバンプ３を形成したとき
の、バンプ形成パターン１ａの中心部と端部におけるは
んだバンプ３の高さ、及びその全体のばらつきを図７
（ｂ）に示す。また図７（ａ）に参考として従来方法に
てバンプ形成パターン１ａの中心部におけるリフロー後
のはんだ高さが約８０μｍで直径１００μｍのはんだバ
ンプ３を形成した場合の、バンプ形成パターン１ａの中
心部と端部におけるはんだバンプ３の高さ、及びその全
体のばらつきを示す。尚、図７において端部のデータは
４箇所の測定値の平均をとったものであり、標準偏差σ
の算出には３０箇所の測定値を用いた。図７（ａ）に示
されるように従来方法にてバンプ形成パターン１ａの中
心部におけるはんだバンプ３の高さを約８０μｍに形成
すると、端部におけるはんだバンプ３の高さは１０６．
８μｍ、標準偏差σは１１．７μｍとなる。一方、本実
施例でははんだバンプ３の周囲にはんだ付着エリア１ｂ
を設けているために、バンプ形成パターン１ａの端部と
中心部とにおける電流密度が同程度になる。これによ
り、図７（ｂ）に示されるように端部におけるはんだバ
ンプ３の高さを９１．５μｍ、標準偏差σを５．３μｍ
とすることができ、はんだバンプ３の高さのばらつきを
従来に比較して低減することができる。In this way, the solder height after reflow at the center of the bump forming pattern 1a is about 80 μm.
FIG. 7 shows the heights of the solder bumps 3 at the central portion and the end portions of the bump forming pattern 1a when the solder bumps 3 having a diameter of 100 μm are formed, and the overall variation thereof.
(B). Further, as a reference to FIG. 7 (a), the central portion of the bump forming pattern 1a in the case where the solder height after reflow in the central portion of the bump forming pattern 1a is about 80 μm and the solder bump 3 having a diameter of 100 μm is formed by the conventional method And the heights of the solder bumps 3 at the ends and the variations thereof as a whole are shown. In addition, in FIG. 7, the data at the end are the averages of the measured values at four points, and the standard deviation σ
The measurement value at 30 points was used for the calculation. As shown in FIG. 7A, when the height of the solder bump 3 at the center of the bump forming pattern 1a is set to about 80 μm by the conventional method, the height of the solder bump 3 at the end is 106.
8 μm, and the standard deviation σ is 11.7 μm. On the other hand, in the present embodiment, the solder attachment area 1b is formed around the solder bump 3.
Since the bump forming pattern 1a is provided, the current densities at the end portion and the center portion of the bump forming pattern 1a are substantially the same. As a result, as shown in FIG. 7B, the height of the solder bump 3 at the end portion is 91.5 μm, and the standard deviation σ is 5.3 μm.
Therefore, the variation in height of the solder bumps 3 can be reduced as compared with the conventional case.
【０００９】また従来方法及び本実施例による方法にて
はんだバンプ３を形成したときの、バンプ形成パターン
１ａの中心部と端部におけるはんだバンプ３中のＳｎの
組成比をそれぞれ図８（ａ）および（ｂ）に示す。図８
（ａ）に示されるように従来方法ではんだバンプ３を形
成した場合には端部におけるＳｎの組成比が３７％であ
り、中心部の組成比（４０％）より約３％低下する。一
方、図８（ｂ）に示されるように本実施例にてはんだバ
ンプ３を形成することによりバンプ形成パターン１ａの
中心部と端部とにおけるはんだバンプ３中のＳｎの組成
比をほぼ等しく（４０％）することができる。Further, when the solder bumps 3 are formed by the conventional method and the method according to the present embodiment, the composition ratios of Sn in the solder bumps 3 at the central portion and the end portion of the bump forming pattern 1a are shown in FIG. And (b). FIG.
As shown in (a), when the solder bump 3 is formed by the conventional method, the composition ratio of Sn at the end portion is 37%, which is about 3% lower than the composition ratio (40%) at the center portion. On the other hand, as shown in FIG. 8B, by forming the solder bumps 3 in this embodiment, the composition ratios of Sn in the solder bumps 3 in the central portion and the end portions of the bump forming pattern 1a are substantially equal ( 40%).
【００１０】さらに従来方法にてはんだバンプ３を形成
すると、ウエハ１上に形成されるはんだバンプ３の数や
径の大きさによって設定電流値を変更しなければならな
かったが、本実施例でははんだ付着エリア１ｂの面積を
変えることで設定電流値を一定にすることができる。例
えば表１に示されるように、φ５インチのウエハ１上に
φ１００μｍのバンプを１万個形成する場合の電流密度
を３Ａ／ｄｍ2 に設定するために流さなければならない
電流値は０．０２４Ａ（２４ｍＡ）である。φ５インチ
のウエハ１上にφ１００μｍのバンプを２万個形成する
場合の電流密度を３Ａ／ｄｍ2 に設定するために流さな
ければならない電流値は０．０４８Ａ（４８ｍＡ）であ
るから、形成するはんだバンプ３の個数や大きさによっ
て設定電流値を変えなければならない。Further, when the solder bumps 3 are formed by the conventional method, the set current value has to be changed according to the number of solder bumps 3 and the diameter of the solder bumps 3 formed on the wafer 1. However, in the present embodiment. The set current value can be made constant by changing the area of the solder attachment area 1b. For example, as shown in Table 1, when 10,000 bumps of φ100 μm are formed on a wafer 1 of φ5 inch, the current value that must be passed to set the current density to 3 A / dm 2 is 0.024 A ( 24 mA). When forming 20,000 φ100 μm bumps on a φ5 inch wafer 1, the current value that must be passed to set the current density to 3 A / dm 2 is 0.048 A (48 mA). The set current value must be changed depending on the number and size of the bumps 3.
【００１１】一方、φ５インチのウエハ１上にφ１００
μｍのはんだバンプ３を１万個形成する場合、電流密度
を３Ａ／ｄｍ2 にするためには２５４．８ｍｍ2 （例え
ば６３．７ｍｍ×１ｍｍ×４個）のはんだ付着エリア１
ｂを設け、電流値を０．１Ａ（１００ｍＡ）に設定すれ
ばよい。そしてφ５インチのウエハ１上にφ１００μｍ
のはんだバンプ３を１万個形成する場合にははんだバン
プ３の周囲に１７６．３ｍｍ2 （例えば４４．０６ｍｍ
×１ｍｍ×４個）のはんだ付着エリア１ｂを設ければ、
０．１Ａの電流値を設定することができる。このように
はんだバンプ３の周囲に形成されるはんだ付着エリア１
ｂの面積を調整することにより電流値を一定に設定する
ことができる。また電流値を高く設定することも容易で
あり、電流のゆらぎによるはんだ組成のばらつきを低減
することができる。また上記実施例ではウエハ１上には
んだ付着エリア１ｂを設けてはんだバンプ３を形成する
構成としたが、はんだバンプ３の下側のＣｕバンプ４を
電解めっきにより形成する際に、ウエハ１上にＣｕ付着
エリアを設け、Ｃｕ付着エリアにＣｕを付着させながら
Ｃｕバンプ４を形成する構成としてもよい。On the other hand, φ100 on the wafer 1 of φ5 inch
When forming 10,000 solder bumps 3 of μm, in order to set the current density to 3 A / dm 2 , the solder attachment area 1 of 254.8 mm 2 (for example, 63.7 mm × 1 mm × 4) is applied.
b may be provided and the current value may be set to 0.1 A (100 mA). Then, on the φ5 inch wafer 1, φ100 μm
When 10,000 solder bumps 3 are formed, 176.3 mm 2 (for example, 44.06 mm
X 1 mm x 4) solder attachment area 1b
A current value of 0.1 A can be set. In this way, the solder attachment area 1 formed around the solder bumps 3
The current value can be set constant by adjusting the area of b. Further, it is easy to set a high current value, and it is possible to reduce variations in solder composition due to current fluctuations. In the above embodiment, the solder attachment area 1b is provided on the wafer 1 to form the solder bumps 3. However, when the Cu bumps 4 below the solder bumps 3 are formed by electrolytic plating, the solder bumps 3 are formed on the wafer 1. It is also possible to provide a Cu adhesion area and form the Cu bump 4 while adhering Cu to the Cu adhesion area.
【００１２】[0012]
【表１】 [Table 1]
【００１３】次に本発明に係わる第二実施例について説
明する。第一実施例ではバンプ形成パターン１ａの周囲
にはんだ付着エリア１ｂを設ける構成としたが、本実施
例ではウエハ１の全面に所定のパターンにてはんだバン
プ３を形成した点が特徴であり、図９にその模式図を示
す。図９に示されるパターンにてウエハ１上にはんだバ
ンプ３を形成することにより、はんだバンプ３の形成を
必要としない領域上にもはんだバンプ３が形成されるた
めに、ウエハ１上の端部における電流密度を緩和するこ
とができ、第一実施例と同様に中心部と端部とにおける
はんだバンプ３の高さ及びＳｎの組成比のばらつきを抑
制することができる。Next, a second embodiment according to the present invention will be described. In the first embodiment, the solder attachment area 1b is provided around the bump formation pattern 1a, but the present embodiment is characterized in that the solder bumps 3 are formed in a predetermined pattern on the entire surface of the wafer 1. 9 shows a schematic diagram thereof. By forming the solder bumps 3 on the wafer 1 in the pattern shown in FIG. 9, the solder bumps 3 are also formed on the regions where the formation of the solder bumps 3 is not required, and therefore the end portions on the wafer 1 are formed. In the same manner as in the first embodiment, it is possible to suppress the current density in the above-mentioned example and suppress variations in the height of the solder bump 3 and the composition ratio of Sn in the center portion and the end portion.
【００１４】続いて本発明に係わる第三実施例について
説明する。本実施例の特徴は、ウエハ１上に周方向に沿
ってはんだ付着エリア１ｄが連続して形成されると共
に、はんだ付着エリア１ｄを除いた領域には全面にはん
だバンプ３が形成された点が特徴であり、図１０にその
模式図を示す。このような構成とすることにより、ホト
穴の径やホト穴の個数を調整することによって、はんだ
バンプ３の形成パターンが変わってもはんだ付着エリア
１ｄの面積とはんだバンプ３の形成エリアの面積との和
を一定とすることができるため、第一実施例及び第二実
施例と同等の効果を得ることができる。Next, a third embodiment according to the present invention will be described. The feature of this embodiment is that the solder adhesion area 1d is continuously formed on the wafer 1 along the circumferential direction, and the solder bumps 3 are formed on the entire surface except the solder adhesion area 1d. This is a feature and a schematic diagram thereof is shown in FIG. With such a configuration, by adjusting the diameter of the photo holes and the number of photo holes, the area of the solder attachment area 1d and the area of the solder bump 3 formation area can be changed even if the formation pattern of the solder bumps 3 is changed. Since the sum of the above can be made constant, the same effect as that of the first and second embodiments can be obtained.
【００１５】尚、上記実施例ではウエハ１上にはんだバ
ンプ３を形成する場合について説明したが、本発明はこ
れに限定されるものではなく、基板上に電極を電解めっ
きにより形成する必要のあるものであればよく、特に電
極の高さ及びその組成比の均一性が要求されるものに有
効である。Although the solder bumps 3 are formed on the wafer 1 in the above embodiment, the present invention is not limited to this, and it is necessary to form electrodes on the substrate by electrolytic plating. Any material can be used, and it is particularly effective for those requiring height of the electrode and uniformity of its composition ratio.
【００１６】上記に示されるように、本発明によればは
んだめっき時においてウエハ上のはんだバンプの形成領
域外にはんだを付着させると同時に形成領域上にはんだ
バンプを形成することにより、バンプ形成パターンの中
心部と端部とにおける電流密度をほぼ等しくすることに
より、はんだバンプの高さ及びはんだバンプ中のＳｎ組
成比のばらつきを低減させることができ、はんだバンプ
の品質を向上させることができる。前記実施例において
は、突起状の電極としてバンプを指し、その形状を図に
示した。しかしながら、本発明の突起状の電極の形状と
は、上記実施例に限定されるものでなく、例えば円筒
状、円錐状、直方体状、立方体状等のいずれでもよい。As described above, according to the present invention, during solder plating, the solder is attached to the outside of the formation area of the solder bumps on the wafer, and at the same time the solder bumps are formed on the formation area. By making the current densities in the central portion and the end portions of the solder bumps substantially equal to each other, it is possible to reduce variations in the height of the solder bumps and the Sn composition ratio in the solder bumps, and to improve the quality of the solder bumps. In the above-mentioned embodiments, bumps are referred to as protruding electrodes, and their shapes are shown in the drawings. However, the shape of the protruding electrode of the present invention is not limited to the above-mentioned embodiment, and may be, for example, a cylindrical shape, a conical shape, a rectangular parallelepiped shape, a cubic shape, or the like.
【図１】本発明に係わる第一実施例のはんだ付着エリア
及びバンプ形成パターンを示した模式図。FIG. 1 is a schematic diagram showing a solder attachment area and a bump formation pattern of a first embodiment according to the present invention.
【図２】本発明に係わる第一実施例のはんだバンプ製造
方法を示した模式図。FIG. 2 is a schematic diagram showing a solder bump manufacturing method of a first embodiment according to the present invention.
【図３】本発明に係わる第一実施例のはんだバンプの断
面構造を示した模式図。FIG. 3 is a schematic diagram showing a cross-sectional structure of a solder bump of a first embodiment according to the present invention.
【図４】本発明に係わる第一実施例に用いられたはんだ
めっき装置の断面構成を示した模式図。FIG. 4 is a schematic diagram showing a sectional configuration of a solder plating apparatus used in the first embodiment according to the present invention.
【図５】従来のバンプ形成パターンを示した模式図。FIG. 5 is a schematic diagram showing a conventional bump formation pattern.
【図６】従来方法にてはんだバンプを形成したときの電
流密度を示した模式図（ａ）及び従来方法で形成された
はんだの断面構成を示した模式図（ｂ）。FIG. 6A is a schematic view showing a current density when a solder bump is formed by a conventional method, and FIG. 6B is a schematic view showing a cross-sectional structure of a solder formed by the conventional method.
【図７】ウエハ上に形成されたはんだバンプのリフロー
後の高さ及びそのばらつきを示したグラフ。FIG. 7 is a graph showing the height of solder bumps formed on a wafer after reflow and its variation.
【図８】ウエハ上に形成されたはんだバンプ中のＳｎの
組成比を示したグラフ。FIG. 8 is a graph showing a composition ratio of Sn in a solder bump formed on a wafer.
【図９】第二実施例におけるはんだバンプ形成パターン
を示した模式図。FIG. 9 is a schematic diagram showing a solder bump formation pattern in the second embodiment.
【図１０】第三実施例におけるはんだバンプ形成パター
ンを示した模式図。FIG. 10 is a schematic diagram showing a solder bump formation pattern in a third embodiment.
【図１１】従来のはんだバンプの製造方法を示した模式
図。FIG. 11 is a schematic diagram showing a conventional solder bump manufacturing method.
１ ウエハ １ａ バンプ形成パターン １ｂ はんだ付着エリア ２ レジスト ３ はんだバンプ ４ Ｃｕバンプ ５ 酸化膜 ６ Ａｌ配線 ７ パッシベーション膜 ８ バリアメタル 1 Wafer 1a Bump forming pattern 1b Solder attachment area 2 Resist 3 Solder bump 4 Cu bump 5 Oxide film 6 Al wiring 7 Passivation film 8 Barrier metal
Claims (4)
法において、 基板上に電極が付着されるべき第一の領域と、該第一の
領域の周囲に金属層が付着されるべき第二の領域を形成
し、 前記第二の領域に前記金属層を付着させると同時に、前
記第一の領域上に前記電極を付着することを特徴とする
半導体装置の電極形成方法。1. A method for forming an electrode of a semiconductor device by electrolytic plating, comprising: a first region on a substrate where an electrode is to be attached; and a second region around which a metal layer is to be attached. And depositing the metal layer on the second region and at the same time depositing the electrode on the first region.
する請求項１に記載の半導体装置の電極形成方法。2. The method for forming an electrode of a semiconductor device according to claim 1, wherein the electrode is made of solder or copper, and the electrode is formed in a protruding shape on the substrate.
の付着面積に対応して、前記第一の領域に作用するめっ
き電流を調整することを特徴とする請求項１に記載の半
導体装置の電極形成方法。3. The plating current acting on the first region is adjusted according to the deposition area of the metal layer deposited on the second region. Electrode forming method for semiconductor device.
は、前記第一の領域に形成される前記電極と略同一のパ
ターンで付着されることを特徴とする請求項１に記載の
半導体装置の電極形成方法。4. The metal layer deposited on the second region is deposited in substantially the same pattern as the electrode formed on the first region. Method for forming electrode of semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319489A JPH09139387A (en) | 1995-11-13 | 1995-11-13 | Formation of electrode of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7319489A JPH09139387A (en) | 1995-11-13 | 1995-11-13 | Formation of electrode of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139387A true JPH09139387A (en) | 1997-05-27 |
Family
ID=18110788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7319489A Pending JPH09139387A (en) | 1995-11-13 | 1995-11-13 | Formation of electrode of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139387A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048802A (en) * | 2005-08-08 | 2007-02-22 | Tdk Corp | Wiring board |
| US7332373B2 (en) | 2004-02-20 | 2008-02-19 | Oki Electric Industry Co., Ltd | Method of manufacturing semiconductor device |
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| JP2012007200A (en) * | 2010-06-23 | 2012-01-12 | Lapis Semiconductor Co Ltd | Plating method |
| JP2013239756A (en) * | 2013-09-04 | 2013-11-28 | Rohm Co Ltd | Semiconductor device |
| US9035455B2 (en) | 2007-11-16 | 2015-05-19 | Rohm Co., Ltd. | Semiconductor device |
-
1995
- 1995-11-13 JP JP7319489A patent/JPH09139387A/en active Pending
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| A02 | Decision of refusal |
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