JPH09135159A - Output buffer device with driving ability change-over function - Google Patents
Output buffer device with driving ability change-over functionInfo
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- JPH09135159A JPH09135159A JP7288611A JP28861195A JPH09135159A JP H09135159 A JPH09135159 A JP H09135159A JP 7288611 A JP7288611 A JP 7288611A JP 28861195 A JP28861195 A JP 28861195A JP H09135159 A JPH09135159 A JP H09135159A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＳＩに実装さ
れ、ＬＳＩチップの外部デバイスを駆動するための駆動
能力切替機能付き出力バッファ装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer device mounted on an LSI and having a driving ability switching function for driving an external device of an LSI chip.
【０００２】[0002]
【従来の技術】従来、ＬＳＩチップには出力バッファが
配設され、該出力バッファを介して内部信号を外部デバ
イスに送り、該外部デバイスを駆動することができるよ
うになっている。前記出力バッファの駆動能力は、ＬＳ
Ｉチップの製造時に前記外部デバイスの負荷容量等を考
慮して決定される。2. Description of the Related Art Conventionally, an output buffer is provided in an LSI chip, and an internal signal can be sent to an external device via the output buffer to drive the external device. The drive capability of the output buffer is LS
It is determined in consideration of the load capacitance of the external device when the I chip is manufactured.
【０００３】そして、前記出力バッファはＬＳＩチップ
の内部においてマスクパターン化され、ウェーハ上に生
成されるので、出力バッファの駆動能力は一旦（いった
ん）決定されると変更することができないようになって
いる。Since the output buffer is mask-patterned inside the LSI chip and generated on the wafer, the driving capability of the output buffer cannot be changed once it has been determined. There is.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記従
来の出力バッファにおいては、前記外部デバイスが必要
とする最大の負荷容量を満たすだけの駆動能力を有する
必要があるだけでなく、負荷容量が小さい外部デバイス
が接続された場合、必要以上に大きな駆動能力を有する
ことになるので、出力波形にオーバーシュート、アンダ
ーシュート等の波形歪（ひず）みが発生するだけでな
く、電磁波ノイズが発生してしまう。However, in the above-mentioned conventional output buffer, it is necessary not only to have a driving capability to satisfy the maximum load capacitance required by the external device, but also to reduce the external load capacitance. If the device is connected, it will have a larger drive capacity than necessary, so not only waveform distortion (distortion) such as overshoot and undershoot will occur in the output waveform, but also electromagnetic noise will occur. I will end up.
【０００５】そこで、出力バッファの駆動能力を外部デ
バイスが必要とする負荷容量より小さくし、ＬＳＩチッ
プの外部にバッファを配設して駆動能力を大きくするも
のが考えられるが、ＬＳＩチップの外部にバッファを配
設する分だけシステムのコストが高くなってしまう。ま
た、出力バッファの駆動能力を小さくすると、ＬＳＩチ
ップに接続される信号線上に外部からのノイズ（ＥＳＤ
ノイズ、ＡＣノイズ等）が重畳しやすくなってしまう。Therefore, it is conceivable that the drive capacity of the output buffer is made smaller than the load capacity required by the external device and the buffer is arranged outside the LSI chip to increase the drive capacity. The cost of the system increases due to the provision of the buffer. Also, if the drive capability of the output buffer is reduced, noise (ESD) from the outside may occur on the signal line connected to the LSI chip.
Noise, AC noise, etc.) are likely to be superimposed.
【０００６】本発明は、前記従来の出力バッファの問題
点を解決して、出力波形に波形歪みが発生することがな
く、電磁波ノイズを発生させてしまうことがなく、ま
た、システムのコストが高くなることがなく、ＬＳＩチ
ップに接続される信号線上に外部からのノイズが重畳し
やすくなることがない駆動能力切替機能付き出力バッフ
ァ装置を提供することを目的とする。The present invention solves the above-mentioned problems of the conventional output buffer so that the output waveform is not distorted, the electromagnetic wave noise is not generated, and the system cost is high. It is an object of the present invention to provide an output buffer device with a drive capacity switching function that does not easily cause external noise to be superimposed on a signal line connected to an LSI chip.
【０００７】[0007]
【課題を解決するための手段】そのために、本発明の駆
動能力切替機能付き出力バッファ装置においては、ワイ
ヤードオア結線によって接続された複数の出力バッファ
と、該各出力バッファの入力端子に共通の前段出力信号
を入力する信号入力手段と、前記複数の出力バッファに
よって設定される駆動能力を変更する駆動能力変更手段
とを有する。Therefore, in the output buffer device with the drive capacity switching function of the present invention, a plurality of output buffers connected by a wired OR connection and a pre-stage common to the input terminals of the output buffers are provided. It has a signal input means for inputting an output signal and a driving capacity changing means for changing the driving capacity set by the plurality of output buffers.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１の実施の形態における出力バッファ装置を示す図で
ある。図において、１はレジスタ、２〜４は出力バッフ
ァ、５はパッドである。前段出力信号Ａが、ＬＳＩチッ
プ内に信号入力手段として配設された図示しない内部回
路から出力バッファ２〜４の入力端子に入力されるとと
もに、データバス信号Ｂ及びライト信号Ｗが、図示しな
い制御回路からそれぞれレジスタ１の入力端子に入力さ
れる。また、該レジスタ１のリセット端子にはリセット
信号Ｒが入力される。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram showing an output buffer device according to a first embodiment of the present invention. In the figure, 1 is a register, 2 to 4 are output buffers, and 5 is a pad. The pre-stage output signal A is input to the input terminals of the output buffers 2 to 4 from an internal circuit (not shown) provided as signal input means in the LSI chip, and the data bus signal B and the write signal W are also controlled (not shown). The signals are input to the input terminals of the register 1 from the circuits. The reset signal R is input to the reset terminal of the register 1.
【０００９】そして、前記レジスタ１の出力イネーブル
信号Ｅは、信号線Ｂ１〜Ｂ３を介して出力バッファ２〜
４の出力イネーブル端子にそれぞれ入力される。前記各
出力バッファ２〜４の出力端子はワイヤードオア結線に
よってパッド５に接続される。また、該パッド５は、図
示しないワイヤボンディング、リード線等を介して、Ｌ
ＳＩチップが封止されたパッケージの外部端子に接続さ
れ、さらに、該外部端子は図示しない外部デバイスに接
続される。このようにして、駆動能力切替機能付き出力
バッファ装置としての出力バッファ装置が形成される。The output enable signal E of the register 1 is output from the output buffers 2 through the signal lines B1 through B3.
4 are respectively input to the output enable terminals. The output terminals of the output buffers 2 to 4 are connected to the pad 5 by a wired OR connection. In addition, the pad 5 is connected to the L
The SI chip is connected to an external terminal of the sealed package, and the external terminal is connected to an external device (not shown). In this way, the output buffer device as the output buffer device with the drive capacity switching function is formed.
【００１０】次に、前記構成の出力バッファ装置の動作
について説明する。まず、ＬＳＩチップが組み込まれた
図示しないシステムの電源が投入されると、リセット信
号Ｒが発生させられる。そして、該リセット信号Ｒをレ
ジスタ１に送ってリセットすると、前記信号線Ｂ１〜Ｂ
３が強制的にイネーブル状態にされ、その結果、すべて
の出力バッファ２〜４がイネーブル状態になる。Next, the operation of the output buffer device having the above construction will be described. First, when a system (not shown) incorporating an LSI chip is powered on, a reset signal R is generated. Then, when the reset signal R is sent to the register 1 to be reset, the signal lines B1 to B
3 is forced enabled, resulting in all output buffers 2-4 being enabled.
【００１１】その後、図示しない制御回路の駆動能力変
更手段は、前記システム内の記憶装置に格納された設定
値を読み込み、該設定値をデータバス信号Ｂに乗せ、ラ
イト信号Ｗと共にレジスタ１に送って設定する。その結
果、所定の出力バッファ２〜４が出力モードに設定さ
れ、ＬＳＩチップに接続された外部デバイスが必要とす
る負荷容量に対応した最適な駆動能力に設定され、パッ
ド５には、前記駆動能力に対応する出力Ｃが現れる。Thereafter, the driving capability changing means of the control circuit (not shown) reads the set value stored in the storage device in the system, puts the set value on the data bus signal B, and sends it to the register 1 together with the write signal W. To set. As a result, the predetermined output buffers 2 to 4 are set to the output mode, the optimum drive capacity corresponding to the load capacity required by the external device connected to the LSI chip is set, and the pad 5 has the drive capacity described above. The output C corresponding to appears.
【００１２】すなわち、前記レジスタ１は、データバス
信号Ｂ及びライト信号Ｗが送られると、前記設定値に対
応する出力イネーブル信号Ｅを信号線Ｂ１〜Ｂ３に出力
し、出力バッファ２〜４を出力モード（駆動モード）又
はハイインピーダンスモードに設定する。そして、前記
出力バッファ２〜４は、出力モードに設定されると、前
段出力信号Ａに対応する値を出力し、ハイインピーダン
スモードに設定されると、前段出力信号Ａに関係なく出
力端子をハイインピーダンスの状態にする。That is, when the data bus signal B and the write signal W are sent, the register 1 outputs the output enable signal E corresponding to the set value to the signal lines B1 to B3 and outputs the output buffers 2 to 4. Set the mode (driving mode) or high impedance mode. When the output buffers 2 to 4 are set in the output mode, the output buffers 2 to 4 output a value corresponding to the preceding stage output signal A, and when set in the high impedance mode, the output terminals are set to high regardless of the preceding stage output signal A. Set to the impedance state.
【００１３】次に、前記出力バッファ２〜４の詳細につ
いて説明する。図２は本発明の第１の実施の形態におけ
る出力バッファを示す図である。なお、この場合、前記
出力バッファ２〜４の構造はいずれも同じであるので、
出力バッファ２についてだけ説明する。図において、２
は出力バッファ、６は反転回路、７はＮＡＮＤ回路、８
はＮＯＲ回路、９はＰＭＯＳトランジスタ、１０はＮＭ
ＯＳトランジスタである。Next, details of the output buffers 2 to 4 will be described. FIG. 2 is a diagram showing an output buffer according to the first embodiment of the present invention. In this case, since the structures of the output buffers 2 to 4 are the same,
Only the output buffer 2 will be described. In the figure, 2
Is an output buffer, 6 is an inverting circuit, 7 is a NAND circuit, 8
Is a NOR circuit, 9 is a PMOS transistor, 10 is an NM
OS transistor.
【００１４】この場合、前段出力信号Ａ（図１）は、入
力信号ＤとしてＮＡＮＤ回路７及びＮＯＲ回路８の入力
端子に入力され、出力イネーブル信号Ｅは、反転回路６
及びＮＯＲ回路８の入力端子に入力される。また、前記
反転回路６の出力端子はＮＡＮＤ回路７の入力端子に接
続され、ＮＡＮＤ回路７の出力端子はＰＭＯＳトランジ
スタ９のゲートに、ＮＯＲ回路８の出力端子はＮＭＯＳ
トランジスタ１０のゲートにそれぞれ接続される。In this case, the preceding-stage output signal A (FIG. 1) is input as the input signal D to the input terminals of the NAND circuit 7 and the NOR circuit 8, and the output enable signal E is input to the inverting circuit 6.
And the input terminal of the NOR circuit 8. The output terminal of the inverting circuit 6 is connected to the input terminal of the NAND circuit 7, the output terminal of the NAND circuit 7 is the gate of the PMOS transistor 9, and the output terminal of the NOR circuit 8 is the NMOS.
Each is connected to the gate of the transistor 10.
【００１５】さらに、ＰＭＯＳトランジスタ９のドレイ
ンはＬＳＩチップの電源ＶＣＣに、ＰＭＯＳトランジス
タ９のソースはＮＭＯＳトランジスタ１０のドレイン
に、ＮＭＯＳトランジスタ１０のソースはＬＳＩチップ
のグラウンド端子、すなわち、端子ＶＳＳにそれぞれ接
続される。そして、前記ＰＭＯＳトランジスタ９のソー
スとＮＭＯＳトランジスタ１０のドレインとの間から出
力Ｆが出力される。Further, the drain of the PMOS transistor 9 is connected to the power supply VCC of the LSI chip, the source of the PMOS transistor 9 is connected to the drain of the NMOS transistor 10, and the source of the NMOS transistor 10 is connected to the ground terminal of the LSI chip, that is, the terminal VSS. To be done. An output F is output from between the source of the PMOS transistor 9 and the drain of the NMOS transistor 10.
【００１６】次に、前記出力イネーブル信号Ｅがイネー
ブル、すなわち、“０”である場合、及びディセーブ
ル、すなわち、“１”である場合の前記出力バッファ２
の動作について説明する。図３は本発明の第１の実施の
形態における出力バッファの真理値表を示す図である。
なお、図において、“Ｘ”はドントケアの状態を、
“Ｚ”はハイインピーダンスの状態を示す。Next, the output buffer 2 when the output enable signal E is enabled, that is, "0", and when it is disabled, that is, "1".
Will be described. FIG. 3 is a diagram showing a truth table of the output buffer according to the first embodiment of the present invention.
In the figure, "X" indicates the state of don't care,
“Z” indicates a high impedance state.
【００１７】まず、出力イネーブル信号Ｅ（図２）が
“０”であるとき、反転回路６の出力は“１”になるの
で、ＮＡＮＤ回路７は入力信号Ｄを反転させてＰＭＯＳ
トランジスタ９のゲートに対して出力する。また、ＮＯ
Ｒ回路８は、出力イネーブル信号Ｅが“０”であるの
で、入力信号Ｄを反転させてＮＭＯＳトランジスタ１０
のゲートに対して出力する。First, when the output enable signal E (FIG. 2) is "0", the output of the inverting circuit 6 becomes "1", so that the NAND circuit 7 inverts the input signal D to form a PMOS.
Output to the gate of the transistor 9. NO
Since the output enable signal E is "0", the R circuit 8 inverts the input signal D to output the NMOS transistor 10
Output to the gate of.
【００１８】したがって、入力信号Ｄが“１”である場
合、ＰＭＯＳトランジスタ９のゲートは“０”になり、
ＰＭＯＳトランジスタ９はオンになり、電源ＶＣＣの電
圧をＰＭＯＳトランジスタ９のソースに伝達する。ま
た、ＮＭＯＳトランジスタ１０のゲートも“０”にな
り、ＮＭＯＳトランジスタ１０はオフになり、ＮＭＯＳ
トランジスタ１０のドレイン・ソース間はハイインピー
ダンスの状態になる。Therefore, when the input signal D is "1", the gate of the PMOS transistor 9 becomes "0",
The PMOS transistor 9 is turned on and transmits the voltage of the power supply VCC to the source of the PMOS transistor 9. Further, the gate of the NMOS transistor 10 also becomes "0", the NMOS transistor 10 is turned off, and the NMOS
A high impedance state is established between the drain and source of the transistor 10.
【００１９】その結果、出力バッファ２の出力端子が電
源ＶＣＣの電圧に設定され、出力バッファ２の出力Ｆは
“１”になる。また、入力信号Ｄが“０”である場合に
は、ＰＭＯＳトランジスタ９のゲートは“１”になり、
ＰＭＯＳトランジスタ９はオフになり、ＰＭＯＳトラン
ジスタ９のドレイン・ソース間はハイインピーダンスの
状態にされる。また、ＮＭＯＳトランジスタ１０のゲー
トも“１”になり、ＮＭＯＳトランジスタ１０はオンに
なり、端子ＶＳＳの電位をＮＭＯＳトランジスタ１０の
ドレインに伝達する。As a result, the output terminal of the output buffer 2 is set to the voltage of the power supply VCC, and the output F of the output buffer 2 becomes "1". When the input signal D is "0", the gate of the PMOS transistor 9 becomes "1",
The PMOS transistor 9 is turned off, and the drain and source of the PMOS transistor 9 are set to a high impedance state. Further, the gate of the NMOS transistor 10 also becomes “1”, the NMOS transistor 10 is turned on, and the potential of the terminal VSS is transmitted to the drain of the NMOS transistor 10.
【００２０】その結果、出力バッファ２の出力端子が端
子ＶＳＳの電位に設定され、出力バッファ２の出力Ｆは
“０”になる。次に、出力イネーブル信号Ｅが“１”で
あるとき、反転回路６の出力は“０”になるので、ＮＡ
ＮＤ回路７は入力信号Ｄに関係なく“０”をＰＭＯＳト
ランジスタ９のゲートに対して出力する。また、ＮＯＲ
回路８は、出力イネーブル信号Ｅが“１”であるので、
入力信号Ｄに関係なく“０”をＮＭＯＳトランジスタ１
０のゲートに対して出力する。As a result, the output terminal of the output buffer 2 is set to the potential of the terminal VSS, and the output F of the output buffer 2 becomes "0". Next, when the output enable signal E is "1", the output of the inverting circuit 6 becomes "0", so NA
The ND circuit 7 outputs "0" to the gate of the PMOS transistor 9 regardless of the input signal D. Also, NOR
In the circuit 8, since the output enable signal E is "1",
Regardless of input signal D, "0" is set to NMOS transistor 1
Output to the gate of 0.
【００２１】したがって、前記ＰＭＯＳトランジスタ９
及びＮＭＯＳトランジスタ１０は、いずれもオフにな
り、ドレイン・ソース間はハイインピーダンスの状態に
なる。その結果、出力バッファ２はハイインピーダンス
モードに設定される。次に、前記各信号線Ｂ１〜Ｂ３
（図１）に出力される出力イネーブル信号Ｅと出力バッ
ファ装置の駆動能力との関係について説明する。Therefore, the PMOS transistor 9
Both the NMOS transistor 10 and the NMOS transistor 10 are turned off, and a high impedance state is established between the drain and the source. As a result, the output buffer 2 is set to the high impedance mode. Next, each of the signal lines B1 to B3
The relationship between the output enable signal E output to (FIG. 1) and the driving capability of the output buffer device will be described.
【００２２】図４は本発明の第１の実施の形態における
出力イネーブル信号と出力バッファ装置の駆動能力との
関係を示す図である。図において、ｅ１〜ｅ３は、各信
号線Ｂ１〜Ｂ３（図１）に出力される出力イネーブル信
号Ｅの値を示す。図に示すように、 （ｅ１，ｅ２，ｅ３）＝（０，０，０） である場合、各出力バッファ２〜４はいずれも出力モー
ドに設定される。したがって、前段出力信号Ａの値
（“１”又は“０”）は、各出力バッファ２〜４を介し
て出力バッファ装置の出力端子に伝達され、出力Ｃにな
る。その結果、出力バッファ装置の駆動能力は３にな
る。FIG. 4 is a diagram showing the relationship between the output enable signal and the drive capability of the output buffer device according to the first embodiment of the present invention. In the figure, e1 to e3 represent the values of the output enable signal E output to the respective signal lines B1 to B3 (FIG. 1). As shown in the figure, when (e1, e2, e3) = (0, 0, 0), each of the output buffers 2 to 4 is set to the output mode. Therefore, the value (“1” or “0”) of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via each of the output buffers 2 to 4 and becomes the output C. As a result, the drive capability of the output buffer device becomes 3.
【００２３】また、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合、出力バッファ２、３は出力モードに、出力
バッファ４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、３を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ４は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。その
結果、出力バッファ装置の駆動能力は２になる。When (e1, e2, e3) = (0, 0, 1), the output buffers 2 and 3 are set to the output mode and the output buffer 4 is set to the high impedance mode.
Therefore, the value of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via the output buffers 2 and 3, and becomes the output C. Further, the output buffer 4 maintains a high impedance state regardless of the preceding stage output signal A. As a result, the drive capability of the output buffer device becomes 2.
【００２４】そして、 （ｅ１，ｅ２，ｅ３）＝（０，１，１） である場合、出力バッファ２は出力モードに、出力バッ
ファ３、４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は出力バッファ２だけ
を介して出力バッファ装置の出力端子に伝達され、出力
Ｃになる。また、出力バッファ３、４は前段出力信号Ａ
に関係なくハイインピーダンスの状態を保つ。その結
果、出力バッファ装置の駆動能力は１になる。When (e1, e2, e3) = (0, 1, 1), the output buffer 2 is set to the output mode and the output buffers 3 and 4 are set to the high impedance mode.
Therefore, the value of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via only the output buffer 2 and becomes the output C. The output buffers 3 and 4 are connected to the output signal A of the preceding stage.
High impedance state is maintained regardless of. As a result, the drive capability of the output buffer device becomes 1.
【００２５】さらに、 （ｅ１，ｅ２，ｅ３）＝（１，１，１） である場合、すべての出力バッファ２〜４はハイインピ
ーダンスモードに設定される。したがって、前段出力信
号Ａの値は出力Ｃに伝達されず、出力バッファ２〜４は
前段出力信号Ａに関係なくハイインピーダンスの状態を
保つ。その結果、出力バッファ装置の駆動能力は０にな
る。Further, when (e1, e2, e3) = (1,1,1), all output buffers 2 to 4 are set to the high impedance mode. Therefore, the value of the preceding stage output signal A is not transmitted to the output C, and the output buffers 2 to 4 maintain the high impedance state regardless of the preceding stage output signal A. As a result, the drive capability of the output buffer device becomes zero.
【００２６】このように、複数の出力バッファ２〜４に
出力イネーブル信号Ｅを送り、出力モードに設定される
出力バッファ２〜４の数を変更することによって、出力
バッファ装置を複数の駆動能力に設定することができ
る。したがって、ＬＳＩチップの外部に接続された外部
デバイスの負荷容量に対応する最適な駆動能力を設定す
ることができる。In this way, by sending the output enable signal E to the plurality of output buffers 2 to 4 and changing the number of the output buffers 2 to 4 set in the output mode, the output buffer device is made to have a plurality of driving capabilities. Can be set. Therefore, it is possible to set the optimum drive capacity corresponding to the load capacity of the external device connected to the outside of the LSI chip.
【００２７】なお、この場合、 駆動能力３＞駆動能力２＞駆動能力１≫駆動能力０ になる。次に、本発明の第２の実施の形態について説明
する。図５は本発明の第２の実施の形態における出力イ
ネーブル信号と出力バッファ装置の駆動能力との関係を
示す図である。In this case, drive capacity 3> drive capacity 2> drive capacity 1 >> drive capacity 0. Next, a second embodiment of the present invention will be described. FIG. 5 is a diagram showing the relationship between the output enable signal and the drive capability of the output buffer device according to the second embodiment of the present invention.
【００２８】図において、ｅ１〜ｅ３は、各信号線Ｂ１
〜Ｂ３（図１）に出力される出力イネーブル信号Ｅの値
を示す。この場合、あらかじめ出力バッファ２〜４自体
の駆動能力をそれぞれ異ならせ、出力バッファ装置の駆
動能力をそれぞれ３、２、１に設定しておく。そして、 （ｅ１，ｅ２，ｅ３）＝（０，０，０） である場合、各出力バッファ２〜４はすべて出力モード
に設定される。したがって、前段出力信号Ａの値は、各
出力バッファ２〜４を介して出力バッファ装置の出力端
子に伝達され、出力Ｃになる。その結果、出力バッファ
装置の駆動能力は６になる。In the figure, e1 to e3 are signal lines B1.
The values of the output enable signal E output to B3 (FIG. 1) are shown. In this case, the drive capacities of the output buffers 2 to 4 themselves are made different from each other and the drive capacities of the output buffer devices are set to 3, 2, and 1, respectively. Then, when (e1, e2, e3) = (0, 0, 0), all the output buffers 2 to 4 are set to the output mode. Therefore, the value of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via each of the output buffers 2 to 4, and becomes the output C. As a result, the drive capability of the output buffer device becomes 6.
【００２９】また、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合、出力バッファ２、３は出力モードに、出力
バッファ４はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、３を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ４は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。その
結果、出力バッファ装置の駆動能力は５になる。When (e1, e2, e3) = (0, 0, 1), the output buffers 2 and 3 are set to the output mode and the output buffer 4 is set to the high impedance mode.
Therefore, the value of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via the output buffers 2 and 3, and becomes the output C. Further, the output buffer 4 maintains a high impedance state regardless of the preceding stage output signal A. As a result, the drive capability of the output buffer device becomes 5.
【００３０】そして、 （ｅ１，ｅ２，ｅ３）＝（０，１，０） である場合、出力バッファ２、４は出力モードに、出力
バッファ３はハイインピーダンスモードに設定される。
したがって、前段出力信号Ａの値は、各出力バッファ
２、４を介して出力バッファ装置の出力端子に伝達さ
れ、出力Ｃになる。また、出力バッファ３は前段出力信
号Ａに関係なくハイインピーダンスの状態を保つ。この
場合、前段出力信号Ａによって駆動される出力バッファ
の数が２個であり、 （ｅ１，ｅ２，ｅ３）＝（０，０，１） である場合と同じであるが、出力バッファ４の駆動能力
が１であり、出力バッファ２の駆動能力が３であるの
で、出力バッファ装置の駆動能力は４になる。When (e1, e2, e3) = (0, 1, 0), the output buffers 2 and 4 are set to the output mode and the output buffer 3 is set to the high impedance mode.
Therefore, the value of the preceding stage output signal A is transmitted to the output terminal of the output buffer device via the output buffers 2 and 4, and becomes the output C. Further, the output buffer 3 maintains a high impedance state regardless of the preceding stage output signal A. In this case, the number of output buffers driven by the preceding stage output signal A is two, which is the same as the case where (e1, e2, e3) = (0, 0, 1), but the output buffer 4 is driven. Since the capacity is 1 and the drive capacity of the output buffer 2 is 3, the drive capacity of the output buffer device is 4.
【００３１】同様に、 （ｅ１，ｅ２，ｅ３）＝（０，１，１） である場合、出力バッファ装置の駆動能力は３に、 （ｅ１，ｅ２，ｅ３）＝（１，０，０） である場合、出力バッファ装置の駆動能力は３に、 （ｅ１，ｅ２，ｅ３）＝（１，０，１） である場合、出力バッファ装置の駆動能力は２に、 （ｅ１，ｅ２，ｅ３）＝（１，１，０） である場合、出力バッファ装置の駆動能力は１に、 （ｅ１，ｅ２，ｅ３）＝（１，１，１） である場合、出力バッファ装置の駆動能力は０になる。Similarly, when (e1, e2, e3) = (0,1,1), the driving capability of the output buffer device is 3, and (e1, e2, e3) = (1,0,0). , The drive capability of the output buffer device is 3, and (e1, e2, e3) = (1, 0, 1), the drive capability of the output buffer device is 2, (e1, e2, e3) = (1,1,0), the drive capacity of the output buffer device is 1. If (e1, e2, e3) = (1,1,1), the drive capacity of the output buffer device is 0. Become.
【００３２】このように、各出力バッファ２〜４自体の
駆動能力をそれぞれ異ならせて設定することによって、
出力バッファ装置の駆動能力を細分化することができ
る。次に、本発明の第３の実施の形態について説明す
る。図６は本発明の第３の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。なお、
第１の実施の形態と同じ構造の部分については、同じ符
号を付与することによってその説明を省略する。In this way, by setting the driving capabilities of the output buffers 2 to 4 themselves differently,
The drive capability of the output buffer device can be subdivided. Next, a third embodiment of the present invention will be described. FIG. 6 is a diagram showing an output buffer device with a driving capability switching function according to the third embodiment of the present invention. In addition,
The parts having the same structures as those in the first embodiment are given the same reference numerals and the description thereof will be omitted.
【００３３】この場合、前段出力信号Ａは、各出力バッ
ファ２、３、１１の入力端子に入力されるが、出力バッ
ファ１１は出力イネーブル端子を備えていない。したが
って、レジスタ１は信号線Ｂ１、Ｂ２を介して出力バッ
ファ２、３の出力イネーブル端子だけにそれぞれ接続さ
れる。したがって、レジスタ１は、設定値に対応する出
力イネーブル信号Ｅを信号線Ｂ１、Ｂ２に出力し、出力
バッファ２、３を出力モード又はハイインピーダンスモ
ードに設定する。そして、出力バッファ２、３は、出力
モードに設定されると、前段出力信号Ａに対応する値を
出力し、ハイインピーダンスモードに設定されると、前
段出力信号Ａに関係なく出力端子をハイインピーダンス
の状態にする。また、出力バッファ１１は、常時出力モ
ードに設定され、レジスタ１に入力される設定値に関係
なく前段出力信号Ａの値を出力Ｃに伝達する。In this case, the preceding stage output signal A is input to the input terminals of the output buffers 2, 3 and 11, but the output buffer 11 does not have an output enable terminal. Therefore, the register 1 is connected only to the output enable terminals of the output buffers 2 and 3 via the signal lines B1 and B2, respectively. Therefore, the register 1 outputs the output enable signal E corresponding to the set value to the signal lines B1 and B2, and sets the output buffers 2 and 3 in the output mode or the high impedance mode. When the output buffers 2 and 3 are set to the output mode, the output buffers 2 and 3 output a value corresponding to the preceding-stage output signal A, and when set to the high impedance mode, the output buffers have high impedance regardless of the preceding-stage output signal A. To the state of. The output buffer 11 is always set to the output mode and transmits the value of the preceding stage output signal A to the output C regardless of the set value input to the register 1.
【００３４】次に、前記出力バッファ１１について説明
する。図７は本発明の第３の実施の形態における出力バ
ッファを示す図である。なお、第１の実施の形態と同じ
構造の部分については、同じ符号を付与することによっ
てその説明を省略する。図において、１１は出力バッフ
ァ、６は反転回路、９はＰＭＯＳトランジスタ、１０は
ＮＭＯＳトランジスタである。Next, the output buffer 11 will be described. FIG. 7 is a diagram showing an output buffer according to the third embodiment of the present invention. In addition, about the part of the same structure as 1st Embodiment, the description is abbreviate | omitted by attaching | subjecting the same code | symbol. In the figure, 11 is an output buffer, 6 is an inverting circuit, 9 is a PMOS transistor, and 10 is an NMOS transistor.
【００３５】この場合、前段出力信号Ａ（図６）は、入
力信号Ｄとして反転回路６の入力端子に入力され、該反
転回路６の出力端子はＰＭＯＳトランジスタ９のゲート
及びＮＭＯＳトランジスタ１０のゲートに接続される。
そして、ＰＭＯＳトランジスタ９のドレインはＬＳＩチ
ップの電源ＶＣＣに、ＰＭＯＳトランジスタ９のソース
はＮＭＯＳトランジスタ１０のドレインに、ＮＭＯＳト
ランジスタ１０のソースは端子ＶＳＳにそれぞれ接続さ
れる。In this case, the preceding-stage output signal A (FIG. 6) is input to the input terminal of the inverting circuit 6 as the input signal D, and the output terminal of the inverting circuit 6 is applied to the gate of the PMOS transistor 9 and the gate of the NMOS transistor 10. Connected.
The drain of the PMOS transistor 9 is connected to the power supply VCC of the LSI chip, the source of the PMOS transistor 9 is connected to the drain of the NMOS transistor 10, and the source of the NMOS transistor 10 is connected to the terminal VSS.
【００３６】したがって、入力信号Ｄが“１”である場
合、ＰＭＯＳトランジスタ９のゲートは“０”になり、
ＰＭＯＳトランジスタ９はオンになり、電源ＶＣＣの電
圧をＰＭＯＳトランジスタ９のソースに伝達する。ま
た、ＮＭＯＳトランジスタ１０のゲートも“０”にな
り、ＮＭＯＳトランジスタ１０はオフになり、ＮＭＯＳ
トランジスタ１０のドレイン・ソース間はハイインピー
ダンスの状態になる。Therefore, when the input signal D is "1", the gate of the PMOS transistor 9 becomes "0",
The PMOS transistor 9 is turned on and transmits the voltage of the power supply VCC to the source of the PMOS transistor 9. Further, the gate of the NMOS transistor 10 also becomes "0", the NMOS transistor 10 is turned off, and the NMOS
A high impedance state is established between the drain and source of the transistor 10.
【００３７】その結果、出力バッファ１１の出力端子が
電源ＶＣＣの電圧に設定され、出力バッファ１１の出力
Ｆは“１”になる。また、入力信号Ｄが“０”である場
合には、ＰＭＯＳトランジスタ９のゲートは“１”にな
り、ＰＭＯＳトランジスタ９はオフになり、ＰＭＯＳト
ランジスタ９のドレイン・ソース間はハイインピーダン
スの状態にされる。また、ＮＭＯＳトランジスタ１０の
ゲートも“１”になり、ＮＭＯＳトランジスタ１０はオ
ンになり、端子ＶＳＳの電位をＮＭＯＳトランジスタ１
０のドレインに伝達する。その結果、出力バッファ１１
の出力端子が端子ＶＳＳの電位に設定され、出力バッフ
ァ１１の出力Ｆは“０”になる。As a result, the output terminal of the output buffer 11 is set to the voltage of the power supply VCC, and the output F of the output buffer 11 becomes "1". When the input signal D is "0", the gate of the PMOS transistor 9 is "1", the PMOS transistor 9 is off, and the drain and source of the PMOS transistor 9 are in a high impedance state. It Further, the gate of the NMOS transistor 10 also becomes “1”, the NMOS transistor 10 is turned on, and the potential of the terminal VSS is changed to the NMOS transistor 1
Transfer to the 0 drain. As a result, the output buffer 11
Is set to the potential of the terminal VSS, and the output F of the output buffer 11 becomes "0".
【００３８】図８は本発明の第３の実施の形態における
出力イネーブル信号と出力バッファ装置の駆動能力との
関係を示す図である。図において、ｅ１、ｅ２は、各信
号線Ｂ１、Ｂ２（図６）に出力される出力イネーブル信
号Ｅの値を示す。図に示すように、 （ｅ１，ｅ２）＝（０，０） である場合、各出力バッファ２、３はいずれも出力モー
ドに設定される。また、出力バッファ１１は、レジスタ
１に設定された設定値に関係なく前段出力信号Ａの値を
常時出力バッファ装置の出力端子Ｃに伝達する。この場
合、前段出力信号Ａによって駆動される出力バッファの
数が３個であり、出力バッファ装置の駆動能力は３にな
る。FIG. 8 is a diagram showing the relationship between the output enable signal and the driving capability of the output buffer device according to the third embodiment of the present invention. In the figure, e1 and e2 represent the values of the output enable signal E output to the signal lines B1 and B2 (FIG. 6). As shown in the figure, when (e1, e2) = (0, 0), each of the output buffers 2 and 3 is set to the output mode. Further, the output buffer 11 always transmits the value of the preceding stage output signal A to the output terminal C of the output buffer device regardless of the set value set in the register 1. In this case, the number of output buffers driven by the preceding-stage output signal A is 3, and the drive capacity of the output buffer device is 3.
【００３９】また、 （ｅ１，ｅ２）＝（０，１） である場合、出力バッファ２は出力モードに設定される
が、出力バッファ３はハイインピーダンスモードに保た
れる。また、出力バッファ１１は、レジスタ１に設定さ
れた設定値に関係なく前段出力信号Ａの値を常時出力バ
ッファ装置の出力端子Ｃに伝達する。この場合、前段出
力信号Ａによって駆動される出力バッファの数が２個で
あり、出力バッファ装置の駆動能力は２になる。When (e1, e2) = (0,1), the output buffer 2 is set in the output mode, but the output buffer 3 is kept in the high impedance mode. Further, the output buffer 11 always transmits the value of the preceding stage output signal A to the output terminal C of the output buffer device regardless of the set value set in the register 1. In this case, the number of output buffers driven by the preceding stage output signal A is 2, and the drive capacity of the output buffer device is 2.
【００４０】また、 （ｅ１，ｅ２）＝（１，１） である場合、出力バッファ２、３はいずれもハイインピ
ーダンスモードに保たれる。また、出力バッファ１１
は、レジスタ１に設定された設定値に関係なく前段出力
信号Ａの値を常時出力バッファ装置の出力端子Ｃに伝達
する。この場合、前段出力信号Ａによって駆動される出
力バッファの数が１個であり、出力バッファ装置の駆動
能力は１になる。When (e1, e2) = (1,1), both output buffers 2 and 3 are kept in the high impedance mode. Also, the output buffer 11
Always transmits the value of the preceding stage output signal A to the output terminal C of the output buffer device regardless of the set value set in the register 1. In this case, the number of output buffers driven by the preceding stage output signal A is 1, and the drive capacity of the output buffer device is 1.
【００４１】このように、複数の出力バッファ２、３、
１１のうち、一つの出力バッファ１１を常時出力モード
に設定することによって、出力バッファ装置を簡素化す
ることができる。次に、本発明の第４の実施の形態につ
いて説明する。図９は本発明の第４の実施の形態におけ
る駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。In this way, the plurality of output buffers 2, 3,
By setting one of the 11 output buffers 11 to the constant output mode, the output buffer device can be simplified. Next, a fourth embodiment of the present invention will be described. FIG. 9 is a diagram showing an output buffer device with a driving capacity switching function according to the fourth embodiment of the present invention. In addition, about the part of the same structure as 1st Embodiment, the description is abbreviate | omitted by attaching | subjecting the same code | symbol.
【００４２】図において、１は第１の出力イネーブル信
号発生手段としてのレジスタ、１２〜１４はＯＲ回路で
あり、該各ＯＲ回路１２〜１４の一方の入力端子に、前
記レジスタ１から出力された出力イネーブル信号Ｅが、
他方の入力端子に、図示しない第２の出力イネーブル信
号発生手段によって発生させられた出力イネーブル信号
Ｇがそれぞれ入力される。また、該各ＯＲ回路１２〜１
４の出力端子は出力バッファ２〜４の出力イネーブル端
子にそれぞれ接続される。In the figure, reference numeral 1 is a register as a first output enable signal generating means, 12 to 14 are OR circuits, and the output from the register 1 is made to one input terminal of each of the OR circuits 12 to 14. The output enable signal E is
The output enable signal G generated by the second output enable signal generating means (not shown) is input to the other input terminal. Further, each of the OR circuits 12 to 1
The output terminals of 4 are connected to the output enable terminals of the output buffers 2 to 4, respectively.
【００４３】そして、１５は入力バッファであり、該入
力バッファ１５の入力端子は、パッド５を介してＬＳＩ
チップの外部ピンと接続される。そして、入力バッファ
１５は、外部デバイスからの出力信号を受けて、該出力
信号を入力信号ＪとしてＬＳＩチップの内部に伝達す
る。なお、この場合、パッド５は入力パッドとして使用
される。Reference numeral 15 is an input buffer, and the input terminal of the input buffer 15 is an LSI via the pad 5.
Connected to external pins of chip. Then, the input buffer 15 receives the output signal from the external device and transmits the output signal as the input signal J to the inside of the LSI chip. In this case, the pad 5 is used as an input pad.
【００４４】したがって、出力イネーブル信号Ｇが
“０”であるとき、ＯＲ回路１２〜１４の各２個の入力
端子のうち一方に、“０”が入力されることになるの
で、各ＯＲ回路１２〜１４は、各信号線Ｂ１〜Ｂ３に出
力される出力イネーブル信号Ｅの値を出力バッファ２〜
４の出力イネーブル端子に入力する。したがって、第
１、第２の実施の形態と同様に、出力バッファ２〜４
は、レジスタ１に設定された設定値に基づいて、出力モ
ード又はハイインピーダンスモードに設定される。そし
て、出力モードに設定された出力バッファ２〜４の数に
対応して、又は出力モードに設定された出力バッファ２
〜４の数及び各駆動能力に対応して、出力バッファ装置
は複数の駆動能力に設定される。Therefore, when the output enable signal G is "0", "0" is input to one of the two input terminals of each of the OR circuits 12 to 14, and therefore each OR circuit 12 is input. Are output buffers 2 to 14 that output the value of the output enable signal E output to each of the signal lines B1 to B3.
4 to the output enable terminal. Therefore, similarly to the first and second embodiments, the output buffers 2 to 4
Is set to the output mode or the high impedance mode based on the set value set in the register 1. Then, the output buffer 2 corresponding to the number of the output buffers 2 to 4 set in the output mode or the output buffer 2 set in the output mode
The output buffer device is set to a plurality of driving abilities corresponding to the number of .about.4 and each driving ability.
【００４５】一方、出力イネーブル信号Ｇの値が“１”
であるとき、ＯＲ回路１２〜１４の各２個の入力端子の
うちの一方に“１”が入力されることになるので、各Ｏ
Ｒ回路１２〜１４は、各信号線Ｂ１〜Ｂ３に出力される
出力イネーブル信号Ｅの値に関係なく、出力バッファ２
〜４の出力イネーブル端子に“１”を伝達する。したが
って、出力バッファ２〜４はすべてハイインピーダンス
モードに設定される。On the other hand, the value of the output enable signal G is "1".
, "1" is input to one of the two input terminals of each of the OR circuits 12 to 14, so that each O
The R circuits 12 to 14 output the output buffer 2 regardless of the value of the output enable signal E output to the signal lines B1 to B3.
Transmit "1" to the output enable terminals of ~ 4. Therefore, output buffers 2 to 4 are all set to the high impedance mode.
【００４６】次に、前記出力イネーブル信号Ｅ、Ｇと出
力バッファ装置の駆動能力との関係について説明する。
図１０は本発明の第４の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。図において、ｅ１〜ｅ３は、各信号線Ｂ１〜
Ｂ３（図９）に出力される出力イネーブル信号Ｅの値
を、ｇは出力イネーブル信号Ｇの値を示す。また、
“Ｘ”はドントケアの状態を示す。Next, the relationship between the output enable signals E and G and the driving capability of the output buffer device will be described.
FIG. 10 is a diagram showing the relationship between the output enable signal and the drive capability of the output buffer device according to the fourth embodiment of the present invention. In the figure, e1 to e3 are signal lines B1 to
B indicates the value of the output enable signal E output to B3 (FIG. 9), and g indicates the value of the output enable signal G. Also,
"X" indicates the state of don't care.
【００４７】前述したとおり、出力イネーブル信号Ｇの
値が“０”であるとき、各信号線Ｂ１〜Ｂ３に出力され
る出力イネーブル信号Ｅの値ｅ１〜ｅ３に対応する駆動
能力が発生させられる。また、出力イネーブル信号Ｇの
値が“１”であるとき、各信号線Ｂ１〜Ｂ３に出力され
る出力イネーブル信号Ｅの値ｅ１〜ｅ３に関係なく出力
バッファ２〜４の出力端子はハイインピーダンスの状態
に保たれる。As described above, when the value of the output enable signal G is "0", the driving capability corresponding to the values e1 to e3 of the output enable signal E output to the signal lines B1 to B3 is generated. When the value of the output enable signal G is "1", the output terminals of the output buffers 2 to 4 have high impedance regardless of the values e1 to e3 of the output enable signals E output to the signal lines B1 to B3. Be kept in a state.
【００４８】そこで、図示しない制御回路は、出力イネ
ーブル信号Ｇの値を“１”にし、出力バッファ２〜４を
いずれもハイインピーダンスモードに設定することによ
って、ＬＳＩチップに接続される外部デバイスからの信
号を、入力バッファ１５を介してＬＳＩチップの内部に
入力信号Ｊとして伝達することができる。このように、
複数の出力バッファ２〜４のすべてを出力イネーブル信
号Ｇによって一括してハイインピーダンスモードに設定
することができるので、パッド５を入力パッドとして使
用し、外部デバイスからの信号をＬＳＩチップの内部に
伝達することができる。Therefore, the control circuit (not shown) sets the value of the output enable signal G to "1" and sets all the output buffers 2 to 4 to the high impedance mode, so that the external device connected to the LSI chip receives a signal. The signal can be transmitted as an input signal J inside the LSI chip via the input buffer 15. in this way,
Since all of the plurality of output buffers 2 to 4 can be collectively set to the high impedance mode by the output enable signal G, the pad 5 is used as an input pad and the signal from the external device is transmitted to the inside of the LSI chip. can do.
【００４９】また、パッド５を入力パッドとして使用す
る場合においても、レジスタ１に設定される設定値を変
更する必要がない。したがって、前記設定値をメモリ等
の記憶手段に一時的に待避させる必要はなく、パッド５
をパッドとして再び使用する場合に、退避させた設定値
をレジスタ１に設定する必要もない。次に、本発明の第
５の実施の形態について説明する。Even when the pad 5 is used as an input pad, it is not necessary to change the set value set in the register 1. Therefore, it is not necessary to temporarily save the set value in a storage means such as a memory, and the pad 5
When the pad is used again as a pad, it is not necessary to set the saved set value in the register 1. Next, a fifth embodiment of the present invention will be described.
【００５０】図１１は本発明の第５の実施の形態におけ
る駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。図において、１６〜１８はＩ／Ｏパッド、１９〜２
１は入出力バッファ、２２は反転回路、２３はＯＲ回路
である。FIG. 11 is a diagram showing an output buffer device with a driving capacity switching function according to the fifth embodiment of the present invention. In addition, about the part of the same structure as 1st Embodiment, the description is abbreviate | omitted by attaching | subjecting the same code | symbol. In the figure, 16 to 18 are I / O pads and 19 to 2
Reference numeral 1 is an input / output buffer, 22 is an inverting circuit, and 23 is an OR circuit.
【００５１】この場合、図示しない第３の出力イネーブ
ル信号発生手段によって発生させられた出力イネーブル
信号Ｇは、ＯＲ回路２３の入力端子に入力され、リセッ
ト信号Ｒはレジスタ１のリセット端子及び反転回路２２
の入力端子にそれぞれ入力され、前記反転回路２２の出
力信号はＯＲ回路２３の入力端子に入力される。そし
て、ＯＲ回路２３の出力端子は、入出力バッファ１９〜
２１の出力イネーブル端子に接続され、各出力イネーブ
ル端子に出力イネーブル信号Ｇ１を入力する。In this case, the output enable signal G generated by the third output enable signal generating means (not shown) is input to the input terminal of the OR circuit 23, and the reset signal R is input to the reset terminal of the register 1 and the inverting circuit 22.
, And the output signal of the inverting circuit 22 is input to the input terminal of the OR circuit 23. The output terminal of the OR circuit 23 has input / output buffers 19 to
The output enable signal G1 is input to each output enable terminal.
【００５２】また、前記Ｉ／Ｏパッド１６〜１８が入出
力バッファ１９〜２１にそれぞれ接続され、該各入出力
バッファ１９〜２１の出力端子は出力信号線Ｋ１〜Ｋ３
を介してＬＳＩチップの内部に接続され、ＬＳＩチップ
から出力信号を受ける。そして、各入出力バッファ１９
〜２１の各入力端子は、レジスタ１に接続されるととも
に、入力信号線Ｌ１〜Ｌ３を介してＬＳＩチップの内部
と接続され、外部デバイスから送られた入力信号をレジ
スタ１及びＬＳＩチップの内部に送る。The I / O pads 16-18 are connected to the input / output buffers 19-21, respectively, and the output terminals of the input / output buffers 19-21 are output signal lines K1-K3.
Is connected to the inside of the LSI chip via and receives an output signal from the LSI chip. Then, each input / output buffer 19
21 are connected to the register 1 as well as to the inside of the LSI chip via the input signal lines L1 to L3, and input signals sent from an external device to the inside of the register 1 and the LSI chip. send.
【００５３】次に、前記入出力バッファ１９〜２１につ
いて説明する。図１２は本発明の第５の実施の形態にお
ける入出力バッファを示す図である。なお、この場合、
前記入出力バッファ１９〜２１の構造はいずれも同じで
あるので、入出力バッファ１９についてだけ説明する。
図において、１９は入出力バッファ、１６はＩ／Ｏパッ
ド、２４は出力バッファ、２５は入力バッファである。
前記Ｉ／Ｏパッド１６は、信号線Ｍを介して出力バッフ
ァ２４の出力端子及び入力バッファ２５の入力端子にそ
れぞれ接続される。Next, the input / output buffers 19 to 21 will be described. FIG. 12 is a diagram showing an input / output buffer according to the fifth embodiment of the present invention. In this case,
Since the input / output buffers 19 to 21 have the same structure, only the input / output buffer 19 will be described.
In the figure, 19 is an input / output buffer, 16 is an I / O pad, 24 is an output buffer, and 25 is an input buffer.
The I / O pad 16 is connected to the output terminal of the output buffer 24 and the input terminal of the input buffer 25 via the signal line M, respectively.
【００５４】また、出力バッファ２４の出力イネーブル
端子には出力イネーブル信号Ｇ１が、出力バッファ２４
の入力端子にはＬＳＩチップの内部からの出力信号Ｋが
入力され、入力バッファ２５の出力端子から外部デバイ
スからの入力信号Ｌが出力される。次に、前記構成の出
力バッファ装置の動作について説明する。The output enable signal G1 is supplied to the output enable terminal of the output buffer 24.
The output signal K from the inside of the LSI chip is input to the input terminal of, and the input signal L from the external device is output from the output terminal of the input buffer 25. Next, the operation of the output buffer device having the above configuration will be described.
【００５５】図１３は本発明の第５の実施の形態におけ
る出力バッファ装置の動作を示すタイムチャートであ
る。まず、ＬＳＩチップが組み込まれた図示しないシス
テムの電源が投入されると、リセット信号Ｒの値が
“１”から“０”になり、出力イネーブル信号Ｇ１の値
が“０”から“１”になる。そして、該出力イネーブル
信号Ｇ１の値“１”が各入出力バッファ１９〜２１（図
１１）の出力イネーブル端子に入力されると、Ｉ／Ｏパ
ッド１６〜１８をハイインピーダンスの状態にする。FIG. 13 is a time chart showing the operation of the output buffer device according to the fifth embodiment of the present invention. First, when the system (not shown) incorporating the LSI chip is powered on, the value of the reset signal R changes from "1" to "0", and the value of the output enable signal G1 changes from "0" to "1". Become. Then, when the value "1" of the output enable signal G1 is input to the output enable terminals of the input / output buffers 19 to 21 (FIG. 11), the I / O pads 16 to 18 are brought into a high impedance state.
【００５６】ところで、前記入出力バッファ１９〜２１
のＩ／Ｏパッド１６〜１８に接続されたＬＳＩチップの
外部端子には、図示しないプルアップ抵抗又はプルダウ
ン抵抗が接続されている。したがって、前記Ｉ／Ｏパッ
ド１６〜１８がハイインピーダンスの状態になることに
よって、前記Ｉ／Ｏパッド１６〜１８にプルアップ抵抗
が接続されている場合、Ｉ／Ｏパッド１６〜１８の電位
は“１”になり、Ｉ／Ｏパッド１６〜１８にプルダウン
抵抗が接続されている場合、Ｉ／Ｏパッド１６〜１８の
電位は“０”になる。By the way, the input / output buffers 19 to 21 are
An external terminal of the LSI chip connected to the I / O pads 16 to 18 is connected to a pull-up resistor or a pull-down resistor (not shown). Therefore, when a pull-up resistor is connected to the I / O pads 16-18 due to the high impedance state of the I / O pads 16-18, the potential of the I / O pads 16-18 is " When the pull-down resistor is connected to the I / O pads 16-18, the potential of the I / O pads 16-18 becomes "0".
【００５７】したがって、前記Ｉ／Ｏパッド１６にプル
ダウン抵抗が接続され、Ｉ／Ｏパッド１７、１８にプル
アップ抵抗が接続されている場合、Ｉ／Ｏパッド１６〜
１８に出力されるＩ／Ｏパッド信号の値は（１，０，
０）になる。そして、該Ｉ／Ｏパッド信号は、値（１，
０，０）のまま入力信号Ｌ（図１２）となってレジスタ
１に送られ、設定値として設定される。したがって、レ
ジスタ１から出力される出力イネーブル信号Ｅの値も
（１，０，０）になる。Therefore, when the pull-down resistor is connected to the I / O pad 16 and the pull-up resistor is connected to the I / O pads 17 and 18, the I / O pads 16 to
The value of the I / O pad signal output to 18 is (1, 0,
0). Then, the I / O pad signal has a value (1,
The input signal L (FIG. 12) is sent as it is to the register 1 and is set as a set value. Therefore, the value of the output enable signal E output from the register 1 also becomes (1, 0, 0).
【００５８】次に、リセット信号Ｒの値が“０”から
“１”になるタイミングにおいて、レジスタ１は前記入
力信号Ｌの値（１，０，０）をラッチする。また、同時
に出力イネーブル信号Ｇ１の値は“１”から“０”にな
るので、入出力バッファ１９〜２１は出力イネーブルの
状態になり、ＬＳＩチップの内部からの出力信号Ｋが各
Ｉ／Ｏパッド１６〜１８に現れる。Next, at the timing when the value of the reset signal R changes from "0" to "1", the register 1 latches the value (1, 0, 0) of the input signal L. At the same time, since the value of the output enable signal G1 changes from "1" to "0", the input / output buffers 19 to 21 are in the output enable state, and the output signal K from the inside of the LSI chip is output to each I / O pad. Appears in 16-18.
【００５９】例えば、出力信号Ｋの値が（０，１，０）
であると、Ｉ／Ｏパッド信号の値は（０，１，０）にな
る。このように、リセット期間中、すなわち、出力イネ
ーブル信号Ｇ１の値が“１”であるときは、入出力バッ
ファ１９〜２１のＩ／Ｏパッド１６〜１８が強制的にハ
イインピーダンスの状態にされるので、Ｉ／Ｏパッド１
６〜１８に接続された外部デバイスからの入力信号Ｌ
を、入力信号線Ｌ１〜Ｌ３を介してレジスタ１に送り、
かつ、ＬＳＩチップの内部に伝達することができる。そ
して、入力信号Ｌは各信号線Ｂ１〜Ｂ３を介して出力イ
ネーブル信号Ｅとして各出力バッファ２〜４に伝達され
る。For example, if the value of the output signal K is (0,1,0)
Then, the value of the I / O pad signal becomes (0, 1, 0). Thus, during the reset period, that is, when the value of the output enable signal G1 is "1", the I / O pads 16 to 18 of the input / output buffers 19 to 21 are forcibly set to the high impedance state. So I / O pad 1
Input signal L from an external device connected to 6 to 18
To the register 1 through the input signal lines L1 to L3,
Moreover, it can be transmitted to the inside of the LSI chip. Then, the input signal L is transmitted to the output buffers 2 to 4 as the output enable signal E via the signal lines B1 to B3.
【００６０】そして、リセット解除後、すなわち、レジ
スタ１のリセット端子に入力されるリセット信号Ｒの値
が“０”から“１”になり、出力イネーブル信号Ｇ１の
値が“１”から“０”になると、前記ＬＳＩチップの内
部からの出力信号Ｋが各Ｉ／Ｏパッド１６〜１８に現れ
る。このように、前記入出力バッファ１９〜２１を汎
（はん）用の入出力バッファとして使用することができ
る。After the reset is released, that is, the value of the reset signal R input to the reset terminal of the register 1 changes from "0" to "1", and the value of the output enable signal G1 changes from "1" to "0". Then, the output signal K from the inside of the LSI chip appears at each I / O pad 16-18. Thus, the input / output buffers 19 to 21 can be used as general-purpose input / output buffers.
【００６１】さらに、リセット信号Ｒの値が“０”から
“１”になる時点において、リセット信号Ｒから生成さ
れたラッチ信号によって、レジスタ１は前記入力信号Ｌ
をラッチするので、該入力信号Ｌがそのままレジスタ１
に保持される。したがって、レジスタ１に設定値を入力
するための特別の端子をＬＳＩチップに配設する必要が
なくなる。Further, at the time when the value of the reset signal R changes from "0" to "1", the register 1 causes the register 1 to receive the input signal L by the latch signal generated from the reset signal R.
Is latched, the input signal L remains unchanged in the register 1
Is held. Therefore, it is not necessary to dispose a special terminal for inputting the set value in the register 1 on the LSI chip.
【００６２】次に、本発明の第６の実施の形態について
説明する。図１４は本発明の第６の実施の形態における
駆動能力切替機能付き出力バッファ装置を示す図であ
る。なお、第１の実施例と同じ構造の部分については、
同じ符号を付与することによってその説明を省略する。
図において、３０〜３２はパッドであり、該パッド３０
〜３２と出力バッファ２〜４とが信号線Ｂ１〜Ｂ３によ
ってそれぞれ接続される。また、３３〜３５はワイヤー
ボンディング等の接続手段、ＶＣＣはＬＳＩチップの電
源、ＧＮＤはＬＳＩチップのグラウンド端子である。Next, a sixth embodiment of the present invention will be described. FIG. 14 is a diagram showing an output buffer device with a drive capacity switching function according to the sixth embodiment of the present invention. In addition, regarding the portion of the same structure as the first embodiment,
The description is omitted by giving the same reference numerals.
In the figure, 30 to 32 are pads, and the pad 30
32 to output buffers 2 to 4 are connected by signal lines B1 to B3, respectively. Further, 33 to 35 are connection means such as wire bonding, VCC is a power source of the LSI chip, and GND is a ground terminal of the LSI chip.
【００６３】前記接続手段３３はパッド３０と電源ＶＣ
Ｃとを、接続手段３４、３５はパッド３１、３２とグラ
ウンド端子ＧＮＤとをそれぞれ接続する。次に、前記構
成の駆動能力切替機能付き出力バッファ装置の動作につ
いて説明する。まず、ＬＳＩチップが組み込まれた図示
しないシステムの電源が投入されると、電源ＶＣＣは
“１”の電位に、グラウンド端子ＧＮＤは“０”の電位
に設定される。そして、電源ＶＣＣの電位は接続手段３
３、パッド３０及び信号線Ｂ１を介して出力バッファ２
に伝達され、グラウンド端子ＧＮＤの電位は、ワイヤー
ボンディング等の接続手段３４、パッド３１及び信号線
Ｂ２を介して出力バッファ３に、また、ワイヤーボンデ
ィング等の接続手段３５、パッド３２及び信号線Ｂ３を
介して出力バッファ４にそれぞれ伝達される。The connecting means 33 includes a pad 30 and a power source VC.
C and the connection means 34 and 35 connect the pads 31 and 32 to the ground terminal GND, respectively. Next, the operation of the output buffer device with the drive capacity switching function having the above configuration will be described. First, when a system (not shown) in which an LSI chip is incorporated is powered on, the power supply VCC is set to the potential of "1" and the ground terminal GND is set to the potential of "0". Then, the potential of the power supply VCC is the connection means 3
3, the output buffer 2 via the pad 30 and the signal line B1
The potential of the ground terminal GND is transmitted to the output buffer 3 via the connection means 34 such as wire bonding, the pad 31 and the signal line B2, and the connection means 35 such as wire bonding, the pad 32 and the signal line B3. It is transmitted to the output buffer 4 via each.
【００６４】したがって、本実施の形態においては、出
力バッファ２はハイインピーダンスモードに設定され、
出力バッファ３、４は出力モードに設定される。この場
合、ＬＳＩチップをパッケージに封止する際に、前記信
号線Ｂ１〜Ｂ３を接続手段３３〜３５によって電源ＶＣ
Ｃ又はグラウンド端子ＧＮＤに接続するだけでよいの
で、作業を簡素化することができる。Therefore, in the present embodiment, output buffer 2 is set to the high impedance mode,
The output buffers 3 and 4 are set to the output mode. In this case, when the LSI chip is sealed in the package, the signal lines B1 to B3 are connected to the power source VC by the connecting means 33 to 35.
Since it is only necessary to connect to C or the ground terminal GND, the work can be simplified.
【００６５】さらに、ＬＳＩチップのパッケージの内部
において駆動能力切替機能付き出力バッファ装置の駆動
能力を設定することができるので、ＬＳＩチップの外部
ピンを使用する必要がなくなる。次に、本発明の第７の
実施の形態について説明する。図１５は本発明の第７の
実施の形態における駆動能力切替機能付き出力バッファ
装置を示す図である。なお、第１の実施例と同じ構造の
部分については、同じ符号を付与することによってその
説明を省略する。Furthermore, since the drive capability of the output buffer device with the drive capability switching function can be set inside the package of the LSI chip, it is not necessary to use the external pins of the LSI chip. Next, a seventh embodiment of the present invention will be described. FIG. 15 is a diagram showing an output buffer device with a driving capacity switching function according to the seventh embodiment of the present invention. The parts having the same structures as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【００６６】図において、３０〜３２はパッドであり、
該パッド３０〜３２と出力バッファ２〜４とが信号線Ｂ
１〜Ｂ３によってそれぞれ接続される。また、４３〜４
５はワイヤーボンディング等の接続手段４６〜４８によ
って前記パッド３０〜３２と接続されたＬＳＩチップの
外部ピン、４６〜４８はＬＳＩチップが実装されている
基板上の配線パターン、ＶＣＣはＬＳＩチップの電源、
ＧＮＤはＬＳＩチップのグラウンド端子である。In the figure, 30 to 32 are pads,
The pads 30 to 32 and the output buffers 2 to 4 are connected to the signal line B.
1 to B3 are connected respectively. Also, 43 to 4
Reference numeral 5 is an external pin of the LSI chip connected to the pads 30 to 32 by connection means 46 to 48 such as wire bonding, 46 to 48 are wiring patterns on the substrate on which the LSI chip is mounted, and VCC is a power source for the LSI chip. ,
GND is a ground terminal of the LSI chip.
【００６７】そして、ＬＳＩチップの外部ピン４３は配
線パターン４６を介して電源ＶＣＣと、外部ピン４４、
４５はそれぞれ配線パターン４７、４８を介してグラウ
ンド端子ＧＮＤと接続される。次に、前記構成の出力バ
ッファ装置の動作について説明する。まず、ＬＳＩチッ
プが組み込まれた図示しないシステムの電源が投入され
ると、電源ＶＣＣは“１”の電位に、グラウンド端子Ｇ
ＮＤは“０”の電位に設定される。そして、電源ＶＣＣ
の電位は、配線パターン４６、外部ピン４３、接続手段
３３、パッド３０及び信号線Ｂ１を介して出力バッファ
２に伝達される。また、グラウンド端子ＧＮＤの電位
は、配線パターン４７、外部ピン４４、接続手段３４、
パッド３１及び信号線Ｂ２を介して出力バッファ３に伝
達されるとともに、配線パターン４８、外部ピン４５、
接続手段３５、パッド３２及び信号線Ｂ３を介して出力
バッファ４に伝達される。The external pins 43 of the LSI chip are connected to the power supply VCC via the wiring pattern 46, the external pins 44,
45 is connected to the ground terminal GND through wiring patterns 47 and 48, respectively. Next, the operation of the output buffer device having the above configuration will be described. First, when the system (not shown) in which the LSI chip is incorporated is powered on, the power supply VCC is set to the potential of "1" and the ground terminal G
ND is set to the potential of "0". And the power supply VCC
Is transmitted to the output buffer 2 via the wiring pattern 46, the external pin 43, the connecting means 33, the pad 30, and the signal line B1. The potential of the ground terminal GND is the wiring pattern 47, the external pin 44, the connecting means 34,
While being transmitted to the output buffer 3 via the pad 31 and the signal line B2, the wiring pattern 48, the external pin 45,
It is transmitted to the output buffer 4 via the connection means 35, the pad 32 and the signal line B3.
【００６８】したがって、本実施の形態においては、出
力バッファ２はハイインピーダンスモードに設定され、
出力バッファ３、４は出力モードに設定される。この場
合、ＬＳＩチップをパッケージに封止した後、又はＬＳ
Ｉチップを基板等に実装した後において、ＬＳＩチップ
の外部ピン４３〜４５の電位を設定するだけでよいの
で、作業を簡素化することができる。Therefore, in the present embodiment, output buffer 2 is set to the high impedance mode,
The output buffers 3 and 4 are set to the output mode. In this case, after sealing the LSI chip in the package, or
After mounting the I-chip on the substrate or the like, it suffices to set the potentials of the external pins 43 to 45 of the LSI chip, so that the work can be simplified.
【００６９】なお、本実施の形態においては、ＬＳＩチ
ップの外部ピン４３〜４５と電源ＶＣＣ及びグラウンド
端子ＧＮＤとの間を配線パターン４６〜４８によって接
続するようにしているが、配線パターン４６〜４８上に
スイッチを配設し、該スイッチをオン・オフすることに
よって、前記外部ピン４３〜４５における電位の設定を
変更することもできる。Although the external pins 43 to 45 of the LSI chip are connected to the power supply VCC and the ground terminal GND by the wiring patterns 46 to 48 in the present embodiment, the wiring patterns 46 to 48 are connected. It is also possible to change the setting of the potential at the external pins 43 to 45 by disposing a switch on the top and turning the switch on and off.
【００７０】この場合、前記スイッチをオン・オフする
だけで出力バッファ装置の駆動能力を設定することがで
きるので、作業を簡素化することができる。次に、本発
明の第８の実施の形態について説明する。図１６は本発
明の第８の実施の形態における出力バッファ装置を示す
図、図１７は本発明の第８の実施の形態における出力バ
ッファユニットのブロック図、図１８は本発明の第８の
実施の形態における出力バッファユニットの詳細図であ
る。なお、第１の実施の形態と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。また、出力バッファユニット５５、５７、５９、６
１の構造はいずれも同じであるので、図１７及び１８に
おいては、出力バッファユニット５５についてだけ説明
する。In this case, since the drive capacity of the output buffer device can be set only by turning on / off the switch, the work can be simplified. Next, an eighth embodiment of the invention will be described. FIG. 16 is a diagram showing an output buffer device according to an eighth embodiment of the present invention, FIG. 17 is a block diagram of an output buffer unit according to the eighth embodiment of the present invention, and FIG. 18 is an eighth embodiment of the present invention. 3 is a detailed view of an output buffer unit in the form of FIG. In addition, about the part of the same structure as 1st Embodiment, the description is abbreviate | omitted by attaching | subjecting the same code | symbol. Also, the output buffer units 55, 57, 59, 6
Since the structures of 1 are the same, only the output buffer unit 55 will be described with reference to FIGS. 17 and 18.
【００７１】図１６において、５３、５４はレジスタ、
５５、５７、５９、６１は駆動能力を切り替える機能を
有する出力バッファユニット、５６、５８、６０、６２
はパッドである。各パッド５６、５８、６０、６２はワ
イヤーボンディング等の接続手段によって、図示しない
ＬＳＩチップの外部ピンに接続される。前段出力信号Ａ
１〜Ａ４は、出力バッファユニット５５、５７、５９、
６１の入力端子にそれぞれ入力され、データバス信号Ｂ
はレジスタ５３、５４の各入力端子に入力される。ま
た、ライト信号Ｗ１はレジスタ５３の入力端子に、リセ
ット信号Ｒはレジスタ５３、５４の各リセット端子に、
ライト信号Ｗ２はレジスタ５４の入力端子にそれぞれ接
続される。In FIG. 16, 53 and 54 are registers,
Reference numerals 55, 57, 59 and 61 denote output buffer units 56, 58, 60 and 62 having a function of switching the driving capability.
Is a pad. Each pad 56, 58, 60, 62 is connected to an external pin of an LSI chip (not shown) by connecting means such as wire bonding. Previous output signal A
1 to A4 are output buffer units 55, 57, 59,
Data bus signal B is input to each of the input terminals of 61 and
Is input to each input terminal of the registers 53 and 54. Further, the write signal W1 is input to the input terminal of the register 53, the reset signal R is input to the reset terminals of the registers 53 and 54,
The write signal W2 is connected to each input terminal of the register 54.
【００７２】そして、レジスタ５３の出力は前記出力バ
ッファユニット５５、５７の入力端子に、レジスタ５４
の出力は前記出力バッファユニット５９、６１の入力端
子にそれぞれ入力される。さらに、前記出力バッファユ
ニット５５、５７、５９、６１の出力は、パッド５６、
５８、６０、６２にそれぞれ現れる。次に、図１７及び
１８において、５５は出力バッファユニット、２〜４は
出力バッファであり、前段出力信号Ａ１は各出力バッフ
ァ２〜４に入力され、該出力バッファ２〜４の各出力は
ワイヤードオア結線によって互いに接続され、出力端子
に出力Ｃが現れるようになっている。The output of the register 53 is input to the input terminals of the output buffer units 55 and 57 and the register 54.
The output of is input to the input terminals of the output buffer units 59 and 61, respectively. Further, the outputs of the output buffer units 55, 57, 59 and 61 are connected to pads 56,
Appear at 58, 60 and 62 respectively. Next, in FIGS. 17 and 18, 55 is an output buffer unit, 2 to 4 are output buffers, the preceding stage output signal A1 is input to each output buffer 2 to 4, and each output of the output buffers 2 to 4 is wired. They are connected to each other by an OR connection so that the output C appears at the output terminal.
【００７３】また、信号線Ｂ１〜Ｂ３は出力バッファ２
〜４にそれぞれ接続され、該出力バッファ２〜４を出力
モード又はハイインピーダンスモードに設定する。な
お、図１７においては、前記信号線Ｂ１〜Ｂ３を介して
出力バッファ２〜４に伝達される３ビット構成の出力イ
ネーブル信号Ｎがバス表記されている。該出力イネーブ
ル信号Ｎの各値は（ｅ１，ｅ２，ｅ３）である。The signal lines B1 to B3 are connected to the output buffer 2
To 4 respectively to set the output buffers 2 to 4 in the output mode or the high impedance mode. In FIG. 17, the output enable signal N having a 3-bit structure, which is transmitted to the output buffers 2 to 4 via the signal lines B1 to B3, is represented by a bus. Each value of the output enable signal N is (e1, e2, e3).
【００７４】したがって、各出力バッファユニット５
５、５７、５９、６１においては、出力イネーブル信号
Ｎが入力されると、前段出力信号Ａ１、Ａ２及び出力イ
ネーブル信号Ｎの各値（ｅ１，ｅ２，ｅ３）に対応する
駆動能力が設定される。次に前記構成の出力バッファ装
置の動作について説明する。まず、ＬＳＩチップが組み
込まれた図示しないシステムの電源が投入されると、リ
セット信号Ｒが発生させられ、レジスタ５３、５４がリ
セットされる。その結果、レジスタ５３、５４の出力が
すべて強制的にイネーブル状態にされ、前記各出力バッ
ファユニット５５、５７、５９、６１が最大の駆動能力
に設定される。Therefore, each output buffer unit 5
5, 57, 59, and 61, when the output enable signal N is input, the driving capability corresponding to each value (e1, e2, e3) of the preceding stage output signals A1, A2 and the output enable signal N is set. . Next, the operation of the output buffer device having the above configuration will be described. First, when a system (not shown) incorporating an LSI chip is powered on, a reset signal R is generated and the registers 53 and 54 are reset. As a result, the outputs of the registers 53 and 54 are all forcibly enabled, and the output buffer units 55, 57, 59 and 61 are set to the maximum drive capacity.
【００７５】その後、図示しない制御回路は、前記シス
テム内の記憶装置に格納された前記出力バッファユニッ
ト５５、５７の設定値を、データバス信号Ｂ及びライト
信号Ｗ１に乗せてレジスタ５３に送って設定する。その
結果、レジスタ５３に設定された設定値に従って、前記
出力バッファユニット５５、５７は共通の駆動能力に設
定され、前段出力信号Ａ１に対応する出力Ｃをパッド５
６に伝達し、前段出力信号Ａ２に対応する出力Ｃをパッ
ド５８に伝達する。したがって、ＬＳＩチップに接続さ
れた外部デバイスを負荷容量に対応する最適な駆動能力
に設定することができる。After that, the control circuit (not shown) sends the set values of the output buffer units 55 and 57 stored in the storage device in the system to the register 53 by adding them to the data bus signal B and the write signal W1. To do. As a result, according to the set value set in the register 53, the output buffer units 55 and 57 are set to have a common driving capacity, and the output C corresponding to the preceding stage output signal A1 is output to the pad 5.
6, and the output C corresponding to the preceding stage output signal A2 is transmitted to the pad 58. Therefore, it is possible to set the external device connected to the LSI chip to the optimum drive capacity corresponding to the load capacitance.
【００７６】また、同様に、前記出力バッファユニット
５９、６１の設定値を、データバス信号Ｂ及びライト信
号Ｗ２に乗せてレジスタ５４に送って設定する。このよ
うに、レジスタ５４に設定された値に従って、前記出力
バッファユニット５９、６１は共通の駆動能力に設定さ
れる。したがって、共通のレジスタ５３、５４を配設す
ることによって、複数の出力バッファユニット５５、５
７、５９、６１の駆動能力を共通に設定することが可能
になる。Similarly, the set values of the output buffer units 59 and 61 are set on the data bus signal B and the write signal W2 by being sent to the register 54. In this way, the output buffer units 59 and 61 are set to the common drive capacity according to the value set in the register 54. Therefore, by disposing the common registers 53, 54, a plurality of output buffer units 55, 5
It is possible to set the drive capabilities of 7, 59, 61 in common.
【００７７】その結果、データバス、アドレスバス等の
バス信号線のように、負荷容量が共通になる場合、出力
バッファユニット５５、５７、５９、６１のうちの選択
されたものを一纏（まとま）りとし、駆動能力を共通の
レジスタ５３、５４によって設定することができる。し
たがって、レジスタ５３、５４の数を少なくすることが
できる。As a result, when the load capacitances are common, such as the bus signal lines of the data bus, the address bus, etc., the selected ones of the output buffer units 55, 57, 59, 61 are grouped together. The drive capability can be set by the common registers 53 and 54. Therefore, the number of registers 53 and 54 can be reduced.
【００７８】また、該レジスタ５３、５４の数を少なく
することができる分だけ、前記記憶装置に格納する値も
少なくなるので、記憶装置の容量、及び記憶装置に値を
格納する作業を少なくすることができる。次に、本発明
の第９の実施の形態について説明する。図１９は本発明
の第９の実施の形態における出力バッファ装置を示す図
である。なお、第１の実施例と同じ構造の部分について
は、同じ符号を付与することによってその説明を省略す
る。Since the number of registers 53 and 54 can be reduced, the value stored in the storage device is also reduced, so that the capacity of the storage device and the work of storing the value in the storage device are reduced. be able to. Next, a ninth embodiment of the invention will be described. FIG. 19 is a diagram showing an output buffer device according to the ninth embodiment of the present invention. The parts having the same structures as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【００７９】図において、８８はＬＳＩチップ、７０、
７２〜７６は図１７及び１８に示す出力バッファユニッ
ト５５と同じ構造を有する出力バッファユニット、７７
〜８３、８９は前記ＬＳＩチップ８８の外部ピンであ
る。また、７１は駆動能力を変更する機能を有する入出
力バッファユニット、９０はＯＲ回路ユニット、９１は
反転回路、９２〜９４は３ビット構成のレジスタであ
る。そして、８４〜８６は外部デバイスとしてＬＳＩチ
ップ８８に接続されるメモリ素子である。なお、この場
合、メモリ素子８４、８５は既に実装されており、メモ
リ素子８６は未実装である。In the figure, 88 is an LSI chip, 70,
72 to 76 are output buffer units having the same structure as the output buffer unit 55 shown in FIGS.
˜83 and 89 are external pins of the LSI chip 88. Further, 71 is an input / output buffer unit having a function of changing the driving capability, 90 is an OR circuit unit, 91 is an inverting circuit, and 92 to 94 are registers having a 3-bit configuration. Further, 84 to 86 are memory elements connected to the LSI chip 88 as external devices. In this case, the memory elements 84 and 85 are already mounted, and the memory element 86 is not mounted.
【００８０】ＬＳＩチップ８８の３２ビット構成の内部
アドレス信号ＩＡＰは、出力バッファユニット７０を介
してＬＳＩチップ８８の外部に外部アドレス信号ＡＰと
して伝達される。前記出力バッファユニット７０におい
て、内部アドレス信号ＩＡＰの各ビットのアドレスデー
タについて、それぞれ１個の図示しない出力バッファサ
ブユニットが配設されるようになっている。したがっ
て、前記出力バッファユニット７０は３２個の出力バッ
ファサブユニットから成る。The 32-bit internal address signal IAP of the LSI chip 88 is transmitted as an external address signal AP to the outside of the LSI chip 88 via the output buffer unit 70. In the output buffer unit 70, one output buffer subunit (not shown) is arranged for each address data of each bit of the internal address signal IAP. Therefore, the output buffer unit 70 is composed of 32 output buffer subunits.
【００８１】また、ＬＳＩチップ８８の３２ビット構成
の内部データ出力信号ＩＤＯＵＴＰは、入出力バッファ
ユニット７１を介してＬＳＩチップ８８の外部に外部デ
ータ信号ＤＰとして伝達される。さらに、該外部データ
信号ＤＰとして入力された信号は、入出力バッファユニ
ット７１を介して内部データ入力信号ＩＤＩＮＰとして
伝達される。The 32-bit internal data output signal IDOUTP of the LSI chip 88 is transmitted as an external data signal DP to the outside of the LSI chip 88 via the input / output buffer unit 71. Further, the signal input as the external data signal DP is transmitted as the internal data input signal IDINP via the input / output buffer unit 71.
【００８２】そして、前記入出力バッファユニット７１
において、内部データ出力信号ＩＤＯＵＴＰ及び内部デ
ータ入力信号ＩＤＩＮＰの各ビットのアドレスデータに
ついて、それぞれ１個の図示しない入出力バッファサブ
ユニットが配設されるようになっている。したがって、
前記入出力バッファユニット７１は３２個の入出力バッ
ファサブユニットから成る。Then, the input / output buffer unit 71
In the above, one input / output buffer subunit (not shown) is arranged for each address data of each bit of the internal data output signal IDOUTP and the internal data input signal IDINP. Therefore,
The input / output buffer unit 71 is composed of 32 input / output buffer subunits.
【００８３】また、前記ＬＳＩチップ８８の内部リード
信号ＩＲＤＮは、出力バッファユニット７２を介してＬ
ＳＩチップ８８の外部に外部リード信号ＲＤＮとして伝
達されるとともに、反転回路９１に入力される。そし
て、内部ライト信号ＩＷＲＮは、出力バッファユニット
７３を介してＬＳＩチップ８８の外部に外部ライト信号
ＷＲＮとして伝達される。The internal read signal IRDN of the LSI chip 88 is transferred to the L level via the output buffer unit 72.
It is transmitted as an external read signal RDN to the outside of the SI chip 88, and is also input to the inverting circuit 91. Then, the internal write signal IWRN is transmitted as an external write signal WRN to the outside of the LSI chip 88 via the output buffer unit 73.
【００８４】さらに、内部チップセレクト信号ＩＣＳ０
Ｎは出力バッファユニット７４を介してＬＳＩチップ８
８の外部に外部チップセレクト信号ＣＳ０Ｎとして、内
部チップセレクト信号ＩＣＳ１Ｎは出力バッファユニッ
ト７５を介してＬＳＩチップ８８の外部に外部チップセ
レクト信号ＣＳ１Ｎとして、内部チップセレクト信号Ｉ
ＣＳ２Ｎは出力バッファユニット７６を介してＬＳＩチ
ップ８８の外部に外部チップセレクト信号ＣＳ２Ｎとし
てそれぞれ伝達される。Further, the internal chip select signal ICS0
N is the LSI chip 8 via the output buffer unit 74
8 as an external chip select signal CS0N, and an internal chip select signal ICS1N as an external chip select signal CS1N via the output buffer unit 75 as an external chip select signal CS1N.
CS2N is transmitted as an external chip select signal CS2N to the outside of the LSI chip 88 via the output buffer unit 76.
【００８５】そして、ライト信号ＷＲ０Ｎはレジスタ９
２のラッチ端子に、ライト信号ＷＲ１Ｎはレジスタ９３
のラッチ端子に、ライト信号ＷＲ２Ｎはレジスタ９４の
ラッチ端子にそれぞれ入力され、リセット信号ＲはＬＳ
Ｉチップ８８の外部から各レジスタ９２〜９４のリセッ
ト端子にそれぞれ入力される。ところで、前記レジスタ
９２〜９４には、３２ビット構成の内部データ出力信号
ＩＤＯＵＴＰのうち３ビットが入力される。そして、レ
ジスタ９２の３ビット構成の出力信号は、出力バッファ
ユニット７０のイネーブル端子に入力されるとともに、
ＯＲ回路ユニット９０に対して出力される。また、レジ
スタ９３の３ビット構成の出力信号は、出力バッファユ
ニット７２、７３の各イネーブル端子にそれぞれ入力さ
れる。さらに、レジスタ９４の３ビット構成の出力信号
は、出力バッファユニット７４〜７６の各イネーブル端
子にそれぞれ接続される。Then, the write signal WR0N is sent to the register 9
The write signal WR1N is sent to the register 93
, The write signal WR2N is input to the latch terminal of the register 94, and the reset signal R is LS.
It is input from the outside of the I-chip 88 to the reset terminals of the registers 92 to 94, respectively. By the way, to the registers 92 to 94, 3 bits of the internal data output signal IDOUTP having a 32-bit structure are input. The 3-bit output signal of the register 92 is input to the enable terminal of the output buffer unit 70, and
It is output to the OR circuit unit 90. The 3-bit output signal of the register 93 is input to the enable terminals of the output buffer units 72 and 73, respectively. Further, the 3-bit output signal of the register 94 is connected to each enable terminal of the output buffer units 74 to 76.
【００８６】そして、内部リード信号ＩＲＤＮは、反転
回路９１において反転させられ、ＯＲ回路ユニット９０
に対して出力される。次に、該ＯＲ回路ユニット９０に
ついて説明する。図２０は本発明の第９の実施の形態に
おけるＯＲ回路ユニットを示す図である。Then, the internal read signal IRDN is inverted in the inverting circuit 91, and the OR circuit unit 90
Is output to. Next, the OR circuit unit 90 will be described. FIG. 20 is a diagram showing an OR circuit unit according to the ninth embodiment of the present invention.
【００８７】図において、９０はＯＲ回路ユニット、１
００〜１０２はＯＲ回路である。反転回路９１（図１
９）の出力信号ｄが各ＯＲ回路１００〜１０２の一方の
入力端子にそれぞれ入力されるとともに、前記レジスタ
９２の３ビット構成の出力信号ａ０〜ａ２は各ＯＲ回路
１００〜１０２の他方の入力端子にそれぞれ入力され、
前記ＯＲ回路１００〜１０２の出力信号ｂ０〜ｂ２は、
前記入出力バッファユニット７１の各ビットに対応させ
て形成された入出力バッファサブユニットの出力イネー
ブル端子に入力される。In the figure, 90 is an OR circuit unit, 1
00 to 102 are OR circuits. Inversion circuit 91 (see FIG.
The output signal d of 9) is input to one input terminal of each OR circuit 100-102, and the output signal a0-a2 of the 3-bit configuration of the register 92 is the other input terminal of each OR circuit 100-102. Respectively,
The output signals b0 to b2 of the OR circuits 100 to 102 are
It is input to the output enable terminal of the input / output buffer subunit formed corresponding to each bit of the input / output buffer unit 71.
【００８８】ところで、前記メモリ素子８４〜８６は、
リード・ライトが可能な記憶素子であり、３２ビット構
成の外部アドレス信号ＡＰから記憶容量に対応させて必
要なビット数のアドレス信号が入力され、ＬＳＩチップ
８８との間において、外部データ信号ＤＰの読出し及び
書込みが行われる。また、各メモリ素子８４〜８６に
は、外部リード信号ＲＤＮ及び外部ライト信号ＷＲＮが
入力されるとともに、メモリ素子８４には外部チップセ
レクト信号ＣＳ０Ｎが、メモリ素子８５には外部チップ
セレクト信号ＣＳ１Ｎが、メモリ素子８６には外部チッ
プセレクト信号ＣＳ２Ｎがそれぞれ入力される。By the way, the memory elements 84 to 86 are
This is a readable / writable storage element, and an address signal of a required number of bits corresponding to the storage capacity is input from an external address signal AP having a 32-bit structure, and an external data signal DP is exchanged with the LSI chip 88. Reading and writing are performed. An external read signal RDN and an external write signal WRN are input to each of the memory elements 84 to 86, an external chip select signal CS0N is input to the memory element 84, and an external chip select signal CS1N is input to the memory element 85. The external chip select signal CS2N is input to each of the memory elements 86.
【００８９】次に、前記入出力バッファユニット７１を
構成する３２個の入出力バッファサブユニットのうち、
ｉ（＝１、２、…、３２）番目の入出力バッファサブユ
ニット７１ｉについて説明する。図２１は本発明の第９
の実施の形態における入出力バッファサブユニットを示
す図である。Next, of the 32 input / output buffer sub-units constituting the input / output buffer unit 71,
The i (= 1, 2, ..., 32) th input / output buffer subunit 71i will be described. FIG. 21 shows the ninth embodiment of the present invention.
FIG. 3 is a diagram showing an input / output buffer subunit in the embodiment of FIG.
【００９０】図において、７１ｉはｉ番目の入出力バッ
ファサブユニットであり、３２個の入出力バッファサブ
ユニット７１ｉが前記入出力バッファユニット７１内に
おいて並列に配設される。また、２〜４は出力バッフ
ァ、１１０は入力バッファである。前記ＯＲ回路１００
〜１０２（図２０）の出力信号ｂ０〜ｂ２は出力イネー
ブル信号として出力バッファ２〜４の各出力イネーブル
端子にそれぞれ入力される。In the figure, reference numeral 71i is the i-th input / output buffer subunit, and 32 input / output buffer subunits 71i are arranged in parallel in the input / output buffer unit 71. Further, 2 to 4 are output buffers, and 110 is an input buffer. OR circuit 100
The output signals b0 to b2 of 102 to 102 (FIG. 20) are input to the output enable terminals of the output buffers 2 to 4 as output enable signals.
【００９１】そして、ｉ番目の入出力バッファサブユニ
ット７１ｉに入力されるｉ番目の内部データ出力信号Ｉ
ＤＯＵＴＰｉは、出力バッファ２〜４の入力端子にそれ
ぞれ入力され、出力バッファ２〜４の各出力端子はワイ
ヤードオア結線によって互いに接続され、各出力はｉ番
目の外部データ信号ＤＰｉとして出力される。また、ｉ
番目の外部データ信号ＤＰｉは、入力バッファ１１０の
入力端子に入力され、ｉ番目の内部データ入力信号ＩＤ
ＩＮＰｉとしてＬＳＩチップ８８（図１９）の内部に入
力される。Then, the i-th internal data output signal I input to the i-th input / output buffer subunit 71i.
DOUTPi is input to the input terminals of the output buffers 2 to 4, the output terminals of the output buffers 2 to 4 are connected to each other by a wired OR connection, and each output is output as the i-th external data signal DPi. Also, i
The i-th external data signal DPi is input to the input terminal of the input buffer 110, and the i-th internal data input signal ID
It is input into the LSI chip 88 (FIG. 19) as INPi.
【００９２】図２２は本発明の第９の実施の形態におけ
る記憶装置に格納された値を示す第１の図、図２３は本
発明の第９の実施の形態における記憶装置に格納された
値を示す第２の図である。まず、ＬＳＩチップ８８（図
１９）が組み込まれた図示しないシステム内の記憶装置
には、レジスタ９３に設定される設定値“０００”、及
びレジスタ９４に設定される設定値“１１１”がそれぞ
れ格納される。FIG. 22 is a first diagram showing the values stored in the storage device according to the ninth embodiment of the present invention, and FIG. 23 is the value stored in the storage device according to the ninth embodiment of the present invention. It is a 2nd figure which shows. First, the set value “000” set in the register 93 and the set value “111” set in the register 94 are stored in the storage device in the system (not shown) in which the LSI chip 88 (FIG. 19) is incorporated. To be done.
【００９３】また、前記記憶装置には、レジスタ９２に
設定される設定値が、カウント値ＣＯＵＮＴＦを引数と
して格納される。本実施の形態においては、カウント値
ＣＯＵＮＴＦの“０”〜“３”に対応させて、設定値
“１１１”、“１１１”、“１００”、“０００”がそ
れぞれ格納される。なお、前記記憶装置は、ＬＳＩチッ
プ８８の内部又は外部に置くことができる。Further, the set value set in the register 92 is stored in the storage device with the count value COUNTF as an argument. In the present embodiment, the set values “111”, “111”, “100”, and “000” are stored in correspondence with the count values COUNTF of “0” to “3”, respectively. The storage device can be placed inside or outside the LSI chip 88.
【００９４】次に、前記構成の駆動能力切替機能付き出
力バッファ装置の動作について説明する。図２４は本発
明の第９の実施の形態における駆動能力切替機能付き出
力バッファ装置の動作を示す第１のフローチャート、図
２５は本発明の第９の実施の形態における駆動能力切替
機能付き出力バッファ装置の動作を示す第２のフローチ
ャート、図２６は本発明の第９の実施の形態におけるラ
イトサイクルのタイムチャート、図２７は本発明の第９
の実施の形態におけるリードサイクルのタイムチャート
である。 ステップＳ１ ＬＳＩチップ８８（図１９）が組み込ま
れた図示しないシステムの電源が投入されると、リセッ
ト信号Ｒがアサートされ、前記レジスタ９２〜９４がそ
れぞれリセットされ、各レジスタ９２〜９４の出力信号
が強制的に“０”にされる。その結果、出力バッファユ
ニット７０、７２〜７６及び入出力バッファユニット７
１は最大の駆動能力に設定される。Next, the operation of the output buffer device with the driving capacity switching function having the above-mentioned configuration will be described. FIG. 24 is a first flowchart showing the operation of the output buffer device with a driving capacity switching function according to the ninth embodiment of the present invention, and FIG. 25 is an output buffer with a driving capacity switching function according to the ninth embodiment of the present invention. 26 is a second flowchart showing the operation of the device, FIG. 26 is a time chart of the write cycle in the ninth embodiment of the present invention, and FIG. 27 is a ninth flowchart of the present invention.
7 is a time chart of the read cycle in the embodiment of the present invention. Step S1 When the power of the system (not shown) in which the LSI chip 88 (FIG. 19) is incorporated is turned on, the reset signal R is asserted, the registers 92 to 94 are reset, and the output signals of the registers 92 to 94 are changed. It is forced to "0". As a result, the output buffer units 70, 72 to 76 and the input / output buffer unit 7
1 is set to the maximum drive capacity.
【００９５】前記リセット信号Ｒがアサートされた後、
ディアサートされると、図示しない制御回路が動作を開
始する。 ステップＳ２ 該制御回路は、図示しない記憶装置から
レジスタ９３に設定すべき値“０００”を読み込み、レ
ジスタ９３に接続された内部データ出力信号線に内部デ
ータ出力信号ＩＤＯＵＴＰとして設定値“０００”を出
力し、かつ、ライト信号ＷＲ１Ｎをアサートして設定値
“０００”をレジスタ９３に格納する。その結果、出力
バッファユニット７２、７３は最大の駆動能力に設定さ
れる。After the reset signal R is asserted,
When deasserted, a control circuit (not shown) starts operating. Step S2 The control circuit reads the value “000” to be set in the register 93 from a storage device (not shown) and outputs the set value “000” as the internal data output signal IDOUTP to the internal data output signal line connected to the register 93. In addition, the write signal WR1N is asserted to store the set value “000” in the register 93. As a result, the output buffer units 72 and 73 are set to the maximum drive capacity.
【００９６】また、前記制御回路は、前記記憶装置から
レジスタ９４に設定すべき設定値“１１１”を読み込
み、レジスタ９４に接続された内部データ出力信号線に
内部データ出力信号ＩＤＯＵＴＰとして設定値“１１
１”を出力し、かつ、ライト信号ＷＲ２Ｎをアサートし
て設定値“１１１”をレジスタ９４に格納する。その結
果、出力バッファユニット７４〜７６は最大の駆動能力
に設定される。 ステップＳ３ 前記制御回路は、カウント値ＣＯＵＮＴ
Ｆを“０”に初期設定する。 ステップＳ４、Ｓ５ 前記制御回路は、外部チップセレ
クト信号ＣＳ０Ｎによって選択されるメモリ素子８４が
実装されているかどうかの実装チェックを行う。Further, the control circuit reads the set value "111" to be set in the register 94 from the storage device, and sets the set value "11" as the internal data output signal IDOUTP on the internal data output signal line connected to the register 94.
1 "is output and the write signal WR2N is asserted to store the set value" 111 "in the register 94. As a result, the output buffer units 74 to 76 are set to the maximum drive capacity. The circuit is the count value COUNT
Initialize F to "0". Steps S4 and S5 The control circuit performs mounting check as to whether or not the memory element 84 selected by the external chip select signal CS0N is mounted.
【００９７】この場合、制御回路は、メモリ素子８４が
実装されているかどうかを、リード・ライトチェックを
行うことによって判断する。すなわち、制御回路は、図
２６に示すように、外部アドレス信号線に外部アドレス
信号ＡＰとしてアドレスデータ“ＡＤＲ０”を出力し、
外部データ信号線に外部データ信号ＤＰとして書込デー
タ“ＷＤＴ０”を出力し、外部チップセレクト信号ＣＳ
０Ｎをアサートし、その後、外部ライト信号ＷＲＮをア
サートする。その結果、メモリ素子８４のアドレスデー
タ“ＡＤＲ０”で示される番地に書込データ“ＷＤＴ
０”が格納される。In this case, the control circuit determines whether or not the memory element 84 is mounted by performing a read / write check. That is, the control circuit outputs the address data “ADR0” as the external address signal AP to the external address signal line, as shown in FIG.
The write data "WDT0" is output to the external data signal line as the external data signal DP, and the external chip select signal CS is output.
0N is asserted, and then the external write signal WRN is asserted. As a result, the write data "WDT" is written in the address indicated by the address data "ADR0" of the memory element 84.
0 "is stored.
【００９８】その後、制御回路は、外部ライト信号ＷＲ
Ｎ、外部チップセレクト信号ＣＳ０Ｎ、外部データ信号
ＤＰ及び外部アドレス信号ＡＰを順次ディアサートし、
ライトサイクルを終了する。次に、制御回路は、図２７
に示すように、外部アドレス信号線に外部アドレス信号
ＡＰとして、前記書込みが行われたときと同じアドレス
データ“ＡＤＲ０”を出力し、外部チップセレクト信号
ＣＳ０Ｎ及び外部リード信号ＲＤＮをアサートする。Thereafter, the control circuit causes the external write signal WR
N, the external chip select signal CS0N, the external data signal DP and the external address signal AP are sequentially deasserted,
End the write cycle. Next, the control circuit is shown in FIG.
As shown in, the external address signal line outputs the same address data "ADR0" as the external address signal AP when the writing is performed, and asserts the external chip select signal CS0N and the external read signal RDN.
【００９９】このとき、制御回路は、内部リード信号Ｉ
ＲＤＮを“０”に設定しているので、出力信号ｄ（図２
０）は“１”に設定され、ＯＲ回路ユニット９０の出力
信号ｂ０〜ｂ２はすべて“１”に設定される。その結
果、入出力バッファユニット７１の各入出力バッファサ
ブユニット７１ｉ内の出力バッファ２〜４は、すべてハ
イインピーダンスモードに保持されるので、各外部デー
タ信号ＤＰｉが出力される出力端子もハイインピーダン
スの状態になる。At this time, the control circuit causes the internal read signal I
Since RDN is set to "0", the output signal d (see FIG.
0) is set to "1", and the output signals b0 to b2 of the OR circuit unit 90 are all set to "1". As a result, all the output buffers 2 to 4 in each input / output buffer sub-unit 71i of the input / output buffer unit 71 are held in the high impedance mode, so that the output terminals from which the external data signals DPi are output also have the high impedance. It becomes a state.
【０１００】そして、メモリ素子８４は、外部チップセ
レクト信号ＣＳ０Ｎ及び外部リード信号ＲＤＮがアサー
トされたことに対応して、所定のアクセス時間が経過し
た後、アドレスデータ“ＡＤＲ０”で指定される番地に
格納されているデータを読出データ“ＲＤＴ０”として
読み出し、外部データ信号ＤＰとして出力する。その
後、読出データ“ＲＤＴ０”は入出力バッファユニット
７１の入力バッファ１１０を介して内部データ入力信号
ＩＤＩＮＰになり、制御回路に取り込まれる。Then, the memory element 84 is placed at the address specified by the address data "ADR0" after a predetermined access time has elapsed in response to the assertion of the external chip select signal CS0N and the external read signal RDN. The stored data is read as read data "RDT0" and output as the external data signal DP. After that, the read data “RDT0” becomes the internal data input signal IDINP via the input buffer 110 of the input / output buffer unit 71 and is taken into the control circuit.
【０１０１】その後、制御回路は、内部リード信号ＩＲ
ＤＮ（外部リード信号ＲＤＮ）、外部チップセレクト信
号ＣＳ０Ｎ、及び外部アドレス信号ＡＰをディアサート
し、リードサイクルを終了する。次に、制御回路は、前
記メモリ素子８４の同じ番地に書き込まれた書込データ
“ＷＤＴ０”と同じ番地から読み出された読出データ
“ＲＤＴ０”とが等しいかどうかによって、外部チップ
セレクト信号ＣＳ０Ｎの信号線上にメモリ素子８４が実
装されているかどうかを判断する。該メモリ素子８４が
実装されている場合はステップＳ６に、実装されていな
い場合はステップＳ７に進む。 ステップＳ６ カウント値ＣＯＵＮＴＦをインクリメン
トする。本実施の形態においては、前記メモリ素子８４
は実装されているので、カウント値ＣＯＵＮＴＦは
“１”になる。 ステップＳ７、Ｓ８ 前記制御回路は、前記外部チップ
セレクト信号ＣＳ１Ｎによって選択されるメモリ素子８
５が実装されているかどうかの実装チェックを行う。メ
モリ素子８５が実装されている場合はステップＳ９に、
実装されていない場合はステップＳ１０に進む。 ステップＳ９ カウント値ＣＯＵＮＴＦをインクリメン
トする。本実施の形態においては、前記メモリ素子８５
は実装されているので、カウント値ＣＯＵＮＴＦは
“２”になる。 ステップＳ１０、Ｓ１１ 前記制御回路は、前記外部チ
ップセレクト信号ＣＳ２Ｎによって選択されるメモリ素
子８６が実装されているかどうかの実装チェックを行
う。メモリ素子８６が実装されている場合はステップＳ
１２に、実装されていない場合はステップＳ１３に進
む。本実施の形態においては、前記メモリ素子８６は実
装されていないので、メモリ素子８６から読み出された
読出データ“ＲＤＴ０”は不定データになり、メモリ素
子８６に書き込まれた書込データ“ＷＤＴ０”と等しく
なることはない。したがって、外部チップセレクト信号
ＣＳ２Ｎによって選択されたメモリ素子８６は実装され
ていないと判断する。 ステップＳ１２ カウント値ＣＯＵＮＴＦをインクリメ
ントする。本実施の形態においては、前記メモリ素子８
６は実装されていないので、カウント値ＣＯＵＮＴＦは
“２”のままである。 ステップＳ１３ 前記制御装置の負荷容量検出手段は、
カウント値ＣＯＵＮＴＦが“０”であるかどうかを判断
する。カウント値ＣＯＵＮＴＦが“０”である場合はス
テップＳ１５に、“０”でない場合はステップＳ１４に
進む。本実施の形態においては、カウント値ＣＯＵＮＴ
Ｆは“２”であるので、ステップＳ１４に進む。 ステップＳ１４ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“１”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“１”である場合はステップＳ１
５に、“１”でない場合はステップＳ１６に進む。本実
施の形態においては、カウント値ＣＯＵＮＴＦは“２”
であるので、ステップＳ１６に進む。 ステップＳ１５ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“１１１”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“１１１”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は最小の駆動能力に設定される。 ステップＳ１６ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“２”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“２”である場合はステップＳ１
７に、“２”でない場合はステップＳ１８に進む。本実
施の形態においては、カウント値ＣＯＵＮＴＦは“２”
であるので、ステップＳ１７に進む。 ステップＳ１７ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“１００”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“１００”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は中程度の駆動能力に設定される。 ステップＳ１８ 前記負荷容量検出手段は、カウント値
ＣＯＵＮＴＦが“３”であるかどうかを判断する。カウ
ント値ＣＯＵＮＴＦが“３”である場合はステップＳ１
９に、“３”でない場合は処理を終了する。 ステップＳ１９ レジスタ９２に接続された内部データ
出力信号線に内部データ出力信号ＩＤＯＵＴＰとして設
定値“０００”を出力し、かつ、ライト信号ＷＲ０Ｎを
アサートして設定値“０００”をレジスタ９２に格納す
る。その結果、出力バッファユニット７０及び入出力バ
ッファユニット７１は最大の駆動能力に設定される。Thereafter, the control circuit causes the internal read signal IR
DN (external read signal RDN), external chip select signal CS0N, and external address signal AP are deasserted, and the read cycle ends. Next, the control circuit determines whether the external chip select signal CS0N depends on whether the write data "WDT0" written in the same address of the memory element 84 and the read data "RDT0" read from the same address are equal. It is determined whether the memory element 84 is mounted on the signal line. If the memory element 84 is mounted, the process proceeds to step S6, and if not, the process proceeds to step S7. In step S6, the count value COUNTF is incremented. In the present embodiment, the memory device 84
Is mounted, the count value COUNTF becomes "1". Steps S7, S8 The control circuit causes the memory element 8 selected by the external chip select signal CS1N.
Implementation check is performed to see if 5 is implemented. If the memory element 85 is mounted, go to step S9,
If not installed, the process proceeds to step S10. Step S9 The count value COUNTF is incremented. In the present embodiment, the memory device 85
Is mounted, the count value COUNTF becomes “2”. Steps S10 and S11 The control circuit performs mounting check as to whether or not the memory element 86 selected by the external chip select signal CS2N is mounted. If the memory device 86 is mounted, step S
12, if not installed, the process proceeds to step S13. In this embodiment, since the memory element 86 is not mounted, the read data “RDT0” read from the memory element 86 becomes indefinite data, and the write data “WDT0” written in the memory element 86. Is never equal to. Therefore, it is determined that the memory element 86 selected by the external chip select signal CS2N is not mounted. In step S12, the count value COUNTF is incremented. In the present embodiment, the memory element 8
Since 6 is not mounted, the count value COUNTF remains "2". Step S13 The load capacity detecting means of the control device is
It is determined whether the count value COUNTF is "0". If the count value COUNTF is "0", the process proceeds to step S15, and if it is not "0", the process proceeds to step S14. In the present embodiment, the count value COUNT
Since F is "2", the process proceeds to step S14. Step S14 The load capacitance detecting means determines whether or not the count value COUNTF is "1". If the count value COUNTF is "1", step S1
If the value is not "1" in step 5, the process proceeds to step S16. In the present embodiment, the count value COUNTF is "2".
Therefore, the process proceeds to step S16. In step S15, the set value “111” is output as the internal data output signal IDOUTP to the internal data output signal line connected to the register 92, and the write signal WR0N is asserted to store the set value “111” in the register 92. As a result, the output buffer unit 70 and the input / output buffer unit 71 are set to the minimum drive capacity. Step S16 The load capacitance detecting means determines whether or not the count value COUNTF is "2". If the count value COUNTF is "2", step S1
If it is not "2" in step 7, the process proceeds to step S18. In the present embodiment, the count value COUNTF is "2".
Therefore, the process proceeds to step S17. Step S17 The set value “100” is output as the internal data output signal IDOUTP to the internal data output signal line connected to the register 92, and the write signal WR0N is asserted to store the set value “100” in the register 92. As a result, the output buffer unit 70 and the input / output buffer unit 71 are set to have a medium drive capacity. Step S18 The load capacity detecting means determines whether or not the count value COUNTF is "3". If the count value COUNTF is "3", step S1
If the value is not “3” in 9, the process ends. Step S19 The set value “000” is output as the internal data output signal IDOUTP to the internal data output signal line connected to the register 92, and the write signal WR0N is asserted to store the set value “000” in the register 92. As a result, the output buffer unit 70 and the input / output buffer unit 71 are set to the maximum drive capacity.
【０１０２】このように、前記カウント値ＣＯＵＮＴＦ
をカウントすることによって、ＬＳＩチップ８８に接続
された外部デバイスの負荷容量、例えば、メモリ素子８
４〜８６の数を知ることができるので、外部デバイスの
負荷容量に対応させて出力バッファ装置の駆動能力を設
定することができる。なお、本発明は前記実施の形態に
限定されるものではなく、本発明の趣旨に基づいて種々
変形させることが可能であり、それらを本発明の範囲か
ら排除するものではない。In this way, the count value COUNTF
By counting the load capacity of the external device connected to the LSI chip 88, for example, the memory element 8
Since the number of 4 to 86 can be known, the drive capacity of the output buffer device can be set in correspondence with the load capacity of the external device. It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【０１０３】[0103]
【発明の効果】以上詳細に説明したように、本発明によ
れば、駆動能力切替機能付き出力バッファ装置において
は、ワイヤードオア結線によって接続された複数の出力
バッファと、該各出力バッファの入力端子に共通の前段
出力信号を入力する信号入力手段と、前記複数の出力バ
ッファによって設定される駆動能力を変更する駆動能力
変更手段とを有する。As described above in detail, according to the present invention, in the output buffer device with the driving capacity switching function, the plurality of output buffers connected by the wired OR connection and the input terminal of each output buffer are provided. Signal input means for inputting a common front stage output signal, and drive capacity changing means for changing the drive capacity set by the plurality of output buffers.
【０１０４】この場合、信号入力手段によって各出力バ
ッファの入力端子に共通の前段出力信号が入力される
と、各出力バッファによって設定される駆動能力が駆動
能力変更手段によって変更される。したがって、ＬＳＩ
チップの外部に接続された外部デバイスの負荷容量に対
応した最適な駆動能力を設定することができる。In this case, when the common front stage output signal is input to the input terminal of each output buffer by the signal input means, the drive capacity set by each output buffer is changed by the drive capacity changing means. Therefore, LSI
It is possible to set the optimum drive capacity corresponding to the load capacity of the external device connected to the outside of the chip.
【０１０５】また、ＬＳＩチップの外部にバッファを配
設して駆動能力を大きくする必要がないので、コストが
高くなることはない。さらに、最適な駆動能力を設定す
ることができるので、ＬＳＩチップに接続される信号線
上に外部からのノイズが重畳するのを防止することがで
きる。Further, since it is not necessary to dispose a buffer outside the LSI chip to increase the driving capability, the cost does not increase. Further, since the optimum driving capability can be set, it is possible to prevent external noise from being superposed on the signal line connected to the LSI chip.
【図１】本発明の第１の実施の形態における出力バッフ
ァ装置を示す図である。FIG. 1 is a diagram showing an output buffer device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態における出力バッフ
ァを示す図である。FIG. 2 is a diagram showing an output buffer according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態における出力バッフ
ァの真理値表を示す図である。FIG. 3 is a diagram showing a truth table of an output buffer according to the first embodiment of the present invention.
【図４】本発明の第１の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。FIG. 4 is a diagram showing a relationship between an output enable signal and a driving capability of an output buffer device according to the first embodiment of the present invention.
【図５】本発明の第２の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。FIG. 5 is a diagram showing a relationship between an output enable signal and a driving capability of an output buffer device according to the second embodiment of the present invention.
【図６】本発明の第３の実施の形態における駆動能力切
替機能付き出力バッファ装置を示す図である。FIG. 6 is a diagram showing an output buffer device with a driving capacity switching function according to a third embodiment of the present invention.
【図７】本発明の第３の実施の形態における出力バッフ
ァを示す図である。FIG. 7 is a diagram showing an output buffer according to a third embodiment of the present invention.
【図８】本発明の第３の実施の形態における出力イネー
ブル信号と出力バッファ装置の駆動能力との関係を示す
図である。FIG. 8 is a diagram showing a relationship between an output enable signal and a driving capability of an output buffer device according to a third embodiment of the present invention.
【図９】本発明の第４の実施の形態における駆動能力切
替機能付き出力バッファ装置を示す図である。FIG. 9 is a diagram showing an output buffer device with a drive capacity switching function according to a fourth embodiment of the present invention.
【図１０】本発明の第４の実施の形態における出力イネ
ーブル信号と出力バッファ装置の駆動能力との関係を示
す図である。FIG. 10 is a diagram showing a relationship between an output enable signal and a driving capability of an output buffer device according to a fourth embodiment of the present invention.
【図１１】本発明の第５の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。FIG. 11 is a diagram showing an output buffer device with a drive capacity switching function according to a fifth embodiment of the present invention.
【図１２】本発明の第５の実施の形態における入出力バ
ッファを示す図である。FIG. 12 is a diagram showing an input / output buffer according to a fifth embodiment of the present invention.
【図１３】本発明の第５の実施の形態における出力バッ
ファ装置の動作を示すタイムチャートである。FIG. 13 is a time chart showing the operation of the output buffer device according to the fifth embodiment of the present invention.
【図１４】本発明の第６の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。FIG. 14 is a diagram showing an output buffer device with a driving capacity switching function according to a sixth embodiment of the present invention.
【図１５】本発明の第７の実施の形態における駆動能力
切替機能付き出力バッファ装置を示す図である。FIG. 15 is a diagram showing an output buffer device with a drive capacity switching function according to a seventh embodiment of the present invention.
【図１６】本発明の第８の実施の形態における出力バッ
ファ装置を示す図である。FIG. 16 is a diagram showing an output buffer device according to an eighth embodiment of the present invention.
【図１７】本発明の第８の実施の形態における出力バッ
ファユニットのブロック図である。FIG. 17 is a block diagram of an output buffer unit according to an eighth embodiment of the present invention.
【図１８】本発明の第８の実施の形態における出力バッ
ファユニットの詳細図である。FIG. 18 is a detailed diagram of an output buffer unit according to an eighth embodiment of the present invention.
【図１９】本発明の第９の実施の形態における出力バッ
ファ装置を示す図である。FIG. 19 is a diagram showing an output buffer device according to a ninth embodiment of the present invention.
【図２０】本発明の第９の実施の形態におけるＯＲ回路
ユニットを示す図である。FIG. 20 is a diagram showing an OR circuit unit according to a ninth embodiment of the present invention.
【図２１】本発明の第９の実施の形態における入出力バ
ッファサブユニットを示す図である。FIG. 21 is a diagram showing an input / output buffer subunit according to the ninth embodiment of the present invention.
【図２２】本発明の第９の実施の形態における記憶装置
に格納された値を示す第１の図である。FIG. 22 is a first diagram showing values stored in a storage device according to a ninth embodiment of the present invention.
【図２３】本発明の第９の実施の形態における記憶装置
に格納された値を示す第２の図である。FIG. 23 is a second diagram showing values stored in the storage device according to the ninth embodiment of the present invention.
【図２４】本発明の第９の実施の形態における駆動能力
切替機能付き出力バッファ装置の動作を示す第１のフロ
ーチャートである。FIG. 24 is a first flowchart showing an operation of the output buffer device with a drive capacity switching function according to the ninth embodiment of the present invention.
【図２５】本発明の第９の実施の形態における駆動能力
切替機能付き出力バッファ装置の動作を示す第２のフロ
ーチャートである。FIG. 25 is a second flowchart showing the operation of the output buffer device with a drive capacity switching function in the ninth embodiment of the invention.
【図２６】本発明の第９の実施の形態におけるライトサ
イクルのタイムチャートである。FIG. 26 is a time chart of a write cycle according to the ninth embodiment of the present invention.
【図２７】本発明の第９の実施の形態におけるリードサ
イクルのタイムチャートである。FIG. 27 is a time chart of a read cycle according to the ninth embodiment of the invention.
１、５３、５４、９２〜９４ レジスタ ２〜４、２４ 出力バッファ １９〜２１ 入出力バッファ ７０、７２〜７６ 出力バッファユニット ａ０〜ａ２、ｂ０〜ｂ２、ｄ、Ｋ 出力信号 Ｅ、Ｇ、Ｇ１ 出力イネーブル信号 1, 53, 54, 92-94 registers 2-4, 24 output buffers 19-21 input / output buffers 70, 72-76 output buffer units a0-a2, b0-b2, d, K output signals E, G, G1 outputs Enable signal
Claims (8)
された複数の出力バッファと、（ｂ）該各出力バッファ
の入力端子に共通の前段出力信号を入力する信号入力手
段と、（ｃ）前記複数の出力バッファによって設定され
る駆動能力を変更する駆動能力変更手段とを有すること
を特徴とする駆動能力切替機能付き出力バッファ装置。1. A plurality of output buffers connected by wired OR connection; (b) signal input means for inputting a common previous stage output signal to an input terminal of each output buffer; and (c) the plurality of output buffers. An output buffer device with a drive capacity switching function, the drive capacity changing means changing a drive capacity set by the output buffer of the above.
ッファを出力モードとハイインピーダンスモードとに選
択的に設定する請求項１に記載の駆動能力切替機能付き
出力バッファ装置。2. The output buffer device with a drive capacity switching function according to claim 1, wherein the drive capacity changing means selectively sets each of the output buffers into an output mode and a high impedance mode.
いに異なる請求項１に記載の駆動能力切替機能付き出力
バッファ装置。3. The output buffer device with a drive capacity switching function according to claim 1, wherein the drive capacities of the output buffers themselves are different from each other.
時出力モードに設定される請求項１に記載の駆動能力切
替機能付き出力バッファ装置。4. The output buffer device with a drive capacity switching function according to claim 1, wherein one of the output buffers is set to a constant output mode.
ッファを出力モードとハイインピーダンスモードとに選
択的に設定するための出力イネーブル信号を発生させる
第１の出力イネーブル信号発生手段と、前記各出力バッ
ファを強制的にハイインピーダンスモードに設定する第
２の出力イネーブル信号発生手段とを備える請求項１に
記載の駆動能力切替機能付き出力バッファ装置。5. The drive capability changing means includes first output enable signal generating means for generating an output enable signal for selectively setting the output buffers in an output mode and a high impedance mode, and The output buffer device with a drive capacity switching function according to claim 1, further comprising second output enable signal generating means for forcibly setting the output buffer to a high impedance mode.
ッファを出力モードとハイインピーダンスモードとに選
択的に設定するための設定値が設定されるレジスタと、
該レジスタに前記設定値を設定するための入出力バッフ
ァと、該入出力バッファを選択的にイネーブル状態にす
るための出力イネーブル信号を発生させる第３の出力イ
ネーブル信号発生手段とを備える請求項１に記載の駆動
能力切替機能付き出力バッファ装置。6. The drive capacity changing means is a register in which a set value for selectively setting each of the output buffers into an output mode and a high impedance mode is set,
2. An input / output buffer for setting the set value in the register, and a third output enable signal generating means for generating an output enable signal for selectively enabling the input / output buffer. An output buffer device with a driving capacity switching function described in 1.
複数の出力バッファにより出力バッファユニットが形成
され、少なくとも二つの出力バッファユニットが共通の
レジスタに接続される請求項１に記載の駆動能力切替機
能付き出力バッファ装置。7. The output with drive capability switching function according to claim 1, wherein an output buffer unit is formed by a plurality of output buffers connected by a wired OR connection, and at least two output buffer units are connected to a common register. Buffer device.
の負荷容量を検出する負荷容量検出手段を備え、検出さ
れた負荷容量に対応させて前記駆動能力を変更する請求
項１に記載の駆動能力切替機能付き出力バッファ装置。8. The drive capacity according to claim 1, wherein the drive capacity changing means includes a load capacity detecting means for detecting a load capacity of an external device, and the drive capacity is changed according to the detected load capacity. Output buffer device with switching function.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288611A JPH09135159A (en) | 1995-11-07 | 1995-11-07 | Output buffer device with driving ability change-over function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288611A JPH09135159A (en) | 1995-11-07 | 1995-11-07 | Output buffer device with driving ability change-over function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135159A true JPH09135159A (en) | 1997-05-20 |
Family
ID=17732460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288611A Withdrawn JPH09135159A (en) | 1995-11-07 | 1995-11-07 | Output buffer device with driving ability change-over function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135159A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002534739A (en) * | 1998-12-31 | 2002-10-15 | インテル・コーポレーション | Method and apparatus for disabling a graphics device when an upgrade device is installed |
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| WO2017159057A1 (en) * | 2016-03-18 | 2017-09-21 | 富士電機株式会社 | Semiconductor device |
-
1995
- 1995-11-07 JP JP7288611A patent/JPH09135159A/en not_active Withdrawn
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |