JPS621198A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To conduct independently the test of a memory cell for an inspecting bit, an encoder circuit and a decoder circuit by writing and reading an inspecting bit in the same manner as data. CONSTITUTION:In terms of testing the memory cell, the check data of '1' and '0' is written in a memory array while an ECCE holds logic '0' as it is. Then it is read out to check its contents, and the test of the memory cell itself including the inspecting bit memory cell is conducted. In terms of the test for encoding, the ECCE is set to logic '1' and aa to logic '0', and an information bit is written. Then the ECCE is set to logic '0' to set continuously the aa to logic '1', and the information bit and the inspecting bit are simultaneously read out to check data contents. In terms of the test for decoding, the ECCE and the aa are set to logic '0' to read the information bit. Then the aa is changed to logic '1' to read the inspecting bit. Next the ECCE and the aa are set to logic '1' and logic '0', respectively to read out the information bit, and data contents are checked.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに関し、特に誤り訂正符号（以下
、　Ｅ　ＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ、ｉｎｇ　
Ｃｏｄｅ）と呼ぶ）による誤り訂正機能を搭載する半導
体メモリの各種チェックを容易にするのに好適な半導体
メモリに関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a semiconductor memory, and particularly to an error correction code (hereinafter referred to as ECC).
The present invention relates to a semiconductor memory suitable for facilitating various checks of a semiconductor memory equipped with an error correction function based on the code (referred to as "Code").

【発明の背景〕[Background of the invention]

各種データを記憶する半導体メモリは、近年。 Semiconductor memories that store various types of data have become popular in recent years.

益々高集積化される傾向にあるが、それに伴ってメモリ
セルの蓄積電荷量が減少してしまうために、ソフトエラ
ーの発生頻度が高くなっている。Although there is a trend toward higher integration, the amount of charge stored in memory cells decreases, resulting in an increase in the frequency of soft errors.

その対策としては、■山田、他著「メモリＬＳＩにおけ
る自己訂正方式」電子通信学会論文誌。As a countermeasure, ■ Yamada et al., ``Self-correction method in memory LSI'', Journal of the Institute of Electronics and Communication Engineers.

１９８４年１０月−ｖｏｎ、Ｊ　６７−Ｃ，Ｎｏ、１０
゜ｐｐ７７７〜７８４、■Ｙａｍａｄａ、　Ｊ　、　、
　ｅｔ、ａ　Ｑ　、　ｒ　ＡＳｕｂｍｉｃｒｏｎ　　Ｖ
　Ｌ　Ｓ　Ｉ　　Ｍｅｍｏｒｙ　　ｗｉｔ、ｈ　　ａ　
　４　ｂ−ａＴ：、−ａ−Ｔｉｍｅ　　Ｂｕｉｌｔ　ｉ
ｎ　　Ｅ　ＣＣＣ１ｒｃｕｉｔＪ　　Ｉ　　Ｓ　Ｓ　Ｃ
ＣＤｉｇｅｓｔ　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａ
ｐｅｒｓ、ｐｐ　１０４−１０５　、　Ｆｅｂ、　１９
８４に記載されているように、ＦＣＣによる誤り訂正機
能をメモリチップ上に設ける方法がある。October 1984-von, J 67-C, No. 10
゜pp777-784, ■Yamada, J.
et, a Q, r ASubmicron V
LSI Memory wit, h a
4 b-aT:, -a-Time Built i
n E CCC1rcuitJ I S S C
CDigest of Technical Pa
pers, pp 104-105, Feb, 19
As described in 84, there is a method of providing an FCC error correction function on a memory chip.

゛しかじ、上記の方法を実施してメモリ製造後のチェッ
クなど（テスティング）を行う場合は、誤り訂正機能を
搭載した半導体メモリであることを明示し、誤り訂正機
能も含めて各種のテストを行うが、例えば、ＦＣＣとし
て単−誤り訂正符号を用いた場合、偶然、１個のメモリ
セルにハードエラーがあると、読出したデータがＦＣＣ
によって訂正されるために、そのハードエラーを発見す
ることができず、見かけ上エラーがないことになる。However, when carrying out post-manufacturing checks (testing) of the memory by implementing the above method, it must be clearly stated that the semiconductor memory is equipped with an error correction function, and various tests including the error correction function must be carried out. However, for example, if a single error correction code is used as the FCC, if there is a hard error in one memory cell by chance, the read data will become FCC.
Since the hard error is corrected by , the hard error cannot be discovered and there appears to be no error.

また、このハードエラー状態において、エラーのメモリ
セルと同じ誤り訂正の単位ブロックに属する他のメモリ
セルに、偶然、ソフトエラーが生じてしまうと１合計２
ビットのエラーが発生したことになるので、ＦＣＣによ
る誤り訂正が不可能になる。In addition, in this hard error state, if a soft error happens to occur in another memory cell belonging to the same error correction unit block as the erroneous memory cell, 1 total of 2
Since a bit error has occurred, error correction by the FCC becomes impossible.

したがって、誤り訂正機能付半導体メモリに対する各種
テストを完全に実施するためには、メモリセル自体と、
符号化回路、復号回路などからなる誤り訂正機能とを、
各々独立にテストする必要があるが、未だ実用化できる
ものとして発表されていない。Therefore, in order to completely perform various tests on semiconductor memory with error correction function, it is necessary to
An error correction function consisting of an encoding circuit, a decoding circuit, etc.
Each method needs to be tested independently, but none have been announced for practical use yet.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、このような従来の問題を解決し、ＦＣ
Ｃによる誤り訂正機能を搭載した半導体メモリにおいて
、検査ビット用のメモリセル自体のテスト、符号化回路
のテスト、復号回路のテストなどを各々独立に実施する
ことのできる半導体メモリを提供することにある。The purpose of the present invention is to solve such conventional problems and to
An object of the present invention is to provide a semiconductor memory equipped with an error correction function based on C, which can independently test the memory cell itself for check bits, the encoding circuit, the decoding circuit, etc. .

〔発明の概要〕[Summary of the invention]

上記目的を達成するため１本発明の半導体メモリは、デ
ータに誤り訂正符号に基づく検査ビットを付加する符号
化手段と、上記検査ビット付のデータを誤り訂正する復
号手段を有する半導体メモリにおいて、上記検査ビット
を上記データと同様に書込み、読出す書込／読出手段（
端子ａａ、他）と、上記復号手段による誤り訂正を動作
停止にする手段（端子ＥＣＣＥ、他）を備えることに特
徴がある。In order to achieve the above object, 1 the semiconductor memory of the present invention includes an encoding means for adding check bits based on an error correction code to data, and a decoding means for error correcting the data with the check bits. A write/read means (
The present invention is characterized in that it includes a terminal aa, etc.) and a means for stopping error correction by the decoding means (terminal ECCE, etc.).

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の第一の実施例を示す半導体メモリの構
°成図である。同図において、１はｆｉｏｇｚｒ本のア
ドレス信号をデコードしワード線ドライバ２を通してメ
モリアレー３のワード線Ｗｏ〜Ｗｒ　＋１の１本を指定
するデコーダ部、４は指定された（１本の）ワード線上
の全メモリセルのデータをデータ、ＩＲＤｏ　＝Ｄｎ　
ｓ　−１を通して読出し増幅するセンスアンプ群、６は
Ｑｏｇ２Ｓ本のアドレス信号をデコードしてデータ１ｉ
Ｄｏ　＝Ｄｎ　ｓ　−１のうちｎ本を指定し、その指定
したセンスアンプ群４の（ｎ個の）データをデータ線選
択口Ｍ５を介して、（ｎ本の）共通人出＄Ｉ１０に送り
出すデコーダ部、１０，２０，３０，４０はそれぞれ復
号回路、符号化回路、セレクタ回路、書込み回路であり
、ＦＣＣによる誤り訂正機能を構成するものである。FIG. 1 is a block diagram of a semiconductor memory showing a first embodiment of the present invention. In the figure, 1 is a decoder unit that decodes fiogzr address signals and specifies one of the word lines Wo to Wr +1 of the memory array 3 through the word line driver 2, and 4 is a decoder unit that decodes fiogzr address signals and specifies one of the word lines Wo to Wr +1 of the memory array 3. Data of all memory cells of IRDo=Dn
A group of sense amplifiers reads and amplifies Qog2S through s-1, and 6 decodes Qog2S address signals and outputs data 1i.
Do = Dn Specify n out of s -1, and send (n) data of the specified sense amplifier group 4 to (n) common output $I10 via data line selection port M5. The decoder sections 10, 20, 30, and 40 are a decoding circuit, an encoding circuit, a selector circuit, and a writing circuit, respectively, and constitute an error correction function by FCC.

本半導体メモリは、ＲＡ　Ｍ　（Ｒａｎｄｏｗ＋　Ａ　
ｃｃｅｓｓＭｅｍｏｒｙ）であり、情報点数に、検査点
数ｍ、符号長ｎ（ｎ＝に＋ｍ）のＦＣＣによる誤り訂正
機能を有する。また、ＥＣＣエネーブル信号を入力する
端子ＥＣＣＥと検査用ビットを指定する端子ａａを持ち
、通常の使用状層においては、端子ＥＣＣＥが抵抗器Ｒ
，によって高電位（論理゛″１”）、一方の端子ａａが
、抵抗器Ｒ２によって低電位（ＩＩ理″Ｏ”）で誤り訂
正機能を働かせて各種のデータを記憶する。詳細は後述
するが、端子ＥＣＣＥを低電位（論理ｕ　Ｏｊｌ）にす
ることで誤り訂正機能の動作を停止させ、一方の端子ａ
ａを高電位（論理”　！　”）にすることで検査ビット
を書込／読出させて、各部をチェックする。This semiconductor memory is RAM (Randow + A
It has an error correction function using FCC with the number of information points, m check points, and code length n (n=+m). It also has a terminal ECCE for inputting the ECC enable signal and a terminal aa for specifying the test bit. In the normal usage layer, the terminal ECCE is connected to the resistor R
, one terminal aa is at a high potential (logic "1"), and the resistor R2 is at a low potential (II logic "O") to operate the error correction function and store various data. Although the details will be described later, the operation of the error correction function is stopped by setting the terminal ECCE to a low potential (logic u Ojl), and one terminal a
By setting a to a high potential (logic "!"), test bits are written/read and each part is checked.

次に、ＦＣＣによる誤り訂正機能を構成する各回路１０
〜４０の構成およびその動作について第２図〜第５図に
より述べる。Next, each circuit 10 constituting the error correction function by the FCC
40 and its operation will be described with reference to FIGS. 2 to 5.

復号回路１０は、ＥＣＣによる誤り訂正を行うため、第
２図に示すように、シンドローム生成回路１１．誤り位
ｌｌ！指定回路１２．誤り訂正用の排他的論理和（Ｆ　
ＯＲ）ゲート群とＡＮＤゲート群とで構成する。シンド
ローム生成回路１１は共通入出力ａＩ／○からのデータ
ｘＯ〜ｘｎ−ｔに対するシンドロームを生成し、それを
誤り位置指定回１％１２に送出する。誤り位１ｉ！！ｍ
定回路Ｉ２はシンドロームを解析してデータＸｏ＝Ｘｎ
−４の誤り位置を推定し、出力するｎ本のうち、誤りが
あると推定した出力線のみを論理゛１″（他出力は全て
論理”０”）にする。In order to perform error correction using ECC, the decoding circuit 10 includes a syndrome generation circuit 11. as shown in FIG. Wrong place! Designated circuit 12. Exclusive OR for error correction (F
It consists of a group of OR) gates and a group of AND gates. The syndrome generating circuit 11 generates a syndrome for the data xO to xn-t from the common input/output aI/○, and sends it to the error position designation time 1%12. Wrong rank 1i! ! m
Constant circuit I2 analyzes the syndrome and obtains data Xo=Xn
-4 error position is estimated, and of the n lines to be output, only the output line estimated to have an error is set to logic "1" (all other outputs are set to logic "0").

この時、ＥＣＣＥが論理°′１”すなわち誤り訂正を行
う場合は、上記ｎ本の出力がそのままＡＮＤゲート群を
通してＦＯＲゲート群に送られるので。At this time, when the ECCE performs logic °'1'', that is, error correction, the n outputs are sent as they are to the FOR gate group through the AND gate group.

データＸＯ””Ｘｎ−１のうち、誤りがあると推定され
たビットのみが反転し、出力ｙｏ”ｙｎ−ｔとなる。反
対に、ＥＣＣＥが論理ＩＩ　ＯＩＩすなわち誤り訂正を
行わない場合は、ＡＮＤゲート群の出力全てが論理＊ｈ
　ＯＰＩとなり、データＸ０−Ｘｎ−１がそのまま出力
ｙｏ””ｙｎ−ｔとなる。Only the bit estimated to have an error in the data XO"" All outputs of gate group are logic*h
It becomes OPI, and the data X0-Xn-1 directly becomes the output yo""yn-t.

セレクタ回路３０は、復号回路１０からのデータ７ｏ”
Ｙｅ（ただし、ｎ＝＝７．に＝４ｔ　ｍ＝３）を端子ａ
ａおよびｆｉｏｇ２に本のアドレス内容に基づいて出力
端子Ｄ　ｏｕｔに送出しメモリアレー３のデータを読出
すため、第３図に示すように、インバータ群、ＡＮＤゲ
ート群、ＯＲゲートで構成する。The selector circuit 30 receives data 7o'' from the decoding circuit 10.
Ye (however, n = = 7. = 4t m = 3) to terminal a
In order to read out the data of the memory array 3 by transmitting it to the output terminal D out based on the address contents of the book a and fiog2, it is constituted by a group of inverters, a group of AND gates, and an OR gate, as shown in FIG.

すなわち、３本のアドレス信号ａｉ、ａｔやｌ。That is, three address signals ai, at and l.

ａａの内容で、入力したデータｙ　ｏ　”　ｙ　ｅのう
ちの１つを選択しＡＮＤゲート群、ＯＲゲートを通して
Ｄｏｕ七、に送出するが、このとき、ａａが論理°゛０
′″であれば、上記選択をＹＯ”Ｙ３すなわち情報ビッ
トの中から行い１反対に、ａａが論理４１１　″であれ
ばｙ４〜ｙ８すなわち検査ビットの中から行う。Based on the contents of aa, one of the input data y o '' y e is selected and sent to Dou 7 through the AND gate group and the OR gate, but at this time, aa becomes logic °゛0.
If aa is logic 411'', the above selection is made from YO''Y3, that is, the information bits, and vice versa, if aa is logic 411'', then the selection is made from y4 to y8, that is, the check bits.

つまり、情報ビット）’Ｏ”Ｙ３を読出すための本来の
アドレスａｉ’＋ａｉ＋１に、アドレスａａを追加した
ことで、情報ビット、検査ビットの両方を外部に読出す
ことが可能となる。That is, by adding the address aa to the original address ai'+ai+1 for reading the information bit 'O''Y3, it becomes possible to read both the information bit and the check bit to the outside.

蓄込み回路４０は、ａａとＱｏｇ２に本のアドレス内容
に基づいて、データｙｏ＝ｙｓ　　（ｎ＝７゜ｋ＝４．
ｍ＝３）の中の１ビツトを入力端子Ｄｉｎからのデータ
で置換し、符号化回路２０に送出しメモリアレー３に再
び畜込むため、第４図に示すように、インバータ群とＡ
ＮＤゲート群でなるテコーダ回１！４１．インバータ群
、トランジスタ群で構成する。The storage circuit 40 stores data yo=ys (n=7°k=4.
In order to replace one bit in the input terminal Din with data from the input terminal Din, send it to the encoding circuit 20, and store it again in the memory array 3, as shown in FIG.
Tecoder time 1 consisting of ND gate group!41. It consists of an inverter group and a transistor group.

すなわち、３本のアドレス信号ａＬ＋ａｌ＋Ｌ＊ａａの
内容で、復号回路１０からのデータｙｏ〜ｙ６のうちの
１つをＤｉｎからのデータで置換して符号化回路２０に
送出するが、このとき、ａａが論理ＩＩ　Ｏ１１であれ
ば上記置換を）’ｏ”ｙａ（情報ビット）の中で行い、
反対に、ａａが論理ＩＩ　１　ｊｊであればｙ４〜ｙｅ
（検査ビット）の中で行う。That is, with the contents of the three address signals aL+al+L*aa, one of the data yo to y6 from the decoding circuit 10 is replaced with data from Din and sent to the encoding circuit 20, but at this time, aa If is logic II O11, perform the above substitution in )'o”ya (information bit),
On the other hand, if aa is logic II 1 jj, y4~ye
(inspection bit).

つまり、セレクタ回Ｎ３０の場合と同様に、情報ビット
ｙａ”ｙｓを置換するための本来のアドレス信号、ａｉ
　＋１に、アドレスａａを追加したことで、情報ビット
、検査ビットの両方に対し。In other words, as in the case of selector circuit N30, the original address signal ai to replace the information bit ya"ys
By adding address aa to +1, for both information bit and check bit.

外部から任意のデータを書込むことが可能となる。It becomes possible to write arbitrary data from outside.

なお１本実施例では、ｋ≧ｍと仮定しているので、追加
するアドレスはａａ１本で実現できるが、ｋくｍのとき
には付加するアドレス本数を増やして対応する。In this embodiment, it is assumed that k≧m, so the number of addresses to be added can be realized by one aa, but when k x m, the number of addresses to be added is increased.

符号化回路２０は、ｆ込み回路４０からのデータｚＯ”
”Ｚｎ−１を共通入出力、ｌｌｌ１０のｘｏ〜ｘｎ−ｔ
に出力しメモリアレー３に嘗込むとき。The encoding circuit 20 receives data zO'' from the f-containing circuit 40.
”Zn-1 is common input/output, xo~xn-t of ll10
When outputting to memory array 3.

情報ビット（Ｚｏ＝Ｚｋ−ｔ）はそのまま、一方の検査
ビット（Ｚｋ”Ｚｎ−ｔ）をそのまま、または新しく生
成した検査ビットで置換にするため、第５図に示すよう
に、検査ビット生成回路２１．トランジスタ群、インバ
ータで構成する。In order to replace the information bit (Zo=Zk-t) as it is and one of the check bits (Zk"Zn-t) as is or with a newly generated check bit, a check bit generation circuit is used as shown in FIG. 21. Consists of a group of transistors and an inverter.

すなわち、検査ビット生成回路２１が、Ｚｏ〜Ｚｋ−１
（情報ビット）の内容に基づいてｍ本からなるＦＣＣの
検査ビットを生成し、このとき、ａａが論理ｕ　ＯＨで
あればｘｋ−ｘｎ−１（検査ビットンに生成した検査ビ
ットを１反対に、１１理ＩＩ　Ｏ＃１であればＺｋ−Ｚ
ｎ−１をそのまま送出し、　Ｚ。That is, the check bit generation circuit 21 generates Zo to Zk-1
Generate m FCC check bits based on the contents of (information bits), and at this time, if aa is logic u OH, xk-xn-1 (invert the generated check bits by 1 to 11 Reason II If O#1 then Zk-Z
Send n-1 as is, Z.

〜Ｚｋ−ｔと共にデータ線選択回路５を通してメモリア
レー３内に書込む。~Zk-t and is written into the memory array 3 through the data line selection circuit 5.

ここで、半導体メモリの製造後のチェック（テスティン
グ）について上述した内容を整理すると、■、メモリセ
ルのテスト ＥＣＣＥを論理゛″０″（誤り訂正機能を停止）のまま
で、メモリアレー３に１″および０″のチェックデータ
を書込み、その後読出してデータ内容をチェックし、検
査ビット用のメモリセルも含めたメモリセル自体のテス
トを実施する。なお、このときのａａは本来のアドレス
と同様にスキャンさせる。Here, to summarize the above-mentioned contents regarding the post-manufacturing check (testing) of semiconductor memory, it can be summarized as follows: Check data of 1'' and 0'' is written, and then read out to check the data content and test the memory cells themselves, including the memory cells for test bits. Note that aa at this time is scanned in the same way as the original address.

■、符号化のテスト ＥＣＣＥを論理”１”（誤り訂正機能を動作Ｌ　　ａａ
を論理°“０″にして、情報ビットを書込み、その後Ｅ
ＣＣＥを論理”　ｏ　”　＜誤り訂正機能を停止）にし
て情報ビットを、続いてａａを論理”１”（検査ビット
を眉定）にして検査ビットを、共に読出し、データ内容
をチェックし、検査ビットが符号化回路２０において正
しく付加されているかのテストを実施する。■, Encoding test ECCE is set to logic “1” (error correction function is activated L aa
to logic “0” and write the information bit, then E
Set CCE to logic "o" (stop error correction function) to read the information bits, then set aa to logic "1" (inspection bits are fixed) to read the inspection bits, check the data contents, and then perform inspection. A test is performed to see if the bits are correctly added in the encoding circuit 20.

■、復号のテスト ＥＣＣＥを論理゛０”、ａａを論理°°０′″にして情
報ビットを書込み、続いて、ａａを論理“１″に変えて
検査ビットを書込み、その後ＥＣＣＥを論理“’１”、
ａａｆｉ−論理ｒｈ　ＯＨにして情報ビットを読出し。■, Decoding test Set ECCE to logic "0" and aa to logic °°0'' to write the information bit, then change aa to logic "1" and write the check bit, then set ECCE to logic "'" 1”,
aafi-Logic rh OH and read information bits.

データ内容をチェックし、情報ビットが復号回路１０に
おいて正しく誤り訂正されているかのテストを実施する
。続いて、ａａのみを論理ＩＩ　Ｉ　１１に変え検査ビ
ットを読出して同様にチェックし、検査ビットに対する
訂正のテストを実施する。なお。The data content is checked and a test is performed to see if the information bits are correctly error-corrected in the decoding circuit 10. Subsequently, only aa is changed to logic II I 11, the check bit is read out and checked in the same manner, and a correction test for the check bit is performed. In addition.

蓄込むデータは復号回路１０で訂正可能な誤りを含めた
内容にする。The data to be stored should contain errors that can be corrected by the decoding circuit 10.

本実施例では、ＥＣＣエネーブル信号、アドレス信号を
入力するために端子ＥＣＣＥ、ａａを設けたが、他の端
子を時分割で兼用し開信号を入力してもよい。また１通
常動作時には使用しないような信号の組合せ（例えばス
タチックＲＡＭにおいては、出カニネーブル信号ＯＥと
書込エネーブル信号ＷＥを同時に印加するなど）によっ
て、内部で信号を生成してもよい。In this embodiment, the terminals ECCE and aa are provided for inputting the ECC enable signal and the address signal, but other terminals may also be used in a time-division manner to input the open signal. Alternatively, the signal may be generated internally by a combination of signals that are not used during normal operation (for example, in a static RAM, the output enable signal OE and the write enable signal WE are applied simultaneously).

次に１本発明の第二の実施例を第６図〜第１２図により
詳細に述べる。Next, a second embodiment of the present invention will be described in detail with reference to FIGS. 6 to 12.

第６図は、半導体メモリの構成図である。前述した第１
図と相違する点は、（１）データＩＩ　Ｄ　ｏ〜Ｉ）ｎ
−ｉをシリアル状に選択する点、すなわちｒ本のワード
線Ｗｇ　”Ｗｒ−１は、第１図と同様にデコーダ部ｌに
よりランダムに選択されるが、ｎ本のデータ線ＤＯ＝Ｄ
ｎ−１は外部からのクロック信号５ＣＬＫに同期してシ
フトするシフトレジスタ部７によってＤＯｒｏ　１　＋
’Ｄ２　”　・・Ｄｎ　−１の順に選択される。ただし
データ線Ｄｏ””Ｄｎ−１は前述と同様にに本の情報ビ
ットＤ、−Ｄｋ−１記憶用とｍ本の検査ビットＤｋ＝Ｄ
ｎ−１記憶用で構成する。したがって、メモリアレー３
に対する情報ビットの書込／読出は５ＣＬＫ（１５号に
同期して１ビツトずつに回のタイミングで行う。FIG. 6 is a configuration diagram of a semiconductor memory. The first mentioned above
The differences from the diagram are (1) Data II Do ~ I) n
-i is selected serially, that is, the r word lines Wg'Wr-1 are randomly selected by the decoder l as in FIG. 1, but the n data lines DO=D
n-1 is DOro 1 +
'D2''...Dn-1 are selected in the order.However, the data line Do''''Dn-1 is used to store book information bits D, -Dk-1 and m check bits Dk=D, as described above.
It is configured for n-1 storage. Therefore, memory array 3
The writing/reading of information bits to and from the 5CLK is performed one bit at a time in synchronization with 5CLK (No. 15).

・　（ｉｔ）ＥＣＣとして巡回符号を採用した鹿。これ
により、符号化回路２５．復号回路１５には、それぞれ
巡回符号の性質を利用してシリアル的に符号化、復号化
を実行する回路を用いる。- (it) Deer that adopted cyclic code as ECC. As a result, the encoding circuit 25. The decoding circuit 15 uses a circuit that serially performs encoding and decoding using the properties of cyclic codes.

＜　ｍ　）ｓ　ＣＬ　Ｋ信号、ＥＣＣエネーブル信号を
入力して、シフトレジスタ部７．符号化回路２５゜復号
回路１５を駆動するためのタイミングパルスを発生する
タイミング発生回路５５を備える。なお、詳細は後述す
るが、必要に応じて５ＣＬＫ信号がなくともタイミング
パルスを送出する。<m) s CL K signal and ECC enable signal are input, and the shift register section 7. The encoding circuit 25 includes a timing generation circuit 55 that generates timing pulses for driving the decoding circuit 15. Although details will be described later, timing pulses are sent out even without the 5CLK signal as necessary.

（ｉｖ）データ線選択回路５からの共通入出力線■１０
の接続先を復号回路１５の出力器および入力側、符号化
回路２５の入力側に切替えるスイッチ６５を設けている
。(iv) Common input/output line ■10 from data line selection circuit 5
A switch 65 is provided to change the connection destination between the output device and input side of the decoding circuit 15 and the input side of the encoding circuit 25.

第７図は、′！Ｊ６図の半導体メモリの処理フローチャ
ートである。第８図は、第６図での゛通常動作′時の動
作タイミング図である。Figure 7 shows '! 6 is a processing flowchart of the semiconductor memory shown in FIG. J6; FIG. 8 is an operation timing diagram during the "normal operation" in FIG. 6.

半導体メモリは１図示してないが選択信号であるチップ
セレクト信号Ｃ８がＬ″で、デコーダ部１およびワード
線ドライバ２によって、ワード線Ｗ□　”Ｗｒ−１の１
本が選択されると１図示してないが読出または書込を指
示する信号であるＷＥ倍信号”Ｌ”（ｆ込）のときには
、タイミング発生回路５５から符号化回路２５．シフト
レジスタ部７に５ＣＬＫ信号に同期するタイミングパル
スをに回送出させて、データ線をＤｏ　ｉＤＩ　ｒｏ２
・・・・・・Ｄｋ−１の順に１つずつ切替えて、入力端
子Ｄｉｎからのデータをメモリアレー３のそれに対応す
るメモリセルに書込む（第７図のステップ１２２）。In the semiconductor memory 1, when the chip select signal C8, which is a selection signal (not shown), is L'', the decoder section 1 and the word line driver 2 select the word line W
When a book is selected, 1. Although not shown in the figure, when the WE multiplication signal is "L" (f included), which is a signal instructing reading or writing, the timing generating circuit 55 sends the encoding circuit 25. The shift register unit 7 sends out a timing pulse synchronized with the 5CLK signal twice, and the data line is connected to Do iDI ro2.
. . . Dk-1 is switched one by one, and the data from the input terminal Din is written into the corresponding memory cell of the memory array 3 (step 122 in FIG. 7).

なお、スイッチ６５の接続先は符号化回路２５の出力側
（端子Ｃ）である。Note that the switch 65 is connected to the output side (terminal C) of the encoding circuit 25.

続いて、タイミング発生回路５５から符号化回路２５．
シフトレジスタ７にタイミングパルスをｍ回送量させて
、符号化回路２５が生成、していたｍ個からなる検査ビ
ットを上記と同様の方法でメモリアレー３に書込む（ス
テップ１２３）。Subsequently, from the timing generation circuit 55 to the encoding circuit 25.
The shift register 7 is caused to send m timing pulses, and the m check bits generated by the encoding circuit 25 are written into the memory array 3 in the same manner as described above (step 123).

上記動作を繰返すことにより、Ｄｉｎからのデータ全て
とＦＣＣの検査ビットをメモリアレー３内に書込む。By repeating the above operation, all the data from Din and the check bit of FCC are written into the memory array 3.

一方、ＷＥ信号が’　Ｈ”　（読出）のときには、先ず
。On the other hand, when the WE signal is 'H' (read), first.

タイミング発生回路５５からタイミングパルスを送出さ
せてシフトレジスタ部７．復号回路１５を駆動し、シン
ドロームの計算を行わせる（ステップ１３１）。続いて
、°タイミング発生回路５５から復号回路１５．シフト
レジスタ部７に５ＣＬＫ信号に同期するタイミングパル
スを送出させ、書込時と同様に、データ線をＤｏ　、Ｄ
ｌ　＋Ｄ２・・・・・・Ｄｋ−、の順に１つずつ切替え
て、メモリアレー３の対応するメモリセルからに個の情
報ビットを読出し、復号回路１５で誤り訂正した後、出
力端子Ｄ　ｏｕｔに出力する。それと同時に、訂正した
情報ビットをスイッチ６５の端子Ａ、テデー線選択回路
５を通してメモリアレー３の元のメモリセルに再び嘗込
む（第７図のステップ１３２）。A timing pulse is sent from the timing generation circuit 55 to the shift register section 7. The decoding circuit 15 is driven to perform syndrome calculations (step 131). Subsequently, from the timing generation circuit 55 to the decoding circuit 15. The shift register unit 7 sends out a timing pulse synchronized with the 5CLK signal, and the data lines are connected to Do and D as in writing.
1+D2...Dk-, one by one, the information bits are read out from the corresponding memory cells of the memory array 3, and after error correction in the decoding circuit 15, the information bits are transferred to the output terminal Dout. Output. At the same time, the corrected information bit is read again into the original memory cell of the memory array 3 through the terminal A of the switch 65 and the teddy line selection circuit 5 (step 132 in FIG. 7).

続いて、タイミング発生回路５５から復号回路１５、シ
フトレジスタ部７にタイミングパルスを更にｍ回送、出
させ、上記情報ビットと同様、データ線をＤｋ、Ｄｋや
１．・・・・・・Ｄｎ−Ｌの順に１つずつ切譬えて、対
応するメモリセルからｍ個の検査ビットを読出し、復号
回路１５で誤り訂正した後、スイッチ６５の端子Ａ、デ
ータ線選択回路５を通してメモリアレー３の元のメモリ
セルに再び瞥込む（ステップ１３３）、なお、ｍ個の検
査ビットを再書込みはするがＤｏｕｔに送出はしない。Subsequently, timing pulses are further sent m times from the timing generation circuit 55 to the decoding circuit 15 and the shift register unit 7, and the data lines are set to Dk, Dk, 1 . . . . Read m check bits from the corresponding memory cells one by one in the order of Dn-L, and after error correction in the decoding circuit 15, terminal A of the switch 65, the data line selection circuit 5 to the original memory cell of memory array 3 (step 133), but rewriting the m test bits but not sending them to Dout.

上記の読出動作を繰返すことで、メモリアレー３内の指
定の情報ビットをＤｏｕｔに出力する。By repeating the above read operation, the designated information bit in the memory array 3 is output to Dout.

この場合、書込時、読出時も外部から印加する５ＣＬＫ
信号のサイクル数はに回であり、書込む。In this case, 5CLK is applied externally during writing and reading.
The number of cycles of the signal is 2 times, and it is written.

読出すデータ数もにビットである。すなわち、外部から
はにビットのシリアル半導体メモリに見え。The number of data to be read is also bits. That is, from the outside it looks like a bit of serial semiconductor memory.

ＥＣＣ用のｍ個の検査ビットは見えない。The m check bits for ECC are not visible.

第９図は、第６図での゛メモリセル（検査ビット用のメ
モリセルも含む）のテスト′時の動作タイミング図であ
る。FIG. 9 is an operation timing chart during "testing of memory cells (including memory cells for test bits)" in FIG. 6.

半導体メモリは、Ｃ８信号と端子ＥＣＣＥが共に１１　
Ｌ　１１で、ワード線Ｗ　ｏ−Ｗｒ−１の１本が選択さ
れると、ＷＥ倍信号’Ｌ”（ＩＦ込）のときには、第８
図（通常動作時）と同様、タイミング発生回路５５から
符号化回路２５．シフトレジスタ部７に５ＣＬＫ信号に
同期するタイミングパルスをに回送量させ、データ線を
Ｄｏ　ｒＤＩＩＩ）２・−＋Ｄｋ−４の順に切替えて、
Ｄｉｎからのデータ（情報ビット）をスイッチ６５のＣ
端子、データ線選択回路５を通してメモリアレー３の対
応するメモリセルに順次書込む（第７図のステップ１１
２）。In semiconductor memory, both the C8 signal and the terminal ECCE are 11.
When one of the word lines W o-Wr-1 is selected at L11, when the WE double signal is 'L' (IF included), the eighth
Similarly to the figure (during normal operation), from the timing generation circuit 55 to the encoding circuit 25. The shift register section 7 is made to forward a timing pulse synchronized with the 5CLK signal, and the data lines are switched in the order of DorDIII)2.-+Dk-4.
The data (information bits) from Din is transferred to C of switch 65.
Data is sequentially written into the corresponding memory cells of the memory array 3 through the terminal and data line selection circuit 5 (step 11 in FIG.
2).

続いて、上記と同様のタイミングパルスを、タイミンク
発生回路５５から符号化回路２５．シフトレジスタ部７
にｍ回送量させ、データ線をＤｋ。Subsequently, a timing pulse similar to that described above is sent from the timing generation circuit 55 to the encoding circuit 25. Shift register section 7
The data line is Dk.

Ｄｋ、□、Ｄｋ＋２・・・・・・Ｄｎ−１の順に切蓄え
て、Ｄｉｎからのデータ（検査ビット）をスイッチ６５
のＣ端子、データ線選択回路５を通してメモリアレー３
の対応するメモリセルに順次書込む（ステップ１１３）
。Dk, □, Dk+2...Dn-1 are cut and stored in the order of Dn-1, and the data (check bit) from Din is sent to the switch 65.
C terminal of the memory array 3 through the data line selection circuit 5.
(Step 113)
.

上記動作を繰返すことで、Ｄｉｎからのデータ（情報お
よび検査ビット）をメモリアレー３の各メモリセルに蓄
込む。By repeating the above operation, data (information and check bits) from Din is stored in each memory cell of the memory array 3.

一方、ＷＥ信号が“Ｈ”（読出）のときには、第８図（
通常動作）と同様に、シフトレジスタ部７．復号回路１
５にシンドロームの計算を行わせた後（第７図のステッ
プ１４１）、タイミング発生回路５５から復号回路１５
．シフトレジスタ部７に５ＣＬＫ信号に同期するタイミ
ングパルスを送出させ、ｉＦ送込時同様に、データ線を
Ｄｏ　、Ｄ　Ｉ　＋Ｄ２・・・・・・Ｄｋ−１の順に切
替えて、メモリアレー３の対応するメモリセルからに個
の情報ビットを読出しＤ　ｏｕｔに出力する。それと同
時にスイッチ６５の端子Ａ、データ線選択回路５を通し
てメモリアレー３に再び署込む（ステップ１４２）。On the other hand, when the WE signal is "H" (read), FIG.
(normal operation), the shift register section 7. Decoding circuit 1
5 to calculate the syndrome (step 141 in FIG. 7), the timing generation circuit 55 to the decoding circuit 15
．． The shift register unit 7 sends out a timing pulse synchronized with the 5CLK signal, and the data lines are switched in the order of Do, DI + D2, . The information bits are read from the memory cell and output to D out. At the same time, the signal is again sent to the memory array 3 through the terminal A of the switch 65 and the data line selection circuit 5 (step 142).

続いて、上記と同様のタイミングパルスをさらに、タイ
ミング発生回路５５から復号回路１５゜シフトレジスタ
部７にｍ回送出させ、データ線をＤｋ、Ｄｋ　＋ｔ　＋
・・・・・・Ｄｎ−１の順に切替えて。Subsequently, the timing pulse similar to the above is further sent m times from the timing generation circuit 55 to the decoding circuit 15° shift register unit 7, and the data lines are changed to Dk, Dk +t +
...Switch in the order of Dn-1.

対応するメモリセルからｍ個の検査ビットを読出しＤｏ
ｕｔに出力する。同時にスイッチ６．５の端子Ａ、デー
タ線選択回路５を通してメモリアレー３に再び沓込む（
ステップ１４３）。Read m check bits from the corresponding memory cell Do
Output to ut. At the same time, the terminal A of the switch 6.5 is connected to the memory array 3 again through the data line selection circuit 5 (
Step 143).

上記の読出動作を繰返すことで、メモリアレー３の情報
および検査ビットをＤｏｕｌｈに出力する。By repeating the above read operation, the information and check bits of the memory array 3 are output to Doulh.

メモリセルのテスト時は通常動作時と異なり。Testing memory cells is different from normal operation.

書込／Ｒ出ともに５ＣＬＫ信号を（ｋ　＋　ｍ　）回印
加し、復号回路１５によるデータの誤り訂正を動作停止
にする（なお、これは第２図と同様の手法で実現する）
。これにより、５ＣＬＫ信号をｎ（＝ｋ　＋　ｍ　）回
印加すると、メモリセルに蕾込んだ情報ビットのみなら
ず、検査ビットをも訂正なしでＤ　ｏｕｔに読出せるの
で、メモリセル自体（検査ビット用のメモリセルも含む
）のテストが可能となる。5 CLK signals are applied (k + m) times for both writing and R output, and the data error correction by the decoding circuit 15 is stopped (this is achieved using the same method as in FIG. 2).
. As a result, by applying the 5CLK signal n (=k + m) times, not only the information bits stored in the memory cell but also the test bits can be read out to D out without correction. (including memory cells) can be tested.

また、この場合、外部からは誤り訂正機能なしのｎビッ
トのシリアル半導体メモリに見える。Further, in this case, it appears from the outside as an n-bit serial semiconductor memory without an error correction function.

第１０図は、第６図での“符号化のテスト′時の動作タ
イミング図である。FIG. 10 is an operation timing chart during the "encoding test" in FIG. 6.

半導体メモリは、Ｃ８信号が”Ｌ”、端子ＥＣＣＥがｌ
　Ｈｚ″で、ＷＥ倍信号’Ｌ”（ｉＦ込）のときには、
ワードＡＩｎｏ−Ｗｒ　＋ｔが１本選択されると、第８
図（通常動作時）と同様に、５ＣＬＫ信号に同期するタ
イミングパルス（ｋ回）で、Ｄｉｎからのデータ（情報
ビット）をメモリアレー３に書込み（ステップ１２２）
、続いて、タイミングパルス（ｍ回）で。In the semiconductor memory, the C8 signal is “L” and the terminal ECCE is “L”.
Hz'' and when the WE double signal is 'L' (iF included),
When one word AIno-Wr +t is selected, the eighth
Similar to the figure (during normal operation), data (information bits) from Din is written to the memory array 3 using timing pulses (k times) synchronized with the 5CLK signal (step 122).
, followed by timing pulses (m times).

符号化回路２５が生成したｍ個の検査ビットをメモリア
レー３に署込む（ステップ１２３）。The m check bits generated by the encoding circuit 25 are signed into the memory array 3 (step 123).

上記動作を繰返すことで、Ｄｉｎからのデータ全てとそ
れに対するＦＣＣの検査ビットをメモリアレー３内に書
込む。By repeating the above operation, all the data from Din and the FCC check bits for the data are written into the memory array 3.

一方、端子ＥＣＣＥがｌ　Ｌ　Ｎで、ＷＥ倍信号Ｈ″（
読出）のときには、ワード線Ｗ□　−Ｗ　ｒ　−１が１
本選択されると、第９図（メモリセルのテスト時）と同
様に、シンドロームの計算後、５ＣＬＫ信号に同期する
タイミングパルス（ｋ回）で、メモリアレー３の情報ビ
ットをに個読出してＤｏｕｔ、に出力すると同時に、メ
モリアレー３に再び書込む（ステップ１４１，１４２）
。続いて、上記情報ビットと同様、５ＣＬＫ信号に同期
するタイミングパルス（ｍ回）で、メモリアレー３の検
査ビットをｍ個読出してＤｏｕしに出力すると同時に、
　メモリアレー３に再び苔込む（ステップ１４３）。On the other hand, the terminal ECCE is l L N, and the WE double signal H'' (
(reading), the word line W□ -W r -1 is 1
When this selection is made, similarly to FIG. 9 (memory cell test), after calculating the syndrome, the information bits of the memory array 3 are read out using timing pulses (k times) synchronized with the 5CLK signal, and the Dout , and at the same time write it again to memory array 3 (steps 141 and 142).
. Next, similarly to the above information bits, m check bits of the memory array 3 are read out using timing pulses (m times) synchronized with the 5CLK signal and outputted at the same time.
The moss is added to the memory array 3 again (step 143).

上記の読出動作を繰返すことで、メモリアレー３内の情
報および検査ビットをＤ　ｏｕｔに出力する。By repeating the above read operation, the information and check bits in the memory array 3 are output to D out.

この場合、ＥＣＣＥを°Ｈ”にして、情報ビットと符号
化回路２５で付加した検査ビットをメモリセルに書込ん
だ後、それをＥＣＣＥを’Ｌ”（誤り訂正機能を停止）
にして、情報ビットと検査ビットからなるｎビットのデ
ータを誤り訂正なしで読出すので、符号化回路２５にお
いて検査ビットを正しく付加しているかをテストするこ
とができる。In this case, set ECCE to 'H', write the information bit and the check bit added by the encoding circuit 25 to the memory cell, and then set ECCE to 'L' (stops the error correction function).
Since n-bit data consisting of information bits and check bits is read out without error correction, it is possible to test whether the check bits are correctly added in the encoding circuit 25.

第１１図は、第６図での′復号化のテスト′時の動作タ
イミンク図である。FIG. 11 is an operation timing diagram during the ``decoding test'' in FIG. 6.

半導体メモリは、Ｃ８信号、端子ＥＣＣＥが共に°゛Ｌ
″で、ＷＥ倍信号’Ｌ”（ｉＦ込）めときには、第９図
（メモリセルのテスト時）と同様に、５ＣＬＫ信号に同
期するタイミングパルス（ｋ回）で、Ｄｉｎからのデー
タ（ｋ個の情報ビット）をメモリアレー３のメモリセル
に書込み（ステップ１１２）、続いて、上記情報ビット
と同様のタイミングパルス（ｍ回］で、Ｄｉｎからのデ
ータ（ｍ個の検査ビット）をメモリセルに順次書込む（
ステップ１１３）。In semiconductor memory, both the C8 signal and the terminal ECCE are °゛L.
'', when the WE double signal is 'L' (including iF), the data from Din (k pieces) is sent by timing pulses (k times) synchronized with the 5CLK signal, as in Figure 9 (memory cell test). information bits) are written to the memory cells of memory array 3 (step 112), and then the data from Din (m check bits) are written to the memory cells using the same timing pulses (m times) as for the information bits. Write sequentially (
Step 113).

一方、ＷＥ倍信号’　Ｈ”　（読出）のときには、第８
図（通常動作時）と同様に、シンドロームの計算後、５
ＣＬＫ信号に同期するタイミングパルス（ｋ回）で、メ
モリアレー３からに個の情報ビットを読出し、復号回Ｗ
！ｔ１５で誤り訂正してＤ　ｏｕｔ、に出力す。On the other hand, when the WE double signal is 'H' (read), the 8th
Similar to the figure (during normal operation), after calculating the syndrome, 5
With timing pulses (k times) synchronized with the CLK signal, information bits are read from the memory array 3, and the decoding time W
! At t15, the error is corrected and output to D out.

ると同時に、再びメモリセルに書込み（ステップ１３１
．１３２）、続いて、タイミングパルス（ｍ回）で、メ
モリアレー３からｍ個の検査ビットを読出し、復号回路
１５で誤り訂正して再びメモリセルに書込む（ステップ
１３３）。At the same time, the memory cell is written again (step 131).
．． 132), then m check bits are read out from the memory array 3 using timing pulses (m times), error-corrected by the decoding circuit 15, and written into the memory cell again (step 133).

上記の読出動作を繰返すことで、メモリアレー３内の情
報ビットをＤｏｕｔに出力する。By repeating the above read operation, the information bits in the memory array 3 are output to Dout.

この場合、ＥＣＣＥをＬ　ＩＩにして、情報ビットおよ
び検査ビットを任意な内容でメモリアレー３に蕾込んだ
後、その情報ビットをＥＣＣＥをＨＴｌすなわち復号回
路１５で誤り訂正して読出すので、復号回路１５におい
て正しく訂正しているかがテストできる。なお、沓込む
データの内容は、例えば復号回路１５で訂正可能な誤り
を含むようにする。また、情報ビットの訂正テストと共
に、検査ビットも実施するときには、第１２図の方法で
行う。In this case, after setting the ECCE to L II and loading the information bits and check bits with arbitrary contents into the memory array 3, the information bits are read out after error correction in the ECCE, that is, in the decoding circuit 15, so that they can be decoded. It is possible to test whether the circuit 15 corrects the correction correctly. Note that the contents of the data to be read include errors that can be corrected by the decoding circuit 15, for example. Furthermore, when performing a correction test on information bits as well as check bits, the method shown in FIG. 12 is used.

すなわち、半導体メモリは、Ｃ８信号、端子ＥＣＣＥ、
ＷＥ信号が共に゛Ｌ″状態である第一段階に、第１１図
と同様、５ＣＬＫ信号に同期するタイミングパルス（ｋ
＋ｍ回）で、Ｄｉｎからのに個の情報ビットとｍ個の検
査ビットの両方をメモリセルに畜込む（ステップ１１．
２〜１１３）。That is, the semiconductor memory has a C8 signal, a terminal ECCE,
In the first stage when both WE signals are in the "L" state, a timing pulse (k
+m times), store both the information bits and m check bits from Din into the memory cell (step 11.
2-113).

次に、端子ＥＣＣＥとＷＥ倍信号共に゛Ｈ″状悪である
第二段階に、第１１図と同様、シンドロームの計算後、
５ＣＬＫ信号に同期するタイミングパルス（ｋ回）で、
メモリアレー３から情報ビットを読出し訂正してＤ　ｏ
ｕｔに出力した後、　タイミングパルス（ｍ回）で、検
査ビットを読出し訂正して再びメモリアレー３に蓄込む
（ステップ１３１〜１３３）。Next, in the second stage where both the terminal ECCE and the WE multiplied signal are in the "H" state, after calculating the syndrome, as in Fig. 11,
With timing pulses (k times) synchronized with 5CLK signal,
Read and correct information bits from memory array 3 and do
After outputting to ut, the check bits are read and corrected using timing pulses (m times) and stored in the memory array 3 again (steps 131 to 133).

続いて、ＣＳ信号と端子ＥＣＣＥが共にＩ　Ｌ　ＩＩ。Next, the CS signal and terminal ECCE are both IL II.

ＷＥ倍信号“°Ｈ”のままの状態である第三段階に。At the third stage, the WE double signal remains at “°H”.

第９図と同様、シンドロームの計算後、５ＣＬＫ信号に
同期するタイミングパルス（ｋ回）で、情報ビットを読
出してＤ　ｏｕｔに出力し再びメモリアレー３に書込ん
だ後、同様のタイミングパルス（ｍ回）で、第二段階で
訂正されている検査ビットを読出してＤ　ｏｕｔに出力
し再びメモリアレー３に書込む（ステップ１４１〜１４
３）。Similarly to FIG. 9, after calculating the syndrome, the information bits are read out and output to D out using timing pulses (k times) synchronized with the 5CLK signal, and then written to the memory array 3 again, followed by similar timing pulses (k times). (steps 141 to 14), the check bits corrected in the second stage are read out, output to D out, and written to the memory array 3 again (steps 141 to 14).
3).

上記三段階の動作で、検査ビットが正しく訂正されたか
を外部にて判断することができる。また。Through the above three-step operation, it is possible to externally determine whether the check bits have been correctly corrected. Also.

動作を三段階とせずに行う方法を第１７図により述べる
。A method of performing the operation without three steps will be described with reference to FIG.

第１３図は、ＥＣＣエネーブル信号の入力端子を２個設
けた場合の半導体メモリ構成図である。FIG. 13 is a configuration diagram of a semiconductor memory when two input terminals for ECC enable signals are provided.

同図において、ＥＣＣＥＬは、タイミング発生回路５６
および符号化回路２６を前記と同様に制御する端子、Ｅ
ＣＣＥ２は復号回路１６を前記と同様に制御する端子で
ある。なお、その他は第６図と同様である。In the figure, ECCEL is a timing generation circuit 56
and a terminal E for controlling the encoding circuit 26 in the same manner as above.
CCE2 is a terminal for controlling the decoding circuit 16 in the same manner as described above. Note that the other details are the same as in FIG. 6.

すなわち、検査ビットの復号テストは、先ず、書込みを
第１１図（復号のテスト時）と同様に、Ｃ８信号、端子
ＥＣＣＥＬ　、ＷＥ倍信号共に“Ｌ“（論理“０″）に
し端子ＥＣＣＥ２を°’　Ｈ”　（論理”　１　”）に
して、Ｄｉｎからのデータ（情報および検査ビット）を
メモリアレー３に書込み、次の読出しを。That is, in the decoding test of the check bit, first, as in FIG. 11 (during the decoding test), the C8 signal, the terminal ECCEL, and the WE double signal are set to "L" (logic "0"), and the terminal ECCE2 is set to "L" (logic "0"). ``H'' (logic ``1''), write data (information and check bits) from Din to memory array 3, and perform the next read.

ＥＣＣＥｌを論理゛０″’、ＥＣＣＥ２を論理ＩＩ　Ｉ
　ＩＩにして読出すことで、復号回路１６が誤り訂正し
ている状態から直接、検査ビットを読出すことができ、
検査ビットの訂正を上記二段階でテストできる。なお、
その他のテスト時と通常動作時は、第６図の場合の実施
例をＥＣＣＥＩ　＝ＥＣＣＥ２の状態で行う。ECCEl is logic '0''', ECCE2 is logic II I
By setting the bit to II and reading it, the check bit can be read directly from the state where the decoding circuit 16 is correcting the error.
Correction of check bits can be tested in the above two steps. In addition,
During other tests and normal operation, the embodiment shown in FIG. 6 is carried out under the condition of ECCEI=ECCE2.

第１４図は１本発明の第四実施例を示す半導体メモリの
構成図である。同図において、７３は多値（３ビツト〕
のメモリアレー、６７はデータ線選択回路７５からの３
本のＩ１０線をそれぞれ復号回路の入力側および出力側
、符号化回路の出力側に接続するスイッチである。なお
、入力端子Ｄｉｎと出力端子Ｄ　ｏｕｔの本数は３本と
なるが、他の各回路の動作は基本的には第６図と同様で
ある。FIG. 14 is a configuration diagram of a semiconductor memory showing a fourth embodiment of the present invention. In the same figure, 73 is multivalued (3 bits)
, 67 is the 3rd memory array from the data line selection circuit 75.
This is a switch that connects the I10 line of the book to the input side and output side of the decoding circuit, and to the output side of the encoding circuit, respectively. Note that although the number of input terminals Din and output terminals D out is three, the operations of other circuits are basically the same as in FIG. 6.

符号化回路２７が３ビツトそれぞれの符号化を前述と同
様の方法で行って多値メモリに杏込み。The encoding circuit 27 encodes each of the three bits in the same manner as described above and stores them in the multilevel memory.

復号回路１７が３ビツトそれぞれの誤り訂正を同じく前
述と同様の方法で行って多値メモリのデータ読出すこと
で、前述の各種テストを実施する。The decoding circuit 17 performs error correction for each of the three bits in the same manner as described above and reads data from the multi-level memory, thereby carrying out the various tests described above.

このように、ＥＣＣエネーブル信号、検査ビットの外部
への入出力を指示して、ＥＣＣ用の検査ビットを蓄積す
るメモリセル自体のテスト、符号化回路のテスト、復号
回路のテストなどを各々独立させることができるので、
従来よりテスティングの信頼性を高めることができる。In this way, the ECC enable signal and the input/output of the check bits to the outside are instructed, so that the test of the memory cell itself that stores the check bits for ECC, the test of the encoding circuit, the test of the decoding circuit, etc. are made independent of each other. Because you can
The reliability of testing can be increased compared to conventional methods.

〔発明の効果〕〔Effect of the invention〕

以上説明したように１本発明によれば、ＦＣＣによる誤
り訂正機能を搭載した半導体メモリにおいて、ＦＣＣの
検査ビット記憶用メモリセルへの蓄込みを端子Ｄｉｎか
らの入力データまたは符号化回路での生成データで行い
、反対に、メモリアレーのデータを読出すとき、復号回
路による誤り訂正の動作、不動作および検査ビットの出
力、不出力を切替えて行うので、検査ビット用のメモリ
セル自体のテスト、符号化回路のテスト、復号回路のテ
ストなどを各々独立なものにすることが可能となる。As explained above, according to one aspect of the present invention, in a semiconductor memory equipped with an error correction function by FCC, storage in memory cells for storing check bits of FCC is performed using input data from terminal Din or generation by an encoding circuit. Conversely, when reading data from the memory array, the decoding circuit switches between error correction operation, inoperation, and output and non-output of the check bits, so the test of the memory cell itself for the check bits, It becomes possible to perform encoding circuit tests, decoding circuit tests, etc. independently.

【図面の簡単な説明】[Brief explanation of drawings]

第１図、第６図、第１３図、第１４図はそれぞれ本発明
の第一、第二、第三、第四の実施例を示す半導体メモリ
の構成図、第２図は復号回路の回路図、第３図はセレク
タ回路の回路図、第４図は書込み回路の回路図、第５図
は符号化回路の回路図、第７図は第６図の゛通常動作′
時の動作タイミング図、第８図は第７図の処理フローチ
ャー］−５第９図は第６図の′メモリセルテスト′時の
動作タイミング図、第１０図は第９図の処理フローチャ
ート、第１１図は第６図の′符号化テスト′時の動作タ
イミング図、第１２図は茅ｌ１図の処理フローチャート
、第１３図は第６図の゛復号テスト′時の動作タイミン
グ図、第１５図は第６図の゛検査ビットの訂正デス８２
時の動作タイミング図、第１６図は第１５図の処理フロ
ーチャートである。 Ｌ、６，７１：デコーダ部、２．７２：ワード線ドライ
バ、３，７３：メモリアレー、４，７４：センスアンプ
群、５＋７５−：データ線選択回路。 ７．７７：シフトレジスタ部、１０，１５，１６゜１７
：復号回路、１１：シンドローム生成回路。 １２：誤り位ａ指定回路、２０，２５．２６，２７：符
号化回路、２１：横歪ビット生成回路、３０：セレクタ
回路、４０：ｉＦ込ミ回Ｎ、　４１　：デコーダ回路、
５５，５６．５７：タイミング発生回路、６５，６６．
６７　：スイッチ、ＥＣＣＥ：ＥＣＣエネーブル信号の
入力端子、ａａ：検査ビットｍ定用の入力端子、　Ｄｉ
ｎ’：データの入力端子、Ｄｏｕｔ：データの出力端子
。 特許出願人　株式会社日立製作所 、ｌ−？、／ 第　　　２　　　図 第　　　３　　　図 第４図 第　　　５　　　図 第　　　１０　　　　図 第　　　１１　　　　図 に）　　　！　　　く　　　　り り　口　　Ｑ　　　　Ｊ　　　　ｍ　　　　ＯＱ　≧　
　ＯＱ　　ロ　　ロ ロ　　　　φ1, 6, 13, and 14 are configuration diagrams of semiconductor memories showing first, second, third, and fourth embodiments of the present invention, respectively, and FIG. 2 is a circuit diagram of a decoding circuit. Figure 3 is the circuit diagram of the selector circuit, Figure 4 is the circuit diagram of the write circuit, Figure 5 is the circuit diagram of the encoding circuit, and Figure 7 is the ``normal operation'' of Figure 6.
FIG. 8 is a processing flowchart of FIG. 7]-5 FIG. 9 is an operation timing diagram of ``memory cell test'' of FIG. 6, FIG. 10 is a processing flowchart of FIG. 9, 11 is an operation timing diagram during the ``encoding test'' shown in FIG. 6, FIG. 12 is a processing flowchart in Figure 11, FIG. 13 is an operation timing diagram during the ``decoding test'' shown in FIG. 6, and 15 The figure is ``Check bit correction desk 82'' in Figure 6.
16 is a processing flowchart of FIG. 15. L, 6, 71: Decoder section, 2.72: Word line driver, 3, 73: Memory array, 4, 74: Sense amplifier group, 5+75-: Data line selection circuit. 7.77: Shift register section, 10, 15, 16° 17
: decoding circuit, 11: syndrome generation circuit. 12: Error position a designation circuit, 20, 25, 26, 27: Encoding circuit, 21: Lateral distortion bit generation circuit, 30: Selector circuit, 40: iF included number N, 41: Decoder circuit,
55, 56.57: Timing generation circuit, 65, 66.
67: Switch, ECCE: ECC enable signal input terminal, aa: Input terminal for test bit m determination, Di
n': Data input terminal, Dout: Data output terminal. Patent applicant: Hitachi, Ltd., l-? , / Figure 2, Figure 3, Figure 4, Figure 5, Figure 10, Figure 11)! Kuriri Mouth Q J m OQ ≧
OQ Ro Roro φ

Claims (4)

【特許請求の範囲】[Claims] （１）データに誤り訂正符号に基づく検査ビットを付加
する符号化手段と、上記検査ビット付のデータを誤り訂
正する復号手段を有する半導体メモリにおいて、上記検
査ビットを上記データと同様に書込み、読出す書込／読
出手段と、上記復号手段による誤り訂正を動作停止にす
る手段を備えることを特徴とする半導体メモリ。(1) In a semiconductor memory having encoding means for adding check bits based on an error correction code to data and decoding means for error correcting the data with the check bits, the check bits are written and read in the same way as the data. 1. A semiconductor memory comprising: writing/reading means for outputting data; and means for disabling error correction by the decoding means. （２）前記書込／読出手段は、前記半導体メモリがラン
ダムアクセクメモリのとき、書込み、読出すビットを前
記検査ビットから選択するアドレス信号を有することを
特徴とする特許請求の範囲第１項記載の半導体メモリ。(2) The writing/reading means has an address signal for selecting a bit to be written or read from the check bits when the semiconductor memory is a random access memory. semiconductor memory. （３）前記書込／読出手段は、検査ビットの書込み、読
出しを前記データの場合と同様のクロック信号により行
うことを特徴とする特許請求の範囲第１項記載の半導体
メモリ。(3) The semiconductor memory according to claim 1, wherein the writing/reading means writes and reads the check bit using a clock signal similar to that used for the data. （４）前記前記書込／読出手段および前記動作停止にす
る手段を備えるのが多値メモリであることを特徴とする
特許請求の範囲第１項記載の半導体メモリ。(4) The semiconductor memory according to claim 1, wherein the semiconductor memory includes the writing/reading means and the operation stopping means and is a multilevel memory.