JPH09130692A - Image processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To display an input image signal with desired resolution by using a simple circuit configuration. SOLUTION: In the case of displaying an image by standard resolution on a display screen 3 having 1280×960 picture elements longitudinally and laterally, 640 picture elements for each line are sampled and displayed in the horizontal direction by using a picture element clock CLK with a prescribed frequency and picture elements for 480 lines of each one line of L1 to L480 lines are displayed in the vertical direction. In the case of displaying an image by double resolution, double picture element clock frequencies are used to display 1280 photoelectric conversion elements in the horizontally and picture elements for 960 lines, two each among the L1 to L480 in the vertical direction.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、画像信号を表示器
で表示する場合に解像度を変更して表示するための画像
処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus for changing the resolution when displaying an image signal on a display.

【０００２】[0002]

【従来の技術】従来、ホストマシン等から送られて来る
標準解像度を持つ画像信号を、縦横各２倍の解像度に変
更して表示器で表示する場合は、マルチシンクとキュー
ビック補間等による方式が用いられていた。2. Description of the Related Art Conventionally, in the case where an image signal having a standard resolution sent from a host machine or the like is changed to double the vertical and horizontal resolutions and is displayed on a display device, a method using multi-sync and cubic interpolation is used. Was used.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら上記キュ
ービック補間方式を用いるとシステムの構成が複雑にな
り、コストアップ等を招く等の問題があった。However, when the above cubic interpolation method is used, there is a problem that the system configuration becomes complicated and the cost is increased.

【０００４】本発明は上記の実状に鑑み成されたもの
で、従来のキュービック補間方式に代わる解像度変更方
式を用いることにより、回路構成を簡単にすることので
きる画像処理装置を得ることを目的とする。The present invention has been made in view of the above situation, and an object of the present invention is to obtain an image processing apparatus having a simple circuit configuration by using a resolution changing method instead of the conventional cubic interpolation method. To do.

【０００５】[0005]

【課題を解決するための手段】請求項１の発明において
は、入力画像信号の水平同期信号に同期した画素クロッ
クを発生するクロック発生手段と、上記クロック発生手
段に対して上記画素クロックの周波数を設定する設定手
段と、上記入力画像信号の各ラインを上記画素クロック
によりサンプリング制御すると共に、表示画面上の同一
画像内容で駆動するライン数を制御する表示制御手段と
を設けている。According to another aspect of the present invention, there is provided a clock generating means for generating a pixel clock synchronized with a horizontal synchronizing signal of an input image signal, and a frequency of the pixel clock for the clock generating means. A setting means for setting and a display control means for controlling each line of the input image signal by sampling control by the pixel clock and controlling the number of lines driven with the same image content on the display screen are provided.

【０００６】請求項２の発明においては、入力画像信号
の水平同期信号に同期した画素クロックを発生するクロ
ック発生手段と、上記入力画像信号の水平同期信号の周
期を検出し、この検出に応じて上記クロック発生手段に
対して上記画素クロックの周波数を設定する設定手段
と、上記入力画像信号の各ラインを上記画素クロックに
よりサンプリング制御すると共に、表示画面上の同一画
像内容で駆動するライン数を制御する表示制御手段とを
設けている。According to another aspect of the present invention, the clock generating means for generating a pixel clock synchronized with the horizontal synchronizing signal of the input image signal and the period of the horizontal synchronizing signal of the input image signal are detected, and in response to this detection. Setting means for setting the frequency of the pixel clock to the clock generating means, sampling control of each line of the input image signal by the pixel clock, and control of the number of lines driven by the same image content on the display screen And a display control unit for controlling the display.

【０００７】[0007]

【作用】請求項１の発明によれば、画素クロックの周波
数を設定することにより、表示する解像度が設定され、
この設定に応じて表示制御手段は、画像信号の各ライン
が所定の画素数で表示されるように水平方向にサンプリ
ングを制御すると共に、同一画像内容で駆動されるライ
ン数を制御する。これによって設定された解像度に応じ
て水平、垂直方向にそれぞれ所定の画素数を持った表示
サイズで表示が行われる。According to the invention of claim 1, the resolution to be displayed is set by setting the frequency of the pixel clock.
In accordance with this setting, the display control means controls the sampling in the horizontal direction so that each line of the image signal is displayed with a predetermined number of pixels, and also controls the number of lines driven with the same image content. Thus, the display is performed with a display size having a predetermined number of pixels in the horizontal and vertical directions according to the set resolution.

【０００８】請求項２の発明によれば、画素クロックの
周波数を水平同期信号の周期に応じて設定することによ
り、表示する解像度が設定され、この設定に応じて表示
制御手段は、画像信号の各ラインが所定の画素数で表示
されるように水平方向にサンプリングを制御すると共
に、同一画像内容で駆動されるライン数を制御する。こ
れによって入力画像信号の解像度に応じて水平、垂直方
向にそれぞれ所定の画素数を持った表示サイズで表示が
行われる。According to the second aspect of the present invention, the resolution to be displayed is set by setting the frequency of the pixel clock in accordance with the cycle of the horizontal synchronizing signal, and the display control means sets the resolution of the image signal in accordance with this setting. Sampling is controlled in the horizontal direction so that each line is displayed with a predetermined number of pixels, and the number of lines driven with the same image content is controlled. As a result, display is performed with a display size having a predetermined number of pixels in each of the horizontal and vertical directions according to the resolution of the input image signal.

【０００９】[0009]

【発明の実施の形態】先ず、本発明の実施の形態を原理
的に説明する。図１は表示器の表示画面の一部を示す。
表示画面は、例えば水平方向に１２８０画素、垂直方向
に１０２４画素（１０２４ライン）を有するもので、こ
の図１では水平方向１２８０画素、垂直方向に９６０画
素の部分が示されている。BEST MODE FOR CARRYING OUT THE INVENTION First, an embodiment of the present invention will be described in principle. FIG. 1 shows a part of the display screen of the display.
The display screen has, for example, 1280 pixels in the horizontal direction and 1024 pixels (1024 lines) in the vertical direction. In FIG. 1, a portion of 1280 pixels in the horizontal direction and 960 pixels in the vertical direction is shown.

【００１０】図２（ａ）は標準解像度の画面を示すもの
で、水平方向に６４０画素、垂直方向に４８０画素とな
っている。図２（ｂ）は上記標準解像度を２倍の解像度
にした場合の画面を示すもので、水平、垂直方向共に画
素数が２倍となっており、それぞれ１２８０画素、９６
０画素となっている。本発明においては、図２（ａ）
（ｂ）の表示に応じて図１の画面のうちそれぞれ対応す
る水平、垂直方向の画素数による画面が用いられる。FIG. 2A shows a standard resolution screen, which has 640 pixels in the horizontal direction and 480 pixels in the vertical direction. FIG. 2B shows a screen when the standard resolution is doubled. The number of pixels is doubled in the horizontal and vertical directions, and 1280 pixels and 96 pixels, respectively.
It has 0 pixels. In the present invention, FIG.
Depending on the display in (b), a screen having a corresponding number of pixels in the horizontal and vertical directions of the screen of FIG. 1 is used.

【００１１】標準解像度表示モード（以下、第１のモー
ドとする）では、画像信号を水平方向に所定のサンプリ
ング周波数でサンプリングすると共に、図１におけるラ
インＬ１〜Ｌ４８０から１ラインづつ駆動して４８０本
のラインで表示する。また、標準解像度の２倍の解像度
での表示モード（以下、第２のモードとする）では、画
像信号を水平方向に第１のモード時の２倍のサンプリン
グ周波数でサンプリングすると共に、図１におけるライ
ンＬ１〜Ｌ４８０をそれぞれ同じ画像内容で２ライン駆
動して９８０本のラインで表示する。In the standard resolution display mode (hereinafter referred to as the first mode), the image signal is sampled in the horizontal direction at a predetermined sampling frequency, and 480 lines are driven one by one from the lines L1 to L480 in FIG. The line is displayed. Further, in a display mode with a resolution twice the standard resolution (hereinafter referred to as a second mode), the image signal is sampled in the horizontal direction at twice the sampling frequency as in the first mode, and Each of the lines L1 to L480 is driven by two lines with the same image content to display 980 lines.

【００１２】次に上述した原理に基づく本発明の第１の
実施の形態を図３について説明する。図３において、１
はホストコンピュータ等から送られて来るアナログ画像
信号を例えば８ビットのディジタル画像信号に変換する
Ａ／Ｄコンバータ、２はＡ／Ｄコンバータ１からのディ
ジタル画像信号を記憶するメモリ、３はメモリ２から読
み出された画像信号を表示する表示器、４は上記画像信
号に含まれる複数の同期信号（シンク・オン・グリー
ン、コンポジット等）から水平、垂直同期信号を抽出す
る同期分離回路、５は同期分離回路４で抽出された同期
信号に同期して動作するＰＬＬ回路であり、複数の周波
数の画素クロックＣＬＫを発生するマルチスキャン機能
を有している。Next, a first embodiment of the present invention based on the above principle will be described with reference to FIG. In FIG. 3, 1
Is an A / D converter for converting an analog image signal sent from a host computer or the like into an 8-bit digital image signal, 2 is a memory for storing the digital image signal from the A / D converter 1, and 3 is a memory 2 A display device for displaying the read image signal, 4 is a sync separation circuit for extracting horizontal and vertical sync signals from a plurality of sync signals (sync on green, composite, etc.) included in the image signal, and 5 is a sync It is a PLL circuit that operates in synchronization with the synchronization signal extracted by the separation circuit 4, and has a multi-scan function that generates a pixel clock CLK having a plurality of frequencies.

【００１３】６は上記画素クロックＣＬＫに基づいてメ
モリ２の書き込みと読み出しを制御するメモリ制御回
路、７は表示器３の解像度を設定するためのスイッチ等
から成る解像度設定器、８は全体を制御すると共に設定
された解像度に基づいてＰＬＬ回路５を制御し、画素ク
ロックＣＬＫの周波数を変更するためのマイクロプロセ
ッサ（ＭＰＵ）である。尚、画素クロックＣＬＫはＡ／
Ｄコンバータ１にサンプリングクロックとして供給され
るように成されている。Reference numeral 6 is a memory control circuit for controlling writing and reading of the memory 2 based on the pixel clock CLK, 7 is a resolution setting device including a switch for setting the resolution of the display device 3, and 8 is the entire control device. And a microprocessor (MPU) for controlling the PLL circuit 5 based on the set resolution and changing the frequency of the pixel clock CLK. The pixel clock CLK is A /
The sampling clock is supplied to the D converter 1.

【００１４】次に上記構成による動作について図４のフ
ローチャートと共に説明する。先ず、ユーザが解像度設
定器７により第１のモードを設定した場合について説明
する。入力された画像信号はＡ／Ｄコンバータ１に加え
られると共に同期分離回路４に加えられて水平、垂直同
期信号が抽出される。図４のステップＳ１では等倍表示
（第１のモード表示）か否かを判定し、ここでは第１の
モードであるのでステップＳ２に進む。Next, the operation of the above configuration will be described with reference to the flowchart of FIG. First, a case where the user sets the first mode by the resolution setting unit 7 will be described. The input image signal is applied to the A / D converter 1 and the sync separation circuit 4 to extract horizontal and vertical sync signals. In step S1 of FIG. 4, it is determined whether or not the display is the same size display (first mode display). Since it is the first mode here, the process proceeds to step S2.

【００１５】ステップＳ２では、ＭＰＵ８が解像度設定
器７からの情報に基づいてＰＬＬ回路５に対して画素ク
ロックＣＬＫの周波数を決定するパラメータを設定す
る。この画素クロックＣＬＫによりＡ／Ｄコンバータ１
が画像信号をサンプリングして例えば８ビットのディジ
タル画像信号に変換する。また、メモリ制御回路６は画
素クロックＣＬＫに応じてメモリ２の書き込みを制御
し、上記ディジタル画像信号が書き込まれる。In step S2, the MPU 8 sets a parameter for determining the frequency of the pixel clock CLK to the PLL circuit 5 based on the information from the resolution setting unit 7. By this pixel clock CLK, the A / D converter 1
Sample the image signal and convert it into, for example, an 8-bit digital image signal. Further, the memory control circuit 6 controls the writing of the memory 2 according to the pixel clock CLK, and the digital image signal is written.

【００１６】次に、ステップＳ３において、ＭＰＵ８は
表示器３に対して１ライン駆動するためのコマンドを送
る。表示器３は１ライン駆動のための設定を行った後、
データ受信可能を示すレディ信号をＭＰＵ８に送る。次
にステップＳ４でメモリ制御回路６がメモリ２を読み出
して１ライン駆動される表示器３に送る。これによって
図２（ａ）のような６４０×４８０画素の表示サイズに
よる等倍表示（標準解像度表示）が行われる。Next, in step S3, the MPU 8 sends a command for driving the display device 3 for one line. After setting the display 3 for 1-line driving,
A ready signal indicating that data can be received is sent to the MPU 8. Next, in step S4, the memory control circuit 6 reads the memory 2 and sends it to the display device 3 driven by one line. As a result, the same size display (standard resolution display) with the display size of 640 × 480 pixels as shown in FIG. 2A is performed.

【００１７】次に、解像度設定器７により第２のモード
が設定されると、ステップＳ５に進み、ＰＬＬ回路５に
対して画素クロックＣＬＫの周波数が２倍になるような
パラメータを設定する。そしてＡ／Ｄコンバータ１で２
倍のサンプリング周波数でＡ／Ｄ変換されたディジタル
画像信号がメモリ２に書き込まれる。次に、ステップＳ
６でＭＰＵ８が表示器３に対して２ライン駆動するため
のコマンドを送り、表示器３は２ライン駆動の設定を行
った後、レディ信号をＭＰＵ８に送る。これによってス
テップＳ４で図２（ｂ）のような１２８０×９６０画素
の表示サイズによる２倍解像度表示が行われる。尚、図
２（ａ）（ｂ）の表示サイズによる表示画面は、表示器
３の全体の表示画面（１２８０×１０２４画素）の例え
ば中央部に配される。Next, when the second mode is set by the resolution setting unit 7, the process proceeds to step S5, and parameters are set for the PLL circuit 5 so that the frequency of the pixel clock CLK is doubled. And 2 with A / D converter 1
The digital image signal A / D converted at the double sampling frequency is written in the memory 2. Next, step S
At 6, the MPU 8 sends a command for driving the display device 3 by two lines, the display device 3 sets the two-line driving, and then sends a ready signal to the MPU 8. As a result, in step S4, double-resolution display with a display size of 1280 × 960 pixels as shown in FIG. 2B is performed. The display screen according to the display size shown in FIGS. 2A and 2B is arranged, for example, in the center of the entire display screen (1280 × 1024 pixels) of the display device 3.

【００１８】次に本発明の第２の実施の形態を図５につ
いて説明する。図５においては、図３と実質的に対応す
る部分には同一符号を付して重複する説明を省略する。
本実施の形態においては、入力する画像信号が標準解像
度の場合とその２倍の解像度の場合とがあり、それぞれ
の場合に応じて第１又は第２のモードで表示を行うよう
にしている。このためにＭＰＵ８は同期分離回路４で抽
出した水平同期信号の周期を計測することにより、現在
入力されている画像信号の解像度を検出し、検出した解
像度に応じてＰＬＬ回路５のパラメータを設定する。Next, a second embodiment of the present invention will be described with reference to FIG. In FIG. 5, parts substantially corresponding to those in FIG. 3 are designated by the same reference numerals, and overlapping description will be omitted.
In the present embodiment, there are a case where the input image signal has a standard resolution and a case where the image signal has a resolution twice that of the standard resolution, and the display is performed in the first or second mode depending on each case. For this purpose, the MPU 8 detects the resolution of the currently input image signal by measuring the period of the horizontal sync signal extracted by the sync separation circuit 4, and sets the parameter of the PLL circuit 5 according to the detected resolution. .

【００１９】図６は動作を示すフローチャートである。
このフローチャートは図４のフローチャートにおけるス
テップＳ１の前にステップＳ０を設けたものである。こ
のステップＳ０においては、上述した水平同期信号の周
期を測定して、画像信号の解像度を検出している。解像
度を検出した後はステップＳ２、Ｓ３又はステップＳ
５、Ｓ６が行われる。即ち、各解像度に応じてＰＬＬ回
路５が設定されて画素クロックＣＬＫの周波数が決定さ
れ、また、表示器３が１ライン駆動又は２ライン駆動さ
れる。これによって、表示器３に図２（ａ）又は（ｂ）
の表示サイズによる表示が行われる。FIG. 6 is a flowchart showing the operation.
In this flowchart, step S0 is provided before step S1 in the flowchart of FIG. In step S0, the resolution of the image signal is detected by measuring the cycle of the horizontal synchronizing signal described above. After detecting the resolution, step S2, S3 or step S
5 and S6 are performed. That is, the PLL circuit 5 is set according to each resolution to determine the frequency of the pixel clock CLK, and the display 3 is driven by one line or two lines. As a result, the display 3 is displayed as shown in FIG.
Is displayed according to the display size.

【００２０】尚、上記各実施の形態においては、標準解
像度とその２倍解像度との一方を選択する場合について
説明したが、２倍以上の解像度を選択できるようにする
こともできる。その選択された解像度に応じて水平方向
の画素数及び同一画像内容で駆動されるライン数を変更
して、表示サイズを変更することができる。In each of the above embodiments, the case where one of the standard resolution and the double resolution thereof is selected has been described, but it is also possible to select the double or more resolution. The display size can be changed by changing the number of pixels in the horizontal direction and the number of lines driven with the same image content according to the selected resolution.

【００２１】[0021]

【発明の効果】以上述べたように、請求項１の発明によ
れば、入力画像信号を所望の解像度で表示することがで
き、従来のキュービック補間方式より簡単な構成で安価
な画像処理装置を得ることができる。As described above, according to the first aspect of the present invention, an input image signal can be displayed at a desired resolution, and an inexpensive image processing apparatus having a simpler structure than the conventional cubic interpolation method can be provided. Obtainable.

【００２２】また、請求項２の発明によれば、入力画像
信号をその解像度に応じた解像度で表示することがで
き、キュービック補間方式より簡単な構成で安価な画像
処理装置を得ることができる。According to the second aspect of the invention, the input image signal can be displayed at a resolution corresponding to the resolution of the input image signal, and an inexpensive image processing apparatus having a simpler structure than the cubic interpolation method can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態を原理的に説明するための
表示画面を示す構成図である。FIG. 1 is a configuration diagram showing a display screen for explaining an embodiment of the present invention in principle.

【図２】解像度に応じた表示サイズを示す構成図であ
る。FIG. 2 is a configuration diagram showing a display size according to resolution.

【図３】本発明の第１の実施の形態を示すブロック図で
ある。FIG. 3 is a block diagram showing a first embodiment of the present invention.

【図４】第１の実施の形態の動作を示すフローチャート
である。FIG. 4 is a flowchart showing an operation of the first embodiment.

【図５】本発明の第２の実施の形態を示すブロック図で
ある。FIG. 5 is a block diagram showing a second embodiment of the present invention.

【図６】第２の実施の形態の動作を示すフローチャート
である。FIG. 6 is a flowchart showing an operation of the second embodiment.

【符号の説明】[Explanation of symbols]

１ Ａ／Ｄコンバータ ２ メモリ ３ 表示器 ４ 同期分離回路 ５ ＰＬＬ回路 ６ メモリ制御回路 ７ 解像度設定器 ８ マイクロプロセッサ 1 A / D converter 2 Memory 3 Display 4 Sync separation circuit 5 PLL circuit 6 Memory control circuit 7 Resolution setting device 8 Microprocessor

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 入力画像信号の水平同期信号に同期した
画素クロックを発生するクロック発生手段と、 上記クロック発生手段に対して上記画素クロックの周波
数を設定する設定手段と、 上記入力画像信号の各ラインを上記画素クロックにより
サンプリング制御すると共に、表示画面上の同一画像内
容で駆動するライン数を制御する表示制御手段とを備え
た画像処理装置。1. A clock generating means for generating a pixel clock synchronized with a horizontal synchronizing signal of an input image signal, a setting means for setting a frequency of the pixel clock to the clock generating means, and each of the input image signals. An image processing apparatus comprising: a display control unit that controls the number of lines driven with the same image content on a display screen while controlling the sampling of the lines by the pixel clock. 【請求項２】 入力画像信号の水平同期信号に同期した
画素クロックを発生するクロック発生手段と、 上記入力画像信号の水平同期信号の周期を検出し、この
検出に応じて上記クロック発生手段に対して上記画素ク
ロックの周波数を設定する設定手段と、 上記入力画像信号の各ラインを上記画素クロックにより
サンプリング制御すると共に、表示画面上の同一画像内
容で駆動するライン数を制御する表示制御手段とを備え
た画像処理装置。2. A clock generating means for generating a pixel clock synchronized with a horizontal synchronizing signal of an input image signal, a cycle of the horizontal synchronizing signal of the input image signal is detected, and the clock generating means is responsive to the detection. Setting means for setting the frequency of the pixel clock, and display control means for controlling sampling of each line of the input image signal by the pixel clock and controlling the number of lines driven with the same image content on the display screen. Image processing device equipped.