JPH09130603A

JPH09130603A - シェーディング補正装置

Info

Publication number: JPH09130603A
Application number: JP7283445A
Authority: JP
Inventors: Yukihiro Sugimoto; 行弘杉本
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1995-10-31
Filing date: 1995-10-31
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】少容量のメモリで効果的に補正を行うシェーデ
ィング補正装置を提供することを目的とする。【解決手段】予め、撮像素子１で撮像した一様な基準画
像に基づいて特定の水平ライン及び垂直ラインより求め
た水平方向シェーディング補正データＨ（ｉ）と、垂直
方向シェーディング補正データＶ（ｊ）とを水平方向シ
ェーディング補正メモリ７，垂直方向シェーディング補
正メモリ５に格納し、撮像素子１で取り込んだ画像デー
タＤ（ｉ，ｊ）に対し、対応する上記水平方向シェーデ
ィング補正データＨ（ｉ）と垂直方向シェーディング補
正データＶ（ｊ）とを乗算器３で乗ずることにより補正
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シェーディング補
正装置、詳しくは、光量依存性のシェーディングを補正
するシェーディング補正装置に関する。

【０００２】

【従来の技術】従来、画像入力装置等において、より正
確に画像を再現するためにシェーディング補正を行う技
術手段は種々のものが提案されている。このシェーディ
ングとしては、主に撮像素子の暗電流に起因する光量に
依存しないシェーディングと、主に撮像素子の各画素の
感度ばらつきや撮像光学系に起因する光量に依存するシ
ェーディングとが知られている。

【０００３】このシェーディングとしては、たとえば、（１）レンズによるシェーディング（２）イメージセンサの蓄積時間差によるシェーディン
グ（３）イメージセンサ多線読み出しによる後段の回路系
のゲイン差によるシェーディング等が考えられる。

【０００４】上記（１）項によるシェーディングは、Ｃ
ＯＳの４乗則によるものであり、同心円上にシェーディ
ングが発生する。すなわち、図７に示すように、各画素
の照度は、レンズ中心とイメージセンサの各画素の線と
その画素に垂直に下ろした線とのなす角のＣＯＳの４乗
に比例することによる。

【０００５】また、上記（２）項によるシェーディング
は、ＭＯＳ型イメージセンサに現れる。すなわち、ＭＯ
Ｓ型イメージセンサの場合、ライン毎に蓄積電荷をリセ
ットする場合が多く、このとき、ラインの読み始め画素
と読み終わりの画素とでは、読み出しの時間差分電荷の
蓄積時間が異なりシェーディングとなって現れる。

【０００６】さらに、上記（３）項によるシェーディン
グは、イメージセンサから多線読み出しを行う場合に現
れる。すなわち、高速度カメラの場合、多線読み出しを
行うのが高速化に有効な方法である。しかし、多線化に
より、処理系が異なってしまい、各線のゲインが若干異
なってしまう。このため、多線読み出しを行った場合、
多線化の方法により、垂直方向、水平方向に繰り返すシ
ェーディングを発生する。

【０００７】上記光量に依存しないシェーディングの補
正に関しても種々提案がなされているが、本発明は光量
に依存するシェーディング補正に関するものであるので
説明を省略し、図示する撮像素子は、すでに光量に依存
しないシェーディングは補正されて出力されているもの
として説明を行う。

【０００８】撮像素子として特に固定撮像素子を用いた
画像の場合、各画素ごとに感度の差があり、この為画像
出力に撮像素子の感度差によるシェーディングが見られ
る。このような、シェーディングの補正手段として特開
昭６０−７７５７５号公報には、以下に示すような技術
手段が提案されている。

【０００９】図４は、この特開昭６０−７７５７５号公
報に開示された技術手段に代表されるシェーディング補
正装置を示したブロック図である。

【００１０】図に示すように該シェーディング補正装置
では、撮像素子１において均一な画像を電気信号に変換
し、Ａ／Ｄコンバータ２においてデジタルデータに変換
する。このデータをゲート４５を介してメモリ４１に取
り込む。その後メモリ４１よりデータを取り出し、補正
係数作成回路４４で補正係数を計算し、タイミング回路
４２，アドレス制御回路４０により上記メモリ４１の同
一アドレスに書き込む。

【００１１】そして画像データ取り込み時に画像データ
に合わせて上記メモリ４１より補正係数を読み出し、取
り込んだ画像データを乗算器３で乗算することにより、
シェーディング補正を行うものである。

【００１２】

【発明が解決しようとする課題】しかしながら、近年、
画像入力装置の高解像度化が求められており、一画面の
サイズが非常に大きなものとなっており、そのため上記
技術手段のように全画面のシェーディングデータを取り
込み、補正を行う手段では、多大なメモリ容量を必要と
する。これにより装置の小型化や、低コスト化の妨げと
なっている。

【００１３】本発明はかかる問題点に鑑みてなされたも
のであり、少容量のメモリで効果的に補正を行うシェー
ディング補正装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに本発明による第１のシェーディング補正装置は、一
次元の水平方向シェーディング補正データＨ（ｉ）と、
一次元の垂直方向シェーディング補正データＶ（ｊ）と
に基づいて、取り込んだ画像データＤ（ｉ，ｊ）に対
し、対応する上記水平方向シェーディング補正データＨ
（ｉ）と垂直方向シェーディング補正データＶ（ｊ）と
を乗ずることにより補正を行うシェーディング補正装置
であって、上記補正データを一様な基準画像を撮像した
際の特定の水平ライン及び垂直ラインより求めることを
特徴とするシェーディング補正装置。

【００１５】上記の目的を達成するために本発明による
第２のシェーディング補正装置は、上記第１のシェーデ
ィング補正装置において、上記補正データの作成の際
に、一様な基準画像を撮像し、垂直方向および水平方向
の中央部のデータを累積加算し、その結果を用いて該補
正データを作成することを特徴とする。

【００１６】上記の目的を達成するために本発明による
第３のシェーディング補正装置は、上記第１のシェーデ
ィング補正装置において、上記補正データの作成の際
に、一様な基準画像を取り込み、垂直方向および水平方
向のデータの累積加算を行う際、両方向の補正データ格
納用のメモリを用いてビット幅を拡大し、片方向ずつ取
り込みを行い、累積加算数を増し、該補正データを作成
することを特徴とする。

【００１７】上記第１のシェーディング補正装置は、一
様な基準画像を撮像した際の特定の水平ラインおよび垂
直ラインより求めた、一次元の水平方向シェーディング
補正データＨ（ｉ）と、一次元の垂直方向シェーディン
グ補正データＶ（ｊ）とに基づいて、取り込んだ画像デ
ータＤ（ｉ，ｊ）に対し、対応する上記水平方向シェー
ディング補正データＨ（ｉ）と垂直方向シェーディング
補正データＶ（ｊ）とを乗ずることにより補正を行う。

【００１８】上記第２のシェーディング補正装置は、上
記第１のシェーディング補正装置において、上記補正デ
ータの作成の際に、一様な基準画像を撮像し、垂直方向
および水平方向の中央部のデータを累積加算し、その結
果を用いて該補正データを作成する。

【００１９】上記第３のシェーディング補正装置は、上
記第１のシェーディング補正装置において、上記補正デ
ータの作成の際に、一様な基準画像を取り込み、垂直方
向および水平方向のデータの累積加算を行う際、両方向
の補正データ格納用のメモリを用いてビット幅を拡大
し、片方向ずつ取り込みを行い、累積加算数を増し、該
補正データを作成する。

【００２０】

【実施の形態】以下、図面を参照して本発明の実施の形
態を説明する。

【００２１】図１は、本発明の第１の実施形態であるシ
ェーディング補正装置の概略構成を示したブロック図で
ある。

【００２２】この第１の実施形態のシェーディング補正
装置は、水平方向のシェーディング補正用メモリと垂直
方向のシェーディング補正用メモリとを備え、対応する
画像データにそれぞれの補正データを乗ずることによ
り、シェーディングの補正を行うことを特徴としてい
る。以下、信号の流れに沿って該第１の実施形態の構成
を説明する。

【００２３】撮像素子１は、たとえばＣＣＤ素子等の固
体撮像素子で構成され、入力した光学像を電気的信号に
変換するようになっている。該撮像素子１の画像信号は
Ａ／Ｄコンバータ２（図中、Ａ／Ｄと示す）でＡ／Ｄ変
換され、画像データとして乗算器３に入力されるように
なっている。該乗算器３は、上記撮像素子１からの画像
データを後述する補正データに基づいてシェーディング
補正して出力する手段である。

【００２４】一方、本実施形態においては、上記撮像素
子１の水平方向シェーディングおよび垂直方向のシェー
ディングを予め測定しておき、図示しない演算手段によ
り該水平方向シェーディングの補正データおよび垂直方
向シェーディングの補正データを計算するようになって
いる。

【００２５】上記演算手段で演算された補正データは、
水平方向シェーディング補正メモリ７（図中、補正メモ
リＨと記す）および垂直方向シェーディング補正メモリ
５（図中、補正メモリＶと記す）に書き込むようなって
いる。なお、該メモリとしては、ＲＡＭ、ＲＯＭ、ＥＰ
ＲＯＭ，ＥＥＰＲＯＭ等の何れの素子であっても良い。

【００２６】また、上記水平方向シェーディング補正メ
モリ７，垂直方向シェーディング補正メモリ５には、タ
イミング発生回路９からの同期信号が入力するようにな
っており、さらに、該タイミング発生回路９からの同期
信号は水平方向アドレス発生回路６（図中、アドレス発
生と記す），垂直方向アドレス発生回路４（図中、アド
レス発生と記す）にも入力するようになっている。これ
により、上記水平方向シェーディング補正メモリ７は、
上記水平方向アドレス発生回路６からの信号に基づき画
素毎に出力データを更新して出力するとともに水平同期
信号によりリセットを行う。また、上記垂直方向シェー
ディング補正メモリ５は、上記垂直方向アドレス発生回
路４からの信号に基づき水平同期毎に出力データを更新
して出力し、一画面の開始、または終了によりリセット
を行うようになっている。

【００２７】上記水平方向シェーディング補正メモリ７
および垂直方向シェーディング補正メモリ５の出力はと
もに乗算器８に入力され、乗算され、その結果は乗算器
３に入力されるようになっている。該乗算器３では、撮
像素子１からの画像データに上記乗算器８からの出力信
号を乗ずることにより、シェーディング補正を行い出力
するようになっている。

【００２８】図２は、上記第１の実施形態のシェーディ
ング補正装置の構成をさらに詳しく示したブロック図で
ある。なお、図中、撮像素子１，Ａ／Ｄコンバータ２，
乗算器３は、上記図１に示す構成要素と同様であるの
で、ここでの詳しい説明は省略する。

【００２９】この実施形態は、補正データ作成時とシェ
ーディング補正時での回路全体の制御を行う制御回路１
８を備え、上記タイミング発生回路９と同様の役目を果
たすタイミング発生回路１７は該制御回路１８により制
御されるようになっている。このタイミング発生回路１
７は、上記制御回路１８の出力により各モードに合わせ
てタイミング信号を発生するようになっている。

【００３０】また、該タイミング発生回路１７には、該
タイミング発生回路からの信号により上記水平方向アド
レス発生回路６，垂直方向アドレス発生回路４と同様の
役目を果たす水平方向アドレス発生回路（図中、アドレ
ス発生と記す）１３，垂直方向アドレス発生回路（図
中、アドレス発生と記す）１１が接続されており、さら
にこれらアドレス発生回路１３，１１にはそれぞれ上記
水平方向シェーディング補正メモリ７，垂直方向シェー
ディング補正メモリ５と同様の役目を果たす水平方向シ
ェーディング補正メモリ（図中、補正メモリＨと記す）
１４，垂直方向シェーディング補正メモリ（図中、補正
メモリＶと記す）１２が接続されている。

【００３１】上記水平方向シェーディング補正メモリ１
４，垂直方向シェーディング補正メモリ１２の出力は上
記乗算器８と同様の役目を果たす乗算器１５に入力され
るようになっている。該乗算器１５では、上記水平方向
シェーディング補正メモリ１４、垂直方向シェーディン
グ補正メモリ１２からの出力の乗算を行い、該当画素の
シェーディングデータとして出力するようになってい
る。また、該乗算器１５の出力は該乗算器１５出力のデ
ータを実際に補正するデータに変換する除算器１６を介
して上記乗算器３に入力されるようになっている。

【００３２】また、上記Ａ／Ｄコンバータ２でＡ／Ｄ変
換された撮像素子１の画像データは一方で加算器１９に
入力するようになっており、該加算器１９においてシェ
ーディングデータ取り込み時に、図５中、斜線部で示す
画面中央部（縦方向）を各ライン毎に累積加算するよう
になっている。さらに、撮像素子１の画像データは加算
器２０に入力され、シェーディングデータ取り込み時、
水平方向補正メモリ１４を利用して、図６中、斜線部で
示す画面中央部（横方向）を垂直方向に累積加算するよ
うになっている。

【００３３】次に、上記第１の実施形態のシェーディン
グ補正装置の動作について図２を参照して説明する。

【００３４】まずシェーディングの補正を行うための基
準データを取り込む。すなわち、撮像素子１で一様な基
準画像を撮像しながら、制御回路１８はタイミング発生
回路１７に基準データ取り込み用の信号を送る。この
後、制御回路１８は加算器１９，２０を制御して、Ａ／
Ｄコンバータ２からのデータを加算器１９は、各ライン
毎に中央部を累積加算し垂直方向シェーディング補正メ
モリ１２に送り、加算器２０は画面中央部のラインでＡ
／Ｄコンバータ２からのデータと水平方向シェーディン
グ補正メモリ１４の対応するデータとを足し合わせ再び
同水平方向シェーディング補正メモリ１４に結果を書き
込む。これにより水平方向シェーディング補正メモリ１
４に中央部のラインの各画素を垂直方向で累積加算した
水平方向のシェーディングデータを書き込むことができ
る。

【００３５】上記タイミング回路１７は水平方向シェー
ディング補正メモリ１４に画面中央の１Ｈの各画素のデ
ータを水平方向アドレス発生回路１３を更新しながら書
き込み、垂直方向シェーディング補正メモリ１２に画面
中央の縦の１ラインの画素のデータを垂直方向アドレス
発生回路１１を更新しながら書き込む。これによりその
撮像素子のシェーディングの様子を代表するシェーディ
ングデータを取り込むことができる。

【００３６】次にシェーディング補正時の動作について
説明する。

【００３７】上記制御回路１８は、タイミング発生回路
１７にシェーディング補正用の信号を送るとともに加算
器１９，２０を非作動にする。さらに、該制御回路１８
は、上記水平方向シェーディング補正メモリ１４および
垂直方向シェーディング補正メモリ１２を制御してこれ
らメモリからのデータを乗算器１５に送る。

【００３８】上記タイミング発生回路１７は画像データ
に合わせて、各画素毎に水平方向アドレス発生回路１３
を更新し、水平方向シェーディング補正メモリ１４のデ
ータを乗算器１５に送る。そして各水平同期毎に水平方
向アドレス発生回路１３をリセットし、水平方向毎に初
めから補正データを出力させる。同時に垂直方向アドレ
ス発生回路１１の出力を更新し、垂直方向シェーディン
グ補正メモリ１２のデータを乗算器１５に出力する。こ
のアドレス発生回路は一画面の終了によりリセットされ
画面の始まり毎に初めから出力を繰り返す。

【００３９】上記乗算器１５は水平方向シェーディング
補正メモリ１４および垂直方向シェーディング補正メモ
リ１２の出力を乗算することにより対応する画像データ
の位置でのシェーディング量を計算し除算器１６に送
る。

【００４０】該除算器１６では、予め定められた基準と
なる値を入力されたシェーディング量で除算することに
よりシェーディング補正量を計算し、除算器３に出力す
る。そして、該除算器３は送られてきたシェーディング
補正量と画像データの乗算を行うことによりシェーディ
ング補正を行いシェーディング補正された画像データを
後段に出力する。

【００４１】以上の動作により、少ないメモリ量でも簡
単な回路構成で効果的にシェーディング補正を行うこと
ができる。また本実施形態ではシェーディングデータを
取り込む際、累積加算を行えるように加算器１９，２０
を設けたが、ランダムノイズが無視できるなら、当該部
分をゲート等で構成しても良い。

【００４２】また、一般に、ＣＯＳ４乗則によるシェー
ディングの補正は非線形であるが故に困難であるが、本
実施形態によれば、大きく改善することができる。以
下、該シェーディング補正について、図７，図８を参照
して説明する。

【００４３】図７，図８に示すように、イメージセンサ
上の中央点Ｏｉの明るさを“１”とすると、ＣＯＳ４乗
則のよる、図８中、Ａ，Ｂ，Ｃ点の明るさは、それぞ
れ、となる。なお、上記ａ，ｂ，ｃは、それぞれ、ａ＝ＡＯｉｂ＝ＢＯｉｃ＝ＣＯｉであり、角θａ，θｂ，θｃは、それぞれ上記イメージ
センサ上の中央点Ｏｆから上記Ａ，Ｂ，Ｃ点をみた仰角
である。

【００４４】本実施形態では、上記Ｂ，Ｃ点の補正値よ
りＡ点の補正を行うので、補正後のＡ点の明るさは、表
示上の、でることを考慮すれば、となり、このの項が補正誤差となる。

【００４５】上記誤差が最大となるのは、であるので、となり、中央の明るさ“１”との差は、となり、補正前の中央の明るさとの差は、となるから、ａが“１”よりも比較的小さいとすれば、を無視して、１／４程度にシェーディングを補正するこ
とができる。

【００４６】次に、本発明の第２の実施形態について説
明する。

【００４７】図３は、上記第２の実施形態のシェーディ
ング補正装置の構成を示したブロック図である。

【００４８】本第２の実施形態では、上記第１の実施形
態における補正メモリをＦＩＦＯ（First-In-First）タ
イプとし、さらに、上述した水平方向アドレス発生回路
１３，垂直方向アドレス発生回路１１を省略して構成し
たことを特徴としている。またシェーディングデータを
取り込む際に、加算器を用いて複数画素の和を取るよう
にし、シェーディングデータからランダムノイズ成分を
除去しデータの精度を上げている。

【００４９】また、該データの和を取る際、データの精
度を上げるために水平方向シェーディング補正ＦＩＦＯ
メモリ（以下、ＦＩＦＯＨと略記する）２２と、垂直方
向シェーディング補正ＦＩＦＯメモリ（以下、ＦＩＦＯ
Ｖと略記する）２１との両方を用いて水平方向のシェー
ディングデータを垂直方向に累積加算処理している。

【００５０】さらに、該垂直方向の補正データは加算器
２９を用いて水平方向に累積加算を行い、該加算結果を
ＲＡＭ３２に格納するように構成している。

【００５１】以下、信号の流れに沿って該実施形態を説
明する。

【００５２】まずシェーディング補正を行うためのデー
タを取得する。すなわち、制御回路２７は、取り込み開
始前に一度加算器２４をクリアしながら出力をセレクタ
２５を介しＦＩＦＯＶ２１，ＦＩＦＯＨ２２に書き込み
メモリのクリアを行う。そして均一な基準画像を撮像し
た状態で該ＦＩＦＯＶ２１，ＦＩＦＯＨ２２を水平同期
毎にリセットしながら各画素毎にデータを読み出し、加
算器２４にて撮像素子１からのデータとの和を取る。こ
の出力をセレクタ２５を介し、再度ＦＩＦＯＶ２１，Ｆ
ＩＦＯＨ２２に書き込むことにより、水平方向の感度む
らを垂直方向に累積加算することができる。

【００５３】このとき、制御回路２７は画面中央部の必
要なラインのみ上記ＦＩＦＯＶ２１，ＦＩＦＯＨ２２へ
の書き込みをイネーブルにして回路のオーバーフローを
防止している。また垂直方向の補正データは各ライン毎
に加算器２９で中央の必要画素のみを累積加算し、セレ
クタ３１を介し、ワークＲＡＭ３２にライン毎にデータ
を書き込み、加算器のデータをクリアする。

【００５４】以上の動作によりシェーディング補正のた
めのデータを取り込むことができる。

【００５５】また、データ取り込み後、ＣＰＵ３３はゲ
ート２８を介して水平方向シェーディングの累積加算デ
ータをＦＩＦＯＶ２１，ＦＩＦＯＨ２２より読み出し、
補正係数を計算してセレクタ２５を介してＦＩＦＯＨ２
２に水平方向の補正データを書き込む。またワークＲＡ
Ｍ３２より垂直シェーディングの累積加算データをセレ
クタ２５を介して垂直方向補正データをＦＩＦＯＶ２１
に書き込む。

【００５６】シェーディング補正時、上記制御回路２７
は入力される画像データに合わせてＦＩＦＯＨ２２とＦ
ＩＦＯＶ２１より補正データを読み出し、乗算器２３で
その画素位置でのシェーディング補正データを作成し、
乗算器３で入力画像にシェーディング補正を加える。

【００５７】以上の動作により、ランダムノイズの影響
の少ない補正データが得られる。

【００５８】本第２の実施形態によると、シェーディン
グデータを取り込む際に累積加算を行うため、ランダム
ノイズの影響のない精度の高いシェーディング補正を行
うができる。

【００５９】さらに、書き込みのサイクルの遅い（ＩＨ
間隔）垂直方向のシェーディングデータの取り込みにＣ
ＰＵ３３用のワークＲＡＭ３２を用い、アクセスサイク
ルの速い水平方向のシェーディングデータの取り込みに
ＦＩＦＯタイプのメモリを用い且つ水平方向用と垂直方
向用のＦＩＦＯメモリを用いてデータ幅を拡張したた
め、垂直、水平方向のメモリのビット幅を広げることな
く累積数を多く取ることができ、取り込むシェーディン
グデータの精度を高めることができる。

【００６０】このように上記各実施形態を用いれば、少
ないメモリ容量で効果的にシェーディング補正を行うこ
とができる。

【００６１】また、固定撮像素子、特にＸ−Ｙアドレス
型の撮像素子では、スイッチングトランジスタのＯＮ抵
抗のばらつきにより縦筋状のシェーディングや横筋状の
シェーディングが見られることがあるが、上記実施形態
によれば、確実にこれらのシェーディングを除去するこ
とが可能となる。

【００６２】

【発明の効果】以上説明したように本発明によれば、少
容量のメモリで効果的に補正を行うシェーディング補正
装置を提供できる。

【００６３】さらに、本発明によれば、ＣＯＳ４乗則に
よるシェーディングを１／４程度に改善することができ
る。

【００６４】また、本発明によれば、蓄積時間によるシ
ェーディングは、各ライン一様に水平方向に生じるの
で、本実施形態の水平方向のシェーディング補正により
完全に補正できる。

【００６５】さらに、本発明によれば、多線読み出しに
よるシェーディングも、読み出し方法により水平方向に
多線読み出しする場合は水平方向のシェーディング補正
により、ライン毎に多線読み出しを行う場合には垂直方
向のシェーディング補正により、それぞれ完全に補正で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のシェーディング補正
装置の概略構成を示したブロック図である。

【図２】上記第１の実施形態のシェーディング補正装置
の構成をさらに詳しく示したブロック図である。

【図３】本発明の第２の実施形態のシェーディング補正
装置の構成を示したブロック図である。

【図４】従来のシェーディング補正装置の一例を示した
ブロック図である。

【図５】上記第１の実施形態のシェーディング補正装置
において、シェーディングデータ取り込み部分の一例を
示した説明図である。

【図６】上記第１の実施形態のシェーディング補正装置
において、シェーディングデータ取り込み部分の他の例
を示した説明図である。

【図７】上記第１の実施形態において、ＣＯＳ４乗則に
よるシェーディングを補正する手段を説明する図であ
る。

【図８】上記第１の実施形態において、ＣＯＳ４乗則に
よるシェーディングを補正する手段を説明する図であ
る。

【符号の説明】

１…撮像素子２…Ａ／Ｄコンバータ３…乗算器４…垂直方向アドレス発生回路５…垂直方向シェーディング補正メモリ６…水平方向アドレス発生回路７…水平方向シェーディング補正メモリ８…乗算器９…タイミング発生回路

Claims

【特許請求の範囲】

【請求項１】一次元の水平方向シェーディング補正デ
ータＨ（ｉ）と、一次元の垂直方向シェーディング補正
データＶ（ｊ）とに基づいて、取り込んだ画像データＤ
（ｉ，ｊ）に対し、対応する上記水平方向シェーディン
グ補正データＨ（ｉ）と垂直方向シェーディング補正デ
ータＶ（ｊ）とを乗ずることにより補正を行うシェーデ
ィング補正装置であって、上記補正データを一様な基準画像を撮像した際の特定の
水平ライン及び垂直ラインより求めることを特徴とする
シェーディング補正装置。
【請求項２】上記補正データの作成の際に、一様な基
準画像を撮像し、垂直方向および水平方向の中央部のデ
ータを累積加算し、その結果を用いて該補正データを作
成することを特徴とする、請求項１に記載のシェーディ
ング補正装置。
【請求項３】上記補正データの作成の際に、一様な基
準画像を取り込み、垂直方向および水平方向のデータの
累積加算を行う際、両方向の補正データ格納用のメモリ
を用いてビット幅を拡大し、片方向ずつ取り込みを行
い、累積加算数を増し、該補正データを作成することを
特徴とする、請求項１に記載のシェーディング補正装
置。