JPH09127919A

JPH09127919A - アクティブマトリクス型表示装置

Info

Publication number: JPH09127919A
Application number: JP31160595A
Authority: JP
Inventors: Kenichi Kato; 憲一加藤; Yasushi Kubota; 靖久保田; Jun Koyama; 潤小山; Hidehiko Chimura; 秀彦千村
Original assignee: Semiconductor Energy Laboratory Co Ltd; Sharp Corp
Current assignee: Semiconductor Energy Laboratory Co Ltd; Sharp Corp
Priority date: 1995-11-06
Filing date: 1995-11-06
Publication date: 1997-05-16
Anticipated expiration: 2015-11-06
Also published as: JP3450105B2

Abstract

(57)【要約】【課題】外付けサンプリング回路を必要とせず、かつ
アドレス線の少ないデコーダー方式のアクティブマトリ
クス型液晶表示装置を提供する。【解決手段】マトリクス状に配置された画素に表示信
号を供給する信号線を駆動するための駆動回路を有する
アクティブマトリクス型液晶表示装置において、前記駆
動回路は、入力された多相クロック信号を分周して出力
する分周回路と、前記多相クロック信号の一部が入力さ
れ、この入力信号を分周して出力する同期カウンタ回路
と、この分周回路と同期カウンタ回路の出力とがそれ
ぞれ入力され、これらの出力にもとづいて所望の信号線
を選択するデコーダ回路を有することを特徴とするアク
ティブマトリクス型表示装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリク
ス型表示装置に関し、とくに駆動回路を内蔵したアクテ
ィブマトリクス型表示装置に関する。

【０００２】

【従来の技術】アクティブマトリクス型表示装置とは、
図２に示すようにマトリクスの各交差部に画素が配置さ
れ、すべての画素にはスイッチング用の素子が設けられ
ており、画素情報はスイッチング素子のオン／オフによ
って制御されるものをいう。このような表示装置の表示
媒体としては液晶を用いる。本発明ではスイッチング素
子として、特に三端子素子、すなわち、ゲート、ソー
ス、ドレインを有する薄膜トランジスタを用いる。

【０００３】また、マトリクスにおける行とは、当該行
に平行に配置された走査線（ゲート線）が当該行の薄膜
トランジスタのゲート電極に接続されているものを言
い、列とは当該行に平行に配置された信号線（ソース
線）が当該列の薄膜トランジスタのソース（もしくはド
レイン）電極に接続されているものを言う。さらに、走
査線を駆動する回路を走査線駆動回路、信号線を駆動す
る回路を信号線駆動回路と称する。また、薄膜トランジ
スタをＴＦＴと称する。

【０００４】図３に示すのはアクティブマトリクス型液
晶表示装置の第一の従来例である。ここで、３０２は、
アモルファスＴＦＴアクティブマトリクスであり、３０
１及び３０３は、単結晶シリコン駆動回路ＩＣである。
この例のアクティブマトリクス型液晶表示装置はＴＦＴ
をアモルファスシリコンを用いたものを使用し、走査線
駆動回路、信号線駆動回路を単結晶の集積回路で構成
し、ガラス基板の周囲にタブを用いて装着する（図３
（ａ））、もしくはＣＯＧ（チップオングラス）技術で
装着している（図３（ｂ））。

【０００５】このような液晶表示装置の場合、以下のよ
うな問題点があった。問題点の一つは、アクティブマト
リクスの信号線、走査線をタブまたはボンディングワイ
ヤを介して接続を行うため、信頼性上問題になることが
あった。たとえば表示装置がＶＧＡ（ビデオグラフィッ
クアレイ）の場合、信号線の数は１９２０本、走査線は
４８０本あり、その本数は解像度の向上とともに年々増
加していく傾向がある。また、ビデオカメラに用いるビ
ュウファインダや液晶を用いたプロジェクタを作る場
合、表示装置はコンパクトにまとめる必要があり、これ
はタブを用いた液晶表示装置ではスペースの面から不利
になっていた。

【０００６】これらの問題点を解決するアクティブマト
リクス型液晶表示装置として、ＴＦＴをポリシリコンで
構成したものが開発されている。その一例を第４図に示
す。この例にあるように信号線駆動回路４０１、走査線
駆動回路４０２をポリシリコンＴＦＴを用いて、ガラス
基板上に画素ＴＦＴと同時に形成している。ポリシリコ
ンＴＦＴの形成は１０００度以上のプロセスを用いて石
英基板上に素子形成する高温ポリシリコンプロセスと６
００度以下のプロセスを用いてガラス基板上に素子形成
する低温ポリシリコンプロセスがある。ポリシリコンＴ
ＦＴは、アモルファスＴＦＴの移動度が０．５ｃｍ２／
Ｖｓｅｃ程度であるのに対して、その移動度を３０ｃｍ
２／Ｖｓｅｃ以上にすることが可能であり、数ＭＨｚ程
度の信号であれば動作が可能である。

【０００７】アクティブマトリクス型液晶表示装置を駆
動する駆動回路はデジタル方式とアナログ方式がある。
ただし、デジタル方式では回路の素子数がアナログ方式
にくらべて著しく多くなるため、ポリシリコンを用いた
駆動回路では、アナログ方式が一般的である。また、走
査線駆動回路、信号線駆動回路の回路構成ではシフトレ
ジスタを用いたものとデコーダを用いたものの二通りが
ある。まず、シフトレジスタを使用した駆動回路につい
て述べる。図５にシフトレジスタのブロック図を示す。
シフトレジスタはクロックドインバータとインバータを
組み合わせて、Ｄ型フリップフロップ（以下ＤＦＦ）を
構成したものがよく使用される。図６にそのＤＦＦの例
を示す。ここで、図６（ａ）は、ＤＦＦの回路構成であ
り、図６（ｂ）（ｄ）は、ＤＦＦの構成要素であるクロ
ックドインバータの回路構成であり、図６（ｃ）（ｅ）
はＤＦＦの構成要素であるインバータの回路構成であ
る。また、クロックドインバータを使ったものだけでは
なく、トランスミッションゲートを使ったものもある。

【０００８】シフトレジスタ、インバータ型バッファ、
トランスミッションゲート（以下ＴＭゲート）を組み合
わせて構成した信号線駆動回路について図７を用いて説
明する。シフトレジスタの１段目にはスタートパルス
（ＳＰ）とクロック（ＣＬ、／ＣＬ）が入力される。図
７にそのブロック図（ａ）とタイミングチャート（ｂ）
を示す。図７（ｂ）のＡ〜Ｆは図７（ａ）のＡ〜Ｆの点
の波形を示し、またｔ１〜ｔ８は時間を表す。また、期
間ｔ１〜ｔ８はクロックパルスの周期の１／２である。
スタートパルスは期間ｔ１においてハイからロウに変化
する、そのとき、クロックドインバータ７０１はインバ
ータ動作を行うため、スタートパルスの波形の逆相がＡ
に現れる。Ｂにはさらにその逆相が現れる。

【０００９】期間ｔ２において、はクロックインバータ
７０１が不動作状態となり、クロックインバータ７０２
がインバータとして動作する。その結果、Ａにおいて
は、期間ｔ１の最後の状態を保持し、ロウになる。当
然、ＢはＡの逆相が現れているが、これもｔ１の最後の
状態と同じでありハイである。また、ｔ２においてはク
ロックドインバータ７０３が動作状態になり、ＣにはＢ
の逆相のロウが、ＤにはＢの同相のハイが現れる。

【００１０】次に、期間ｔ３では、クロックドインバー
タ７０１、７０４、７０５が動作状態となり、クロック
ドインバータ７０２、７０３、７０６が不動作状態とな
る。このとき、Ｂは入力のスタートパルスと同じくロウ
になり、Ｄは期間ｔ２の最後の状態を保持しハイとな
る、ＦはＤと同相になるため、同じくハイになる。次
に期間ｔ４では、クロックドインバータ７０１、７０
４、７０５は不動作状態となり、クロックドインバータ
７０２、７０３、７０６は動作状態となる。これによっ
て、Ｂ、Ｄはロウになり、Ｆはハイになる。このように
して、図５にあるようにＤＦＦを使ったシフトレジスタ
は動作し、信号を順に転送していく。

【００１１】各段の出力Ｂ、Ｄ、Ｆの信号はインバータ
型バッファ７１０、７１１、７１２、７１３、７１４、
７１５、７１６、７１７、７１８を介して、ＴＭゲート
７１９、７２０、７２１に伝達される。インバータ型バ
ッファはサイズの大きなＴＭゲートのトランジスタを駆
動するため用いられ、通常バッファ１段ごとに３倍くら
いのサイズ比をもっている。ＴＭゲートがオンになる
と、ビデオ信号線とマトリクスな内の信号線がショート
状態になり、ビデオ信号が信号線に書きこまれる。信号
線はマトリクス内部で対向基板との間に液晶の容量をも
っているため、書きこまれた信号は次の書き込みまでの
時間保持される。液晶との間の容量が少ない場合は薄膜
容量接続することにより保持を行う。

【００１２】シフトレジスタの最大動作周波数は前述し
たように、ポリシリコンＴＦＴ駆動回路の場合数ＭＨｚ
である。ところが、ＶＧＡの場合、基準クロック周波数
は２５ＭＨｚであるため、そのまま、信号を使用するこ
とはできない。また、ＶＧＡの上位規格であるＸＧＡや
ＥＷＳはさらに周波数が高く、５０ＭＨｚや１００ＭＨ
ｚの周波数を使用する、ポリシリコンＴＦＴ駆動回路は
これらにも当然そのままでは対応できない。よって、通
常は以下のいずれかの方法を講じて対応をおこなってい
る。

【００１３】まず、第一の方法は図８に示す様な、サン
プリングスイッチ８０１、８０２、８０８、サンプリン
グ容量８０９、８１０、８１６、バッファアンプ８１
７、８１８、８２４で構成されるサンプリング回路を外
部につけることである。入力するビデオ信号を高速サン
プルホールドして、時分割して、並列にすることであ
る。図９にＶＧＡの場合の信号について、対策を行った
場合のタイミングチャートを示す。ＶＧＡの場合、ビデ
オ信号は４０ｎｓｅｃの単位で変化する信号である、こ
れを図９（ａ）に示す。この信号を図９（ｂ）〜（ｄ）
に示すサンプリング信号でサンプリングしていく。その
結果として図（ｅ）〜（ｇ）にの様な信号が得られる。
以上の処理を行うことによって周波数を８分の１に下げ
ることができた。この方法では信号線駆動回路内のシフ
トレジスタの段数を８分の１にするという長所もある
が、一方で、外部にサンプルホールド回路が必須になる
ため、外部の負担が大きくなる。

【００１４】第二の方法はビデオ信号には手を加えず、
内部のシフトレジスタを４分割し、それぞれのシフトレ
ジスタに供給するクロックの位相を４分の１づつずらし
て駆動し、サンプリングを行う方法である。この場合、
外付けでサンプルホールドがいらないという長所がある
反面、内部駆動回路が複雑になるという短所がある。こ
れを図１０に示す。いずれにおいてもサンプリング時間
は３２０ｎｓｅｃである。

【００１５】次に走査線駆動回路について説明を行う。
走査線駆動回路が信号線駆動回路と異なるのは、駆動周
波数が５００分の１から１０００分の１と低いこと、ま
た、その出力はインバータ型のバッファ回路を介して、
走査線を駆動する。ここでの駆動は信号線駆動回路のよ
うにＴＭゲートは使用せず、ハイまたはロウの二値出力
駆動である。図１１にそのブロック図およびタイミング
を示す。図１１のなかで１１０１〜１１０６はクロック
ドインバータを、１１０７〜１１０９はインバータを、
１１１０〜１１１８はインバータ型バッファを、１１１
９〜１１２１はＮＡＮＤを示す。ここでクロック周波数
はＶＧＡの場合約１６ＫＨｚである。シフトレジスタの
動作については信号線駆動回路のシフトレジスタと同様
である。

【００１６】デコーダを使用した駆動回路について説明
を行う。デコーダ回路は論理上はＡＮＤ回路で構成され
るが、半導体素子の製造上はＮＡＮＤの方が作り易いた
め、通常はＮＡＮＤとインバータまたはＮＡＮＤとＮＯ
Ｒを組み合わせて使用する。図１２はデコーダを信号線
駆動回路に使用した例である。図１２のなかで１２０１
〜１２０３はＡＮＤを、１２０４〜１２１２はインバー
タ型バッファを、１２１３〜１２１５はサンプリングア
ナログＳＷを示す。入力されたアドレス信号によってデ
コータ回路は動作し、必要なＴＭゲートを駆動する。こ
こでは説明しないが、走査線駆動回路に使用した場合で
も同様である。

【００１７】

【発明が解決しようとする課題】以上説明したようなシ
フトレジスタ方式、およびデコーダ方式には以下のよう
な問題点があった。シフトレジスタ方式では入力パル
スをクロックで順次転送して行くため、駆動回路の途中
の段で素子不良が発生すると、その後の段はすべて動作
不良となるため、表示装置の良品率を低下させやすく、
駆動回路を冗長化する場合にも回路構成が複雑になると
いう問題点があった。

【００１８】デコーダ方式ではシフトレジスタの様な問
題点は発生しないが、以下に示す様な別の問題点があっ
た。前述したように、ポリシリコンＴＦＴを使用した駆
動回路では周波数応答に問題があるため、分割もしくは
多相クロック化が必要である。デコーダ方式の場合、
分割に関してはシフトレジスタと同様に、外付けが増え
るという問題点はあるものの、可能であるが、多相クロ
ック化については困難であった。例えば、ＶＧＡの信
号線は６４０本であるが、これを多相化せずに使用すれ
ば、１０ビットのアドレスデータが必要である。デコー
ダ回路を駆動するためには１ビットにつき２本の配線が
必要なため、２０本の配線が必要である。一方、データ
を８相サンプリングすると１相あたり８０本、７ビット
のアドレスが必要となる。すなわち、６４０本全体では
その８倍、５６ビットのデータが必要となり、８相サン
プリングをしない時と比べて５倍以上になってしまう。
配線数では１１２本となる。これは、基板上で多くの配
線面積を必要とし、また、配線相互のクロストークや相
互が負荷容量となるための配線遅延をまねいてしまうと
いう問題点があった。

【００１９】

【課題を解決するための手段】請求項１では、マトリク
ス状に配置された画素に表示信号を供給する信号線を駆
動するための駆動回路を有するアクティブマトリクス型
液晶表示装置において、前記駆動回路は、入力された多
相クロック信号を分周して出力する分周回路と、前記多
相クロック信号の一部が入力され、この入力信号を分周
して出力する同期カウンタ回路と、この分周回路と同期
カウンタ回路の出力とがそれぞれ入力され、これらの出
力にもとづいて所望の信号線を選択するデコーダ回路を
有する。

【００２０】また、請求項２では、前記多相クロック信
号は振幅を変換するためのレベルシフト回路を介して、
前記分周回路と同期カウンタ回路にそれぞれ入力され
る。

【００２１】また、請求項３では、前記分周回路または
同期カウンタ回路は、薄膜トランジスタで構成されてい
る。

【００２２】また、請求項４では、前記分周回路または
前記同期カウンタ回路は単結晶トランジスタで構成され
る。

【００２３】また、請求項５では、マトリクス状に配置
された画素に表示信号を供給する信号線を駆動するため
の駆動回路を有するアクティブマトリクス型液晶表示装
置において、前記駆動回路は、入力された多相クロック
信号を分周して出力する分周回路と、前記多相クロック
信号の一部が入力され、この入力信号を分周して出力す
る同期カウンタ回路と、複数の部分回路に分割されたデ
コーダ回路と、この分割された各部分回路に対して、前
記分周回路と同期カウンタ回路の出力を選択的に供給す
るゲート回路を有し、前記部分回路は、選択的に供給さ
れた分周回路と同期カウンタ回路の出力に基づいて所望
の信号線を選択する。

【００２４】また、請求項６では、前記多相クロック信
号は振幅を変換するためのレベルシフト回路を介して、
前記分周回路と同期カウンタ回路にそれぞれ入力され
る。

【００２５】また、請求項７では、前記分周回路または
同期カウンタ回路は、薄膜トランジスタで構成されてい
る。

【００２６】また、請求項８では、前記分周回路または
同期カウンタ回路は、単結晶トランジスタで構成されて
いる。

【００２７】

【発明の実施の形態】本発明では、駆動回路を液晶表示
装置の入力された多相クロック信号を分周して出力する
分周回路と、多相クロック信号の一部が入力され、この
入力信号を分周して出力する同期カウンタ回路と、この
分周回路と同期カウンタ回路の出力とがそれぞれ入力さ
れ、これらの出力にもどづいて所望の信号線を選択する
デコーダ回路とで構成した。

【００２８】このように、多相クロック信号とデコーダ
ー回路を組み合わせてマトリクスの信号線を選択駆動す
ることにより、デコーダー回路のアドレス信号線の数を
減らすことが可能である。

【００２９】このため、駆動回路の占有面積の低減と線
間のクロストークの低減などが可能であり、より高品位
の表示装置の実現が可能になる。

【００３０】

【実施例】以下に、本発明の実施例について説明する。
図１は本発明を使用した駆動回路のブロック図である。
この例ではＶＧＡの信号線駆動回路に本発明を適応した
場合について述べる。まず、サンプリング時間は３２０
ｎｓｅｃとし、入力するクロック信号は３．１２５ＭＨ
ｚの４相クロック信号とする。入力する信号のタイミン
グチャートを図１３に示す。図１３において、Ａは基準
クロックでＢ、Ｃ、Ｄ、はさらに４０ｎｓｅｃずつ遅れ
た信号である。これらのクロックは周波数を２分周する
分周回路１０１に入力する。ここで使用する分周回路１
０１は後述する同期式カウンタ１０２と同一回路構成を
とり、回路による遅延等を合わせることが望ましい。

【００３１】この分周回路１０１によって入力４相クロ
ックは８相クロックの１．５６３ＭＨｚの信号となっ
て、デコーダー１０３に入力される。出力本数は信号極
性の正負で１６本である。これらの信号をＥからＬにし
めす。また、基準クロック信号Ａおよびそれと１８０度
位相のずれたクロック信号は図１の同期カウンタ回路１
０２に入力される。ここでそれらのクロック信号は分周
され、７８１ＫＨｚ、３９１ＫＨｚ、１９５ＫＨｚ、
９８ＫＨｚ、４９ＫＨｚ、２４ＫＨｚの信号を出力す
る。これらの信号はデコーダー１０３に入力され信号線
の選択をおこなう。ここでは６つの周波数、３２０ｎｓ
ｅｃの遅延のあるものとないもの、極性の正負の合計２
４本の出力がある。こららのＡＮＤをとったものはＭ、
Ｎとなる。デコーダー１０３の出力は８相クロック信号
と同期カウンタ１０２の出力のＡＮＤをとり、それら
が、すべてオンとなったときにその出力につながる信号
線が選択される。それをＯからＶに示す。

【００３２】このとき、デコーダー１０３につながるア
ドレス線は８相クロック線１６本と同期カウンタ１０２
の出力２４本の合計４０本である。この値は多相クロッ
クを使用しないものと比較すると多いが、単純に多相化
したものと比べると約３分の１にする事が可能となる。
これによって、配線本数の増加による占有面積の増加
や、配線間のクロストークによる信号内容の劣化、また
配線容量の増加による消費電力の増加などを防止するこ
とができる。

【００３３】つぎに、図１４に示すのは第二の実施例で
ある。この例ではデコーダー回路を複数の群に分離し、
且つ分周回路１４０１の出力のあとにゲート回路１４０
３、１４０４をもうけクロック供給を各群に対して選択
的におこなっている。またこのゲート回路１４０３、１
４０４は同期カウンタ回路１４０２によって制御され、
この例ではクロックとカウンタからの制御信号のＡＮＤ
をとっている。このように周波数の高いクロック信号を
選択的にデコーダ群１４０５、１４０６供給することに
より、不要な電力の防止をすることが可能となる。その
他の動作については、第一の実施例と同じである。

【００３４】次に図１５に示すのは、第三の実施例であ
る。この例では、分周回路１５０１、同期カウンタ回路
１５０２の入力にレベルシフト回路１５０４をつけ振幅
の変換を行っている。これはポリシリコンで回路を組む
場合、単結晶に比べて、そのしきい値電圧が高いため、
外部信号がたとえば５Ｖの場合、それを１０Ｖ以上の電
圧に変換する必要がある。ところが入力部分は入力ピン
や保護素子などの容量が負荷するため、外部で変換した
のち入力を行うとその部分での消費電力が増加する。そ
こで本発明ではレベルシフト回路１５０４を内蔵し入力
部での電力消費を抑えている。図１６にレベルシフト回
路の例をしめす。ここで、図１５は、図１の駆動回路に
レベルシフト回路を付けたものだが、図１４の駆動回路
に同様のレベルシフト回路も付けてもよい。その他の動
作については第一の実施例と同じである。

【００３５】第一、第二の実施例においては分周回路、
同期カウンタ回路はポリシリコンでガラス基板上に構成
しても良いし、また単結晶のＩＣを用いても良い。以下
に本実施例におけるアクティブマトリクス回路を用いた
液晶表示装置の基板の作製方法の説明を行う。

【００３６】以下、本実施例のモノリシック型アクティ
ブマトリクス回路を得る製作工程について、図１７を用
いて説明する。この工程は低温ポリシリコンプロセスの
ものである。図７の左側に駆動回路のＴＦＴの作製工程
を、右側にアクティブマトリクス回路のＴＦＴの作製工
程をそれぞれ示す。まず、ガラス基板（１７０１）上に
下地酸化膜（１７０２）として厚さ１０００〜３０００
Ａの酸化珪素膜を形成した。この酸化珪素膜の形成方法
としては、酸素雰囲気中でのスパッタ法やプラズマＣＶ
Ｄ法を用いれば良い。

【００３７】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスのシリコン膜を３００〜１５００
Ａ、好ましくは５００〜１０００Ａに形成した。そし
て、５００℃以上、好ましくは、５００〜６００℃の温
度で熱アニールを行い、シリコン膜を結晶化させた、も
しくは、結晶性を高めた。熱アニールによって結晶化の
ち、光（レーザーなど）アニールをおこなって、さらに
結晶化を高めてもよい。また、熱アニールによる結晶化
の際に特開平６−２４４１０３、同６−２４４１０４に
記述されているように、ニッケル等のシリコンの結晶化
を促進させる元素（触媒元素）を添加しても良い。

【００３８】次にシリコン膜をエッチングして、島状の
駆動回路のＴＦＴの活性層（１７０３）（Ｐチャネル型
ＴＦＴ用）、（１７０４）（Ｎチャネル型ＴＦＴ用）と
マトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（１７
０５）を形成した。さらに、酸素雰囲気中でのスパッタ
法によって厚さ５００〜２０００Ａの酸化珪素のゲート
絶縁膜を形成した。ゲート絶縁膜の形成方法としては、
プラズマＣＶＤ法をもちいてもよい。プラズマＣＶＤ法
によって酸化珪素膜を形成する場合には、原料ガスとし
て、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ2 ）と
モンシラン（ＳｉＨ4 ）を用いることが好ましかった。

【００３９】その後、厚さ２０００〜６０００Ａのアル
ミニウムをスパッタ法によって基板全面に形成した。こ
こでアルミニウムはその後の熱プロセスによってヒロッ
クが発生するのを防止するため、シリコンまたはスカン
ジウム、パラジウムなどを含有するものを用いても良
い。そしてこれをエッチングしてゲート電極（１７０
７、１７０８、１７０９）を形成する。（図１７
（Ａ））次に、このアルミニウムを陽極酸化する。陽
極酸化によってアルミニウムの表面は酸化アルミニウム
（１７１０、１７１１、１７１２）となり、絶縁物とし
ての効果を有する様になる。（図１７（Ｂ））

【００４０】次に、Ｐチャネル型ＴＦＴの活性層を覆う
フォトレジストのマスク（１７１３）、を形成する。そ
してイオンドーピング法によってフォスフィンをドーピ
ングガスとして燐を注入する。ドーズ量は１×１０12〜
５×１０13原子／ｃｍ2 とする。この結果として、強い
Ｎ型領域（ソース、ドレイン）（１７１４、１７１５）
が形成される。（図１７（Ｃ））次に、Ｎチャネル型ＴＦＴの活性層および画素ＴＦＴの
活性層を覆うフォトレジストのマスク（１７１６）を形
成する。そして再びイオンドーピング法によってジボラ
ン（Ｂ2 Ｈ6 ）をドーピングガスとしてホウ素を注入す
る。ドーズ量は５×１０14〜８×１０15原子／ｃｍ2 と
する。この結果として、Ｐ型領域（１７１７）が形成さ
れる。以上のドーピングにより、強いＮ型領域（ソー
ス、ドレイン）（１７１４、１７１５）、、強いＰ型領
域（ソース、ドレイン）（１７１７）、が形成される。
（図１７（Ｄ））

【００４１】その後、４５０〜８５０で０．５〜３時間
の熱アニールを施すことにより、ドーピングによるダメ
ージを回復せしめ、ドーピング不純物を活性化、シリコ
ンの結晶性を回復させた。その後、全面に層間絶縁物
（１７１８）として、プラズマＣＶＤ法によって酸化珪
素膜を厚さ３０００〜６０００Ａ形成した。これは、窒
化珪素膜あるいは酸化珪素膜と窒化珪素膜の多層膜であ
ってもよい。そして、層間絶縁物（１７１８）をウエッ
トエッチング法またはドライエッチング法によって、エ
ッチングして、ソース／ドレインにコンタクトホールを
形成した。

【００４２】そして、スパッタ法によって厚さ２０００
〜６０００Ａのアルミニウム膜、もしくはチタンとアル
ミニウムの多層膜を形成する。これをエッチングして、
周辺回路の電極・配線（１７１９、１７２０、１７２
１）および画素ＴＦＴの電極・配線（１７２２、１７２
３）を形成した。（図１７（Ｅ））さらに、プラズマＣ
ＶＤ法によって、厚さ１０００〜３０００Ａの窒化珪素
膜（１７２４）をパッシベーション膜として形成し、こ
れをエッチングして、画素ＴＦＴの電極（１７２３）に
達するコンタクトホールを形成した。最後に、スパッタ
法で成膜した厚さ５００〜１５００ＡのＩＴＯ（インジ
ウム錫酸化物）膜をエッチングして、画素電極（１７２
５）を形成した。このようにして、周辺駆動回路とアク
ティブマトリクス回路を一体形成できた。（図１７
（Ｆ））

【００４３】

【発明の効果】以上、述べたように、本発明の液晶表示
装置では、多相クロック信号とデコーダー回路を組み合
わせてマトリクスの信号線を選択駆動することにより、
デコーダー回路のアドレス信号線の数を減らすことが可
能であり、このため、駆動回路の占有面積の低減と線間
のクロストークの低減などが可能であり、より高品位の
表示装置の実現が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例である。

【図２】ＴＦＴをもちいたアクティブマトリクスの一例
である。

【図３】アモルファスシリコンＴＦＴを用いたアクティ
ブマトリクスの従来例である。

【図４】ポリシリコンＴＦＴを用いたアクティブマトリ
クスの従来例である。

【図５】シフトレジスタの構成図である。

【図６】ＤＦＦ、クロックドインバータ、インバータ回
路図である。

【図７】シフトレジスタを用いたである。

【図８】外付けサンプリング回路である。

【図９】外付けサンプリング回路のタイミングチャート
である。

【図１０】４相クロック方式のタイミングチャートであ
る。

【図１１】走査線駆動回路のブロック図およびタイミン
グチャートである。

【図１２】デコーダ方式信号線駆動回路のブロック図で
ある。

【図１３】本発明の第一の実施例のタイミングチャート
である。

【図１４】本発明に第二の実施例のブロック図である。

【図１５】本発明の第三の実施例のブロック図である。

【図１６】レベルシフト回路の例である。

【図１７】本発明の製造工程実施例である。

【符号の説明】

１０１分周回路１０２同期カウンタ回路１０３デコーダ３０１単結晶シリコン駆動回路
ＩＣ３０２アモルファスＴＦＴアク
ティブマトリクス３０３単結晶シリコン駆動回路
ＩＣチップ４０１信号線駆動回路４０２走査線駆動回路７０７〜７０９インバータ７０１〜７０６クロックドインバータ７１０〜７１８インバータ型バッファ７１９〜７２１サンプリングアナログＳ
Ｗ８０１、８０２、８０８サンプリングＳＷ８０９、８１０、８１６サンプリング容量８１７、８１８、８２４バッファアンプ１１０７〜１１０９インバータ１１０１〜１１０６クロックドインバータ１１１９〜１１２１ＮＡＮＤ１１１０〜１１１８インバータ型バッファ１２０１〜１２０３ＡＮＤ１２０４〜１２１２インバータ型バッファ１２１３〜１２１５サンプリングアナログＳ
Ｗ１４０１分周回路１４０２同期カウンタ回路１４０３、１４０４ゲート回路１４０５、１４０６デコーダ群１５０１分周回路１５０２同期カウンタ回路１５０３デコーダ１５０４レベルシフト回路１７０１ガラス基板１７０２下地酸化珪素膜１７０３〜１７０５シリコン活性層１７０６ゲート絶縁膜１７０７〜１７０９Ａｌゲート端子１７１０〜１７１２陽極酸化膜１７１３、１７１６フォトレジスト１７１４、１７１５強いＮ型領域（ソース、
ドレイン）１７１７強いＰ型領域（ソース、
ドレイン）１７１８、１７２４層間絶縁膜１７１９〜１７２３Ａｌ電極１７２５画素透明電極

フロントページの続き (72)発明者小山潤神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内 (72)発明者千村秀彦神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された画素に表示信号
を供給する信号線を駆動するための駆動回路を有するア
クティブマトリクス型表示装置において、前記駆動回路は、入力された多相クロック信号を分周して出力する分周回
路と、前記多相クロック信号の一部が入力され、この入力信号
を分周して出力する同期カウンタ回路と、この分周回路と同期カウンタ回路の出力とがそれぞれ入
力され、これらの出力にもとづいて所望の信号線を選択
するデコーダ回路を有することを特徴とするアクティブ
マトリクス型表示装置。
【請求項２】前記多相クロック信号は振幅を変換するた
めのレベルシフト回路を介して、前記分周回路と同期カ
ウンタ回路にそれぞれ入力されることを特徴とする請求
項１のアクティブマトリクス型表示装置。
【請求項３】前記分周回路または同期カウンタ回路は、
薄膜トランジスタで構成されていることを特徴とする請
求項１のアクティブマトリクス型表示装置。
【請求項４】前記分周回路または前記同期カウンタ回路
は単結晶トランジスタで構成されることを特徴とする請
求項１のアクティブマトリクス型表示装置。
【請求項５】マトリクス状に配置された画素に表示信号
を供給する信号線を駆動するための駆動回路を有するア
クティブマトリクス型表示装置において、前記駆動回路は、入力された多相クロック信号を分周して出力する分周回
路と、前記多相クロック信号の一部が入力され、この入
力信号を分周して出力する同期カウンタ回路と、複数の部分回路に分割されたデコーダ回路と、この分割された各部分回路に対して、前記分周回路と同
期カウンタ回路の出力を選択的に供給するゲート回路を
有し、前記部分回路は、選択的に供給された分周回路と同期カ
ウンタ回路の出力に基づいて所望の信号線を選択するこ
とを特徴とするアクティブマトリクス型表示装置。
【請求項６】前記多相クロック信号は振幅を変換するた
めのレベルシフト回路を介して、前記分周回路と同期カ
ウンタ回路にそれぞれ入力されることを特徴とする請求
項５のアクティブマトリクス型表示装置。
【請求項７】前記分周回路または同期カウンタ回路は、
薄膜トランジスタで構成されていることを特徴とする請
求項５のアクティブマトリクス型表示装置。
【請求項８】前記分周回路または同期カウンタ回路は、
単結晶トランジスタで構成されていることを特徴とする
請求項５のアクティブマトリクス型表示装置。