JPH09121036A

JPH09121036A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH09121036A
Application number: JP8238518A
Authority: JP
Inventors: Shoichi Iwasa; 昇一岩佐
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-08-22
Filing date: 1996-08-21
Publication date: 1997-05-06

Abstract

(57)【要約】【課題】半導体記憶装置を高い歩留りで製造すること
ができるとともに、メモリセル面積を広くすることなく
メモリセル容量を大きくすることが可能な半導体記憶装
置及びその製造方法を提供する。【解決手段】ビット線であるポリサイド層３１上にキ
ャパシタが形成されたＣＯＢ構造を有するようにし、メ
モリセルの平面積をそのままにしてキャパシタ容量を大
きくすることができるようにするとともに、前記キャパ
シタによるビット線３１のシールド効果によりビット線
間のノイズを低減することができるようにする。また、
前記ビット線３１上にキャパシタ下部電極の一部である
多結晶シリコン膜４１を形成し、前記多結晶シリコン膜
４１の膜厚分だけキャパシタ容量を従来よりも増大させ
ることができるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、複数のメモリセルを備え
ていて、各メモリセルがトランジスタとキャパシタとを
もっている半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルのキャパシタの容
量を大きくするため、ワード線の一部をキャパシタの下
部電極に利用することが、例えば、特開平３−１４５１
５９号公報に開示されている。

【０００３】また、ＤＲＡＭのメモリセル構造の一種と
して、キャパシタをビット線よりも上層に配置するＣＯ
Ｂ（Capacitor-Over-Bitline）型が知られている。この
ＣＯＢ型メモリセル構造では、ビット線上にまでキャパ
シタを広げることができるので、メモリセル平面積を広
くすることなくメモリセル容量を大きくすることがで
き、また、キャパシタでビット線をシールドすることが
できるので、ビット線間のノイズを低減することができ
る。

【０００４】一方、ＤＲＡＭのメモリセルの微細化に伴
ってビット線のピッチも狭められてきており、キャパシ
タの下部電極（ストレージ電極）用のコンタクト孔とビ
ット線との間に合わせ余裕を確保することが困難になっ
てきているので、このコンタクト孔をビット線に対して
自己整合的に開孔するＳＡＣ（Self-Aligned Contact）
技術が用いられる。

【０００５】前述のようにメモリセル構造がＣＯＢ型で
あり且つキャパシタの下部電極用のコンタクト孔がビッ
ト線に対して自己整合的に開孔されており、更に、素子
分離領域がフィールドシールド構造であるＤＲＡＭにつ
いては、例えば特開平６−５８１１１号公報、特開平６
−１７９４４９号公報に開示されている。

【０００６】ＣＯＢ型ＤＲＡＭの各メモリセルは、ＭＯ
Ｓトランジスタとキャパシタを含み、ＭＯＳトランジス
タは、例えばＰ型シリコン基板の表面上に形成されたゲ
ート電極と、シリコン基板の表面の前記ゲート電極の両
側に形成された一対の不純物拡散層を有す。

【０００７】また、キャパシタは前記一対の不純物拡散
層の他方の電極に電気的に接続された多結晶シリコン膜
の下側電極、この下側電極の上に、中間に絶縁膜を介し
て形成された多結晶シリコン膜の上側電極を有す。

【０００８】前記複数のＭＯＳトランジスタをカバーし
てＢＰＳＧ膜の層間絶縁膜が形成される。また、ＤＲＡ
Ｍは前記層間絶縁膜の上に形成された複数のビット線を
有し、各ビット線は、選択された複数のＭＯＳトランジ
スタの各トランジスタの前記一対の不純物拡散層の一方
に前記層間絶縁膜に形成されたコンタクトホールを介し
て電気的に接続される。

【０００９】この各ビット線は、周辺回路のセンスアン
プやＩ／Ｏゲート等に接続される。また、各ビット線は
多結晶シリコン膜とタングステンシリサイド膜の２層構
造のポリサイド層により形成され、前記ポリサイド層の
上面はシリコン酸化膜でカバーされ、ポリサイド層とシ
リコン酸化膜の側面はシリコン酸化膜のサイドウオール
酸化膜によりカバーされる。

【００１０】ＣＯＢ型ＤＲＡＭにおいては、各メモリセ
ルのキャパシタの前記下側電極は前記ビット線の１つの
上方に形成され、前記ＢＰＳＧ膜の層間絶縁膜に前記１
つのビット線のシリコン酸化膜及びサイドウオール酸化
膜をマスクとして自己整合的に形成されたコンタクトホ
ールを介して、前記メモリセルのＭＯＳトランジスタの
他方の不純物拡散層に電気的に接続される。

【００１１】

【発明が解決しようとする課題】ところで、前記下側電
極を他方の不純物拡散層に接続するために、ＢＰＳＧ膜
の層間絶縁膜に形成されるコンタクトホールは、前記ビ
ット線のシリコン酸化膜、サイドウオール酸化膜をマス
クとして自己整合的にエッチングにより形成されるが、
ＢＰＳＧ膜とシリコン酸化膜、サイドウオール酸化膜と
の間に充分に大きなエッチング選択比を確保することが
できない。

【００１２】このため、コンタクトホールの開孔と同時
にシリコン酸化膜、サイドウオール酸化膜も比較的多量
にエッチングされる。したがって、ビット線のポリサイ
ド層と、下部電極の多結晶シリコン膜とが短絡しないよ
うに、ビット線をカバーするシリコン酸化膜とサイドウ
オール酸化膜の膜厚を充分に大きくしなければならな
い。

【００１３】ところが、シリコン酸化膜の膜厚を厚くす
ると、必然的にキャパシタ下部電極が高い位置に形成さ
れ、ＤＲＡＮのメモリセルアレイ部と周辺回路部との段
差が大きくなる。この結果、ワード線の裏打ち配線等の
ようにメモリセルアレイ部と周辺回路部とに跨がる配線
を形成するためのフォトリソグラフィに際して、露光時
の焦点深度不足に起因する解像不良が生じてしまう。こ
のため、従来のＣＯＢ型ＤＲＡＭを高い歩留りで製造す
ることが困難であった。

【００１４】本発明は前述の問題点に鑑み、キャパシタ
下部電極の高さを低くし、メモリセルアレイ部と周辺回
路部との段差を小さくすることができて、半導体記憶装
置を高い歩留りで製造することができ、しかも、メモリ
セル面積を広くすることなくメモリセル容量を大きくす
ることができる半導体記憶装置及びその製造方法を提供
することを目的とする。

【００１５】

【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体記憶装置は、半導体基板の表面上に
形成されていて、それぞれが一対の不純物拡散領域とゲ
ート電極をもったトランジスタとキャパシタとを含んで
いる複数のメモリセルと、前記複数のメモリセルのトラ
ンジスタをカバーするように形成された層間絶縁膜と、
前記半導体基板の表面上に形成された互いに平行に延び
る複数のワード線であって、各ワード線は選択された少
なくとも１つのメモリセルのトランジスタの前記ゲート
電極に接続されているワード線と、前記選択された少な
くとも１つのメモリセルの前記トランジスタの一対の不
純物拡散層の一方に、前記層間絶縁膜に形成された第１
のコンタクトホールを介して各々が接続され、かつその
上面には、その間にコンタクトホールを介して導電性の
膜が形成された複数のビット線と、前記層間絶縁膜上の
所定位置に形成された各メモリセルに含まれる下部電極
であって、前記ビット線の１つの上面に形成された前記
導電性の膜に電気的に接続されるとともに、前記層間絶
縁膜に形成された第２のコンタクトホールを介して対応
するメモリセルの前記トランジスタの一対の不純物拡散
層の他方に電気的に接続された下部電極とを備え、前記
ビット線の各々の上面に形成された前記導電性の膜は、
前記第２のコンタクトホールを前記層間絶縁膜にエッチ
ングにより形成するときの前記層間絶縁膜のエッチング
レートよりも小さなエッチングレートをもった材料によ
り形成されることを特徴としている。

【００１６】また、本発明の半導体記憶装置の製造方法
は、複数のメモリセルを有し、各メモリセルはトランジ
スタとキャパシタとを含む半導体記憶装置の製造方法に
おいて、半導体基板の表面上に互いに平行に延びてい
て、それぞれが選択された少なくとも１つのメモリセル
のトランジスタのゲート電極に接続される複数のワード
線を形成する工程と、前記半導体基板の表面の前記各ワ
ード線の両側に、前記選択された少なくとも１つのメモ
リセルのトランジスタのソース／ドレインを構成する一
対の不純物拡散層を形成する工程と、前記ワード線をカ
バーするように、前記半導体基板の全表面に層間絶縁膜
を形成する工程と、前記層間絶縁膜の上に、前記ワード
線と交差する方向に平行に延び、それぞれが前記層間絶
縁膜の所定位置に設けられた少なくとも１つの第１のコ
ンタクトホールを介して、前記各ワード線の両側に形成
された前記一対の不純物拡散層の一方に電気的に接続さ
れた複数のビット線を形成する工程と、前記複数のビッ
ト線の各々の上面に、その間に絶縁膜を介して第１の導
電性の膜を形成する工程と、前記第１の導電性の膜が上
面に形成されたビット線をマスクとして自己整合的にエ
ッチングにより前記層間絶縁膜の複数の所定位置に第２
のコンタクトホールを複数個形成する工程と、前記層間
絶縁膜上の前記複数の所定位置に前記複数のメモリセル
のそれぞれのキャパシタの下部電極となる導電性の膜で
あって、この導電性の膜は、対応する前記ビット線の上
面の第１の導電性の膜と、前記第２のコンタクトホール
の１つを介して前記一対の不純物拡散層の他方に電気的
に接続される第２の導電性の膜を形成する工程とを含
み、前記ビット線の各上面に形成される第１の導電性の
膜は、前記層間絶縁膜に前記第２のコンタクトホールを
エッチングにより形成するときの前記層間絶縁膜のエッ
チングレートよりも小さなエッチングレートをもった材
料により作られることを特徴としている。

【００１７】

【発明の実施の形態】以下、本発明を、フィールドシー
ルド電極による素子分離構造を用いたＤＲＡＭに適用し
た実施形態につき、図面を参照して説明する。

【００１８】図７において、ＤＲＡＭの各メモリセル
は、ＭＯＳトランジスタ２４とキャパシタ３９とから構
成されている。ＭＯＳトランジスタ２４は多結晶シリコ
ン膜１７をゲート電極（ワード線）とし、このゲート電
極を挟んで形成された一対の不純物拡散層２３をソース
／ドレインとしている。また、各ＭＯＳトランジスタ２
４は、一定電位が与えられたシールドゲート電極である
多結晶シリコン膜１３によりフィールドシールド素子分
離されている。この多結晶シリコン膜１３は、シリコン
酸化膜１２、１４とサイドウォール酸化膜１５とで絶縁
被覆されている。

【００１９】キャパシタ３９は、下部電極（ストレージ
電極）である多結晶シリコン膜３６、４１（図８参照）
と、上部電極（セルプレート電極）である多結晶シリコ
ン膜３８と、これら２つの電極の間に形成されたＯＮＯ
膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化
膜）３７とから構成されている。下部電極の一部である
多結晶シリコン膜３６は、ＢＰＳＧ膜２５に形成された
コンタクト孔（ストレージコンタクト）３５において引
出し電極（パッド電極）である多結晶シリコン膜２２ｂ
に接続されており、この多結晶シリコン膜２２ｂはフィ
ールドシールド素子分離構造の上に比較的大きく張り出
して延びるとともに、ＭＯＳトランジスタの一対の不純
物拡散層２３の一方に接続されている。

【００２０】また、一対の不純物拡散層２３の他方は、
引出し電極である多結晶シリコン膜２２ａに接続されて
おり、この多結晶シリコン膜２２ａはＢＰＳＧ膜２５に
形成されたコンタクト孔（ビットコンタクト）２６にお
いてビット線であるポリサイド層３１に接続されてい
る。

【００２１】また、ビット線であるポリサイド層３１上
には、キャップ用のシリコン酸化膜３２と多結晶シリコ
ン膜４１とが順次形成されており、多結晶シリコン膜４
１は多結晶シリコン膜３６と接続されている。キャパシ
タ下部電極は、これら多結晶シリコン膜４１と多結晶シ
リコン膜３６とから構成されている。

【００２２】このように本実施形態のＤＲＡＭメモリセ
ルは、ビット線上にキャパシタが形成されたＣＯＢ構造
を有しているので、メモリセル平面積をそのままにして
キャパシタ容量を大きくすることができるとともに、キ
ャパシタによるビット線のシールド効果によりビット線
間のノイズを低減することができる。また、ビット線上
にキャパシタ下部電極の一部である多結晶シリコン膜４
１が形成されているので、多結晶シリコン膜４１の膜厚
分だけキャパシタ容量を従来よりも増大させることがで
きる。

【００２３】次に、図７に示すＤＲＡＭの製造工程につ
いて、図１〜図６に基づいて説明する。まず、図１
（ａ）に示すように、Ｐ型のシリコン基板１１の表面
に、膜厚４０〜６０ｎｍ程度のパッド用のシリコン酸化
膜１２を熱酸化法で形成する。

【００２４】その後、リンを含有する膜厚１５０〜２０
０ｎｍ程度の多結晶シリコン膜１３と、膜厚２５０〜３
００ｎｍ程度のキャップ用のシリコン酸化膜１４とを、
減圧ＣＶＤ法で順次に堆積させる。そして、フォトリソ
グラフィ及び異方性エッチングによって、素子活性領域
にすべき部分のシリコン酸化膜１４と多結晶シリコン膜
１３とを順次に除去して、素子分離領域にすべき部分に
のみ多結晶シリコン膜１３及びシリコン酸化膜１４を残
す。

【００２５】次に、図１（ｂ）に示すように、膜厚２５
０〜３００ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法で
堆積させ、このシリコン酸化膜の全面に異方性ドライエ
ッチングを施して、シリコン酸化膜からなるサイドウォ
ール酸化膜１５を多結晶シリコン膜１３及びシリコン酸
化膜１４の側面に形成する。

【００２６】この結果、多結晶シリコン膜１３、シリコ
ン酸化膜１２、１４及びサイドウォール酸化膜１５から
なるフィールドシールド構造の素子分離領域と、この素
子分離領域に囲まれた素子活性領域とが形成される。な
お、素子活性領域のシリコン酸化膜１２は、サイドウォ
ール酸化膜１５を構成するシリコン酸化膜に対するオー
バエッチングによって除去される。その後、シリコン酸
化膜１４やサイドウォール酸化膜１５等をマスクにし
て、トランジスタのしきい値電圧を制御するための不純
物を素子活性領域にイオン注入する。

【００２７】次に、図１（ｃ）に示すように、ゲート酸
化膜として、膜厚１０〜１５ｎｍ程度のシリコン酸化膜
１６を、熱酸化法で素子活性領域を含むシリコン１１及
び素子分離領域の表面に形成する。そして、膜厚２００
ｎｍ程度でＮ型の多結晶シリコン膜１７とシリコン酸化
膜１８とをＣＶＤ法で順次に堆積させ、これらのシリコ
ン酸化膜１８及び多結晶シリコン膜１７を所定方向に平
行に延びる複数のワード線（ゲート電極）のパターン加
工する。ワード線１７は、素子活性領域上及びフィール
ドシールド構造上に跨がって形成される。前記多結晶シ
リコン膜１７からなるワード線は周辺回路の行デコーダ
に接続する。

【００２８】その後、膜厚１５０ｎｍ程度のシリコン酸
化膜を減圧ＣＶＤ法で堆積させ、このシリコン酸化膜の
全面に異方性ドライエッチングを施して、多結晶シリコ
ン膜１７及びシリコン酸化膜１８の側面に、シリコン酸
化膜からなるサイドウォール酸化膜１９を形成する。

【００２９】この時のサイドウォール酸化膜１９を構成
するシリコン酸化膜に対するオーバエッチングによっ
て、多結晶シリコン膜１７及びサイドウォール酸化膜１
９下以外の部分のシリコン酸化膜１６が除去されて、素
子活性領域に対するコンタクト孔２１が多結晶シリコン
膜１３、１７に対して自己整合的に形成される。

【００３０】次に、図２（ａ）、図５（ａ）に示すよう
に、コンタクト孔２１において素子活性領域に接触する
膜厚１５０ｎｍ程度の多結晶シリコン膜を減圧ＣＶＤ法
で堆積させる。そして、この多結晶シリコン膜を異方性
ドライエッチングで加工することにより、後にビット線
を接続すべき多結晶シリコン膜１７の一方の側部側にお
いて略素子活性領域上にのみ広がる引き出し電極のパタ
ーンを有する多結晶シリコン膜２２ａと、後にキャパシ
タの下部電極を接続すべき多結晶シリコン膜１７の他方
の側部側において後に形成するビット線同士の間の素子
分離領域上にまで広がる引き出し電極のパターンを有す
る多結晶シリコン膜２２ｂとを得る。

【００３１】次に、多結晶シリコン膜２２ａ、２２ｂ中
に砒素をイオン注入した後、図２（ｂ）及び図５（ｂ）
に示すように、層間絶縁膜として膜厚３００ｎｍ程度の
ＢＰＳＧ（boro-phospho silicate glass ）膜２５を常
圧ＣＶＤ法で堆積させ、８５０〜９００℃の熱処理を施
す。この結果、ＢＰＳＧ膜２５がリフローしてその表面
が平坦化されると共に、多結晶シリコン膜２２ａ、２２
ｂが接触している素子活性領域へ多結晶シリコン膜２２
ａ、２２ｂ中の砒素が固相拡散して、トランジスタのソ
ース／ドレイン領域としてのＮ型の一対の不純物拡散層
２３が形成される。

【００３２】ここまでで、多結晶シリコン膜１７をゲー
ト電極にしたＤＲＡＭメモリセルを構成するトランジス
タ（複数）２４が完成する。その後、ビット線を接続す
べき引き出し電極である多結晶シリコン膜２２ａに達す
るコンタクト孔２６を、フォトリソグラフィ及びエッチ
ングによってＢＰＳＧ膜２５の所定位置に開孔する。

【００３３】その後、コンタクト孔２６を埋める膜厚５
０ｎｍ程度でＮ型の多結晶シリコン膜２７をＣＶＤ法で
堆積させ、更に、膜厚２００ｎｍ程度のタングステンシ
リサイド層２８をスパッタ法またはＣＶＤ法で堆積させ
て、多結晶シリコン膜２７とタングステンシリサイド層
２８とからなるポリサイド層３１を形成する。そして、
キャップ用であるシリコン酸化膜３２と多結晶シリコン
膜４１とを共に膜厚１００ｎｍ程度にＣＶＤ法で順次に
堆積させ、多結晶シリコン膜４１とシリコン酸化膜３２
とポリサイド層３１とを前記ワード線１７と直角方向に
平行に延びる複数のビット線のパターンに加工する。

【００３４】図７から明らかなように、ビット線用のコ
ンタクト孔２６は、ビット線（ポリサイド層３１）の延
在方向では４本のワード線（多結晶シリコン膜１７）を
間に挟んでおり、ワード線の延在方向では３本のビット
線を間に挟んでおり、ビット線の延在方向に並んでいる
２個のメモリセルに共有されている。また、ポリサイド
層３１からなるビット線は、周辺回路のセンスアンプや
Ｉ／Ｏゲート等に接続する。

【００３５】次に、図５（ｃ）に示すように、膜厚２０
０ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法で堆積さ
せ、このシリコン酸化膜の全面に異方性ドライエッチン
グを施して、ポリサイド層３１、シリコン酸化膜３２及
び多結晶シリコン膜４１の側面に、シリコン酸化膜から
なるサイドウォール酸化膜３３を形成する。

【００３６】次に、図６（ａ）に示すように、キャパシ
タの下部電極用のコンタクト孔を開孔すべき領域以外の
領域を覆うパターンのフォトレジスト３４を形成する。
そして、ＣＣｌ₂ Ｆ₂ ／ＳＦ₆ をエッチングガスとして
用いて、フォトレジスト３４、サイドウォール酸化膜３
３及び多結晶シリコン膜４１をマスクにした異方性エッ
チングをＢＰＳＧ膜２５に施して、多結晶シリコン膜２
２ｂに達するコンタクト孔３５をポリサイド層３１に対
して自己整合的に開孔する。

【００３７】次に、図３、図６（ｂ）に示すように、フ
ォトレジスト３４を除去した後、Ｎ型の多結晶シリコン
膜３６を減圧ＣＶＤ法で全面に堆積させる。しかる後、
図示しないフォトレジストをマスクとして、多結晶シリ
コン膜３６、４１を、各メモリセルにおけるキャパシタ
の下部電極のパターンに加工する。このとき、シリコン
酸化膜３２が多結晶シリコン膜４１のエッチングストッ
パとなる。

【００３８】次に、図４、図６（ｃ）に示すように、シ
リコン酸化膜に換算した膜厚が５〜６ｎｍ程度のＯＮＯ
膜３７を全面に形成してから、キャパシタの上部電極と
してのＮ型の多結晶シリコン膜３８を全面に堆積させ
る。ここまでで、ＤＲＡＭメモリセルを構成するキャパ
シタ３９が完成する。その後、ワード線の裏打ち配線を
Ａｌ膜（図示せず）等で形成し、更に、表面保護膜（図
示せず）等を形成して、このＤＲＡＭを完成させる。

【００３９】次に、本発明の製造方法の第２の実施形態
について、図８（ａ）、（ｂ）に基づいて説明する。

【００４０】図８（ａ）は、この第２の実施形態の方法
における中間の工程を示す図である。本実施形態でも、
多結晶シリコン膜４１とシリコン酸化膜３２とポリサイ
ド層３１とをビット線のパターンに加工するまでは、前
述の第１の実施形態による方法と実質的に同様の工程を
実行する。しかし、本実施形態では、この状態から、キ
ャパシタの下部電極用のコンタクト孔を開孔すべき領域
以外の領域を覆うパターンのフォトレジスト３４を形成
する。

【００４１】その後、ＣＣｌ₂ Ｆ₂ ／ＳＦ₆ をエッチン
グガスとして用いて、フォトレジスト３４及び多結晶シ
リコン膜４１をマスクにした異方性エッチングをＢＰＳ
Ｇ膜２５に施して、多結晶シリコン膜２２ｂに達するコ
ンタクト孔３５をポリサイド層３１に対して自己整合的
に開孔する。

【００４２】次に、図８（ｂ）に示すように、サイドウ
オール酸化膜３３を形成した後、Ｎ型の多結晶シリコン
膜３６を減圧ＣＶＤ法で全面に堆積する。その後、フォ
トレジスト（図示せず）をマスクとして多結晶シリコン
膜３６、４１を、各メモリセルにおけるキヤパシタの下
部電極のパターンに加工する。このとき、シリコン酸化
膜３２が多結晶シリコン膜４１のエッチングストッパと
なる。

【００４３】シリコン酸化膜に換算した膜厚が５〜６ｎ
ｍ程度のＯＮＯ膜３７を全面に形成してから、キヤパシ
タの上部電極としてのＮ型の多結晶シリコン膜３８を全
面に堆積する。ここまでで、ＤＲＡＭメモリセルを構成
するキヤパシタ３９が完成する。その後、ワード線の裏
打ち配線をＡｌ膜（図示せず）で形成し、更に、表面保
護（図示せず）を形成して、このＤＲＡＭを完成させ
る。

【００４４】ＢＰＳＧ膜２５にコンタクト孔３５を開孔
する際には、多結晶シリコン膜４１がそのエッチングマ
スクの一部となり、この多結晶シリコン膜４１はＢＰＳ
Ｇ膜２５に対して約５０以上のエッチング選択比を確保
することができる。

【００４５】このため、本発明による製造方法では、多
結晶シリコン膜４１の膜厚を従来よりも大幅に薄くし
て、ポリサイド層３１上のシリコン酸化膜３２及び多結
晶シリコン膜４１の合計の厚さを薄くすることができ
る。この結果、メモリセルの高さが従来よりも低くなる
ため、メモリセルアレイ部と周辺回路部との段差を小さ
くすることができる。よって、これらメモリセルアレイ
部と周辺回路部とに跨がって形成される配線などの解像
不良による断線が生じることがなくなり、信頼性の高い
ＤＲＡＭを得ることができる。

【００４６】また、キャパシタの下部電極の一部が多結
晶シリコン膜４１によりビット線上に形成されるので、
キャパシタの容量が従来よりも増加したＤＲＡＭを製造
することができる。

【００４７】また、ビット線を低抵抗のポリサイド層３
１で形成しているので、動作速度が早く安定性の高いＤ
ＲＡＭを得ることができる。なお、ポリサイド層３１を
構成するシリサイド層は、タングステンシリサイド層２
８以外に高融点金属のシリサイド層であってもよい。さ
らに、キャパシタの容量絶縁膜をシリコン酸化膜とシリ
コン窒化膜との積層膜であるＯＮＯ膜３７で形成してい
るので、容量が比較的大きく且つリーク電流の少ないキ
ャパシタを得ることができる。

【００４８】また、多結晶シリコン膜２２ａ、２２ｂか
ら不純物を拡散させることによりソース・ドレインであ
る不純物拡散層２３を形成するようにしているので、拡
散深さの浅い不純物拡散層２３を形成することができ
て、メモリセルをより微細化することができる。なお、
図１（ｃ）の工程でイオン注入を行うことにより不純物
拡散層２３を形成するようにしてもよい。また、多結晶
シリコン膜２２ａ、２２ｂをパッド用の引出し電極とし
て用いているので、コンタクト孔２６、３５などの位置
を比較的大きな自由度で形成することができ、メモリセ
ルの設計の自由度を増加させることができる。

【００４９】

【発明の効果】本発明によると、メモリセルを構成する
キャパシタの下部電極用のコンタクト孔を層間絶縁膜に
開孔する際に、ビット線上に形成された第３の多結晶シ
リコン膜をマスクの一部としている。このため、層間絶
縁膜と多結晶シリコン膜との間には大きなエッチング選
択比を確保することが可能であることから、第３の多結
晶シリコン膜を薄くして、ビット線上のキャップ絶縁膜
及び多結晶シリコン膜の合計の厚さを薄くすることがで
きる。

【００５０】したがって、キャパシタ下部電極の高さを
低くして、メモリセルアレイ部と周辺回路部との段差を
小さくすることができる。このため、ワード線の裏打ち
配線等のようにメモリセルアレイ部と周辺回路部とに跨
がる配線を形成するためのフォトリソグラフィに際し
て、露光時の焦点深度不足に起因する解像不良を低減さ
せて、信頼性の高い半導体記憶装置を高い歩留りで製造
することができる。

【００５１】また、第４の多結晶シリコン膜だけでな
く、ビット線上にキャップ絶縁膜を介して形成された第
３の多結晶シリコン膜をもキャパシタの下部電極として
いるので、第４の多結晶シリコン膜のみで下部電極を形
成する場合に比べて、メモリセル容量を大きくすること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩ−Ｉ’線に沿っ
た断面に相当する断面構造を示す図である。

【図２】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩ−Ｉ’線に沿っ
た断面に相当する断面構造を示す図である。

【図３】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩ−Ｉ’線に沿っ
た断面に相当する断面構造を示す図である。

【図４】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩ−Ｉ’線に沿っ
た断面に相当する断面構造を示す図である。

【図５】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩＩ−ＩＩ’線に
沿った断面に相当する断面構造を示す図である。

【図６】本発明の第１の実施形態による半導体記憶装置
の製造方法の各工程における、図７のＩＩ−ＩＩ’線に
沿った断面に相当する断面構造を示す図である。

【図７】本発明の第１の実施形態による半導体記憶装置
のメモリセルの配置を示す図である。

【図８】本発明の第２の実施形態による半導体記憶装置
の製造方法を示し、第１の実施形態による製造方法と異
なる工程における図７のＩＩ−ＩＩ’線に沿った断面構
造を示す図である。

【符号の説明】

１３多結晶シリコン膜（シールドゲート電極）１７多結晶シリコン膜（ワード線）２２ａ、２２ｂ多結晶シリコン膜（引出し電極）２４ＭＯＳトランジスタ２５ＢＰＳＧ膜３１ポリサイド層（ビット線）３２シリコン酸化膜（キャップ絶縁膜）３３サイドウォール酸化膜３４フォトレジスト３５コンタクト孔（ストレージコンタクト）３６多結晶シリコン膜（キャパシタ下部電極の一部）３７ＯＮＯ膜（容量絶縁膜）３８多結晶シリコン膜（キャパシタ上部電極）３９キャパシタ４１多結晶シリコン膜（キャパシタ下部電極の一部）

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に形成されていて、
それぞれが一対の不純物拡散領域とゲート電極をもった
トランジスタとキャパシタとを含んでいる複数のメモリ
セルと、前記複数のメモリセルのトランジスタをカバーするよう
に形成された層間絶縁膜と、前記半導体基板の表面上に形成された互いに平行に延び
る複数のワード線であって、各ワード線は選択された少
なくとも１つのメモリセルのトランジスタの前記ゲート
電極に接続されているワード線と、前記選択された少なくとも１つのメモリセルの前記トラ
ンジスタの一対の不純物拡散層の一方に、前記層間絶縁
膜に形成された第１のコンタクトホールを介して各々が
接続され、かつその上面には、その間にコンタクトホー
ルを介して導電性の膜が形成された複数のビット線と、前記層間絶縁膜上の所定位置に形成された各メモリセル
に含まれる下部電極であって、前記ビット線の１つの上
面に形成された前記導電性の膜に電気的に接続されると
ともに、前記層間絶縁膜に形成された第２のコンタクト
ホールを介して対応するメモリセルの前記トランジスタ
の一対の不純物拡散層の他方に電気的に接続された下部
電極とを備え、前記ビット線の各々の上面に形成された前記導電性の膜
は、前記第２のコンタクトホールを前記層間絶縁膜にエ
ッチングにより形成するときの前記層間絶縁膜のエッチ
ングレートよりも小さなエッチングレートをもった材料
により形成されることを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、前記ビット線の各々の上面に形成された前記導電性の膜
のエッチングレートは、前記層間絶縁膜のエッチングレ
ートの１／５０よりも小さいことを特徴とする半導体記
憶装置。
【請求項３】請求項１に記載の半導体記憶装置におい
て、前記ビット線の各々は、多結晶シリコン膜とタングステ
ンシリサイド膜の２層構造のポリサイド層を含むことを
特徴とする半導体記憶装置。
【請求項４】請求項１に記載の半導体記憶装置におい
て、前記各メモリセルのトランジスタは、半導体基板の表面
上に形成されたフィールドシールド電極をもつ素子分離
構造により互いに分離された複数の素子活性領域の１つ
に形成されることを特徴とする半導体記憶装置。
【請求項５】請求項１に記載の半導体記憶装置は、前
記各メモリセルのトランジスタの一対の不純物拡散層の
一方に電気的に接続された導電性材料の第１のパッド膜
と、前記不純物拡散層の他方に電気的に接続された導電
性材料の第２のパッド膜とをさらに含み、前記各ビット線は前記第１のパッド膜を介して、対応す
るトランジスタの前記一対の不純物拡散層の一方に電気
的に接続され、前記各メモリセルのキャパシタの下部電
極は前記第２のパッド膜を介して、対応するトランジス
タの前記一対の不純物拡散層の他方に電気的に接続され
ることを特徴とする半導体記憶装置。
【請求項６】請求項５に記載の半導体記憶装置におい
て、前記第１のパッド膜は隣接する２つのワード線の上に延
在する部分を有し、前記第２のパッド膜は前記素子分離
構造を形成するフィールドシールド電極の上面に延在す
る部分を有することを特徴とする半導体記憶装置。
【請求項７】請求項１に記載の半導体記憶装置におい
て、前記各ビット線及びその上面に形成された絶縁膜と導電
性の膜の側面にサイドウオール絶縁膜が形成されている
ことを特徴とする半導体記憶装置。
【請求項８】請求項１に記載の半導体記憶装置におい
て、前記ビット線の各々は、ポリサイド層を含むことを特徴
とする半導体記憶装置。
【請求項９】請求項１に記載の半導体記憶装置におい
て、前記層間絶縁膜が、ＢＰＳＧ膜を含むことを特徴とする
半導体記憶装置。
【請求項１０】請求項１に記載の半導体記憶装置にお
いて、前記導電性の膜が、シリコンを含むことを特徴とする半
導体記憶装置。
【請求項１１】請求項１に記載の半導体記憶装置にお
いて、前記各ビット線と、その上に形成された前記導電性の膜
との間の絶縁膜は、酸化膜を含むことを特徴とする半導
体記憶装置。
【請求項１２】請求項１に記載の半導体記憶装置にお
いて、前記複数のメモリセルの各トランジスタは、前記半導体
基板に形成され、互いに素子分離構造により分離された
複数の素子活性領域の１つに形成されることを特徴とす
る半導体記憶装置。
【請求項１３】請求項１に記載の半導体記憶装置にお
いて、前記各メモリセルのキャパシタの下部電極は、導電性材
料のパッド膜を介して、対応するトランジスタの前記一
対の不純物拡散層の一方に接続されることを特徴とする
半導体記憶装置。
【請求項１４】請求項１３に記載の半導体記憶装置に
おいて、前記各メモリセルのトランジスタは前記半導体基板に形
成され、前記素子分離構造により互いに分離された複数
の素子活性領域の１つに形成されることを特徴とする半
導体記憶装置。
【請求項１５】請求項１４に記載の半導体記憶装置に
おいて、前記パッド膜は、前記素子分離構造の上面に延在する部
分をもつことを特徴とする半導体記憶装置。
【請求項１６】請求項１５に記載の半導体記憶装置に
おいて、前記素子分離構造は、素子分離用のフィールドシールド
電極を有することを特徴とする半導体記憶装置。
【請求項１７】複数のメモリセルを有し、各メモリセ
ルはトランジスタとキャパシタとを含む半導体記憶装置
の製造方法において、半導体基板の表面上に互いに平行に延びていて、それぞ
れが選択された少なくとも１つのメモリセルのトランジ
スタのゲート電極に接続される複数のワード線を形成す
る工程と、前記半導体基板の表面の前記各ワード線の両側に、前記
選択された少なくとも１つのメモリセルのトランジスタ
のソース／ドレインを構成する一対の不純物拡散層を形
成する工程と、前記ワード線をカバーするように、前記半導体基板の全
表面に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、前記ワード線と交差する方向に
平行に延び、それぞれが前記層間絶縁膜の所定位置に設
けられた少なくとも１つの第１のコンタクトホールを介
して、前記各ワード線の両側に形成された前記一対の不
純物拡散層の一方に電気的に接続された複数のビット線
を形成する工程と、前記複数のビット線の各々の上面に、その間に絶縁膜を
介して導電性の膜を形成する工程と、前記導電性の膜が上面に形成されたビット線をマスクと
して自己整合的にエッチングにより前記層間絶縁膜の複
数の所定位置に第２のコンタクトホールを複数個形成す
る工程と、前記層間絶縁膜上の前記複数の所定位置に前記複数のメ
モリセルのそれぞれのキャパシタの下部電極となる導電
性の膜であって、対応する前記ビット線の上面の導電性
の膜と、前記第２のコンタクトホールの１つを介して前
記一対の不純物拡散層の他方に電気的に接続される導電
性の膜を形成する工程とを含み、前記ビット線の各上面に形成される導電性の膜は、前記
層間絶縁膜に前記第２のコンタクトホールをエッチング
により形成するときの前記層間絶縁膜のエッチングレー
トよりも小さなエッチングレートをもった材料により作
られることを特徴とする半導体記憶装置の製造方法。
【請求項１８】請求項１７に記載の半導体記憶装置の
製造方法において、前記ビット線の各々の上面に形成される前記導電性の膜
は、前記層間絶縁膜のエッチングレートの１／５０より
も小さいエッチングレートをもった材料により作られる
ことを特徴とする半導体記憶装置の製造方法。
【請求項１９】請求項１７に記載の半導体記憶装置の
製造方法において、前記ビット線の各々の上面に、その間に絶縁膜を介して
導電性の膜を形成した後、前記第２のコンタクトホール
を形成する前に、前記各ビット線と、その上面に形成さ
れた前記絶縁膜及び導電性の膜の側面にサイドウオール
絶縁膜を形成する工程をさらに有することを特徴とする
半導体記憶装置の製造方法。
【請求項２０】請求項１７に記載の半導体記憶装置の
製造方法において、前記第２のコンタクトホールを形成した後に、前記各ビ
ット線と、その上面に形成された前記絶縁膜及び導電性
の膜の側面にサイドウオール絶縁膜を形成する工程をさ
らに有することを特徴とする半導体記憶装置の製造方
法。
【請求項２１】一対の不純物拡散層とゲート電極とを
備えたトランジスタが形成された半導体基板に前記一対
の不純物拡散層の一方に接続されるキャパシタの下部電
極が形成された半導体記憶装置において、前記トランジスタをカバーするように前記半導体基板上
に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールであっ
て、前記一対の不純物拡散層の他方の領域上に少なくと
も形成された第１のコンタクトホールと、前記第１のコンタクトホールを介して、前記一対の不純
物拡散層の他方に電気的に接続されていて、前記第１の
コンタクトホールの少なくとも内面を覆い、且つ、前記
層間絶縁膜上に形成されている前記第１の導電膜上に形
成された絶縁膜と、前記絶縁膜上に形成された第２の導電膜と、前記第２のコンタクトホールを介して、前記一対の不純
物拡散層の一方に電気的に接続される第３の導電膜と、
前記第２の導電膜及び前記第３の導電膜とから構成され
るキャパシタの下部電極とを含み、前記第２の導電膜、前記絶縁膜及び前記第１の導電膜
は、前記層間絶縁膜上にパターン形成されているととも
に、前記層間絶縁膜に形成された第２のコンタクトホールと
前記第２の導電膜は、前記層間絶縁膜に前記第２のコン
タクトホールをエッチングにより形成するときにこの層
間絶縁膜のエッチングレートよりも小さいエッチングレ
ートをもった材料により形成されていることを特徴とす
る半導体記憶装置。
【請求項２２】請求項２１に記載の半導体記憶装置に
おいて、前記第２の導電膜が、前記層間絶縁膜のエッチングレー
トの１／５０より小さいエッチングレートをもつ材料に
より作られることを特徴とする半導体記憶装置。
【請求項２３】請求項２１に記載の半導体記憶装置に
おいて、前記層間絶縁膜が、ＢＰＳＧ膜を含む材料からなること
を特徴とする半導体記憶装置。
【請求項２４】請求項２１に記載の半導体記憶装置に
おいて、前記第１の導電膜がポリサイド膜を含む材料からなるこ
とを特徴とする半導体記憶装置。
【請求項２５】請求項２１に記載の半導体記憶装置に
おいて、前記第２の導電膜が、シリコンを含む材料からなること
を特徴とする半導体記憶装置。
【請求項２６】請求項２１に記載の半導体記憶装置に
おいて、前記第１の導電膜の側壁に形成されたサイドウオール絶
縁膜をさらに含むことを特徴とする半導体記憶装置。
【請求項２７】請求項２１に記載の半導体記憶装置に
おいて、前記トランジスタは、半導体基板に形成された素子分離
構造体により互いに分離されて素子活性領域に形成され
ることを特徴とする半導体記憶装置。
【請求項２８】請求項２１に記載の半導体記憶装置に
おいて、前記トランジスタの一対の不純物拡散層の一方に電気的
に接続された導電性材料パッド膜を更に含み、前記キャ
パシタの下部電極は前記パッドを介して、対応するトラ
ンジスタの前記一対の不純物拡散層の一方に電気的に接
続されることを特徴とする半導体記憶装置。
【請求項２９】請求項２８に記載の半導体記憶装置に
おいて、前記トランジスタは、半導体基板に形成された素子分離
構造体により互いに分離されて素子活性領域に形成され
ることを特徴とする半導体記憶装置。
【請求項３０】請求項２９に記載の半導体記憶装置に
おいて、前記パッド膜は、前記素子分離構造体の上面に延在する
部分を有することを特徴とする半導体記憶装置。
【請求項３１】請求項２９に記載の半導体記憶装置に
おいて、前記素子分離構造体が、素子分離用のフィールドシール
ド電極をもつ素子分離構造体を有することを特徴とする
半導体記憶装置。
【請求項３２】請求項２１に記載の半導体記憶装置で
あって、前記キャパシタの下部電極上に形成された誘電体膜と、
前記誘電体膜上に形成されたキャパシタの上部電極とを
更に含むことを特徴とする半導体記憶装置。
【請求項３３】半導体基板上に形成された層間絶縁膜
と、前記層間絶縁膜上に形成された第１の導電膜と、前記第１の導電膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２の導電膜とを含み、前記第２の導電膜、前記絶縁膜及び前記第１の導電膜
は、前記層間絶縁膜上で少なくとも２つのパターンに形
成されているとともに、前記パターン形成された隣り合う前記第１の導電膜、前
記絶縁膜、前記第２の導電膜の間の前記層間絶縁膜に形
成されたコンタクトホールと、前記第２の導電膜は、前
記層間絶縁膜に前記コンタクトホールをエッチングによ
り形成するときに、この層間絶縁膜のエッチングレート
よりも小さいエッチングレートをもった材料により形成
されることを特徴とする半導体記憶装置。
【請求項３４】請求項３３に記載の半導体記憶装置に
おいて、少なくとも前記第１の導電膜の側壁に形成されたサイド
ウオール絶縁膜を含むことを特徴とする半導体記憶装
置。
【請求項３５】請求項３４に記載の半導体記憶装置に
おいて、前記コンタクトホールの少なくとも内面を覆い、且つ、
前記第２の導電膜の真上に形成された第３の導電膜と、
第２の導電膜及び前記第３の導電膜から構成されるキャ
パシタの下部電極を含むことを特徴とする半導体記憶装
置。