JPH09120377A - バス接続制御回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、電子機器を構成する処理回路がメイ
ンバスとサブバスのいずれに接続されるのかが決まらな
いときにも、その設計製造に入れるようにするバス接続
制御回路の提供を目的とする。 【解決手段】各処理回路がいずれのバスに接続されてい
るのかを管理する管理手段と、管理手段の管理データ
と、メモリアクセス元の処理回路であるのか否かを示す
情報とを入力として、サブデータバスに接続される処理
回路がアクセス元となるときにその旨を出力する表示手
段と、管理手段の管理データと、ＭＰＵアクセス先の処
理回路であるのか否かを示す情報とを入力として、サブ
データバスに接続される処理回路がアクセス先となると
きにその旨を出力する表示手段と、リード／ライト信号
と２つの表示手段の表示信号とを使ってバス接続回路に
与えるデータ方向制御信号を生成する生成手段とを備え
るように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器の備える
メインバスとサブバスとの間に設けられるバス接続回路
に対してデータ方向制御信号を発行するバス接続制御回
路に関し、特に、バスに接続される処理回路がメインバ
スとサブバスのいずれに接続されるのかが決まらないと
きにも、その設計製造に入れるようにするバス接続制御
回路に関する。

【０００２】

【従来の技術】電子機器では、ＭＰＵやメモリやＬＳＩ
で構成される処理回路をバスに接続する構成を採って、
ＭＰＵとメモリとの間や、ＭＰＵと処理回路との間や、
メモリと処理回路との間でデータのやり取りを行うこと
で規定の信号処理を実行している。

【０００３】このような電子機器では、実装する処理回
路の台数が多くなってくると、ＭＰＵやメモリを接続す
るメインバス（メインデータバス／メインアドレスバ
ス）の他に、１つ又は複数のサブバス（サブデータバス
／サブアドレスバス）を用意して、それに処理回路を接
続する構成を採ることになる。

【０００４】このような構成を採る場合には、図６に示
すように、メインバス１とサブバス２との間に、ドライ
バ／レシーバ機能を持つバス接続回路３を備えるととも
に、そのバス接続回路３に対してデータ方向制御信号を
発行するバス接続制御回路４を備えることになる。ここ
で、図中、５はメインバス１に接続されるＭＰＵ、６は
メインバス１に接続される主処理回路、７は主処理回路
６の持つメモリ、８ａはメインバス１に接続される処理
回路（以下、内部処理回路８ａと称する）、８ｂはサブ
バス２に接続される処理回路（以下、外部処理回路８ｂ
と称する）であり、バス接続制御回路４は、例えば主処
理回路６に備えられることになる。

【０００５】そして、このバス接続制御回路４は、外部
処理回路８ｂが、主処理回路６の持つメモリ７にＤＭＡ
転送でライトするときには、そのライト要求元の外部処
理回路８ｂが、サブアドレスバス／メインアドレスバス
を介して、主処理回路６に対してアドレスを送出すると
ともに、サブデータバス／メインデータバスを介して、
主処理回路６に対してデータを送出してくるので、バス
接続回路３に対して、「サブアドレスバス→メインアド
レスバス」及び「サブデータバス→メインデータバス」
のデータ方向を指示するデータ方向制御信号を発行す
る。

【０００６】また、バス接続制御回路４は、外部処理回
路８ｂが、主処理回路６の持つメモリ７をＤＭＡ転送で
リードするときには、そのリード要求元の外部処理回路
８ｂが、サブアドレスバス／メインアドレスバスを介し
て、主処理回路６に対してアドレスを送出し、これに応
答して、主処理回路６が、メインデータバス／サブデー
タバスを介して、リード要求元の外部処理回路８ｂに対
してデータを送出してくるので、バス接続回路３に対し
て、「サブアドレスバス→メインアドレスバス」及び
「メインデータバス→サブデータバス」のデータ方向を
指示するデータ方向制御信号を発行する。

【０００７】また、バス接続制御回路４は、ＭＰＵ５
が、外部処理回路８ｂの持つレジスタにライトするとき
には、ＭＰＵ５が、メインアドレスバス／サブアドレス
バスを介して、ライト先の外部処理回路８ｂに対してア
ドレスを送出するとともに、メインデータバス／サブデ
ータバスを介して、ライト先の外部処理回路８ｂに対し
てデータを送出してくるので、バス接続回路３に対し
て、「メインアドレスバス→サブアドレスバス」及び
「メインデータバス→サブデータバス」のデータ方向を
指示するデータ方向制御信号を発行する。

【０００８】また、バス接続制御回路４は、ＭＰＵ５
が、外部処理回路８ｂの持つレジスタをリードするとき
には、ＭＰＵ５が、メインアドレスバス／サブアドレス
バスを介して、リード先の外部処理回路８ｂに対してア
ドレスを送出し、これに応答して、リード先の外部処理
回路８ｂが、サブデータバス／メインデータバスを介し
て、ＭＰＵ５に対してデータを送出してくるので、バス
接続回路３に対して、「メインアドレスバス→サブアド
レスバス」及び「サブデータバス→メインデータバス」
のデータ方向を指示するデータ方向制御信号を発行す
る。

【０００９】図７に、このようなメインデータバスとサ
ブデータバスとの間のデータ方向制御信号を生成するバ
ス接続制御回路４の従来構成、図８に、このようなメイ
ンアドレスバスとサブアドレスバスとの間のデータ方向
制御信号を生成するバス接続制御回路４の従来構成を図
示する。

【００１０】ここで、このバス接続制御回路４では、図
９に示すように、内部処理回路８ａとして処理回路Ｂが
備えられるとともに、外部処理回路８ｂとして処理回路
Ｃ，Ｄが備えられることを想定している。また、このバ
ス接続制御回路４では、バス接続回路３が、「メインバ
ス１→サブバス２」の方向にデータを流す初期状態を持
って、バス接続制御回路４からハイレベルを示すデータ
方向制御信号を受け取るときにのみ、その方向を、「サ
ブバス２→メインバス１」のデータ方向に切り換える動
作を行うことを想定している。

【００１１】図中、１０はマスタ管理ブロックであっ
て、外部処理回路８ｂに対応付けられる出力端子を持っ
て、ＭＰＵ５の発行するバス使用権の許可信号を監視す
ることで、外部処理回路８ｂがバス使用権を持つマスタ
（メモリ７へのアクセス元となる権利を有する）となる
のか否かを検出して、マスタとなることを検出するとき
には、その外部処理回路８ｂに対応付けられる出力端子
にハイレベルを出力するものである。

【００１２】１１はアドレスデコーダブロックであっ
て、外部処理回路８ｂに対応付けられる出力端子を持っ
て、マスタとなるＭＰＵ５が発行するアドレスをデコー
ドすることで、外部処理回路８ｂがＭＰＵ５のアクセス
先となるのか否かを検出して、アクセス先となることを
検出するときには、その外部処理回路８ｂに対応付けら
れる出力端子にハイレベルを出力するものである。

【００１３】従来のバス接続制御回路４は、この図７に
示すように、マスタ管理ブロック１０の出力信号の論理
和値を算出して出力するＯＲ回路１２と、ＯＲ回路１２
の出力信号と、マスタとなる内部処理回路８ａ／外部処
理回路８ｂが発行するライト信号（メモリ７へのライト
信号）との論理積値を算出して出力するＡＮＤ回路１３
と、アドレスデコードブロック１１の出力信号の論理和
値を算出して出力するＯＲ回路１４と、ＯＲ回路１４の
出力信号と、ＭＰＵ５の発行するレジスタリード信号
（内部処理回路８ａ／外部処理回路８ｂの持つレジスタ
へのリード信号）との論理積値を算出して出力するＡＮ
Ｄ回路１５と、ＡＮＤ回路１３の出力信号と、ＡＮＤ回
路１５の出力信号との論理和値を算出してバス接続回路
３に出力するＯＲ回路１６とを備えることで、メインデ
ータバスとサブデータバスとの間のデータ方向制御信号
を生成する。

【００１４】また、従来のバス接続制御回路４は、図８
に示すように、マスタ管理ブロック１０の出力信号の論
理和値を算出して出力するＯＲ回路１７と、ＯＲ回路１
７の出力信号と、マスタとなる内部処理回路８ａ／外部
処理回路８ｂが発行するアドレス転送信号（メモリ７へ
のアドレス転送信号）との論理積値を算出してバス接続
回路３に出力するＡＮＤ回路１８とを備えることで、メ
インアドレスバスとサブアドレスとの間のデータ方向制
御信号を生成する。

【００１５】このように構成される従来のバス接続制御
回路４では、メインデータバスとサブデータバスとの間
のデータ方向制御信号を生成する場合には、図７の構成
に従い、外部処理回路８ｂがマスタとなるときには、マ
スタ管理ブロック１０が、その外部処理回路８ｂに対応
付けられる出力端子にハイレベルの出力信号を出力する
ので、ＡＮＤ回路１３は、その外部処理回路８ｂが主処
理装置６を介してメモリ７に対してライト信号を発行す
るときに、ハイレベルの出力信号を出力し、これを受け
て、ＯＲ回路１６は、バス接続回路３に対して、「サブ
データバス→メインデータバス」のデータ方向への切り
換えを指示するデータ方向制御信号を出力する。一方、
ＡＮＤ回路１３は、その外部処理回路８ｂが主処理装置
６を介してメモリ７に対してライト信号を発行しないと
き、すなわち、リード動作であるときには、ローレベル
の出力信号を出力し、これを受けて、ＯＲ回路１６は、
バス接続回路３に対して、初期状態の「メインデータバ
ス→サブデータバス」のデータ方向を維持するデータ方
向制御信号を出力する。

【００１６】そして、ＭＰＵ５がマスタとなるときにあ
って、外部処理回路８ｂがそのアクセス先となるときに
は、アドレスデコードブロック１１が、その外部処理回
路８ｂに対応付けられる出力端子にハイレベルの出力信
号を出力するので、ＡＮＤ回路１５は、ＭＰＵ５がその
外部処理回路８ｂに対してレジスタリード信号を発行す
るときに、ハイレベルの出力信号を出力し、これを受け
て、ＯＲ回路１６は、バス接続回路３に対して、「サブ
データバス→メインデータバス」のデータ方向への切り
換えを指示するデータ方向制御信号を出力する。一方、
ＡＮＤ回路１５は、ＭＰＵ５がその外部処理回路８ｂに
対してレジスタリード信号を発行しないとき、すなわ
ち、ライト動作であるときには、ローレベルの出力信号
を出力し、これを受けて、ＯＲ回路１６は、バス接続回
路３に対して、初期状態の「メインデータバス→サブデ
ータバス」のデータ方向を維持するデータ方向制御信号
を出力する。

【００１７】また、このように構成される従来のバス接
続制御回路４では、メインアドレスバスとサブアドレス
バスとの間のデータ方向制御信号を生成する場合には、
図８の構成に従い、外部処理回路８ｂがマスタとなると
きには、マスタ管理ブロック１０が、その外部処理回路
８ｂに対応付けられる出力端子にハイレベルの出力信号
を出力するので、ＡＮＤ回路１８は、その外部処理回路
８ｂが主処理装置６を介してメモリ７に対してアドレス
転送信号を発行するときに、ハイレベルの出力信号を出
力することで、バス接続回路３に対して、「サブアドレ
スバス→メインアドレスバス」のデータ方向への切り換
えを指示するデータ方向制御信号を出力する。そして、
ＭＰＵ５がマスタとなるときには、バス接続回路３に対
して、データ方向制御信号を出力しないことで、初期状
態の「メインアドレスバス→サブアドレスバス」のデー
タ方向を維持するよう制御する。

【００１８】このように、従来のバス接続制御回路４
は、電子機器に組み込まれる処理回路の内、サブバス２
に接続される外部処理回路８ｂを特定して、その外部処
理回路８ｂの状態（図７及び図８の例で示すならば処理
回路Ｃ，Ｄの状態）を信号要素として用いることで回路
を構築していくという方法を採っていた。

【００１９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、電子機器を構成する処理
回路が外部処理回路８ｂとして実装されるのか、内部処
理回路８ａとして実装されるのかの仕様が決まっていな
いと、バス接続制御回路４を設計できないことになる。

【００２０】これから、従来技術に従っていると、電子
機器のボード設計が終了しないと、処理回路やバス接続
制御回路の設計や製造に入れないことになり、電子機器
の設計や製造が遅れるという問題点があった。

【００２１】そして、このような従来技術に従っている
と、内部処理回路８ａから外部処理回路８ｂへの変更
や、外部処理回路８ｂから内部処理回路８ａへの変更が
発生すると、バス接続制御回路４を設計製造し直さなく
てはならないという問題点があった。

【００２２】本発明はかかる事情に鑑みてなされたもの
であって、電子機器を構成する処理回路がメインバスと
サブバスのいずれに接続されるのかが決まらないときに
も、その設計製造に入れるようにする新たなバス接続制
御回路の提供を目的とするものである。

【００２３】

【課題を解決するための手段】図１及び図２に本発明の
バス接続制御回路４の原理構成を図示する。図中、図６
で説明したものと同じものについては同一の記号で示し
てあり、１ａはメインデータバス、１ｂはメインアドレ
スバス、２ａはサブデータバス、２ｂはサブアドレスバ
スである。ここで、メモリ７は、図６に示すように、主
処理回路６で管理されて間接的にメインデータバス１ａ
／サブデータバス２ａに接続されることもあるが、この
図１及び図２に示すように、直接的にメインデータバス
１ａ／サブデータバス２ａに接続されることもある。

【００２４】図１に原理構成を図示する本発明のバス接
続制御回路４は、メインデータバス１ａとサブデータバ
ス２ａとの間のデータ方向制御信号を生成するものであ
って、マスタ検出手段２０と、アクセス先検出手段２１
と、管理手段２２と、第２の管理手段２３と、第１の表
示手段２４と、第２の表示手段２５と、第３の表示手段
２６と、生成手段２７とを備える。

【００２５】このマスタ検出手段２０は、電子機器を構
成する内部処理回路８ａ及び外部処理回路８ｂに対応付
けられる出力端子を持って、ＭＰＵ５の発行するバス使
用権の許可信号を監視することで、処理回路がバス使用
権を持つマスタ（メインデータバス１ａに接続されるメ
モリ７をアクセスする権利を有する）となるのか否かを
検出して、マスタとなることを検出するときには、その
処理回路に対応付けられる出力端子にその旨の出力信号
を出力する。

【００２６】アクセス先検出手段２１は、電子機器を構
成する内部処理回路８ａ及び外部処理回路８ｂに対応付
けられる出力端子を持って、マスタとなるＭＰＵ５が発
行するアドレスをデコードすることで、マスタとなるＭ
ＰＵ５のアクセス先となる処理回路を検出して、その処
理回路に対応付けられる出力端子にその旨の出力信号を
出力する。

【００２７】管理手段２２は、電子機器を構成する各処
理回路がメインデータバス１ａに接続される内部処理回
路８ａであるのか、サブデータバス２ａに接続される外
部処理回路８ｂであるのかを管理する。第２の管理手段
２３は、電子機器を構成する各処理回路がデータバスに
アドレスを転送する多重タイプのものであるのか否かを
管理する。

【００２８】第１の表示手段２４は、管理手段２２の管
理データと、マスタ検出手段２０の出力信号とを入力と
して、外部処理回路８ｂがメモリ７へのアクセス元とな
るときに、その旨の表示信号を出力する。第２の表示手
段２５は、管理手段２２の管理データと、アクセス先検
出手段２１の出力信号とを入力として、外部処理回路８
ｂがＭＰＵ５のアクセス先となるときに、その旨の表示
信号を出力する。

【００２９】第３の表示手段２６は、第２の管理手段２
３の管理データと、第１の表示手段２４が表示信号の出
力にあたって生成する各処理回路がアクセス元の外部処
理回路８ｂであるのか否かを示す情報とを入力として、
外部処理回路８ｂでかつ多重タイプであるものがメモリ
７へのアクセス元となるときに、その旨の表示信号を出
力する。

【００３０】生成手段２７は、第１の表示手段２４／第
２の表示手段２５の表示信号と、発行されるリード／ラ
イト信号とを使ってデータ方向制御信号を生成してバス
接続回路３に出力したり、第１の表示手段２４／第２の
表示手段２５／第３の表示手段２６の表示信号と、発行
されるリード／ライト信号／アクセス転送信号とを使っ
てデータ方向制御信号を生成してバス接続回路３に出力
する。

【００３１】このように構成される図１に原理構成を図
示する本発明のバス接続制御回路４では、管理手段２２
は、例えば、内部処理回路８ａとして実装されるものに
は“０”、外部処理回路８ｂとして実装されるものには
“１”を割り付けることで、電子機器を構成する各処理
回路が内部処理回路８ａであるのか、外部処理回路８ｂ
であるのかを管理する。

【００３２】この管理手段２２の管理データを受けて、
第１の表示手段２４は、マスタ検出手段２０の出力信号
の内、管理手段２２が例えば“１”を割り付ける処理回
路に対応付けられるもののみを参照することで、外部処
理回路８ｂがメモリ７へのアクセス元となるのか否かを
検出して、アクセス元となるときには、その旨の表示信
号を出力する。

【００３３】一方、この管理手段２２の管理データを受
けて、第２の表示手段２５は、アクセス先検出手段２１
の出力信号の内、管理手段２２が例えば“１”を割り付
ける処理回路に対応付けられるもののみを参照すること
で、外部処理回路８ｂがＭＰＵ５のアクセス先となるの
か否かを検出して、アクセス先となるときには、その旨
の表示信号を出力する。

【００３４】この第１及び第２の表示手段２４，２５の
表示信号を受けて、生成手段２７は、第１の表示手段２
４から外部処理回路８ｂがアクセス元である旨が表示さ
れると、その外部処理回路８ｂがメモリ７へのライト信
号を発行するときには、バス接続回路３に対して、「サ
ブデータバス２ａ→メインデータバス１ａ」のデータ方
向のデータ方向制御信号を出力し、ライト信号を発行し
ないとき、すなわち、リード動作のときには、「メイン
データバス１ａ→サブデータバス２ａ」のデータ方向の
データ方向制御信号を出力する。

【００３５】そして、生成手段２７は、第２の表示手段
２５から外部処理回路８ｂがＭＰＵ５のアクセス先であ
る旨が表示されると、ＭＰＵ５がリード信号を発行する
ときには、バス接続回路３に対して、「サブデータバス
２ａ→メインデータバス１ａ」のデータ方向のデータ方
向制御信号を出力し、リード信号を発行しないとき、す
なわち、ライト動作のときには、「メインデータバス１
ａ→サブデータバス２ａ」のデータ方向のデータ方向制
御信号を出力する。

【００３６】また、処理回路としてデータバスにアドレ
スを転送する多重タイプのものが使われるときには、第
２の管理手段２３は、例えば、多重タイプで実装される
ものには“１”、多重タイプで実装されないものには
“０”を割り付けることで、電子機器を構成する各処理
回路が多重タイプのものであるのか、ないのかを管理す
る。

【００３７】この第２の管理手段２３の管理データを受
けて、第３の表示手段２５は、第１の表示手段２４が表
示信号の出力にあたって生成する各処理回路がアクセス
元の外部処理回路８ｂであるのか否かを示す情報の内、
第２の管理手段２３が例えば“１”を割り付ける処理回
路に対応付けられるもののみを参照することで、外部処
理回路８ｂでかつ多重タイプのものがメモリ７へのアク
セス元となるのか否かを検出して、アクセス元となると
きにはその旨の表示信号を出力する。

【００３８】この第３の表示手段２５の表示信号を受け
て、生成手段２７は、第３の表示手段２５から外部処理
回路８ｂでかつ多重タイプのものがアクセス元である旨
が表示されると、その外部処理回路８ｂがアドレス転送
信号を発行するときには、データバスを使ってアドレス
を転送してくることに対応させて、バス接続回路３に対
して、「サブデータバス２ａ→メインデータバス１ａ」
のデータ方向のデータ方向制御信号を出力する。

【００３９】一方、図２に原理構成を図示する本発明の
バス接続制御回路４は、メインアドレスバス１ｂとサブ
アドレスバス２ｂとの間のデータ方向制御信号を生成す
るものであって、図１で説明したマスタ検出手段２０の
他に、管理手段３０と、表示手段３１と、生成手段３２
とを備える。

【００４０】この管理手段３０は、内部処理回路８ａが
メインアドレスバス１ｂに接続され、外部処理回路８ｂ
がサブアドレスバス２ｂに接続される点を除いて、図１
で説明した管理手段２２と同一処理を実行する。表示手
段３１は、内部処理回路８ａがメインアドレスバス１ｂ
に接続され、外部処理回路８ｂがサブアドレスバス２ｂ
に接続される点を除いて、図１で説明した第１の表示手
段２４と同一処理を実行する。生成手段３２は、表示手
段３１の表示信号と、発行されるアドレス転送信号とを
使ってデータ方向制御信号を生成してバス接続回路３に
出力する。

【００４１】このように構成される図２に原理構成を図
示する本発明のバス接続制御回路４では、管理手段３０
は、例えば、内部処理回路８ａとして実装されるものに
は“０”、外部処理回路８ｂとして実装されるものには
“１”を割り付けることで、電子機器を構成する各処理
回路が内部処理回路８ａであるのか、外部処理回路８ｂ
であるのかを管理する。

【００４２】この管理手段３０の管理データを受けて、
表示手段３１は、マスタ検出手段２０の出力信号の内、
管理手段３０が例えば“１”を割り付ける処理回路に対
応付けられるもののみを参照することで、外部処理回路
８ｂがメモリ７へのアクセス元となるのか否かを検出し
て、アクセス元となるときには、その旨の表示信号を出
力する。

【００４３】この表示手段３１の表示信号を受けて、生
成手段３２は、表示手段３１から外部処理回路８ｂがメ
モリ７へのアクセス元である旨が表示されると、その外
部処理回路８ｂがアドレス転送信号を発行するときに、
バス接続回路３に対して、「サブアドレスバス２ｂ→メ
インアドレスバス１ｂ」のデータ方向のデータ方向制御
信号を出力する。

【００４４】このように、本発明のバス接続制御回路４
では、電子機器に実装される処理回路が内部処理回路８
ａとして実装される場合でも、外部処理回路８ｂとして
実装される場合でも、その回路構成を変更することな
く、ただ単に、管理手段２２，３０に対して、どちらで
実装されるのかのフラグを登録するだけで足りる。

【００４５】そして、本発明のバス接続制御回路４で
は、電子機器に実装される処理回路がデータバスにアド
レスを転送する多重タイプのもので実装される場合で
も、その多重タイプのもので実装されない場合でも、そ
の回路構成を変更することなく、ただ単に、第２の管理
手段２３に対して、どちらで実装されるのかのフラグを
登録するだけで足りる。

【００４６】これから、本発明のバス接続制御回路４を
用いることで、電子機器のボード設計が終了していなく
ても、電子機器を構成する処理回路やバス接続制御回路
４の設計や製造に入れるようになる。そして、内部処理
回路８ａから外部処理回路８ｂへの変更や、外部処理回
路８ｂから内部処理回路８ａへの変更があっても簡単に
対処できるようになる。

【００４７】

【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図３に、本発明のバス接続制御回路
４の一実施例を図示する。

【００４８】この実施例のバス接続制御回路４は、メイ
ンデータバス１ａとサブデータバス２ａとの間のデータ
方向制御信号を生成するものであり、データバスにアド
レスを転送する多重タイプの処理回路が使用されないこ
とを想定している。

【００４９】ここで、この実施例では、図９に示すよう
に、内部処理回路８ａとして処理回路Ｂが備えられると
ともに、外部処理回路８ｂとして処理回路Ｃ，Ｄが備え
られることを想定している。なお、主処理回路６も内部
処理回路８ａの１つであるが、メインデータバス１ａに
接続されることが規定されているので、内部処理回路８
ａから外してある。また、バス接続回路３が、「メイン
データバス１ａ→サブデータバス２ａ」の方向にデータ
を流す初期状態を持って、バス接続制御回路４からハイ
レベルを示すデータ方向制御信号を受け取るときにの
み、その方向を、「サブデータバス２ａ→メインデータ
バス１ａ」のデータ方向に切り換える動作を行うことを
想定している。

【００５０】図中、４０はマスタ管理ブロックであっ
て、電子機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付け
られる出力端子を持って、ＭＰＵ５の発行するバス使用
権の許可信号を監視することで、処理回路がバス使用権
を持つマスタ（メモリ７をアクセスする権利を有する）
となるのか否かを検出して、マスタとなることを検出す
るときには、その処理回路に対応付けられる出力端子に
その旨の出力信号を出力する。

【００５１】４１はアドレスデコードブロックであっ
て、電子機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付け
られる出力端子を持って、マスタとなるＭＰＵ５が発行
するアドレスをデコードすることで、ＭＰＵ５のアクセ
ス先となる処理回路を検出して、その処理回路に対応付
けられる出力端子にその旨の出力信号を出力する。

【００５２】４２はＬＳＩ配置情報設定レジスタであっ
て、電子機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付け
られるラッチ回路により構成されて、それらのラッチ回
路に、対となる処理回路が内部処理回路８ａであるとき
には“０”、外部処理回路８ｂであるときには“１”を
示すデータをラッチして出力するものである。なお、こ
のレジスタ値は、ＭＰＵ５によりセットされることにな
る。

【００５３】この実施例のバス接続制御回路４は、電子
機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付けて設けら
れて、マスタ管理ブロック４０の出力する対応の出力信
号と、ＬＳＩ配置情報設定レジスタ４２の出力する対応
の出力信号との論理積値を算出して出力する３つのＡＮ
Ｄ回路４３，４４，４５と、この３つのＡＮＤ回路４
３，４４，４５の出力信号の論理和値を算出して出力す
るＯＲ回路４６と、ＯＲ回路４６の出力信号と、マスタ
となる処理回路Ｂ，Ｃ，Ｄが発行するライト信号（メモ
リ７へのライト信号）との論理積値を算出して出力する
ＡＮＤ回路４７と、電子機器を構成する処理回路Ｂ，
Ｃ，Ｄに対応付けて設けられて、アドレスデコードブロ
ック４１の出力する対応の出力信号と、ＬＳＩ配置情報
設定レジスタ４２の出力する対応の出力信号との論理積
値を算出して出力する３つのＡＮＤ回路４８，４９，５
０と、この３つのＡＮＤ回路４８，４９，５０の出力信
号の論理和値を算出して出力するＯＲ回路５１と、ＯＲ
回路５１の出力信号と、ＭＰＵ５の発行するレジスタリ
ード信号（処理回路Ｂ，Ｃ，Ｄの持つレジスタへのリー
ド信号）との論理積値を算出するＡＮＤ回路５２と、Ａ
ＮＤ回路４７の出力信号と、ＡＮＤ回路５２の出力信号
との論理和値を算出してバス接続回路３に出力するＯＲ
回路５３とを備えることで、メインデータバス１ａとサ
ブデータバス２ａとの間のデータ方向制御信号を生成す
る。

【００５４】このように構成される本発明のバス接続制
御回路４では、ＬＳＩ配置情報設定レジスタ４２は、内
部処理回路８ａである処理回路Ｂの出力端子にはローレ
ベルを出力し、外部処理回路８ｂである処理回路Ｃ，Ｄ
の出力端子にはハイレベルを出力する。

【００５５】これにより、処理回路Ｂに対応付けて設け
られるＡＮＤ回路４３は、マスタ管理ブロック４０の出
力信号に関係なく常にローレベルを出力し、外部処理回
路８ｂである処理回路Ｃに対応付けて設けられるＡＮＤ
回路４４と、外部処理回路８ｂである処理回路Ｄに対応
付けて設けられるＡＮＤ回路４５は、マスタ管理ブロッ
ク４０が出力信号としてマスタであることを示すハイレ
ベルを出力するときには、ハイレベルを出力し、マスタ
でないことを示すローレベルを出力するときには、ロー
レベルを出力する。

【００５６】このＡＮＤ回路４３，４４，４５の出力処
理を受けて、ＯＲ回路４６は、外部処理回路８ｂである
処理回路Ｃ，Ｄがマスタとなるときにハイレベルを出力
し、これを受けて、ＡＮＤ回路４７は、その外部処理回
路８ｂがメモリ７に対してライト信号を発行するとき
に、ハイレベルの出力信号を出力する。そして、これを
受けて、ＯＲ回路５３は、バス接続回路３に対して、
「サブデータバス２ａ→メインデータバス１ａ」のデー
タ方向への切り換えを指示するハイレベルのデータ方向
制御信号を出力する。

【００５７】一方、ＡＮＤ回路４７は、その外部処理回
路８ｂがメモリ７に対してライト信号を発行しないと
き、すなわち、リード動作であるときには、ローレベル
の出力信号を出力し、これを受けて、ＯＲ回路１６は、
バス接続回路３に対して、初期状態の「メインデータバ
ス１ａ→サブデータバス２ａ」のデータ方向を維持する
データ方向制御信号を出力する。

【００５８】また、ＬＳＩ配置情報設定レジスタ４２の
出力処理を受けて、処理回路Ｂに対応付けて設けられる
ＡＮＤ回路４８は、アドレスデコード４１の出力信号に
関係なく常にローレベルを出力し、外部処理回路８ｂで
ある処理回路Ｃに対応付けて設けられるＡＮＤ回路４９
と、外部処理回路８ｂである処理回路Ｄに対応付けて設
けられるＡＮＤ回路５０は、アドレスデコードブロック
４１が出力信号としてＭＰＵ５のアクセス先であること
を示すハイレベルを出力するときには、ハイレベルを出
力し、アクセス先でないことを示すローレベルを出力す
るときには、ローレベルを出力する。

【００５９】このＡＮＤ回路４８，４９，５０の出力処
理を受けて、ＯＲ回路５１は、外部処理回路８ｂである
処理回路Ｃ，ＤがＭＰＵ５のアクセス先となるときにハ
イレベルを出力し、これを受けて、ＡＮＤ回路５２は、
ＭＰＵ５がその外部処理回路８ｂに対してレジスタリー
ド信号を発行するときに、ハイレベルの出力信号を出力
する。そして、これを受けて、ＯＲ回路５３は、バス接
続回路３に対して、「サブデータバス２ａ→メインデー
タバス１ａ」のデータ方向への切り換えを指示するハイ
レベルのデータ方向制御信号を出力する。

【００６０】一方、ＡＮＤ回路５２は、ＭＰＵ５がその
外部処理回路８ｂに対してレジスタリード信号を発行し
ないとき、すなわち、ライト動作であるときには、ロー
レベルの出力信号を出力し、これを受けて、ＯＲ回路５
３は、バス接続回路３に対して、初期状態の「メインデ
ータバス１ａ→サブデータバス２ａ」のデータ方向を維
持するローレベルのデータ方向制御信号を出力する。

【００６１】このようにして、この図３の本発明のバス
接続制御回路４に従うことで、図７で説明した従来技術
と同一のデータ方向制御信号を生成できることになる
が、この本発明のバス接続制御回路４に従うと、処理回
路Ｂ，Ｃ，Ｄを内部処理回路８ａで実装するのか、外部
処理回路８ｂで実装するのかが決定されていなくても、
その設計・製造に入れるという特徴がある。

【００６２】図４に、本発明のバス接続制御回路４の別
の一実施例を図示する。ここで、図中、図３で説明した
ものと同じものについては同一の記号で示してある。こ
の実施例のバス接続制御回路４は、処理回路Ｂ，Ｃ，Ｄ
として、データバスにアドレスを転送する多重タイプの
ものが使用されることがあることを想定している。

【００６３】５４はＬＳＩ種別情報設定レジスタであっ
て、電子機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付け
られるラッチ回路により構成されて、それらのラッチ回
路に、対となる処理回路がデータバスにアドレスを転送
する多重タイプのものであるときには“１”、その多重
タイプのものでないときには“０”を示すデータをラッ
チして出力するものである。なお、このレジスタ値は、
ＭＰＵ５によりセットされることになる。

【００６４】この実施例のバス接続制御回路４は、図３
の実施例で備える回路素子の他に、ＡＮＤ回路４３の出
力信号と、ＬＳＩ種別情報設定レジスタ５４の出力する
処理回路Ｂの出力信号との論理積値を算出して出力する
ＡＮＤ回路５５と、ＡＮＤ回路４４の出力信号と、ＬＳ
Ｉ種別情報設定レジスタ５４の出力する処理回路Ｃの出
力信号との論理積値を算出して出力するＡＮＤ回路５６
と、ＡＮＤ回路４５の出力信号と、ＬＳＩ種別情報設定
レジスタ５４の出力する処理回路Ｄの出力信号との論理
積値を算出して出力するＡＮＤ回路５７と、この３つの
ＡＮＤ回路５５，５６，５７の出力信号の論理和値を算
出して出力するＯＲ回路５８と、ＯＲ回路５８の出力信
号と、マスタとなる処理回路Ｂ，Ｃ，Ｄが発行するアド
レスフェーズ信号（データバスを使ってアドレスを転送
するフェーズである旨を表示する信号）との論理積値を
算出してＯＲ回路５３に入力するＡＮＤ回路５９とを備
える。

【００６５】このように構成される本発明のバス接続制
御回路４では、ＬＳＩ種別情報設定レジスタ５４は、デ
ータバスにアドレスを転送する多重タイプの処理回路の
出力端子にはハイレベルを出力し、その多重タイプでな
い処理回路の出力端子にはローレベルを出力する。

【００６６】これにより、ＡＮＤ回路５５，５６，５７
の内、データバスにアドレスを転送する多重タイプの処
理回路に対応付けて設けられるものが有効となって、そ
の有効なものに対応付けられるＡＮＤ回路５５，５６，
５７から外部処理回路８ｂがマスタとなったことを示す
ハイレベルが出力されると、ＯＲ回路５８は、ハイレベ
ルを出力し、これを受けて、ＡＮＤ回路５９は、そのマ
スタとなる外部処理回路８ｂがアドレスフェーズ信号を
出力するときに、ハイレベルの出力信号を出力する。そ
して、これを受けて、ＯＲ回路５３は、バス接続回路３
に対して、「サブデータバス２ａ→メインデータバス１
ａ」のデータ方向への切り換えを指示するハイレベルの
データ方向制御信号を出力する。

【００６７】このようにして、この図４の本発明のバス
接続制御回路４に従うと、処理回路Ｂ，Ｃ，Ｄとして、
データバスにアドレスを転送する多重タイプのものを使
って実装するのか、その多重タイプのものを使わずに実
装するのかが決定されていなくても、その設計・製造に
入れるという特徴がある。

【００６８】図５に、本発明のバス接続制御回路４の一
実施例を図示する。この実施例のバス接続制御回路４
は、メインアドレスバス１ｂとサブアドレスバス２ｂと
の間のデータ方向制御信号を生成するものである。

【００６９】ここで、この実施例では、図９に示すよう
に、内部処理回路８ａとして処理回路Ｂが備えられると
ともに、外部処理回路８ｂとして処理回路Ｃ，Ｄが備え
られることを想定している。また、バス接続回路３が、
「メインアドレスバス１ｂ→サブアドレスバス２ｂ」の
方向にデータを流す初期状態を持って、バス接続制御回
路４からハイレベルを示すデータ方向制御信号を受け取
るときにのみ、その方向を「サブアドレスバス２ｂ→メ
インアドレスバス１ｂ」のデータ方向に切り換える動作
を行うことを想定している。

【００７０】図中、６０はマスタ管理ブロックであっ
て、図３で説明したマスタ管理ブロック４０と同一の機
能を発揮するもの、６１はＬＳＩ配置情報設定レジスタ
であって、図３で説明したＬＳＩ配置情報設定レジスタ
５４と同一の機能を発揮するものである。

【００７１】この実施例のバス接続制御回路４は、電子
機器を構成する処理回路Ｂ，Ｃ，Ｄに対応付けて設けら
れて、マスタ管理ブロック６０の出力する対応の出力信
号と、ＬＳＩ配置情報設定レジスタ６１の出力する対応
の出力信号との論理積値を算出して出力する３つのＡＮ
Ｄ回路６２，６３，６４と、この３つのＡＮＤ回路６
２，６３，６４の出力信号の論理和値を算出して出力す
るＯＲ回路６５と、ＯＲ回路６５の出力信号と、マスタ
となる処理回路Ｂ，Ｃ，Ｄが発行するアドレス転送信号
との論理積値を算出してバス接続回路３に出力するＡＮ
Ｄ回路６６とを備えることで、メインアドレスバス１ｂ
とサブアドレス２ｂとの間のデータ方向制御信号を生成
する。

【００７２】このように構成される本発明のバス接続制
御回路４では、ＬＳＩ配置情報設定レジスタ６１は、内
部処理回路８ａである処理回路Ｂの出力端子にはローレ
ベルを出力し、外部処理回路８ｂである処理回路Ｃ，Ｄ
の出力端子にはハイレベルを出力する。

【００７３】これにより、処理回路Ｂに対応付けて設け
られるＡＮＤ回路６２は、マスタ管理ブロック６０の出
力信号に関係なく常にローレベルを出力し、外部処理回
路８ｂである処理回路Ｃに対応付けて設けられるＡＮＤ
回路６３と、外部処理回路８ｂである処理回路Ｄに対応
付けて設けられるＡＮＤ回路６４は、マスタ管理ブロッ
ク６０が出力信号としてマスタであることを示すハイレ
ベルを出力するときには、ハイレベルを出力し、マスタ
でないことを示すローレベルを出力するときには、ロー
レベルを出力する。

【００７４】このＡＮＤ回路６２，６３，６４の出力処
理を受けて、ＯＲ回路６５は、外部処理回路８ｂである
処理回路Ｃ，Ｄがマスタとなるときにハイレベルを出力
し、これを受けて、ＡＮＤ回路６６は、その外部処理回
路８ｂがメモリ７に対してアドレス転送信号を発行する
ときに、「サブアドレスバス２ｂ→メインアドレスバス
１ｂ」のデータ方向への切り換えを指示するハイレベル
のデータ方向制御信号を出力する。

【００７５】このようにして、この図５の本発明のバス
接続制御回路４に従うことで、図８で説明した従来技術
と同一のデータ方向制御信号を生成できることになる
が、この本発明のバス接続制御回路４に従うと、処理回
路Ｂ，Ｃ，Ｄを内部処理回路８ａで実装するのか、外部
処理回路８ｂで実装するのかが決定されていなくても、
その設計・製造に入れるという特徴がある。

【００７６】

【発明の効果】以上説明したように、本発明のバス接続
制御回路では、電子機器に実装される処理回路が内部処
理回路として実装される場合でも、外部処理回路として
実装される場合でも、その回路構成を変更することな
く、ただ単に、どちらで実装されるのかのフラグを登録
するだけで足りる。

【００７７】そして、本発明のバス接続制御回路では、
電子機器に実装される処理回路がデータバスにアドレス
を転送する多重タイプのもので実装される場合でも、そ
の多重タイプのもので実装されない場合でも、その回路
構成を変更することなく、ただ単に、どちらで実装され
るのかのフラグを登録するだけで足りる。

【００７８】これから、本発明のバス接続制御回路を用
いることで、電子機器のボード設計が終了していなくて
も、電子機器を構成する処理回路やバス接続制御回路の
設計や製造に入れるようになる。そして、内部処理回路
から外部処理回路への変更や、外部処理回路から内部処
理回路への変更があっても簡単に対処できるようにな
る。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の原理構成図である。

【図３】本発明の一実施例である。

【図４】本発明の一実施例である。

【図５】本発明の一実施例である。

【図６】電子機器の装置構成図である。

【図７】従来技術の説明図である。

【図８】従来技術の説明図である。

【図９】処理回路のバス接続の一例である。

【符号の説明】

１ａ メインデータバス １ｂ メインアドレスバス ２ａ サブデータバス ２ｂ サブアドレスバス ３ バス接続回路 ４ バス接続制御回路 ５ ＭＰＵ ７ メモリ ８ａ 内部処理回路 ８ｂ 外部処理回路 ２０ マスタ検出手段 ２１ アクセス先検出手段 ２２ 管理手段 ２３ 第２の管理手段 ２４ 第１の表示手段 ２５ 第２の表示手段 ２６ 第３の表示手段 ２７ 生成手段 ３０ 管理手段 ３１ 表示手段 ３２ 生成手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＰＵを接続するとともに、メモリを直
   接的あるいは間接的に接続するメインデータバスと、サ
   ブデータバスとを備える電子機器で用いられ、該メイン
   データバスと該サブデータバスとの間に設けられるバス
   接続回路に対して、データ方向制御信号を発行するバス
   接続制御回路において、 電子機器を構成する各処理回路がメインデータバスとサ
   ブデータバスのいずれに接続されているのかを管理する
   管理手段(22)と、 上記管理手段(22)の管理データと、上記メモリへのアク
   セス元の処理回路であるのか否かを示す情報とを入力と
   して、サブデータバスに接続される処理回路がアクセス
   元となるときにその旨の表示信号を出力する第１の表示
   手段(24)と、 上記管理手段(22)の管理データと、ＭＰＵのアクセス先
   の処理回路であるのか否かを示す情報とを入力として、
   サブデータバスに接続される処理回路がアクセス先とな
   るときにその旨の表示信号を出力する第２の表示手段(2
   5)と、 発行されるリード／ライト信号と、上記第１及び第２の
   表示手段(24,25) の表示信号とを使って上記データ方向
   制御信号を生成する生成手段(27)とを備えることを、 特徴とするバス接続制御回路。
2. 【請求項２】 請求項１記載のバス接続制御回路におい
   て、 各処理回路がデータバスにアドレスを転送する多重タイ
   プのものであるのか否かを管理する第２の管理手段(23)
   と、 上記第２の管理手段(23)の管理データと、第１の表示手
   段(24)が表示信号の出力にあたって生成する各処理回路
   がサブデータバスに接続されるアクセス元の処理回路で
   あるのか否かを示す情報とを入力として、サブデータバ
   スに接続される処理回路でかつ上記多重タイプであるも
   のがアクセス元となるときにその旨の表示信号を出力す
   る第３の表示手段(26)とを備え、 生成手段(27)は、処理回路の発行するアドレス転送信号
   と、上記第３の表示手段(26)の表示信号とを考慮しつつ
   データ方向制御信号を生成することを、 特徴とするバス接続制御回路。
3. 【請求項３】 ＭＰＵを接続するとともに、メモリを直
   接的あるいは間接的に接続するメインアドレスバスと、
   サブアドレスバスとを備える電子機器で用いられ、該メ
   インアドレスバスと該サブアドレスバスとの間に設けら
   れるバス接続回路に対して、データ方向制御信号を発行
   するバス接続制御回路において、 電子機器を構成する各処理回路がメインアドレスバスと
   サブアドレスバスのいずれに接続されているのかを管理
   する管理手段(30)と、 上記管理手段(30)の管理データと、上記メモリへのアク
   セス元の処理回路であるのか否かを示す情報とを入力と
   して、サブアドレスバスに接続される処理回路がアクセ
   ス元となるときにその旨の表示信号を出力する表示手段
   (31)と、 処理回路の発行するアドレス転送信号と、上記表示手段
   (31)の表示信号とを使って上記データ方向制御信号を生
   成する生成手段(32)とを備えることを、 特徴とするバス接続制御回路。