JPH09116249A - 半導体装置及び表示装置 - Google Patents

半導体装置及び表示装置

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JPH09116249A
JPH09116249A JP26832895A JP26832895A JPH09116249A JP H09116249 A JPH09116249 A JP H09116249A JP 26832895 A JP26832895 A JP 26832895A JP 26832895 A JP26832895 A JP 26832895A JP H09116249 A JPH09116249 A JP H09116249A
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JP
Japan
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semiconductor element
semiconductor device
bumps
bump
substrate
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Application number
JP26832895A
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English (en)
Inventor
Yumi Mizusawa
由美 水澤
Atsuko Nakamura
敦子 中村
Miki Mori
三樹 森
Seisaburo Shimizu
征三郎 清水
Masayuki Saito
雅之 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP26832895A priority Critical patent/JPH09116249A/ja
Publication of JPH09116249A publication Critical patent/JPH09116249A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13011Shape comprising apertures or cavities, e.g. hollow bump

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  • Liquid Crystal (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 絶縁基板上の配線パターンに半導体素子がバ
ンプを介して良好に接続されている高密度かつリペア容
易な半導体装置および表示装置を提供する。 【構成】 バンプの配線と接続する面に予め凹部を形成
し、半導体素子と基板とを凹部に充填した導電ペースト
で接続する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子が、バンプ
を介してその接続面を下にして基板上に実装された半導
体装置及び表示装置に関する。
【0002】
【従来の技術】近年、半導体装置および表示装置をより
薄く、より高密度に実装する方法として、配線基板上に
半導体素子を固着搭載し、ワイヤを用いて電気的接続を
行うようにしたいわゆるワイヤボンディング実装に代わ
り、半導体素子に突起電極(バンプ)を形成して直接基
板に接続し実装するフェイスダウン実装技術が開発され
てきている。フェイスダウン実装はスーパーコンピュー
タなどに適用するハンダバンプを用いたフリップチップ
技術や、液晶ディスプレイなどに適用するCOG(Ch
ip on glass)等、用途に応じて様々な接続
材料、実装方式などが提案されている。
【0003】COG技術の一手法として、図12に示す
ように、半導体素子上に金または銅からなるバンプを形
成し、該バンプ上にさらに銀を主成分とする導電ペース
トを形成し、半導体素子を基板の配線上に搭載し、導電
ペーストを硬化することで、接続をとる技術が提案され
ている。しかし、この方法では、半導体素子を基板に搭
載する際に導電ペーストが広がり、隣接バンプ間でショ
ートを発生するために、バンプ間のピッチを広くする必
要があり、高密度に実装する妨げとなっていた。
【0004】このため、接続ピッチを細かくする方法と
して、図13に示すように、バンプを凸状に形成し、該
バンプに導電ペーストを転写することで、導電ペースト
の広がりを防ぐ方法が提案されている。しかし、この方
法では図12に示す方法より微細ピッチの接続ができる
が、やはり導電ペーストが広がり、隣接バンプ間でショ
ートが発生することがあった。
【0005】
【発明が解決しようとする課題】本発明は、上記問題点
を考慮してなされたもので、バンプと配線を導電ペース
トを介して接続するいわゆる導電ペーストCOG実装技
術を用いた半導体装置および表示装置において、導電ペ
ーストの広がりによる隣接バンプ間のショートを防止
し、より高密度な半導体装置および表示装置を提供する
ことを目的とする。
【0006】
【課題を解決するための手段】本発明は、第1に、配線
基板と、上面に凹部を有する突起電極が接続パッド上に
形成され、該突起電極を介して該配線基板上に実装され
た半導体素子とを具備することを特徴とする半導体装置
を提供する。
【0007】本発明は、第2に、配線基板と、縁に少な
くとも1つの開口を有する溝を設けた突起電極が接続パ
ッド上に形成され、該突起電極を介して該配線基板上に
実装された半導体素子とを具備する半導体装置におい
て、前記複数の突起電極は、前記開口が前記半導体装置
の内側あるいは外側に向くように配列されることを特徴
とする半導体装置を提供する。
【0008】本発明は、第3に、配線基板と、縁に開口
を有する溝を設けた複数の突起電極が形成され、該突起
電極を介して該配線基板上に実装された半導体素子とを
具備する半導体装置において、前記複数の突起電極は、
前記開口が前記半導体装置の内側あるいは外側に交互に
向くように配列されることを特徴とする半導体装置を提
供する。
【0009】本発明は、第4に、表示素子が設けられた
基板と、上面に凹部を有する突起電極が接続パッド上に
形成され、該突起電極を介して該基板上に実装された半
導体素子とを具備することを特徴とする表示装置を提供
する。
【0010】本発明は、第5に、表示素子が設けられた
基板と、縁に少なくとも1つの開口を有する溝を設けた
突起電極が接続パッド上に形成され、該突起電極を介し
て該基板上に実装された半導体素子とを具備することを
特徴とする表示装置を提供する。
【0011】本発明は、第6に、表示素子が設けられた
基板と、縁に開口を有する溝を設けた複数の突起電極が
形成され、該突起電極を介して該基板上に実装された半
導体素子とを具備する半導体装置において、前記複数の
突起電極は、前記開口が前記半導体装置の内側あるいは
外側に交互に向くように配列されることを特徴とする表
示装置を提供する。
【0012】
【発明の実施の形態】本発明に係わる半導体装置を、図
1を参照して詳細に説明する。図1に示すように、半導
体素子1は、その表面に多数のバンプ2が形成されてい
る。絶縁基板3上に形成された配線パターン4上には、
バンプ2および基板3に接続している面に凹部5が形成
されており、その凹部5に充填されている導電ペースト
6を介して接続されている。
【0013】配線パターン4を有する絶縁基板3として
は、ガラス基板・樹脂基板の他、例えばアルミナ・窒化
アルミニウムのようなセラミックからなる基板の片面も
しくは両面に配線パターンが形成されたサーキット・ボ
ード等をあげることができる。バンプ2の材料として
は、導電性を有する物質であれば特に規制されないが、
例えばCu,Ni,Au等が挙げられる。
【0014】バンプ2の形成法としては、例えばスクリ
ーン印刷・メッキ、スパッタ等が挙げられる。凹部5を
形成する方法としては、例えば(1)凹部を予め形成し
た基板上にメッキを施す方法、(2)メッキを二段階に
分けて異なるレジストマスクを用いて行う方法、(3)
二種類のスクリーンマスクを用いてスクリーン印刷を複
数回繰り返す方法及び(4)レジストマスク及びメッキ
条件例えば流速、添加剤濃度等を調節することにより、
バンプ中央のメッキ析出速度を小さくする方法などがあ
る。
【0015】凹部の形状の実施形態を図2ないし図6に
示す。図示するように、凹部5としては、図2に示すよ
うな池状でも良いが、より好ましい態様としては、図3
に示すように、凹部5を、隣接するバンプに面していな
い側面21の縁に一箇所の開口を有する溝状、あるいは
図4に示すように対向する側面21の両縁に一箇所ずつ
の開口を有する溝状に形成し、開口が半導体装置の内側
あるいは外側に向くように配列することにより、バンプ
2の凹部5に充填された導電ペースト6が、接続時にバ
ンプ2周辺に流出した場合にも、凹部5が導電ペースト
6の逃げ道となり、隣接するバンプに向かって流れ出る
ことがないようにすることができる。また、特に、図3
に示すような一箇所の開口を有する溝状の凹部を有する
突起電極を設ける場合には、半導体装置の内側あるいは
外側に交互に向くように配列することにより、隣接する
バンプ間への導電ペーストの流出を効果的に防止するこ
とができる。
【0016】また、バンプ2の凹部5の形状は、図5に
示すように十字型であってもよいし、図6に示すよう
に、例えば図4のバンプの凸部に相当する形状の2本の
直方体状のバンプを形成し、2つのバンプの対向する側
壁と接続パッドの上面により溝を構成するようにしても
よく、凹部の底面には、バンプ材料が存在しなくても差
支えない。
【0017】前記配線パターン4の材料としてはITO
・モリブデン・金、ニッケル等の導電体が挙げられ、形
成方法にはスパッタリング・スクリーン印刷・蒸着・メ
ッキ等がある。
【0018】次に、本発明に係る表示装置の一実施形態
を、図7を参照して詳細に説明する。半導体素子1は、
その表面に多数のバンプ2が形成されており、表示装置
の基板3上の表示部7周辺に形成された配線パターン4
上に、前記バンプ2を介して接続されている。バンプ2
は基板3に接続している面に凹部5が形成されており、
その凹部5には導電ペースト6が充填されている。
【0019】バンプの形成方法、好ましい形状、配線パ
ターンの材料は、前述の半導体装置と同様である。本発
明によれば、バンプと配線パターンとの接続面に例えば
池状あるいは溝状の凹部を設け、半導体素子の接続の際
に導電ペーストを凹部内に充填することにより、接続時
に、加熱されても、導電ペーストが流出しにくくなり、
隣接バンプ間のショートを防ぐことができる。
【0020】以下、本発明にかかる半導体装置の第1の
実施形態の具体的な形成方法について、図1を参照しつ
つ詳細に説明する。本発明にかかる半導体装置は、図1
に示すようにアルミナ基板3上に形成された金/ニッケ
ル/チタン/タングステン配線パターン4に、半導体素
子1がAuバンプ2および導電ペースト6を介して接続
された構造になっている。Auバンプ2は、前記配線パ
ターン4に接続されている面に溝5が形成されており、
溝5内には導電ペースト6が充填されている。溝5は隣
接するAuバンプに面した側面と平行な方向、即ち隣接
バンプに面していない側面21を貫くように形成されて
いる。このような方向に溝を配置することにより、例え
隣接するバンプの各導電ペーストが流出しても、導電ペ
ースト同志が接触して短絡が起こることを防止できる。
【0021】ここで、図1に示す半導体装置の製造プロ
セスを示す。半導体素子1にはアルミニウム電極が形成
されている。このアルミニウム電極上にバリアメタルを
成膜する。バリアメタルとしては、例えばアルミニウム
との接着層であるチタン、クロム、拡散防止層であるニ
ッケル、チタン−タングステン、さらにメッキによりバ
ンプを形成するための金、パラジウム、銅などの積層構
造を使用することができる。ここでは、スパッタ法によ
ってパラジウム/ニッケル/チタン/(アルミニウム電
極)の積層構造よりなるバリアメタルを成膜した。
【0022】次に、メッキレジストをスピンコートによ
り10μmの厚さに塗布し、露光、現像を行ない、バリ
アメタルをメッキ電極として、アルミニウム電極上に1
00μm□の金バンプを10μm、ピッチ120μmで
形成した。さらに、メッキレジストを10μmの厚さで
塗布し、露光、現像により形成した金バンプの幅100
μmのところに、30×100μmのパターニングを2
本行い、ここに、高さ10μmの金バンプを形成した。
得られた金バンプは、図4に示す形状を有し、金バンプ
の高さは20μm、溝部分は40×100μm、山部分
は30×100μmであった。メッキレジストを剥離
し、金バンプをマスクにバリアメタルをエッチングし、
金バンプの工程を終了した。
【0023】さらに、得られた金バンプ上に、以下のよ
うにして導電ペーストを印刷した。導電ペーストとして
は、例えば銀、銀−パラジウム、銀−白金など銀を主成
分としたものを用いることができる。ここでは、銀−パ
ラジウムペーストを用いて任意の基板上の一面に印刷し
た。そこに、バンプの配列に対応するように形成した転
写用基板をスタンプし、銀−パラジウムペーストを転写
用基板に転写した。転写用基板は高さ20μm、30×
50μmの突起が120μmピッチで形成されており、
転写によって30×50μmの突起状の部分に銀−パラ
ジウムペーストが転写された。
【0024】その後、溝を有する金バンプが形成された
半導体素子と転写用基板との位置合わせを行い、溝の部
分に銀−パラジウムペーストを転写した。次に、銀−パ
ラジウムペーストが転写された半導体素子と配線基板と
の位置合わせを行い、半導体素子を基板に搭載し、銀−
パラジウムの硬化する150℃、30分の条件で硬化を
行い、半導体素子と基板を接続した。
【0025】銀−パラジウムペーストは、搭載の際に凹
状バンプの溝に沿って多少広がったものの、凹状バンプ
の山の部分が壁となり横方向にはほとんど広がらなかっ
た。このため、一つのバンプから流出した銀−パラジウ
ムペーストが、隣のバンプあるいはそのバンプから流出
した銀−パラジウムペーストと接触することはなかっ
た。
【0026】半導体素子1の接続を検査し、半導体素子
1の取換えが必要な場合には、簡易治具により半導体素
子1に剪断力を加えることでアルミナ基板3から剥離す
ることができる。検査で正常に動作していることを確認
した後、半導体素子と基板の隙間に樹脂を充填し、硬化
させることができる。本実施形態では、金バンプの形成
を2段階で行い、溝を有するバンプを形成する例を示し
たが、図6に示したように、バンプの形成を1段階のみ
とし、アルミニウム電極やバリアメタル上に直接凹部を
有するバンプを形成してもよい。
【0027】また、図7に示したようにアルミナ基板の
代わりに、表示装置用のガラス基板を用いてもよい。表
示装置の場合は、図7に示すように、ガラス基板3上の
表示部7周辺に形成された配線パターン4上に、半導体
素子3が、Auバンプ2を介して接続された構造になっ
ている。Auバンプ2は、前記配線パターン4に接続さ
れている面に溝5が形成されており、溝5内にはAgペ
ースト6が充填されている。溝5は、隣接するAuバン
プに面した側面と平行な方向即ち隣接バンプに面してい
ない側面21を貫くように形成されている。Auバンプ
2及びAgペーストの形成は、先ほどと同様の工程で行
う。ガラス基板の配線はITOを用いた。
【0028】次に、本発明にかかる半導体装置の第2の
実施形態について説明する 本発明の半導体装置の第2の実施形態では、半導体素子
上に形成するバンプを、半導体素子上に形成されている
ボンディングパッドの中央に、PEP工程とAlエッチ
ング工程により、幅30μm、深さ1μmの溝を形成
し、その上にバリアメタル層をスパッタによって1μm
形成し、Auをメッキによって20μm厚に形成し、中
央に、幅30μm、深さ1μmの溝をもつように作成し
た以外は実施例1と同様な半導体装置を組み立てた。得
られたAuバンプは、第1の実施形態とは、その寸法が
異なるが、図4と同様の形状を有する。
【0029】得られた半導体装置の検査前の仮接続は、
溝内にAgペーストを充填し、大気中、100℃で、1
0分の熱処理によりAgペーストを仮硬化させて行なっ
た。半導体素子の検査により、半導体素子の取替えが生
じたので、簡易治具により半導体素子1をアルミナ基板
から剥離したところ、アルミナ基板の配線パターン上に
Agペーストが残ったものの、損傷は、全く認められな
かった。
【0030】別の半導体素子を同様に仮接続した後、検
査により半導体素子の良品が確認されたため、本接続と
して半導体素子側を380℃に加熱するとともに、アル
ミナ基板を60℃に加熱し、1バンプ辺り50gの荷重
をかけながら、5秒間圧接し、一度に全てのAuバンプ
を配線パターンに固相拡散接合により本接合を行なっ
た。このとき、バンプの溝内に充填されていたAgペー
ストが、本接続の高温・高圧条件により、バンプ周辺に
流出したが、溝の形成されている方向に流出し、隣接し
たバンプ間には広がらなかったので、隣接するバンプと
の短絡は、発生しなかった。本接合において、電気的接
続不良はなかった。
【0031】以下に、本発明にかかる半導体装置の第3
の実施形態について説明する。本発明の半導体装置の第
3の実施形態では、半導体素子上に形成するバンプを、
半導体素子上に形成されているボンディングパッド上
に、Auのスクリーン印刷を10μm厚ずつ2回繰り返
し、一回目のマスクを80μm角の正方形パターンにマ
スク、2回目のマスクを中心40μm幅を覆った80μ
m角の正方形パターンとする以外は実施例1と同様にし
て、幅40μm、深さ10μmの池状の凹部を有する8
0μm角、高さ20μmのバンプを形成した。
【0032】半導体素子検査前の仮接続は、溝内にAg
ペーストを充填し、大気中、100℃で、10分間の熱
処理により、Agペーストを熱硬化させて行なった。半
導体素子の検査により、半導体素子の取替えが生じたの
で、簡易治具により、半導体素子1を、アルミナ基板か
ら剥離したところ、アルミナ基板上の配線パターン上に
は微量のAgペーストが残ったものの、損傷は全く認め
られなかった。
【0033】別の半導体素子を同様に仮接続した後、検
査により半導体素子の良品が確認されたため、本接続と
して半導体素子側を380℃に加熱するとともに、アル
ミナ基板を60℃に加熱し、1バンプ当たり50gの荷
重をかけながら5秒間圧接し、一度に全てのAuバンプ
を配線パターンに固相拡散接合することにより本接合を
行なった。このとき、バンプの溝内に充填されていたA
gペーストが、本接続の高温・高圧条件下では、バンプ
周辺へほとんど流出せず、隣接するバンプが短絡するこ
とはなかった。この本接合において、電気的接続不良は
発生しなかった。
【0034】更に、以下に、本発明の半導体装置の第4
の実施形態について説明する。この半導体装置に用いら
れる半導体素子では、バンプをメッキで形成するに先立
ち、レジストマスクを開口部端部でオーバーハングする
ように形成した。本発明の半導体装置の第4の実施形態
に用いられるレジストマスクの形状を表す該略図を図8
に示す。図8に示すように、半導体素子1上に形成され
たレジストマスク8は開口部端部でオーバーハングして
いる。レジストマスク8をこのような形状にすることに
より、メッキ液中で半導体素子1のメッキ流速度を形成
されるバンプ2の中央部で極大となるようにすることが
できる。
【0035】図9に、バンプパターン内のメッキ液流速
分布を表すグラフ図を示す。この流速分布は、図8に示
すレジストマスク端部の断面に沿った方向をxとした場
合の流速分布を示す。図9に示すように、その流速は、
開口部の中央部で極大となる。
【0036】また、図10に、メッキ液流速とメッキ析
出速度との関係を表すグラフ図を示す。図10の実線a
に示すように、添加剤を含まない場合には、メッキ液流
速に対してメッキ析出速度は単調に増加するが、添加剤
を十分に添加することによって、図10の実線bに示す
ように、メッキ液流速に対してメッキ析出速度を単調に
減少させるように制御することができる。図11に、本
発明の半導体装置の第4の実施形態に用いられるバンプ
の概略断面図を示す。添加剤を十分に添加した条件でA
uメッキを行なうことにより、図11に示すように、中
央部が端部よりも10μm凹んだ断面形状を有する高さ
20μm、80μm角のバンプが得られた。
【0037】半導体検査前の仮接続は、溝内にAgペー
ストを充填し、大気中、100℃で10分間の熱処理に
よりAgペーストを仮硬化させて行なった。半導体素子
の検査により、半導体素子の取替えが生じたので、簡易
治具により半導体素子1をアルミナ基板から剥離したと
ころ、アルミナ基板上の配線パターン上には微量のAg
ペーストが残ったものの、損傷は全くみとめられなかっ
た。
【0038】別の半導体素子を同様に仮接続した後、検
査により半導体素子の良品が確認されたため、本接続と
して半導体素子側を380℃に加熱するとともに前記ア
ルミナ基板を60℃に加熱し、1バンプ当たり50gの
荷重をかけながら5秒間圧接し、全てのAuバンプを配
線パターンに、一度に固相拡散接合することにより、本
接合を行なった。
【0039】このとき、バンプの溝内に充填されていた
Agペーストが、本接続の高温・高圧条件により溶融し
たが、バンプ周辺にはほとんど流出しなかった。このた
め、隣接するバンプ間の短絡は、発生しなかった。この
本接合において、電気的接続不良はなかった。以上、本
発明の望ましい態様について説明したが、本発明は上記
の実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能である。
【0040】
【発明の効果】以上詳しく説明したように、本発明によ
れば、突起電極上に凹部が形成されているため、導電性
ペーストが隣接バンプ間に広がることを防止することが
できる。このため、本発明によれば、高密度かつリペア
が容易な半導体装置および表示装置が得られる。
【図面の簡単な説明】
【図1】 本発明に係る半導体装置を示す断面図
【図2】 本発明に係わる半導体素子上のバンプ形状の
例を説明するための図
【図3】 本発明に係わる半導体素子上のバンプ形状の
例を説明するための図
【図4】 本発明に係わる半導体素子上のバンプ形状の
例を説明するための図
【図5】 本発明に係わる半導体素子上のバンプ形状の
例を説明するための図
【図6】 本発明に係わる半導体素子上のバンプ形状の
例を説明するための図
【図7】 本発明に係る表示装置の一実施形態を表す該
略図
【図8】 本発明の半導体装置の第4の実施形態に用い
られるレジストマスクの形状を表す該略図
【図9】 本発明の半導体装置の第4の実施形態に用い
られるバンプのメッキ液流速分布を表すグラフ図
【図10】 メッキ液流速とメッキ析出速度との関係を
表すグラフ図
【図11】 本発明の半導体装置の第4の実施形態に用
いられるバンプの概略断面図
【図12】 従来の半導体装置の接続部を表す該略図
【図13】 従来の半導体装置の接続部を表す該略図
【符号の説明】
1…半導体素子 2…バンプ 3…基板 4…配線パターン 5…凹部 6…導電ペースト 7…表示部 8…レジストマスク 21…隣接バンプに面していないバンプ側面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 征三郎 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 斉藤 雅之 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 配線基板と、上面に凹部を有する突起電
    極が接続パッド上に形成され、該突起電極を介して該配
    線基板上に実装された半導体素子とを具備することを特
    徴とする半導体装置。
  2. 【請求項2】 配線基板と、縁に少なくとも1つの開口
    を有する溝を設けた突起電極が接続パッド上に形成さ
    れ、該突起電極を介して該配線基板上に実装された半導
    体素子とを具備する半導体装置において、前記複数の突
    起電極は、前記開口が前記半導体装置の内側あるいは外
    側に向くように配列されることを特徴とする半導体装
    置。
  3. 【請求項3】 配線基板と、縁に開口を有する溝を設け
    た複数の突起電極が形成され、該突起電極を介して該配
    線基板上に実装された半導体素子とを具備する半導体装
    置において、前記複数の突起電極は、前記開口が前記半
    導体装置の内側あるいは外側に交互に向くように配列さ
    れることを特徴とする半導体装置。
  4. 【請求項4】 表示素子が設けられた基板と、上面に凹
    部を有する突起電極が接続パッド上に形成され、該突起
    電極を介して該基板上に実装された半導体素子とを具備
    することを特徴とする表示装置。
  5. 【請求項5】 表示素子が設けられた基板と、縁に少な
    くとも1つの開口を有する溝を設けた突起電極が接続パ
    ッド上に形成され、該突起電極を介して該基板上に実装
    された半導体素子とを具備することを特徴とする表示装
    置。
  6. 【請求項6】 表示素子が設けられた基板と、縁に開口
    を有する溝を設けた複数の突起電極が形成され、該突起
    電極を介して該基板上に実装された半導体素子とを具備
    する半導体装置において、前記複数の突起電極は、前記
    開口が前記半導体装置の内側あるいは外側に交互に向く
    ように配列されることを特徴とする表示装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11258620A (ja) * 1998-03-11 1999-09-24 Hitachi Ltd 液晶表示装置
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JP2009088431A (ja) * 2007-10-03 2009-04-23 Asahi Kasei Electronics Co Ltd バンプ形成用ペースト、及びバンプ構造体
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