JPH09116167A - 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 - Google Patents
薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器Info
- Publication number
- JPH09116167A JPH09116167A JP33975095A JP33975095A JPH09116167A JP H09116167 A JPH09116167 A JP H09116167A JP 33975095 A JP33975095 A JP 33975095A JP 33975095 A JP33975095 A JP 33975095A JP H09116167 A JPH09116167 A JP H09116167A
- Authority
- JP
- Japan
- Prior art keywords
- type
- thin film
- film transistor
- low
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 95
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 239000010409 thin film Substances 0.000 title claims description 339
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000012535 impurity Substances 0.000 claims abstract description 372
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000011159 matrix material Substances 0.000 claims abstract description 54
- 239000010408 film Substances 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 87
- 230000008569 process Effects 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 230000014509 gene expression Effects 0.000 claims description 11
- 239000000470 constituent Substances 0.000 claims description 7
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000006872 improvement Effects 0.000 abstract description 2
- -1 boron ions Chemical class 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 20
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- 229910052796 boron Inorganic materials 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000004913 activation Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004335 scaling law Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100489577 Solanum lycopersicum TFT10 gene Proteins 0.000 description 1
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
MOS回路における動作を高速化するとともに、各TF
Tの電気的特性をそれぞれ個別的に最適化することによ
って、表示品質の向上などを図ることができる薄膜半導
体装置、液晶表示装置、およびその製造方法を提供する
こと。 【解決手段】 アクティブマトリクス基板1では、ドレ
イン端における電界強度を緩和する目的のために、ソー
ス領域11、21、31およびドレイン領域12、2
2、32には、ゲート電極の端部に対峙する部分が低濃
度ソース領域111、211、311、および低濃度ド
レイン領域121、221、321になっている。N型
のTFT10、20では、低濃度ソース領域111、2
11、および低濃度ドレイン領域121、221の不純
物濃度は、0.5×1018cm-3であるが、P型のTF
T30では、それよりも高く、低濃度ソース領域311
および低濃度ドレイン領域321の不純物濃度は、2.
0×1018cm-3である。
Description
(本願ではこれをTFTと略称する)から構成されたC
MOS回路を備えた薄膜半導体装置、およびそれを備え
る液晶表示装置と電子機器に関するものである。更に詳
しくは、各薄膜トランジスタの電気的特性をそれぞれ個
別的に最適化するための技術に関するものである。
ス基板等に利用される薄膜半導体装置はドナー元素やア
クセプター元素を高濃度に含むソース・ドレイン領域が
ゲート電極に対してセルフアライン的に形成されて居る
構造を取るのが一般的で有る。(本願では以下この構造
をS/Aと略称する。)例えばシフトレジスタ等の駆動
回路をアクティブマトリクス基板上にTFTにて内蔵す
る場合(これらのTFTを本願ではDr TFTと略称
する。)、これらのDr TFTをN型TFTとP型T
FTにて相補的に構成するので有るが(本願ではこれを
CMOS TFTと略称する)、通常このCMOS T
FTはS/A構造とされて居る。またアクティブマトリ
クス基板の画素領域にも各画素電極のスゥッチング素子
としてTFTが形成され(本願ではこれをPi TFT
と略称する)、このPi TFTも多くの場S/A構造
とされている。
はいずれのTFTもS/A構造を取っている。一方、通
常TFTのチャンネル領域の不純物濃度(N型TFTで
有ればアクセプターイオン濃度、P型TFTで有ればド
ナーイオン濃度)は窮めて低い為、LSIで見られたス
ケーリング則が働かず、斯くして従来のS/A TFT
ではチャネル長を5μm程度以上と長く取らざろう得な
かった。この結果TFTのオン電流を増大し得ず、例え
ば駆動回路ではその動作の高速化を図れないとの問題点
が生じて居た。加えてTFTのチャネル長を短くしえぬ
が故ゲート容量も減少し得ず、この点からも駆動回路動
作の高速化を妨げているとの問題点もある。更に従来の
S/A TFTより構成される回路では回路動作が時間
と供に劣化し、著しきは僅か数分でその回路動作が停止
して仕舞うとの問題(これを本願では回路の信頼性と略
称する)が生じて居た。この回路の信頼性は回路規模が
大きく成れば成る程、或いは回路構成が複雑に成れば成
る程、更には動作速度が速く成れば成る程深刻と化し、
それが故従来は高速動作をする高機能回路をTFTにて
内蔵し得ないとの課題が有った。
Tのオフ電流が大きいため、フリッカや表示むらが発生
しやすいとの問題点がある。
目差し、その目的とする所はTFTのオン電流を増大
し、且つゲート容量を低減させ、もって高速動作可能な
回路を構成し得る薄膜半導体装置を提供する事に有る。
又本発明の別な目的は信頼性が高い高機能回路を構成し
得る薄膜半導体装置を提供する事に有る。更に本発明の
別な目的は高性能高機能回路をTFTにて内蔵し、同時
に表示品質の優れた液晶表示装置とその製造方法を提供
する事に有る。
に、本願ではN型およびP型のTFTによりCMOS構
成が取られた薄膜半導体装置(CMOS TFT)に於
いて、N型及びP型のTFTはソース・ドレイン領域の
内、ゲート電極の端部に対してゲート絶縁膜を介して対
峙する部分に低濃度ソース・ドレイン領域を備える構造
を取り(以下本願ではこの構造をLDDと略称し、低濃
度ソース・ドレイン領域の事をLDD領域と呼ぶ。又L
DD構造を取るTFTをLDD TFTと称する。)、
このLDD領域のサイズや不純物濃度、更には各TFT
のチャンネル長やチャンネル幅、TFTのソース・ドレ
イン領域やチャンネル領域を構成するシリコン等の半導
体膜の膜厚とLDD領域の不純物濃度との関係などを最
適化する事を特徴とする。又CMOS TFTから成る
駆動回路を基板上に内蔵し、画素領域のスゥッチング素
子としてTFTが利用されて居る、所謂アクティブマト
リクス基板を用いた液晶表示装置ではPi TFTもD
r TFTもいずれもLDD TFTとし、これらのT
FT間に於いても前述の関係を最適化する事を特徴とす
る。更には電子機器に斯様なCMOS TFTや液晶表
示装置を用いた事を特徴とする。
路を組んだ場合、上述の最適化が成されて居るが故、L
DD領域のシート抵抗(TFT全体で見た時にはLDD
領域に起因する寄生抵抗)を最小とし、同時にソース・
ドレイン間の降伏電圧(本願ではこれをS/D耐圧と略
称する。)とソース・ゲート間の降伏電圧(本願ではこ
れをS/G耐圧と略称する。)の両者を高められるので
有る。こうした結果チャンネル長を短くしたり、或いは
ゲート絶縁膜を薄くすると云ったスケーリング則のTF
Tへの適応が可能と成り、オン電流の増大(低寄生抵
抗、短チャンネル、薄ゲート絶縁膜)やゲート容量の低
減(短チャンネル)が容易に実現し、高速動作する回路
が得られるので有る。更にLDD構造はドレイン端での
電界強度を緩和する為、トランジスタのオン状態ではイ
ンパクト・イオン化に依るトランジスタの劣化を最小限
に止め、斯くして回路の信頼性を向上せしめる訳で有
る。又オフ状態ではオフリーク電流を最小とする為、回
路誤動作の発生を抑制すると供に回路全体の消費電流を
も低減するので有る。加えて本願発明のCMOS TF
Tでは前述の最適化が成された結果、N型TFT及びP
型TFTの素子サイズ(チャンネル領域の面積やチャン
ネル幅が等しい時のチャンネル長)をほぼ等しくした状
態で且つ両者のオン電流値を同等とする事が可能で有
る。即ち本願発明では電子と正孔との移動度の相違をL
DD領域のシート抵抗の相違で相殺してオン電流を同等
とするので有る。従ってN型TFTとP型TFTのゲー
ト容量をほぼ同一とした儘両者のオン電流を揃えられ、
これが故本願発明に依るCMOS回路はPNのバランス
(ゲート容量のバランスとオン抵抗のバランス)が取
れ、窮めて安定に且つその能力を最大限発揮して動作す
るので有る。
TFTとではその作用目的が異なって居る。Dr TF
Tは上述の如く高機能回路が誤動作する事無く安定的に
高速に働き、更に消費電流が低い事が望まれる。一方P
i TFTはDr TFTに比較してオン電流は差程大
きな値が求められない反面、オフリーク電流はより確実
に低減する事が強く求められる。従って本願発明は斯く
たる事情を鑑みDrTFTとPi TFTとで其々独立
に前述の諸パラメーターの最適化を施す事を特徴とす
る。こうする事で高機能高性能回路を内蔵し、美しい画
質を表示する液晶表示装置が得られるので有る。
程を冗長煩雑として仕舞う。そこで本願は第1導電型T
FTにLDD領域濃度が異なる二種類のLDD TFT
が有る場合、一方のLDD TFTのLDD領域には第
2導電型不純物を導入して実質的な第1導電型不純物濃
度を低下せしめる事を特徴とする。こうする事に依り例
えば液晶表示装置に於いては第1導電型および第2導電
型の駆動回路用TFTの製造工程を援用しながら、第1
導電型の駆動回路用TFTとは異なる電気的特性をもつ
第1導電型画素用TFTを形成する事が可能と成る。即
ち製造工程を増やすことなく、TFTの電気的特性を画
素領域および駆動回路部毎に最適化出来るので有る。そ
れ故画素部では表示むらやちらつきなどが発生せず、且
つ信頼性の高い高速動作駆動回路を内蔵した液晶表示装
置を簡便に製造出来る訳で有る。
徴を有する。
P型の薄膜トランジスタによりCMOS回路が構成され
た薄膜半導体装置において、前記N型およびP型の薄膜
トランジスタは、ソース・ドレイン領域のうち、ゲート
電極の端部に対して前記ゲート絶縁膜を介して対峙する
部分に低濃度ソース・ドレイン領域を備えるとともに、
前記P型の薄膜トランジスタにおける前記低濃度・ドレ
イン領域の不純物濃度は、前記N型の薄膜トランジスタ
における前記低濃度ソース・ドレイン領域の不純物濃度
に比較して高いことを特徴とする。前記P型の薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、前記N型の薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度に対して約6
倍から約8倍までの範囲にあることを特徴とする。更に
は前記P型の薄膜トランジスタにおける前記低濃度ソー
ス・ドレイン領域の不純物濃度は、約1.5×1018c
m-3から約3.0×1018cm-3までの範囲にあり、前
記N型の薄膜トランジスタにおける前記低濃度ソース・
ドレイン領域の不純物濃度は、約0.2×1018cm-3
から約0.5×1018cm-3までの範囲にあることを特
徴とする。
低温プロセスにて製造され、前記N型およびP型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をtとし、更に前記P型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度をCDrPLDDとしたときに、tとCDrPLDDは次式 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013
cm-2 を満たす範囲にあることを特徴とする。この時tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする。
低温プロセスにて製造され、前記N型およびP型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をtとし、更に前記N型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度をCDrNLDDとしたときに、tとCDrNLDDは次式 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012
cm-2 を満たす範囲にあることを特徴とする。この時tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする。
低温プロセスにて製造され、前記N型の薄膜トランジス
タにおける前記低濃度ソース・ドレイン領域の不純物濃
度、および前記P型の薄膜トランジスタにおける前記低
濃度ソース・ドレイン領域の不純物濃度をそれぞれC
DrNLDDとCDrPLDDにて表現した時に、CDrNLDDとCDrPL
DDは次式 3 ≦ CDrPLDD/CDrNLDD ≦ 5 を満たす範囲にあることを特徴とする。この時前記N型
およびP型の薄膜トランジスタの低濃度ソース・ドレイ
ン領域を構成する半導体膜の膜厚をtとしたときに、t
は次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする。
低温プロセスにて製造され、前記N型およびP型の薄膜
トランジスタの低濃度ソース・ドレイン領域を構成する
半導体膜の膜厚をtとし、更に前記N型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度、および前記P型の薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度をそれぞれC
DrNLDDとCDrPLDDにて表現した時に、t及びCDrNLDDと
CDrPLDDは次式 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013cm-2 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012cm-2 3 ≦ CDrPLDD/CDrNLDD ≦ 5 を満たす範囲にあることを特徴とする。この時tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする。
を構成要素の一部とする電子機器に於いて、該薄膜半導
体装置は上述の特徴を備えている事を特徴とする。
示装置はアクティブマトリクス基板上に、駆動回路部で
CMOS回路を構成する第1導電型および第2導電型の
駆動回路用薄膜トランジスタと、画素領域に形成された
第1導電型の画素用薄膜トランジスタとを有する液晶表
示装置において、前記駆動回路用薄膜トランジスタおよ
び前記画素用薄膜トランジスタは、ソース・ドレイン領
域のうち、ゲート電極の端部に対してゲート絶縁膜を介
して対峙する部分に低濃度ソース・ドレイン領域を備え
るLDD構造を有し、前記第1導電型の画素用薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、前記第1導電型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に比較して低いことを特徴とする。この時前記第1
導電型はN型であり、前記第2導電型はP型であること
を特徴とする。或いは前記第1導電型はP型であり、前
記第2導電型はN型であることを特徴とする。
おける前記低濃度ソース・ドレイン領域の不純物濃度
は、前記N型の駆動回路用薄膜トランジスタにおける前
記低濃度ソース・ドレイン領域の不純物濃度に比較して
高いことを特徴とする。この時前記P型の駆動回路用薄
膜トランジスタにおける前記低濃度ソース・ドレイン領
域の不純物濃度は、前記N型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に対して約6倍から約8倍までの範囲にあることを
特徴とする。
チャネル長およびチャネル幅をそれぞれLDrN およびW
DrN とし、前記P型の駆動回路用薄膜トランジスタのチ
ャネル長およびチャネル幅をそれぞれLDrP 、WDrP と
したときに、LDrN 、WDrN、LDrP 、WDrP は、以下
の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする。
示装置の製造方法はアクティブマトリクス基板上に、駆
動回路部でCMOS回路を構成する第1導電型および第
2導電型の駆動回路用薄膜トランジスタと、画素領域に
形成された第1導電型の画素用薄膜トランジスタとを有
する液晶表示装置において、前記駆動回路用薄膜トラン
ジスタおよび前記画素用薄膜トランジスタは、ソース・
ドレイン領域のうち、ゲート電極の端部に対してゲート
絶縁膜を介して対峙する部分に低濃度ソース・ドレイン
領域を備えるLDD構造を有し、前記画素用薄膜トラン
ジスタの低濃度ソース・ドレイン領域は、前記第1導電
型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
イン領域と同等量の第1導電型の不純物と、該不純物の
ドーズ量よりも少なくて前記第2導電型の駆動回路用薄
膜トランジスタの低濃度ソース・ドレイン領域と同等量
の第2の導電型の不純物とが導入されていることによ
り、前記第1導電型の駆動回路用薄膜トランジスタの低
濃度ソース・ドレイン領域よりも実質的に低濃度の第1
導電型領域になっていることを特徴とする。この時前記
第1導電型はN型であり、前記第2導電型はP型である
ことを特徴とする。或いは前記第1導電型はP型であ
り、前記第2導電型はN型であることを特徴とする。
スタおよび前記第1導電型の画素用薄膜トランジスタの
前記低濃度ソース・ドレイン領域における第1導電型の
不純物濃度をNI cm-3とし、前記第2導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域における第2導電型の不純物濃度をNIIcm-3とした
ときに、NI 、NIIは、下記の各式 0<NII<NI <10×1018 を満たすことを特徴とする。更にこの時 (NI −NII)≦3×1018 を満たすことを特徴とする。更にNI 、NIIは、下記の
各式 0<NII ≦(4×1018) NII<NI ≦(NII+3×1018) を満たすことを特徴とする。更にNI 、NIIは、下記の
各式 0<NII<NI ≦(NII+3×1018) NI ≦(4×1018) を満たすことを特徴とする。更にNI 、NIIは、下記の
各式 0<NII<NI ≦(4×1018) (NI −3×1018)≦NII≦(3×1018) を満たすことを特徴とする。更に前記第1導電型の駆動
回路用薄膜トランジスタのチャネル長LDr1をx(μ
m)とした時に、xとNI 、NIIは下記の各式 0<NII<NI ≦(x×1018) を満たすことを特徴とする。
おいて、前記第2導電型の駆動回路用薄膜トランジスタ
の低濃度ソース・ドレイン領域を形成するための低濃度
第2導電型不純物導入工程では、該ソース・ドレイン領
域の形成予定領域に加えて前記画素用薄膜トランジスタ
の低濃度ソース・ドレイン領域の形成予定領域にも低濃
度の第2導電型不純物を導入し、しかる後に、前記第1
導電型の駆動回路用薄膜トランジスタの低濃度ソース・
ドレイン領域を形成するための低濃度第1導電型不純物
導入工程では、該ソース・ドレイン領域の形成予定領域
に加えて前記画素用薄膜トランジスタの低濃度ソース・
ドレイン領域の形成予定領域にも前記低濃度第2導電型
不純物導入工程における第2導電型不純物のドーズ量よ
りも大きなドーズ量で第1導電型の不純物を導入し、前
記低濃度第2導電型不純物導入工程において第2導電型
として形成された前記画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の形成予定領域を第1導電型に反
転させることによって、前記画素用薄膜トランジスタの
低濃度ソース・ドレイン領域を形成することを特徴とす
る。或いは前記第1導電型の駆動回路用薄膜トランジス
タの低濃度ソース・ドレイン領域を形成するための低濃
度第1導電型不純物導入工程では、該ソース・ドレイン
領域の形成予定領域に加えて前記画素用薄膜トランジス
タの低濃度ソース・ドレイン領域の形成予定領域にも低
濃度の第1導電型不純物を導入し、しかる後に、前記第
2導電型の駆動回路用薄膜トランジスタの低濃度ソース
・ドレイン領域を形成するための低濃度第2導電型不純
物導入工程では、該ソース・ドレイン領域の形成予定領
域に加えて前記画素用薄膜トランジスタの低濃度ソース
・ドレイン領域の形成予定領域にも前記低濃度第1導電
型不純物導入工程における第1導電型不純物のドーズ量
よりも小さなドーズ量の第2導電型不純物を導入し、前
記低濃度第1導電型不純物導入工程において形成された
前記画素用薄膜トランジスタの低濃度ソース・ドレイン
領域の形成予定領域における不純物濃度を実質的に低濃
度化することによって、前記画素用薄膜トランジスタの
低濃度ソース・ドレイン領域を形成することを特徴とす
る。
示装置はアクティブマトリクス基板上に、駆動回路部に
形成されCMOS回路を構成する第1導電型および第2
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第1導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、前記第1導電型の画素用薄膜
トランジスタ、前記第1導電型の駆動回路用薄膜トラン
ジスタ、および前記第2導電型の駆動回路用薄膜トラン
ジスタは、ソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるLDD構造を有し、前
記第1導電型の画素用薄膜トランジスタの前記低濃度ソ
ース・ドレイン領域の長さは、前記第1導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域の長さより長いことを特徴とする。この時前記第1導
電型はN型であり、前記第2導電型はP型であることを
特徴とする。或いは前記第1導電型はP型であり、前記
第2導電型はN型であることを特徴とする。
前記低濃度ソース・ドレイン領域の長さは、前記N型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さより短いことを特徴とする。前記N型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さは、前記P型の駆動回路用薄膜トランジ
スタの前記低濃度ソース・ドレイン領域の長さに対して
約1.5倍から約3倍までの範囲にあることを特徴とす
る。
低濃度ソース・ドレイン領域の長さおよび幅をそれぞれ
LDrNLDD、WDrNLDDとし、前記P型の駆動回路用薄膜ト
ランジスタの低濃度ソース・ドレイン領域の長さおよび
幅をそれぞれLDrPLDD、WDr PLDDとしたときに、L
DrNLDD、WDrNLDD、LDrPLDD、WDrPLDDは、以下の式 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/W
DrPLDD)<3.0 を満たすことを特徴とする。
の駆動回路用薄膜トランジスタのチャネル長およびチャ
ネル幅をそれぞれLDrN およびWDrN とし、前記P型の
駆動回路用薄膜トランジスタのチャネル長およびチャネ
ル幅をそれぞれLDrP 、WDr P としたときに、LDrN 、
WDrN 、LDrP 、WDrP は、以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする。
示装置はアクティブマトリクス基板上に、駆動回路部に
形成されCMOS回路を構成する第1導電型および第2
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第1導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、前記第1導電型の画素用薄膜
トランジスタ、前記第1導電型の駆動回路用薄膜トラン
ジスタ、および前記第2導電型の駆動回路用薄膜トラン
ジスタは、ソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるLDD構造を有し、前
記第1導電型の画素用薄膜トランジスタの前記低濃度ソ
ース・ドレイン領域の長さは、前記第1導電型の駆動回
路用薄膜トランジスタの前記低濃度ソース・ドレイン領
域の長さより長く、前記第1導電型の画素用薄膜トラン
ジスタにおける前記低濃度ソース・ドレイン領域の不純
物濃度は、前記第1導電型の駆動回路用薄膜トランジス
タにおける前記低濃度ソース・ドレイン領域の不純物濃
度に比較して低いことを特徴とする。この時前記第1導
電型はN型であり、前記第2導電型はP型であることを
特徴とする。或いは前記第1導電型はP型であり、前記
第2導電型はN型であることを特徴とする。
前記低濃度ソース・ドレイン領域の長さは、前記N型の
駆動回路用薄膜トランジスタの前記低濃度ソース・ドレ
イン領域の長さより短いことを特徴とする。この時前記
N型の駆動回路用薄膜トランジスタの前記低濃度ソース
・ドレイン領域の長さは、前記P型の駆動回路用薄膜ト
ランジスタの前記低濃度ソース・ドレイン領域の長さに
対して約1.5倍から約3倍までの範囲にあることを特
徴とする。
おける前記低濃度ソース・ドレイン領域の不純物濃度
は、前記N型の駆動回路用薄膜トランジスタにおける前
記低濃度ソース・ドレイン領域の不純物濃度に比較して
高いことを特徴とする。この時前記P型の駆動回路用薄
膜トランジスタにおける前記低濃度ソース・ドレイン領
域の不純物濃度は、前記N型の駆動回路用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度に対して約6倍から約8倍までの範囲にあることを
特徴とする。
低濃度ソース・ドレイン領域の長さおよび幅をそれぞれ
LDrNLDD、WDrNLDDとし、前記P型の駆動回路用薄膜ト
ランジスタの低濃度ソース・ドレイン領域の長さおよび
幅をそれぞれLDrPLDD、WDr PLDDとしたときに、L
DrNLDD、WDrNLDD、LDrPLDD、WDrPLDDは、以下の式 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/W
DrPLDD)<3.0 を満たすことを特徴とする。
チャネル長およびチャネル幅をそれぞれLDrN およびW
DrN とし、前記P型の駆動回路用薄膜トランジスタのチ
ャネル長およびチャネル幅をそれぞれLDrP 、WDrP と
したときに、LDrN 、WDrN、LDrP 、WDrP は、以下
の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする。
P型の薄膜トランジスタによりCMOS回路が構成され
た薄膜半導体装置において、前記N型の薄膜トランジス
タの低濃度ソース・ドレイン領域の長さおよび幅をそれ
ぞれLDrNLDD、WDrNLDDとし、前記P型の薄膜トランジ
スタの低濃度ソース・ドレイン領域の長さおよび幅をそ
れぞれLDrPLDD、WDrPLDDとしたときに、LDrNLDD、W
DrNLDD、LDrPLDD、WDrPLDDは、以下の式 (LDrNLDD/WDrNLDD)≧(LDrPLDD/WDrPLDD) を満たすことを特徴とする。或いは薄膜半導体装置が形
成された基板を構成要素の一部とする電子機器に於い
て、該薄膜半導体装置は前述に記載されて居る物で有る
事を特徴とする。
トリクス基板上に、駆動回路部でCMOS回路を構成す
る第1導電型および第2導電型の駆動回路用薄膜トラン
ジスタと、画素領域に形成された第1導電型の画素用薄
膜トランジスタとを有する液晶表示装置において、前記
駆動回路用薄膜トランジスタおよび前記画素用薄膜トラ
ンジスタは、ソース・ドレイン領域のうち、ゲート電極
の端部に対してゲート絶縁膜を介して対峙する部分に低
濃度ソース・ドレイン領域を備えるLDD構造を有し、
前記第1導電型の画素用薄膜トランジスタの低濃度ソー
ス・ドレイン領域の長さおよび幅をそれぞれLPiILDD、
WPiILDDとし、前記第1導電型の駆動回路用薄膜トラン
ジスタの低濃度ソース・ドレイン領域の長さおよび幅を
それぞれLDrILDD、WDrILDDとしたときに、LPiILDD、
WPiILDD、LDrILDD、WDrILDDは、以下の式 (LPiILDD/WPiILDD)≧(LDrILDD/WDrILDD) を満たすことを特徴とする。
形態)から(本発明の第6の形態)に記載の液晶表示装
置を備えた事を特徴とする。
細に説明する。
態)は主として請求項1から請求項12に関する。
3から請求項18に関する。
9から請求項29に関する。
0から請求項36に関する。
7から請求項45に関する。
6から請求項49に関する。
れる構成に限定されるものでなく、各発明の形態に記載
の構成同士を適宜組み合わせてもよいことは勿論であ
る。
動回路内蔵型のアクティブマトリクス基板を用いた液晶
表示装置に関する物で有る為、各発明の形態を詳述する
前にアクティブマトリクス基板の構成を簡単に説明して
おく。
ス基板の基本構成を図2を用いて説明する。駆動回路内
蔵型のアクティブマトリクス基板は表示画素領域81と
データードライバ部82や走査ドライバ部83などから
成る内蔵駆動回路部とから基本的に構成される。表示画
素領域81は信号線90や走査線91で区画形成された
画素領域を有し、そこには画素用TFT92を介して画
像信号が入力される液晶セルの液晶容量94が存在す
る。データードライバ部82は信号線90を介して表示
画素領域に接続し、例えばシフトレジスタ84やレベル
シフタ85、ビデオライン87、アナログスイッチ86
などから構成される。一方走査ドライバ部83は走査線
91を介して表示画素領域に接続し、シフトレジスタ8
8やレベルシフタ89などから構成される。シフトレジ
スタ84や88と云った内蔵駆動回路の多くは図2
(b)に示すインバータを基本構成要素としており、こ
れらインバータはN型のTFTn1とP型TFTp1と
によってCMOS構成が取られている。結局駆動回路内
蔵型アクティブマトリクス基板上には少なくとも3つタ
イプのTFTが形成されるのが一般で有る。即ち画素T
FT92と駆動回路に用いられるN型TFTと矢張り駆
動回路に用いられるP型TFTである。これらを図1に
模式的に示す。なお図1では層間絶縁膜のコンタクトホ
ールやそこを介してソース・ドレイン領域に電気的に接
続する電極などを省略してある。図1の左側に表されて
いるのは画素用TFT10で有り、ここでは例としてN
型として有る。無論これはP型で有っても構わないし、
CMOS TFTで有っても良い。中央に表されている
のはN型の駆動回路用TFT20であり、右側に表され
ているのがP型の駆動回路用TFT30である。これら
のTFTのうちN型の駆動回路用TFT20とP型の駆
動回路用TFT30はCMOS構成を取り、前述の如く
駆動回路のインバータなどを構成するので有る。
は、N型の画素用TFT10はソース・ドレイン領域1
1、12のうち、ゲート電極15に対してゲート絶縁膜
14を介して対峙する部分に低濃度ソース・ドレイン領
域111、121を備えるLDD構造を有している。従
ってオフリーク電流が小さいため、表示むらやフリッカ
などの発生を防止することができ、表示品質は可成り向
上して居る。
駆動回路用TFT30もソース・ドレイン領域21、2
2、31、32のうち、ゲート電極25、35に対して
ゲート絶縁膜24、34を介して対峙する部分に低濃度
ソース・ドレイン領域211、221、311、321
を備えるLDD構造を有している。
ャネル幅Wが10μmのTFTにおけるドレイン耐圧
(S/D耐圧)のチャネル長依存性を図3に示す。図3
(a)は実線L21でLDD構造のN型のTFTにおけ
るドレイン耐圧のチャネル長依存性を示し、実線L23
でセルフアライン構造のN型のTFTにおけるドレイン
耐圧のチャネル長依存性を示している。又図3(b)は
実線L22でLDD構造のP型のTFTにおけるドレイ
ン耐圧のチャネル長依存性を示し、実線L24でセルフ
アライン構造のP型のTFTにおけるドレイン耐圧のチ
ャネル長依存性を示している。これらの図が明瞭に示す
様に、LDD構造のTFTはチャネル長をセルフアライ
ン構造のTFTの約1/2まで短くしても十分なドレイ
ン耐圧を有するので有る。例えばP型のLDD TFT
では1.5μm程度迄、又N型のLDD TFTでは
2.5μm程度まで短チャネル長化が可能である。従っ
てこれらのLDD TFTで構成された駆動回路は短チ
ャネル化に依りゲート容量を大幅に低減させ、同時にオ
ン電流をも増大し得る。斯くして駆動周波数が上がった
り、或いは電源電圧(Vdd)を下げる事ができ、アク
ティブマトリクス基板の特性向上に大きく寄与するので
有る。
の駆動回路用TFT20とP型の駆動回路用TFT30
をLDD構造にしただけでは良好なCMOS TFTは
得られ無い事を説明した後、本発明の第1形態を詳述す
る。一般にP型の駆動回路用TFT30のオン電流はN
型の駆動回路用TFT20のオン電流に比して数十パー
セント程度小さい。これは正孔の移動度が電子の移動度
の凡2/3程度で有る事に起因している。この事情は当
然CMOS LDD TFTでも同様に成り立ってい
る。即ちCMOS回路を構成するN型の駆動回路用TF
T20とP型の駆動回路用TFT30をLDD構造にて
同一素子サイズおよび同一製造条件にて形成すると、図
4に示すが如くP型のLDD TFTのオン電流(図4
に点線L2で示す。)はN型のLDD TFTのオン電
流(図4に実線L1で示す。)に比較して小さく成って
仕舞う。この様にP型およびN型のTFTの間でオン電
流のバランスが悪いと、オン時またはオフ時のタイミン
グがずれ、回路の動作速度を抑制したり、誤動作の原因
となるので有る。これに対してオン電流のバランスを取
るためにチャンネル長などの素子サイズを変えると今度
はP型およびN型TFT間のゲート容量バランスが崩
れ、矢張り回路の動作速度を抑制したり、或いは誤動作
の原因となって仕舞い良好なCMOS TFTは得られ
ないので有る。
0とP型の駆動回路用TFT30の間でソース領域2
1、31、やドレイン領域22、32、およびチャネル
形成領域23、33の長さや幅などを略同一寸法として
レイアウト上の対称性を確保し、その上で更にオン電流
のバランスを向上させるので有る。これはP型LDDT
FTのLDD領域に於ける不純物濃度をN型LDD T
FTのそれに比較して高くする事で達成されるので有
る。具体的にはN型の駆動回路用TFT20では低濃度
ソース・ドレイン領域211、221の不純物濃度を約
0.2×1018cm-3から約0.5×1018cm-3まで
の範囲に設定してあるのに対して、P型の駆動回路用T
FT30では低濃度ソース・ドレイン領域311、32
1の不純物濃度を約1.5×1018cm-3から約3.0
×1018cm-3までの範囲に設定してある。すなわちP
型のTFT30における低濃度ソース・ドレイン領域3
11、321の不純物濃度をN型の駆動回路用TFT2
0における低濃度ソース・ドレイン領域211、221
の不純物濃度に対して約6倍から約8倍までの範囲に設
定してある。
駆動回路用TFT20と同時に形成されるため、その低
濃度ソース・ドレイン領域111、121の不純物濃度
は、N型の駆動回路用TFT20と同じく、約0.2×
1018cm-3から約0.5×1018cm-3までの範囲で
ある。
型の駆動回路用TFT20のソース領域11、21、お
よびドレイン領域12、22のうち、低濃度ソース・ド
レイン領域111、121、211、221を除く領域
は、不純物濃度が約0.5×1020cm-3の高濃度ソー
ス・ドレイン領域112、122、212、222であ
る。また、P型の駆動回路用TFT30のソース領域3
1およびドレイン領域32のうち、低濃度ソース・ドレ
イン領域311、321を除く領域は、不純物濃度が約
2.0×1020cm-3の高濃度ソース・ドレイン領域3
12、322である。これらの高濃度領域に対して、各
TFTに対する信号線や画素電極などの電極(図示せ
ず。)が、層間絶縁膜4のコンタクトホールを介して電
気的に接続している。
ーク電流特性)このように構成した各TFTに関し、図
5には実線L3でN型の画素用トランジスタ10、およ
びN型の駆動回路用TFT20のオン・オフリーク電流
特性を示し、点線L4でP型の駆動回路用TFT30の
オン・オフリーク電流特性を示してある。図5からわか
るように、P型の駆動回路用TFT30では、低濃度ソ
ース・ドレイン領域311、321の不純物濃度がN型
のTFT(N型の画素用トランジスタ10および駆動回
路用TFT20)のそれに比較して高いので、正孔の移
動度が電子の移動度に比して小さくても、P型の駆動回
路用TFT30のオン電流特性は、N型の駆動回路用T
FT20と同等のレベルまで改善されている。それ故、
シフトレジスタにおける動作条件に充分なマージンを確
保できるので、オン電流のアンバランスに起因する誤動
作が発生しない。しかも、P型のTFTとN型のTFT
との間では、素子サイズがほぼ同じであるため、ゲート
容量もほぼ同等である。また、N型の駆動回路用TFT
20、およびN型の駆動回路用TFT30では、オフリ
ーク電流が小さいので、オフリーク電流に起因する誤動
作が発生しないとともに、CMOS回路の電源端子間を
貫通する電流が小さい。
リーク電流が小さいので、表示むらやフリッカなどが発
生しない。また、オフ電流が小さいと、保持特性が向上
するので、コントラストが向上するなどの利点もある。
造方法)このようなLDD構造のTFTは、以下の方法
により製造できる。なお、以下の説明において、不純物
濃度は、いずれも活性化アニール後の不純物濃度で表し
てある。
などの絶縁基板2の表面に、LPCVD法またはプラズ
マCVD法などを用いて半導体膜3(ポリシリコン薄
膜)を形成する。また、アモルファスのシリコン薄膜を
形成した後、レーザアニール法または固相成長法により
ポリシリコン薄膜を形成する方法もある。
3をフォトリソグラフィ法によってパタニングして、そ
れを島状の半導体膜11a、21a、31aにする。
導体膜11a、21a、31aに対して、熱酸化法、T
EOS−CVD法、LPCVD法、プラズマCVD法、
HTO法などにより、厚さが約1200オングストロー
ムのシリコン酸化膜からなるゲート絶縁膜14、24、
34を形成する(ゲート絶縁膜形成工程)。
縁膜14、24、34の表面に、ドープドシリコンやシ
リサイド膜などからなるゲート電極15、25、35を
形成する。
2の全面を覆うようにして、LPCVD法、APCVD
法、プラズマCVD法、O3 TEOS法、O2 TEOS
法などにより、厚さが1000オングストローム〜30
00オングストロームのシリコン酸化膜からなる第1の
層間絶縁膜41を形成する。その結果、ゲート電極1
5、25、35の端部では、ゲート電極15、25、3
5の厚さに相当する分だけ、第1の層間絶縁膜41が厚
くなる。たとえば、ゲート電極15、25、35の厚さ
が約5000オングストローム、ゲート絶縁膜14、2
4、34の厚さが約1200オングストローム、第1の
層間絶縁41の厚さが約2000オングストロームであ
れば、第1の層間絶縁41のうち、ゲート電極端から1
μm程離れた位置では厚さが3200オングストローム
であり、ゲート電極15、25、35付近では、厚さが
約8200オングストロームである。かかる厚さの差を
利用して、以降の工程において、LDD構造のTFTを
形成する。
2の表面側のうち、画素用TFT10の形成予定領域
と、N型の駆動回路用TFT20の形成予定領域をレジ
ストマスク51で覆う。この状態で、アクセプタ型の不
純物、たとえばボロンイオンを2.0×1015cm-2の
ドーズ量でイオン注入して、ゲート電極35に対して自
己整合的にソース領域31、およびドレイン領域32を
形成する(P型の不純物導入工程)。なお、不純物導入
方法としては、その他にも、イオンドーピング法、プラ
ズマドーピング法、レーザドーピング法などがある。
がチャネル形成領域33となる。但し、ソース領域3
1、およびドレイン領域32のうち、ゲート電極35の
端部に対峙する部分では、そこを覆う第1の層間絶縁膜
41が厚いため、その他の部分よりも、実際の不純物導
入量が2桁ほど低い。従って、ソース領域31およびド
レイン領域32では、ゲート電極35の端部に対峙する
部分に不純物濃度が約2.0×1018cm-3の低濃度ソ
ース・ドレイン領域311、321が形成される。一
方、そこを除く高濃度ソース・ドレイン領域312、3
22の不純物濃度は、約2.0×1020cm-3となる。
このようにして、P型の駆動回路用TFT30が形成さ
れる。しかる後に、レジストマスク51を除去する。
動回路用TFT30の形成領域をレジストマスク52で
覆う。この状態で、ドナー型の不純物、たとえばリンイ
オンを0.5×1015cm-2のドーズ量でイオン注入し
て、ゲート電極15、25に対して自己整合的にソース
領域11、21、およびドレイン領域12、22を形成
する(N型の不純物導入工程)。
がチャネル形成領域13、23となる。但し、ソース領
域11、21、およびドレイン領域12、22のうち、
ゲート電極15、25の端部に対峙する部分では、そこ
を覆う第1の層間絶縁膜41が厚いため、その他の部分
よりも、実際の不純物導入量が2桁ほど低い。従って、
ソース領域11、21、およびドレイン領域12、22
では、ゲート電極15、25の端部に対峙する部分に不
純物濃度が約0.5×1018cm-3の低濃度ソース・ド
レイン領域111、121、211、221が形成され
る。一方、そこを除く高濃度ソース・ドレイン領域11
2、122、212、222の不純物濃度は、約0.5
×1020cm-3である。このようにして、画素用TFT
10、およびN型の駆動回路用TFT20が形成され
る。しかる後に、レジストマスク52を除去する。
間絶縁膜41の表面に第2の層間絶縁膜42を形成した
後に、活性化のためのアニールを行なうと、図1に示す
アクティブマトリクス基板1が形成される。ここで、第
1の層間絶縁膜41と第2の層間絶縁膜42との総膜厚
は、約1.5μm〜約2.0μmである。なお、各TF
Tに対しては、第1および第2の層間絶縁膜41、42
からなる層間絶縁膜4にコンタクトホールを形成した
後、所定の電極(信号線および画素電極)を形成する。
数でLDD構造のTFTを形成できるので、オフリーク
電流を簡単に低減することができる。しかも、不純物導
入工程で、ソース領域11、21、31、およびドレイ
ン領域12、22、32を形成する際のドーズ量を制御
するだけで、オン電流のバランスを確保できる。
の製造方法)また、図1に示す構造のTFTは、以下の
方法でも製造できる。
造方法と図6(a)〜(d)に示す工程が共通している
ので、これらの工程の説明を省略し、図6(d)に示す
工程の後に行なう工程のみを説明する。
極15、25、35を形成した後、P型の駆動回路用T
FT30の形成予定領域をレジストマスク53で覆った
状態で、画素用TFT10およびN型の駆動回路用TF
T20の形成予定領域に対して、ドナー型の不純物、た
とえば、リンイオンを約0.5×1013cm-2のドーズ
量でイオン注入し、ゲート電極15、25に対して自己
整合的に不純物濃度が約0.5×1018cm-3の低濃度
のソース・ドレイン領域11b、12b、21b、22
bを形成する。なお、不純物が導入されなかった部分が
チャネル形成領域13、23となる。しかる後に、レジ
ストマスク53を除去する。
動回路用TFT30の形成予定領域に加えて、画素用T
FT10およびN型の駆動回路用TFT20のゲート電
極15、25をも広めに覆うレジストマスク54を形成
した後、ドナー型の不純物、たとえばリンイオンを0.
5×1015cm-2のドーズ量でイオン注入する。ここ
で、レジストマスク54の端部と、ゲート電極15、2
5の端部との距離は、0.5μm〜2.0μm程度が適
している。その結果、低濃度のソース・ドレイン領域1
1b、12b、21b、22bには、不純物濃度が0.
5×1020cm−3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。一方、低濃
度のソース・ドレイン領域11b、12b、21b、2
2bのうち、レジストマスク54で覆われていた部分
は、そのまま不純物濃度が約0.5×1018cm-3の
低濃度ソース・ドレイン領域111、121、211、
221となる。このようにして、画素用TFT10およ
びN型の駆動回路用TFT20が形成される。しかる後
に、レジストマスク54を除去する。
FT10およびN型の駆動回路用TFT20をレジスト
マスク55で覆った状態で、P型の駆動回路用TFT3
0の形成予定領域に対して、アクセプター型の不純物、
たとえばボロンイオンを約2.0×1013cm-2のドー
ズ量でイオン注入して、ゲート電極35に対して自己整
合的に不純物濃度が約2.0×1018cm-3の低濃度の
ソース・ドレイン領域31b、32bを形成する。な
お、不純物が導入されなかった部分がチャネル形成領域
33となる。しかる後に、レジストマスク55を除去す
る。
FT10およびN型の駆動回路用TFT20に加えて、
P型の駆動回路用TFT30のゲート電極35をも広め
に覆うレジストマスク56を形成した後、アクセプター
型の不純物、たとえばボロンイオンを2.0×1015c
m-2のドーズ量でイオン注入する。ここで、レジストマ
スク56の端部と、ゲート電極35の端部との距離は、
0.5μm〜2.0μm程度が適している。その結果、
低濃度のソース・ドレイン領域31b、32bには、不
純物濃度が2.0×1020cm-3の高濃度ソース・ドレ
イン領域312、322が形成される。一方、低濃度の
ソース・ドレイン領域31、32のうち、レジストマス
ク56で覆われていた部分は、そのまま不純物濃度が約
2.0×1018cm-3の低濃度ソース・ドレイン領域3
11、321となる。このようにして、P型の駆動回路
用TFT30を形成する。
5、25、35の側面に異方性エッチングでサイドウォ
ールを残し、このサイドウォールを用いてLDD構造の
TFTを製造する方法もある。
施例2ではTFTをアクティブマトリクス基板1の画素
用TFTおよび駆動回路用TFTとして用いたときに、
素子サイズを変えることなく、オン電流のバランスの悪
さに起因する誤動作の発生を確実に防止しながら、オフ
リーク電流に起因するフリッカーの発生や無駄な電流の
消費を確実に防止するという観点から、P型の駆動回路
用TFT30の低濃度ソース・ドレイン領域311、3
21の不純物濃度を約2.0×1018cm-3に設定し、
画素用TFT10およびN型の駆動回路用TFT20の
低濃度ソース・ドレイン領域111、121、211、
221の不純物濃度を約0.5×1018cm-3に設定し
たが、P型のTFTの低濃度ソース・ドレイン領域の不
純物濃度が約1.5×1018cm-3から約3.0×10
18cm-3までの範囲で、N型のTFTの低濃度ソース・
ドレイン領域の不純物濃度が約0.2×1018cm-3か
ら約0.5×1018cm-3までの範囲にあればよいこと
を、図9および図10を参照して説明する。
ける低濃度ソース・ドレイン領域の不純物濃度とオン電
流との関係を実線L5で示し、LDD構造のP型のTF
Tにおける低濃度ソース・ドレイン領域の不純物濃度と
オン電流との関係を実線L6で示してある。ここで、チ
ャネルは、W/Lが10/10(μm)であり、ドレイ
ン−ソース電圧は、5vであり、ゲート電圧は、10v
である。これらの検討結果から、駆動回路のTFTに一
般的に必要とされる2×10-5 A以上のオン電流を確
保するには、N型のTFTでは、低濃度ソース・ドレイ
ン領域の不純物濃度が約0.2×1018cm-3以上であ
り、P型のTFTでは、低濃度ソース・ドレイン領域の
不純物濃度が約1.5×1018cm-3以上である。
FTにおける低濃度ソース・ドレイン領域の不純物濃度
とオフリーク電流との関係を実線L7で示し、LDD構
造のP型のTFTにおける低濃度ソース・ドレイン領域
の不純物濃度とオン電流との関係を実線L8で示してあ
る。ここで、チャネルは、W/Lが10/10(μm)
であり、ドレイン−ソース電圧は、5vであり、ゲート
電圧は、0vである。これらの検討結果から、一般的な
駆動回路においてオフリーク電流をその上限とされる1
×10-13 A以下のレベルとなるのは、N型のTFTで
は、低濃度ソース・ドレイン領域の不純物濃度が約1.
3×1019cm-3以下であり、P型のTFTでは、低濃
度ソース・ドレイン領域の不純物濃度が約3.0×10
18cm-3以下である。
・ドレイン領域の不純物濃度を約1.5×1018cm-3
から約3.0×1018cm-3までの範囲とすれば、その
オン電流特性およびオフリーク特性は、駆動回路用とし
て充分なレベルとなる。一方、N型のTFTでは、低濃
度ソース・ドレイン領域の不純物濃度を約1.5×10
18cm-3から約3.0×1018cm-3までの範囲とした
P型のTFTと同じオン電流レベルとするには、低濃度
ソース・ドレイン領域の不純物濃度を約0.2×1018
cm-3から約1.3×1019cm-3までの範囲のうち、
約0.2×1018cm-3から約0.5×1018cm-3ま
での範囲とすればよい。このように設定した不純物濃度
範囲では、オン電流のバランスを向上できるだけでな
く、N型のTFTのオフリーク電流のレベルを約1×1
0-14 A以下にできるので、画素用TFTとして用いた
ときには充分な保持特性を発揮するという利点がある。
各種薄膜半導体装置におけるCMOS回路において、ゲ
ート容量などのバランスを崩すことなく、オン電流のバ
ランスを確保するという観点だけからすれば、P型のT
FTにおける低濃度ソース・ドレイン領域の不純物濃度
をN型のTFTにおける低濃度ソース・ドレイン領域の
不純物濃度に対して高くすればよく、より正確にオン電
流のバランスを確保する観点からすれば、約6倍から約
8倍までの範囲とすればよい。
しては、液晶表示装置の他にも、密着型イメージセンサ
やSRAM(static Random Acces
sMemories)など、薄膜半導体装置が形成され
た基板を構成要素の一部とする電子機器がある。
明形態)次に低温プロセスで製造された薄膜トランジス
タに関する第1の発明形態を説明する。ここで低温プロ
セスとはTFTを作成する際の工程最高温度が、レーザ
ー照射とか急速熱処理(RTA)と云った局所加熱を除
いて600℃程度以下であるTFTの製造方法を示す。
低温プロセスでは1000℃程度の熱酸化法を使用しな
い為、半導体膜はレーザー照射やRTAにて改質し、絶
縁膜はCVD法やPVD法などで形成される。発明人が
こうした低温プロセスにて製造されたTFTについて繰
り返し実験を行った結果によれば、各TFTの低濃度ソ
ース・ドレイン領域の不純物濃度は、以下のように設定
したときに、各TFTの電気的特性を最適化できる。
ドレイン領域を構成しているシリコンなどの半導体膜の
膜厚をt(cm)とし、P型の駆動回路用TFT30に
おける低濃度ソース・ドレイン領域311、321の不
純物濃度をCDrPLDD(cm-3)としたときに、t、C
DrPLDDは、以下の各式 1×10-6cm≦t≦4.5×10-6cm 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013cm-2 を満たすように設定する。同様にN型の駆動回路用TF
T20における低濃度ソース・ドレイン領域211、2
21の不純物濃度をCDrNLDD(cm-3)としたときに、
t、CDrNLDDは、以下の各式 1×10-6cm≦t≦4.5×10-6cm 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012cm-2 を満たすように設定する。或いはt、CDrNLDD、C
DrPLDDは、以下の各式 1×10-6cm≦t≦4.5×10-6cm 3 ≦ CDrPLDD/CDrNLDD ≦ 5 を満たすように設定する。
膜厚を40nmとした場合には、N型の駆動回路用TF
T20における低濃度ソース・ドレイン領域211、2
21、およびP型の駆動回路用TFT30における低濃
度ソース・ドレイン領域311、321において、以下
のように不純物濃度の範囲を設定する。
ン膜からTFTを形成した場合においても、N型の駆動
回路用TFT20とP型の駆動回路用TFT30との間
におけるオン電流のバランスを確保できるので有る。こ
れは低温プロセスでは工程最高温度が600℃程度で有
る為、LDD領域に注入したドナーやアクセプターの活
性化率が低い事に起因して居る。膜厚が45nm程度以
上有れば活性化は比較的楽に成る為、 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013cm-2 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012cm-2 3 ≦ CDrPLDD/CDrNLDD ≦ 5 これら各条件は膜厚に係わり無く成り立つ事と成る。
の発明に係わるトランジスタのレイアウトに関して説明
する。
は、N型の駆動回路用TFT20とP型の駆動回路用T
FT30との間におけるゲート容量のバランスを確保す
るという観点からは、以下のように構成すればよい。す
なわち、図11にN型のTFT、およびP型のTFTの
平面形状を模倣式に表し、N型のTFT(N型の駆動回
路用TFT20)のチャネル長およびチャネル幅をそれ
ぞれLDrN およびWDrNとし、前記P型の駆動回路用T
FTのチャネル長およびチャネル幅をそれぞれLDr P 、
WDrP としたときに、LDrN 、WDrN 、LDrP 、WDrP
は、以下の式 LDrN ・WDrN =LDrP ・WDrP を満たすのが理想で有る。こうするとTFTのゲート容
量は等しくなり、その上でオン電流値をP型TFTとN
型TFTで同等に成る様に本願発明に従って調整すれば
ゲート容量もオン電流も同時にバランスを取る事が出来
る訳で有る。また、理想的とは言えぬがLDrN 、W
DrN 、LDrP 、WDrP が以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たす範囲内であれば、ゲート容量のバランスを確保
できる。たとえば、レイアウト面から、WDrN とWDrP
とを等しくする必要がある場合には、LDrN とLDrP が
以下の式 0.8≦ LDrN/LDrP ≦1.25 を満たすように設定する。
FT10の低濃度ソース・ドレイン領域111、121
の長さおよび幅をそれぞれLPiNLDD、WPiNLDDとし、N
型の駆動回路用TFT20の低濃度ソース・ドレイン領
域211、221の長さおよび幅をそれぞれLDrNLDD、
WDrNLDDとし、P型の駆動回路用TFT30の低濃度ソ
ース・ドレイン領域311、321の長さおよび幅をそ
れぞれLDrPLDD、WDr PLDDとしたときに、LPiNLDD、W
PiNLDD、LDrNLDD、WDrNLDDを、以下の式 (LPiNLDD/WPiNLDD)≧(LDrNLDD/WDrNLDD) を満たすように設定してもよい。すなわち、N型の画素
用TFT10における低濃度ソース・ドレイン領域11
1、121の抵抗値を高めに設定し、N型の駆動回路用
TFT20における低濃度ソース・ドレイン領域21
1、221の抵抗値を低めに設定してもよい。このよう
に構成すれば、不純物濃度の面からCMOS回路におけ
る電気的特性を向上しながら、レイアウトの面から、画
素用TFTのオフリーク電流を低減し、かつ、駆動回路
用TFTにおけるオン電流の増大を図ることができる。
TFTの基本的な構成は第1形態と同様であるため、図
1を参照して説明するとともに、対応する機能を有する
部分については同じ符合を付してそれらの詳細な説明を
省略する。
用TFT10、N型の駆動回路TFT20、およびP型
の駆動回路TFT30では、ソース領域11、21、3
1、およびドレイン領域12、22、32において、ゲ
ート電極15、25、35の端部に対してゲート絶縁膜
14、24、34を介して対峙する部分に低濃度ソース
・ドレイン領域111、121、211、221、31
1、321が形成されており、いずれのTFTもLDD
構造になっている。
に、N型の駆動回路用TFT20のオン電流を大きくす
るために、低濃度ソース・ドレイン領域211、221
の不純物濃度を高濃度側にシフトさせたときに、N型の
画素用TFT10の低濃度ソース・ドレイン領域11
1、121でも、不純物濃度が高濃度側にシフトし、オ
フリーク電流が増大してしまうことを防止することを目
的としている。逆にいえば、N型の画素用TFT10に
おいて、図12に一点鎖線L12で示すように、オフリ
ーク電流を小さくしたとき、N型の駆動回路用TFT2
0において、オン電流が小さくなることを防止すること
を目的とする。
クス基板上に、駆動回路部でCMOS回路を構成する第
1導電型および第2導電型の駆動回路用薄膜トランジス
タと、画素領域に形成された第1導電型の画素用薄膜ト
ランジスタとを有し、駆動回路用薄膜トランジスタおよ
び前記画素用薄膜トランジスタは、ソース・ドレイン領
域のうち、ゲート電極の端部に対してゲート絶縁膜を介
して対峙する部分に低濃度ソース・ドレイン領域を備え
るLDD構造を有し、第1導電型の画素用薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度は、第1導電型の駆動回路用薄膜トランジスタにお
ける前記低濃度ソース・ドレイン領域の不純物濃度に比
較して低く成っている。たとえば第1導電型をN型とす
ると、図1に示すN型の画素用TFT10における低濃
度ソース・ドレイン領域111、121の不純物濃度は
N型の駆動回路用TFT20における低濃度ソース・ド
レイン領域211、221の不純物濃度に比較して低く
設定してある。すなわち、N型の画素用TFT10の低
濃度ソース・ドレイン領域111、121における不純
物濃度は、約0.4×1018cm-3であるのに対し、N
型の駆動回路用TFT20の低濃度ソース・ドレイン領
域211、221における不純物濃度は、約0.7×1
018cm-3である。無論第1導電型がP型で有っても同
様で有る。
30の低濃度ソース・ドレイン領域311、321にお
ける不純物濃度を、N型の駆動回路用TFT20の低濃
度ソース・ドレイン領域211、221における不純物
濃度に対して高く設定してある。たとえば、N型の駆動
回路用TFT20では、低濃度ソース・ドレイン領域2
11、221の不純物濃度を約0.7×1018cm-3に
設定してあるのに対して、P型の駆動回路用TFT30
では、低濃度ソース・ドレイン領域311、321の不
純物濃度を約5.0×1018cm-3に設定してある。す
なわち、P型の駆動回路用TFT30における低濃度ソ
ース・ドレイン領域311、321の不純物濃度をN型
の駆動回路用TFT20における低濃度ソース・ドレイ
ン領域211、221の不純物濃度に対して約6倍から
約8倍までの範囲に設定してある。
動回路用TFT20、およびP型の駆動回路用TFT3
0のソース領域11、21、31、およびドレイン領域
12、22、32のうち、低濃度ソース・ドレイン領域
111、121、211、221、311、321を除
く領域は、不純物濃度が約1.0×1019cm-3以上の
高濃度ソース・ドレイン領域112、122、212、
222、312、322である。本発明に於いても先の
レイアウトの特徴は無論適応される。
ーク電流特性)このように構成したTFTのオン・オフ
リーク電流特性では、図9に示すように駆動回路用TF
Tに於いては低濃度ソース・ドレイン領域の不純物濃度
を高くした分だけ、オン電流を増大させることができ
る。また、図10に示すように画素用TFTでは低濃度
ソース・ドレイン領域の不純物濃度を低くした分だけ、
オフリーク電流を低減することができるといえる。さら
に、CMOS回路において、ゲート容量などのバランス
を崩すことなく、オン電流のバランスを確保するという
観点から、P型のTFTにおける低濃度ソース・ドレイ
ン領域の不純物濃度をN型のTFTにおける低濃度ソー
ス・ドレイン領域の不純物濃度に対して約6倍から約8
倍までの範囲設定してある。それ故本発明のアクティブ
マトリクス基板1では、まず、いずれのTFTをもLD
D構造としたことに加えて、N型の駆動回路用TFT2
0は低濃度ソース・ドレイン領域211、221の不純
物濃度が約0.7×1018cm-3まで高濃度側に設定さ
れているので、図12に実線L11で示すようにオン電
流が大きく、その一方N型の画素用TFT10は低濃度
ソース領域111および低濃度ドレイン領域121の不
純物濃度が約0.4×1018cm-3まで低濃度側に設定
されているので、図12に一点鎖線L12で示すように
オフリーク電流が小さい。しかも、P型の駆動回路用T
FT30は、低濃度ソース領域311および低濃度ドレ
イン領域321における不純物濃度が約5.0×1018
cm-3までN型の駆動回路用TFT20の低濃度ソース
領域211および低濃度ドレイン領域221における不
純物濃度よりも高濃度側に設定してあるので、図12に
点線L13で示すようにオン電流がN型の駆動回路用T
FT20のオン電流と同等のレベルまで改善されてい
る。それ故、シフトレジスタの動作条件に充分なマージ
ンを確保でき、オン電流のアンバランスに起因する誤動
作が発生しない。しかもP型のTFTとN型のTFTと
の間では素子サイズを略同等としてあるため、ゲート容
量も略同等である。
Tの製造方法)このような構造のTFTは、たとえば、
以下の方法により製造できる。なお、以下の説明におい
て、不純物濃度は、いずれも活性化アニール後の不純物
濃度で表してある。但し、半導体膜を形成してからゲー
ト電極および層間絶縁膜を形成するまでの工程は、実施
例1において、図4(a)〜図5(b)を参照して説明
した工程と同様である。また、それ以降の工程も、基本
的には同じである。従って、図13(a)に示すよう
に、層間絶縁膜41を形成した以降の工程についてのみ
説明するとともに、それ以降の工程についても、詳細な
説明を省略する。なお、本例でも、層間絶縁膜41は、
ゲート電極15、25、35の端部では、ゲート電極1
5、25、35の厚さに相当する分だけ厚く、かかる厚
さの差を利用して、以降の工程において、LDD構造の
TFTを形成する。
板2の表面側のうち、画素用TFT10の形成予定領域
と、N型の駆動回路用TFT20の形成予定領域をレジ
ストマスク51Aで覆う。この状態で、アクセプタ型の
不純物、たとえばボロンイオンを5.0×1015cm-2
のドーズ量でイオン注入して、ゲート電極35に対して
自己整合的にソース領域31、およびドレイン領域32
を形成する(P型の不純物導入工程)。
がチャネル形成領域33となる。但し、ソース領域31
およびドレイン領域32のうち、ゲート電極35の端部
に対峙する部分では、そこを覆う層間絶縁膜41が厚い
ため、その他の部分よりも、実際の不純物導入量が2桁
ほど低い。従って、ソース領域31およびドレイン領域
32では、ゲート電極35の端部に対峙する部分に不純
物濃度が約5.0×1018cm-3の低濃度ソース・ドレ
イン領域311、321が形成される一方、そこを除く
部分は、不純物濃度が約5.0×1020cm-3の高濃度
ソース・ドレイン領域312、322となる。このよう
にして、P型の駆動回路用TFT30が形成される。し
かる後に、レジストマスク51Aを除去する。
画素用TFT10の形成領域およびP型の駆動回路用T
FT30の形成領域をレジストマスク52Aで覆う。こ
の状態で、ドナー型の不純物、たとえばリンイオンを
0.7×1015cm-2のドーズ量でイオン注入して、ゲ
ート電極25に対して自己整合的にソース領域21およ
びドレイン領域22を形成する(N型の不純物導入工
程)。
がチャネル形成領域23となる。但し、ソース領域21
およびドレイン領域22のうち、ゲート電極25の端部
に対峙する部分では、そこを覆う層間絶縁膜41が厚い
ため、その他の部分よりも、実際の不純物導入量が2桁
ほど低い。従って、ソース領域21およびドレイン領域
22では、ゲート電極25の端部に対峙する部分に不純
物濃度が約0.7×1018cm-3の低濃度ソース・ドレ
イン領域211、221が形成される一方、そこを除く
部分は、不純物濃度が約0.7×1020cm-3の高濃度
ソース・ドレイン領域212、222となる。このよう
にして、N型の駆動回路用TFT20が形成される。し
かる後に、レジストマスク52Aを除去する。
駆動回路用TFT20の形成領域およびP型の駆動回路
用TFT30の形成領域をレジストマスク53Aで覆
う。この状態で、ドナー型の不純物、たとえばリンイオ
ンを0.4×1015cm-2のドーズ量でイオン注入し
て、ゲート電極15に対して自己整合的にソース領域1
1およびドレイン領域12を形成する(N型の不純物導
入工程)。
がチャネル形成領域13となる。但し、ソース領域11
およびドレイン領域12のうち、ゲート電極15の端部
に対峙する部分では、そこを覆う層間絶縁膜41が厚い
ため、その他の部分よりも、実際の不純物導入量が2桁
ほど低い。従って、ソース領域11およびドレイン領域
12では、ゲート電極15の端部に対峙する部分に不純
物濃度が約0.4×1018cm-3の低濃度ソース・ドレ
イン領域111、121が形成される一方、そこを除く
部分は、不純物濃度が約0.4×1020cm-3の高濃度
ソース・ドレイン領域112、122となる。このよう
にして、N型の画素用TFT10が形成される。
程数で、かつ、各不純物導入工程におけるドーズ量を制
御するだけで、各TFTのオン電流・オフ電流特性を最
適化できる。なお、上記の製造方法における工程順序
は、図13(b)、(c)、(d)で示す工程の間で入
れ換えてもよい。
Tの別の製造方法)また、本例のTFTは、以下の方法
でも製造できる。
を形成してからゲート電極形成するまでの工程は、実施
例1において、図4(a)〜図4(d)を参照して説明
した工程と同様である。従って、図14(a)に示すよ
うに、ゲート電極15、25、35を形成した以降の工
程について説明する。
電極15、25、35を形成した以降、P型の駆動回路
用TFT30の形成予定領域をレジストマスク54Aで
覆った状態で、画素用TFT10およびN型の駆動回路
用TFT20の形成予定領域に対して、ドナー型の不純
物、たとえば、リンイオンを約0.4×1013cm-2の
ドーズ量でイオン注入し、ゲート電極15、25に対し
て自己整合的に不純物濃度が約0.4×1018cm-3の
低濃度のソース・ドレイン領域11b、12b、21
b、22bを形成する。なお、不純物が導入されなかっ
た部分がチャネル形成領域13、23となる。しかる後
に、レジストマスク54Aを除去する。
画素用TFT10およびP型の駆動回路用TFT30の
形成予定領域をレジストマスク55Aで覆った状態で、
N型の駆動回路用TFT20の形成予定領域に対して、
ドナー型の不純物、たとえば、リンイオンを約0.3×
1013cm-2のドーズ量でイオン注入し、N型の駆動回
路用TFT20の低濃度のソース・ドレイン領域21
b、22bの不純物濃度を約0.7×1018cm-3まで
高める。しかる後に、レジストマスク55Aを除去す
る。
駆動回路用TFT30の形成予定領域に加えて、N型の
画素用TFT10およびN型の駆動回路用TFT20の
ゲート電極15、25をも広めに覆うレジストマスク5
6Aを形成した後、ドナー型の不純物、たとえばリンイ
オンを1.0×1015cm-2のドーズ量でイオン注入す
る。ここで、レジストマスク54Aの端部と、ゲート電
極15、25の端部との距離は、0.5μm〜2.0μ
m程度が適している。その結果、低濃度のソース・ドレ
イン領域11b、12b、21b、22bには、不純物
濃度が1.0×1020cm-3の高濃度ソース・ドレイン
領域112、122、212、222が形成される。一
方、低濃度のソース・ドレイン領域11b、12b、2
1b、22bのうち、レジストマスク56Aで覆われて
いた部分は、そのまま不純物濃度が約0.4×1018c
m-3の低濃度ソース・ドレイン領域111、121と、
不純物濃度が約0.7×1018cm-3の低濃度ソース・
ドレイン領域211、221となる。このようにして、
画素用TFT10およびN型の駆動回路用TFT20が
形成される。しかる後に、レジストマスク56Aを除去
する。
画素用TFT10およびN型の駆動回路用TFT20を
レジストマスク57Aで覆った状態で、P型の駆動回路
用TFT30の形成予定領域に対して、アクセプター型
の不純物、たとえばボロンイオンを約5.0×1013c
m-2のドーズ量でイオン注入して、ゲート電極35に対
して自己整合的に不純物濃度が約5.0×1018cm-3
の低濃度のソース・ドレイン領域31b、32bを形成
する。不純物が導入されなかった部分がチャネル形成領
域33となる。しかる後に、レジストマスク57Aを除
去する。
TFT10およびN型の駆動回路用TFT20に加え
て、P型の駆動回路用TFT30のゲート電極35をも
広めに覆うレジストマスク58Aを形成した後、アクセ
プター型の不純物、たとえばボロンイオンを1.0×1
015cm-2のドーズ量でイオン注入する。ここで、レジ
ストマスク58Aの端部と、ゲート電極35の端部との
距離は、0.5μm〜2.0μm程度が適している。そ
の結果、低濃度のソース・ドレイン領域31b、32b
には、不純物濃度が1.0×1020cm-3の高濃度ソー
ス・ドレイン領域312、322が形成される。一方、
低濃度のソース・ドレイン領域31b、32bのうち、
レジストマスク58Aで覆われていた部分は、そのまま
不純物濃度が約5.0×1018cm-3の低濃度ソース・
ドレイン領域311、321となる。このようにして、
P型の駆動回路用TFT30を形成する。
5、25、35の側面に異方性エッチングでサイドウォ
ールを残し、このサイドウォールを用いてLDD構造の
TFTを製造する方法もある。
発明のアクティブマトリクス基板では、N型の画素用T
FTの低濃度ソース・ドレイン領域の不純物濃度を約
0.4×1018cm-3とし、N型の駆動回路用TFTの
低濃度ソース・ドレイン領域の不純物濃度を約0.7×
1018cm-3としたが、かかる不純物濃度に限定される
ことなく、N型の画素用TFTの低濃度ソース・ドレイ
ン領域における不純物濃度をN型の駆動回路用TFTの
低濃度ソース・ドレイン領域における不純物濃度に比較
して低く設定さえすれば、画素領域におけるTFTのオ
フリーク電流の低減と、駆動回路部におけるTFTのオ
ン電流の増大とを併せて実現できる。
濃度ソース・ドレイン領域の不純物濃度を約0.7×1
018cm-3とし、P型の駆動回路用TFTの低濃度ソー
ス・ドレイン領域の不純物濃度を約5.0×1018cm
-3としたが、かかる不純物濃度に限定されることなく、
P型の駆動回路用TFTの低濃度ソース・ドレイン領域
における不純物濃度をN型の駆動回路用TFTの低濃度
ソース・ドレイン領域における不純物濃度に比較して高
く設定さえすれば、駆動回路におけるオン電流のバラン
スを向上できる。特に、P型の駆動回路用TFTの低濃
度ソース・ドレイン領域における不純物濃度をN型の駆
動回路用TFTの低濃度ソース・ドレイン領域における
不純物濃度に対して約6倍から約8倍までの範囲に設定
すれば、それらのオン電流を略同等にすることができ
る。
導電型をP型としたが、逆にしてもよく、画素用TFT
をP型で構成してもよい。
TFTの基本的な構成は第1、2形態と同様であるた
め、図1を参照して説明するとともに、対応する機能を
有する部分については同じ符合を付してそれらの詳細な
説明を省略する。
素用薄膜トランジスタの低濃度ソース・ドレイン領域は
第1導電型の駆動回路用薄膜トランジスタの低濃度ソー
ス・ドレイン領域と同等量の第1導電型の不純物と、こ
の不純物のドーズ量よりも少なくて第2導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域と
同等量の第2の導電型の不純物とが導入されている。こ
れにより第1導電型の画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の第1導電型不純物濃度は駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域よ
りも実質的に低くなっている。例えば第1導電型をN型
とすると、N型の画素用TFT10の低濃度ソース・ド
レイン領域111、121の不純物濃度は、N型の駆動
回路用TFT20の低濃度ソース・ドレイン領域21
1、222における不純物濃度に比較して実質的に低く
設定してある。すなわち、N型の駆動回路用TFT20
の低濃度ソース・ドレイン領域211、221における
不純物濃度は、約3.0×1018cm-3であり、P型の
駆動回路用TFT30の低濃度ソース・ドレイン領域3
11、321における不純物濃度は、約2.0×1018
cm-3であるが、N型の画素用TFT10の低濃度ソー
ス・ドレイン領域111、121には、N型の駆動回路
用TFT20の低濃度ソース・ドレイン領域211、2
21と同等量のN型の不純物(不純物濃度が約3.0×
1018cm-3のリンイオン)と、P型の駆動回路用TF
T30の低濃度ソース・ドレイン領域311、321と
同等量のP型の不純物(不純物濃度が約2.0×1018
cm-3のボロンイオン)とが導入されている。それ故、
N型の画素用TFT10の低濃度ソース・ドレイン領域
111、121は、実質的には不純物濃度が約1.0×
1018cm-3の低濃度N型領域である。かかる低濃度ソ
ース・ドレイン領域111、121は不純物濃度が約
1.0×1018cm-3のリンイオンのみが打ち込まれた
低濃度N型領域と電気的特性において略等価である。
FTの製造方法)このような構造のアクティブマトリク
ス基板1は、たとえば、以下の方法により製造できる。
なお、以下の説明において、不純物濃度は、いずれも活
性化アニール後の不純物濃度で表してある。
板などの絶縁基板2の表面に、LPCVD法またはプラ
ズマCVD法などを用いて半導体膜を形成した後、半導
体膜をフォトリソグラフィ法によってパタニングし、そ
れを島状の半導体膜10a、20a、30aにする。な
お、半導体膜は、アモルファス半導体膜を形成した後、
レーザアニール法または固相成長法により半導体膜を形
成する場合もある。次に、島状の半導体膜10a、20
a、30aに対して、熱酸化法、TEOS−CVD法、
LPCVD法、プラズマCVD法、HTO法などによ
り、厚さが約1200オングストロームのシリコン酸化
膜からなるゲート絶縁膜14、24、34を形成する。
絶縁膜14、24、34の表面に、ドープドシリコンや
シリサイド膜などからなるゲート電極15、25、35
を形成する。
予定領域をレジストマスク71で覆う一方、N型の画素
用TFT10の形成予定領域については開放状態とす
る。この状態で、P型の駆動回路用TFT30の形成予
定領域に対して、アクセプター型の不純物、たとえばボ
ロンイオンを約2.0×1013cm-2のドーズ量でイオ
ン注入し、ゲート電極35に対して自己整合的に不純物
濃度が約2.0×1018cm-3の低濃度のソース・ドレイ
ン領域31a、32aを形成する(1回目の不純物導入
工程/低濃度第2導電型不純物導入工程)。なお、不純
物が導入されなかった部分がチャネル形成予定領域33
となる。このとき、N型の画素用TFT10は、開放状
態にあるため、N型の画素用TFT10の形成予定領域
においても、ゲート電極15に対して自己整合的にボロ
ンイオンが約2.0×1013cm-2のドーズ量でイオン
注入される。その結果、低濃度(不純物濃度が約2.0
×1018cm-3)のP型のソース・ドレイン領域11
b、12bが形成される。なお、不純物が導入されなか
った部分がチャネル形成予定領域13となる。しかる後
に、レジストマスク71を除去する。
駆動回路用TFT30の形成予定領域をレジストマスク
72で覆った状態で、N型の画素用TFT10およびN
型の駆動回路用TFT20の形成予定領域に対して、ド
ナー型の不純物、たとえば、リンイオンを約3.0×1
013cm-2のドーズ量でイオン注入する(2回目の不純
物導入工程/低濃度第1導電型不純物導入工程)。その
結果、N型の駆動回路用TFT20の形成予定領域で
は、低濃度のソース・ドレイン領域21a、22aが形
成される。このとき、N型の画素用TFT10の形成予
定領域には、先の低濃度第2導電型不純物導入工程にお
いて、低濃度(不純物濃度が約2.0×1018cm-3)
のP型のソース・ドレイン領域11b、12bが形成さ
れていたが、今回の不純物の導入によって、ソース・ド
レイン領域11b、12bは、導電型がP型からN型に
反転し、実質的には、低濃度N型のソース・ドレイン領
域11a、12aとなる。ここで、低濃度のソース・ド
レイン領域11a、12aのリンイオンの実質的な濃度
は、先のP型の不純物導入量と、今回のN型の不純物導
入量との差に相当するN型の不純物濃度、すなわち、約
1.0×1018cm-3とみなすことができる。しかる後
に、レジストマスク72を除去する。
画素用TFT10およびN型の駆動回路用TFT20に
加えて、P型の駆動回路用TFT30のゲート電極35
をも広めに覆うレジストマスク73を形成した後、アク
セプター型の不純物、たとえばボロンイオンを1.0×
1015cm-2のドーズ量でイオン注入する(3回目の不
純物導入工程/高濃度第2導電型不純物導入工程)。こ
こで、レジストマスク73の端部と、ゲート電極35の
端部との距離は、0.5μm〜2.0μm程度が適して
いる。その結果、低濃度のソース・ドレイン領域31
a、32aには、不純物濃度が1.0×1020cm-3の
高濃度ソース・ドレイン領域312、322が形成され
る。一方、低濃度のソース・ドレイン領域31a、32
aのうち、レジストマスク73で覆われていた部分は、
そのまま不純物濃度が約2.0×1018cm-3の低濃度
ソース・ドレイン領域311、321となる。このよう
にして、P型の駆動回路用TFT30を形成する。しか
る後に、レジストマスク73を除去する。
駆動回路用TFT30の形成領域に加えて、N型の画素
用TFT10およびN型の駆動回路用TFT20のゲー
ト電極15、25をも広めに覆うレジストマスク74を
形成した後、ドナー型の不純物、たとえばリンイオンを
1.0×1015cm-2のドーズ量でイオン注入する(4
回目の不純物導入工程/高濃度第1導電型不純物導入工
程)。ここで、レジストマスク74の端部と、ゲート電
極15、25の端部との距離は、0.5μm〜2.0μ
m程度が適している。その結果、低濃度のソース・ドレ
イン領域11a、12a、21a、22aには、不純物
濃度が1.0×1020cm-3の高濃度ソース・ドレイン
領域112、122、212、222が形成される。一
方、低濃度のソース・ドレイン領域11a、12aのう
ち、レジストマスク74で覆われていた部分は、そのま
ま不純物濃度が約1.0×1018cm-3の低濃度ソース
・ドレイン領域111、121となる。また、低濃度の
ソース・ドレイン領域21a、22aのうち、レジスト
マスク74で覆われていた部分は、そのまま不純物濃度
が約3.0×1018cm-3の低濃度ソース・ドレイン領
域211、221となる。このようにして、N型の画素
用TFT10およびN型の駆動回路用TFT20が形成
される。
板1の製造方法では、P型の駆動回路用TFT30の低
濃度ソース・ドレイン領域311、321を形成するた
めの低濃度第2導電型不純物導入工程、およびN型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221を形成するための低濃度第1導電型不純物導
入工程において、N型の画素用TFT10の低濃度ソー
ス・ドレイン領域111、121の形成予定領域にアク
セプタ型およびドナー型の不純物をそれぞれ導入し、そ
れらの不純物濃度の差によって、画素用TFT10の低
濃度ソース・ドレイン領域111、121を形成する。
すなわち、N型およびP型の駆動回路用TFT20、3
0の製造工程を援用しながら、N型の駆動回路用TFT
20とは異なる電気的特性をもつN型の画素用TFT1
0を形成できる。従って、レジストマスク71〜74を
形成するための4回のマスク形成工程と、4回の不純物
導入工程とによって、5種類(n+、p+、画素用n-、
回路用n-、p-)の異なったソース・ドレイン領域が形
成されるので有る。斯くして製造工程を増やすことな
く、TFTの電気的特性を画素領域および駆動回路部毎
に最適化することが可能と成り、表示むらなどが発生し
にくく、かつ、駆動回路部の動作速度が高いアクティブ
マトリクス基板を安価に製造することができる。
FTの別の製造方法)本発明の第3形態に係わる液晶表
示装置用アクティブマトリクス基板1は以下に説明する
方法でも製造できる。即ち、第1導電型の駆動回路用薄
膜トランジスタ(Dr1 TFT)の低濃度ソース・ド
レイン領域を形成するための低濃度第1導電型不純物導
入工程では、Dr1 TFTのソース・ドレイン領域の
形成予定領域に加えて画素用薄膜トランジスタの低濃度
ソース・ドレイン領域の形成予定領域にも低濃度の第1
導電型不純物を導入する。しかる後に第2導電型の駆動
回路用薄膜トランジスタ(Dr2 TFT)の低濃度ソ
ース・ドレイン領域を形成するための低濃度第2導電型
不純物導入工程では、Dr2 TFTのソース・ドレイ
ン領域の形成予定領域に加えて画素用薄膜トランジスタ
の低濃度ソース・ドレイン領域の形成予定領域にも先の
低濃度第1導電型不純物導入工程における第1導電型不
純物のドーズ量よりも小さなドーズ量の第2導電型不純
物を導入する。こうして先に低濃度第1導電型不純物導
入工程において形成された画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の形成予定領域における不純
物濃度を実質的に低濃度化することによって、画素用薄
膜トランジスタの低濃度ソース・ドレイン領域を形成す
るので有る。具体的には以下の様に製造する。
板などの絶縁基板2の表面に、LPCVD法またはプラ
ズマCVD法などを用いて半導体膜を形成した後、半導
体膜をフォトリソグラフィ法によってパタニングして、
それを島状の半導体膜10a、20a、30aにする。
なお、半導体膜は、アモルファス半導体膜を形成した
後、レーザアニール法または固相成長法により半導体膜
を形成する場合もある。次に、島状の半導体膜10a、
20a、30aに対して、熱酸化法、TEOS−CVD
法、LPCVD法、プラズマCVD法、HTO法などに
より、厚さが約1200オングストローム程度のシリコ
ン酸化膜からなるゲート絶縁膜14、24、34を形成
する。ここで必要に応じてトランジスタの閾値電圧を調
整する為のイオン注入(チャンネルドープ工程)を行っ
ても良い。チャンネルドープの一例としては1×1012
cm-2程度のドーズ量のボロンイオン打ち込みなどが可
能で有る。
絶縁膜14、24、34の表面に、ドープドシリコンや
シリサイド膜などからなるゲート電極15、25、35
を形成する。次に、P型の駆動回路用TFT30の形成
予定領域をレジストマスク81で覆った状態で、N型の
画素用TFT10およびN型の駆動回路用TFT20の
形成予定領域に対して、ドナー型の不純物、たとえば、
リンイオンを約3.0×1013cm-2のドーズ量でイオ
ン注入する(1回目の不純物導入工程/低濃度第1導電
型不純物導入工程)。その結果、N型の駆動回路用TF
T20の形成予定領域では、不純物濃度が約3.0×1
018cm-3の低濃度のソース・ドレイン領域21a、2
2aが形成される。なお、不純物が導入されなかった部
分がチャネル形成予定領域23となる。この時点に於い
てはN型の画素用TFT10の形成予定領域も低濃度
(不純物濃度が約3.0×1018cm-3)のソース・ド
レイン領域11a、12aが形成されている。しかる後
に、レジストマスク81を除去する。
駆動回路用TFT20の形成予定領域をレジストマスク
82で覆う一方、N型の画素用TFT10の形成予定領
域については開放状態とする。この状態で、P型の駆動
回路用TFT30の形成予定領域に対して、アクセプタ
ー型の不純物、たとえばボロンイオンを約2.0×10
13cm-2のドーズ量でイオン注入して、ゲート電極35
に対して自己整合的に不純物濃度が約2.0×1018c
m-3の低濃度のソース・ドレイン領域31a、32aを
形成する(2回目の不純物導入工程/低濃度第2導電型
不純物導入工程)。ここでN型の画素用TFT10は開
放状態にあるため、そこにもボロンイオンが約2.0×
1013cm-2のドーズ量でイオン注入される。その結
果、不純物濃度が当初約3.0×1018cm-3であった
N型のソース・ドレイン領域11a、12aは今回の不
純物の導入によって不純物濃度が実質的に低下する。す
なわち、ソース・ドレイン領域11a、12aは、先の
N型の不純物導入量と今回のP型の不純物導入量との差
に相当するドナー型の不純物濃度(約1.0×1018c
m-3のリンイオン)のみが導入された低濃度N型領域と
電気的特性が略等価な領域となる。しかる後に、レジス
トマスク82を除去する。
画素用TFT10およびN型の駆動回路用TFT20の
形成予定領域に加えて、P型の駆動回路用TFT30の
ゲート電極35をも広めに覆うレジストマスク83を形
成した後、アクセプター型の不純物、たとえばボロンイ
オンを1.0×1015cm-2のドーズ量でイオン注入す
る(3回目の不純物導入工程/高濃度第2導電型不純物
導入工程)。その結果、低濃度のソース・ドレイン領域
31a、32aには、不純物濃度が1.0×1020cm
-3の高濃度ソース・ドレイン領域312、322が形成
される。一方、低濃度のソース・ドレイン領域31a、
32aのうち、レジストマスク83で覆われていた部分
は、そのまま不純物濃度が約2.0×1018cm-3の低
濃度ソース・ドレイン領域311、321となる。この
ようにして、P型の駆動回路用TFT30を形成する。
しかる後に、レジストマスク83を除去する。
駆動回路用TFT30の形成予定領域に加えて、N型の
画素用TFT10およびN型の駆動回路用TFT20の
ゲート電極15、25をも広めに覆うレジストマスク8
4を形成した後、ドナー型の不純物、たとえばリンイオ
ンを1.0×1015cm-2のドーズ量でイオン注入する
(4回目の不純物導入工程/高濃度第1導電型不純物導
入工程)。その結果、低濃度のソース・ドレイン領域1
1a、12a、21a、22aには、不純物濃度が1.
0×1020cm-3の高濃度ソース・ドレイン領域11
2、122、212、222が形成される。一方、低濃
度のソース・ドレイン領域11a、12aのうち、レジ
ストマスク84で覆われていた部分は、そのまま不純物
濃度が約1.0×1018cm-3の低濃度ソース・ドレイ
ン領域111、121となる。また、低濃度のソース・
ドレイン領域21a、22aのうち、レジストマスク8
4で覆われていた部分は、そのまま不純物濃度が約3.
0×1018cm-3の低濃度ソース・ドレイン領域21
1、221となる。このようにして、N型の画素用TF
T10およびN型の駆動回路用TFT20が形成され
る。
FT20の低濃度ソース・ドレイン領域211、221
を形成するための低濃度第1導電型不純物導入工程とP
型の駆動回路用TFT30の低濃度ソース・ドレイン領
域311、321を形成するための低濃度第2導電型不
純物導入工程で打ち込んだ各不純物濃度の差を利用して
画素用TFT10の低濃度ソース・ドレイン領域11
1、121を形成出来る。すなわち、N型およびP型の
駆動回路用TFT20、30の製造工程を援用しなが
ら、N型の駆動回路用TFT20とは異なる電気的特性
をもつN型の画素用TFT10が形成されるので有る。
従ってレジストマスク81〜84を形成するための4回
のマスク形成工程と4回の不純物導入工程とによって、
先と同様5種類のソース・ドレインがアクティブマトリ
クス基板1上に製造される。それ故、製造工程を増やす
ことなく、TFTの電気的特性を画素領域および駆動回
路部毎に最適化することが可能と成り、表示むらなどが
発生しにくく、かつ、駆動回路部の動作速度が高いアク
ティブマトリクス基板を用いた液晶表示装置を安価に製
造することができるので有る。
他の製造方法)なお、不純物の導入方法については、イ
オン注入法に他に、イオンドーピング法、プラズマドー
ピング法、レーザドーピング法などを用いてもよい。
するにあたっては、マスクを用いる方法の他にも、ゲー
ト電極15、25、35の側面に異方性エッチングでサ
イドウォールを残し、このサイドウォールを用いて低濃
度ソース・ドレイン領域を形成してもよい。また、マス
ク材質についてもレジストマスクに限定されない。
低濃度ソース・ドレイン領域111、121の形成予定
領域に第1導電型および第2導電型の不純物を導入し、
それらの不純物濃度の差によって、画素用TFT10の
低濃度ソース・ドレイン領域111、121をN型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221に比して実質的に低濃度に形成するのであれ
ば、高濃度ソース・ドレイン領域を形成する工程などの
順序などについては、限定がない。
ドープ工程をC/D、ゲート電極形成工程をG、低濃度
N型の不純物導入工程をN- 、高濃度N型の不純物導入
工程をN+ 、低濃度P型の不純物導入工程をP- 、高濃
度P型の不純物導入工程をP+ で表すように、チャネル
ドープ工程についてはゲート電極形成工程の前に行い、
低濃度N型の不純物導入工程および低濃度P型の不純物
導入工程をゲート電極形成工程の後に行うのであれば、
いずれの工程順序であってもよい。また、チャネルドー
プ工程については省略してもよい。
発明の第3形態に関し、先の例ではN型の画素用TFT
10の低濃度ソース・ドレイン領域111、121の不
純物濃度を約1.0×1018cm-3とし、N型の駆動回
路用TFT20の低濃度ソース・ドレイン領域211、
221の不純物濃度を約3.0×1018cm-3とした
が、画素用TFT10の低濃度ソース・ドレイン領域1
11、121をN型の駆動回路用TFT20の低濃度ソ
ース・ドレイン領域211、221に比して実質的に低
濃度に形成して、画素領域におけるTFTのオフリーク
電流の低減と、駆動回路部におけるTFTのオン電流の
増大とを併せて実現できる条件であれば、上記実施例に
記載の不純物濃度に限定されるものではない。たとえば
N型の駆動回路用TFT20の低濃度ソース・ドレイン
領域211、221の不純物濃度を約1.0×1017c
m-3以下とした場合にはそのオフリーク電流を1×10
-14 A以下にまで確実に低減できるので、液晶表示装置
における表示の品位が大幅に向上する。
が満たすべき好ましい関係を説明しておく。まず第1導
電型の駆動回路用TFT(Dr1 TFT)および第1
導電型の画素用TFT(Pi1 TFT)の低濃度ソー
ス・ドレイン領域に打ち込まれた不純物量をNI cm-3
とし、第2導電型の駆動回路用TFT(Dr2 TF
T)の低濃度ソース・ドレイン領域に打ち込まれた第2
導電型不純物量をNIIcm-3とする。この時NI 、NII
が 0<NII<NI <10×1018 ・・・(1) の関係を満たせばPi1 TFTが第1導電型LDD
TFTとなり、Dr1TFTもDr2 TFTもLDD
TFTと成る。この条件範囲は図17に於いて(A)
(D)(H)で囲まれた三角形領域に相当する。更に条
件(1)を満たし且つ (NI −NII)≦3×1018 ・・・(2) を満たせば、Pi1 TFTのオフリーク電流は十分小
さく成る。この条件範囲は図17に於いて(A)(D)
(C)(B)で囲まれた四角形領域に相当する。更にN
I 、NIIが 0<NII ≦(4×1018) NII<NI ≦(NII+3×1018) ・・・(3) を満たせば、Dr2 TFTのチャンネル長が4μm程
度以下と短く成ってもDr2 TFTは十分高いS/D
耐圧を有する様に成り、Vdsの違いに依りトランジス
タの閾値電圧(Vth)が変動するとの悪要件を回避し
得る。即ち、Dr2 TFTにスケーリング則を適応し
得るので有る。この条件範囲は図17に於いて(F)
(D)(C)(I)で囲まれた四角形領域に相当する。
更にNI 、NIIが 0<NII<NI ≦(NII+3×1018) NI ≦(4×1018) ・・・(4) を満たせば、Dr1 TFTのチャンネル長が4μm程
度以下と短く成ってもDr1 TFTも十分高いS/D
耐圧を有する様に成る。即ちDr1 TFTにもDr2
TFTにも両者にスケーリング則を適応し得るので有
る。この条件範囲は図17に於いて(F)(D)(C)
(E)で囲まれた四角形領域に相当する。更に第1導電
型がN型で第2導電型がP型の時NI 、NIIが 0<NII<NI ≦(4×1018) (NI −3×1018)≦NII≦(3×1018) ・・・(5) を満たせば、Dr2 TFT(P型 TFT)のチャン
ネル長が3μm程度以下と短く成ってもDr2 TFT
は十分高いS/D耐圧を有する様に成る。即ちDr2
TFTの超微細化が可能と成る。この条件範囲は図17
に於いて(G)(D)(C)(E)(J)で囲まれた五
角形領域に相当する。更に第1導電型(N型)の駆動回
路用薄膜トランジスタのチャネル長LDr1をx(μm)
とした時に(但し、0<x ≦3)、xとNI 、NIIが 0<NII<NI ≦(x×1018) ・・・(6) を満たせば、N型のDr1 TFTのチャンネル長が3
μm程度以下と短く成ってもDr1 TFTも十分高い
S/D耐圧を有する様に成る。即ちこの条件下ではDr
1 TFTもDr2 TFTも両者の超微細化が可能と
成る。この条件範囲は図17に於いて(G)(D)
(C)で囲まれた三角形領域に相当する。
は第1導電型をN型とし第2導電型をP型としたが、条
件式(5)と(6)を除いてこれら導電型を逆にしても
よい。すなわち第1導電型をP型とし第2導電型をN型
とするので有る。この場合画素用TFTはP型で構成さ
れる事と成る。一般にP型のTFTの方がオフリーク電
流のゲート電圧依存性が小さいので(P型TFTのゲー
ト電圧を正の大きな値に設定してもリーク電流は差程大
きく成らない)、表示品質が著しく向上するという利点
がある。加えてこの場合DrP TFTのLDD濃度は
DrN TFTのLDD濃度よりも高く成るので本発明
の第1形態の条件を満たし、第1形態の効果をも得られ
る。ドーズ量の一例としてはP型の駆動回路TFTの低
濃度ソース・ドレイン領域に6×1018cm-3のP型不
純物を打ち込み、N型の駆動回路TFTの低濃度ソース
・ドレイン領域に1×1018cm-3のN型不純物を打ち
込めば、P型の画素用TFTの不純物濃度は実質的に5
×1018cm-3と成る。第1導電型と第2導電型を入れ
換えた場合に於けるLDD領域の適正な不純物濃度は、
図17で横軸と縦軸とを入れ代えた条件範囲で有る。
に於いても無論第1形態の(本発明に係わるレイアウ
ト)の章で説明したレイアウトは適応される。それに加
えて図11に示すように、N型の画素用TFT10の低
濃度ソース・ドレイン領域111、121の長さおよび
幅をそれぞれLPiNLDD、WPiNLDDとし、N型の駆動回路
用TFT20の低濃度ソース・ドレイン領域211、2
21の長さおよび幅をそれぞれLDrNLDD、WDrNLDDと
し、P型の駆動回路用TFT30の低濃度ソース・ドレ
イン領域311、321の長さおよび幅をそれぞれL
DrPLDD、WDrPLDDとしたときに、LPiNLDD、WPiNLDD、
LDrNLDD、WDrNLDDは (LPiNLDD/WPiNLDD)≧(LDrNLDD/WDrNLDD) の式を満たして居る事が望ましい。こうする事でPi
TFTではより確実にオフリーク電流を押さえ、Dr
TFTでは十分に高いオン電流が得られるからで有る。
更にLDrNLDD、WDrNLDDとLDrPLDD、WDrPLDDは (LDrNLDD/WDrNLDD)>(LDrPLDD/WDrPLDD) の式を満たして居ることが望ましい。第3形態の発明で
第1導電型をN型とすると、駆動回路用P型TFTのL
DD濃度は必ず駆動回路用N型TFTのLDD濃度より
も低く成って仕舞い、本発明の第1形態の条件を満たし
得ない。即ちN型に比べて移動度の低いP型LDD T
FTのLDD領域に起因する寄生抵抗のほうがN型LD
Dのそれよりも高く成って仕舞う。そこでLDD領域の
レイアウトを上式の様に設定すると、第1形態の条件を
満たし得ずともP型TFTと型TFTのオン電流値を揃
える事が可能と成る訳で有る。即ち第3形態に於いても
こうする事に依りゲート容量バランスが取れ、同時にオ
ン電流のバランスも取れる様に成るので有る。
ら第3形態では各TFTの特性を最適化するにあたって
低濃度ソース・ドレイン領域の不純物濃度を最適化した
が、本発明ではその構造によって、各TFTの特性を最
適化する。但し、各TFTの基本的な構成は、第1形態
ないし第3形態と同様であるため、図1を参照して説明
するとともに、対応する機能を有する部分については同
じ符合を付してそれらの詳細な説明を省略する。
クス基板上に駆動回路部に形成されCMOS回路を構成
する第1導電型および第2導電型の駆動回路用薄膜トラ
ンジスタと、画素領域に形成された第1導電型の画素用
薄膜トランジスタとを少なくとも有する。これら第1導
電型の画素用薄膜トランジスタ及び第1導電型の駆動回
路用薄膜トランジスタ、第2導電型の駆動回路用薄膜ト
ランジスタはいずれもソース・ドレイン領域のうちゲー
ト電極の端部に対してゲート絶縁膜を介して対峙する部
分に低濃度ソース・ドレイン領域を備えるLDD構造を
有しており、第1導電型の画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の長さは第1導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さより長く設定されて居る。これを図1を用いて具体
的に説明する。なおここでは第1導電型をN型とし第2
導電型をP型として説明するが、無論この反対で第1導
電型をP型とし第2導電型をN型としてとしても良い。
ソース・ドレイン領域111、121の長さはN型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221の長さより長く設定してある。例えばN型の
画素用TFT10の低濃度ソース・ドレイン領域11
1、121の長さが約2μmであるのに対し、N型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221の長さは約1.5μmである。
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さがN型の駆動回路用薄膜トランジスタの前記低濃度
ソース・ドレイン領域の長さより短く設定されている。
即ち図1のP型の駆動回路用TFT30の低濃度ソース
・ドレイン領域311、321の長さをN型の駆動回路
用TFT20の低濃度ソース・ドレイン領域211、2
21の長さに対して短く設定してある。たとえばN型の
駆動回路用TFT20の低濃度ソース・ドレイン領域2
11、221の長さが約1.5μmで有れば、P型の駆
動回路用TFT30の低濃度ソース領域311の長さ及
び低濃度ドレイン領域321の長さは約0.8μmで有
る。このLDD長の長さの関係は、N型の駆動回路用T
FT20で好ましくは低濃度ソース・ドレイン領域21
1、221の長さを約0.8から2μmに設定し、P型
の駆動回路用TFT30では低濃度ソース・ドレイン領
域311、321の長さを約0.5から1μmに設定す
る。更にこの条件下でN型の駆動回路用TFT30にお
ける低濃度ソース・ドレイン領域311、321の長さ
をP型の駆動回路用TFT20における低濃度ソース・
ドレイン領域211、221の長さに対して約1.5倍
から約3倍までの範囲に設定するば、理想的で有る。な
お第4形態のCMOS TFTでも第1形態の(本発明
に係わるレイアウト)の章で説明した事柄が適応され
る。即ちLDrN 、WDrN 、LDrP 、WDrP が以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たす範囲内であれば、ゲート容量のバランスを確保
できる。たとえば、レイアウト面から、WDrN とWDrP
とを等しくする必要がある場合には、LDrN とLDrP が
以下の式 0.8≦ LDrN/LDrP ≦1.25 を満たすように設定する。
FT10の低濃度ソース・ドレイン領域111、121
の長さおよび幅をそれぞれLPiNLDD、WPiNLDDとし、N
型の駆動回路用TFT20の低濃度ソース・ドレイン領
域211、221の長さおよび幅をそれぞれLDrNLDD、
WDrNLDDとし、P型の駆動回路用TFT30の低濃度ソ
ース・ドレイン領域311、321の長さおよび幅をそ
れぞれLDrPLDD、WDr PLDDとしたときに、LPiNLDD、W
PiNLDD、LDrNLDD、WDrNLDDを、以下の式 (LPiNLDD/WPiNLDD)≧(LDrNLDD/WDrNLDD) 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/WDrPLDD)<3.0 の式を満たして居ることが望ましい。こうする事に依り
ゲート容量バランスが取れ、同時にオン電流のバランス
も取れるからで有る。
度ソース・ドレイン領域の長さと、オン、オフ電流特性
との関係を、図18および図19に示す。まず、図18
には、LDD構造のN型のTFTにおける低濃度ソース
・ドレイン領域の長さとオン電流との関係を実線L28
で示し、LDD構造のP型のTFTにおける低濃度ソー
ス・ドレイン領域の長さとオン電流との関係を実線L2
9で示してある。ここで低濃度ソース・ドレイン領域の
不純物濃度はP型及びN型のいずれのTFTでも約2×
1018cm-3としてある。TFTのチャネルサイズはW
/L=10/10(μm)であり、ソース・ドレイン電
圧はVds=5Vであり、ゲート電圧はVgs=10V
である。この検討結果によれば、TFTではP型及びN
型のいずれのタイプでも、低濃度ソース・ドレイン領域
の長さを短くする方が、この部分における寄生抵抗値が
小さくなる分だけ、大きなオン電流を得ることができる
といえる。従ってCMOS回路のゲート容量バランスを
崩すことなく、同時にオン電流のバランスを確保すると
いう観点からすれば、N型のTFTにおける低濃度ソー
ス・ドレイン領域の長さをP型のTFTにおける低濃度
ソース・ドレイン領域の長さに対して約1.5倍から約
3倍までの範囲とすればよい。
における低濃度ソース・ドレイン領域の長さとオフリー
ク電流との関係を実線L30で示し、LDD構造のP型
のTFTにおける低濃度ソース・ドレイン領域の長さと
オフリーク電流との関係を実線L31で示してある。こ
こで、低濃度ソース・ドレイン領域の不純物濃度は、P
型及びN型のいずれのTFTでも、約2×1018cm-3
としてある。チャネルサイズはW/L=10/10(μ
m)であり、ソース・ドレイン電圧はVds=5Vであ
り、ゲート電圧Vgs=0Vである。この検討結果によ
れば低濃度ソース・ドレイン領域の長さを長くする方
が、ドレイン端での電界緩和がより効率的に進み、それ
故オフリーク電流を低減することができるといえる。
るアクティブマトリクス基板では各TFTをLDD構造
にしてあることに加えて、N型の駆動回路用TFT20
の低濃度ソース・ドレイン領域211、221の長さを
N型の画素用TFT10の低濃度ソース・ドレイン領域
111、121の長さよりも短く設定して有り、その値
は約0.8から2μm程度と成って居る。一方、N型の
画素用TFT10の低濃度ソース・ドレイン領域11
1、121の長さは約1から2.5μm程度で有る。こ
うした事実を反映して、図20に実線L42で示すよう
にN型の駆動回路用TFT20のオン電流は十分大き
く、その一方で一点鎖線L43で示すようにN型の画素
用TFT10のオフリーク電流は窮めて小さく成って居
る。しかもP型の駆動回路用TFT30の低濃度ソース
・ドレイン領域311、321の長さをN型の駆動回路
用TFT20の低濃度ソース・ドレイン領域211、2
21の長さよりも短くして有り、その値は約0.5から
1μm程度で有る。これにより図20に点線L44で示
すようにP型の駆動回路用TFT30のオン電流がN型
の駆動回路用TFT20のオン電流と同等のレベルまで
改善されている。それ故、シフトレジスタの動作条件に
充分なマージンを確保でき、更にオン電流のアンバラン
スに起因する誤動作も発生しない。しかもP型のTFT
とN型のTFTとの間では素子サイズが略同じであるた
め、ゲート容量もほぼ同等である。
説明ではN型の画素用TFTの低濃度ソース・ドレイン
領域の長さを2μmとし、N型の駆動回路用TFTの低
濃度ソース・ドレイン領域の長さを1.5μmとして来
たが、かかる長さに限定されることは無い。N型の画素
用TFTの低濃度ソース・ドレイン領域の長さをN型の
駆動回路用TFTの低濃度ソース・ドレイン領域の長さ
より長く設定さえすれば、画素領域におけるTFTのオ
フリーク電流の低減と、駆動回路部におけるTFTのオ
ン電流の増大とを併せて実現できる。又N型の駆動回路
用TFTの低濃度ソース・ドレイン領域の長さを0.8
〜2.0μmとし、P型の駆動回路用TFTの低濃度ソ
ース・ドレイン領域の長さを0.5〜1.0μmとして
説明して来たが、矢張りかかる長さに限定される物では
無い。P型の駆動回路用TFTの低濃度ソース・ドレイ
ン領域の長さをN型の駆動回路用TFTの低濃度ソース
・ドレイン領域の長さより短く設定しさえすれば、駆動
回路におけるオン電流のバランスを向上できる。特に、
P型の駆動回路用TFTの低濃度ソース・ドレイン領域
の長さをN型の駆動回路用TFTの低濃度ソース・ドレ
イン領域の長さに対して約1/3から約1/1.5倍ま
での範囲に設定すれば、それらのオン電流を略同等にす
ることができる。
は各LDD TFTの特性を低濃度ソース・ドレイン領
域の不純物濃度及びその構造に依りを最適化する。但
し、各TFTの基本的な構成は、第1形態ないし第4形
態と同様であるため、図1を参照して説明するととも
に、対応する機能を有する部分については同じ符合を付
してそれらの詳細な説明を省略する。
クス基板上に駆動回路部に形成されCMOS回路を構成
する第1導電型および第2導電型の駆動回路用薄膜トラ
ンジスタと、画素領域に形成された第1導電型の画素用
薄膜トランジスタとを少なくとも有する。これら第1導
電型の画素用薄膜トランジスタ及び第1導電型の駆動回
路用薄膜トランジスタ、第2導電型の駆動回路用薄膜ト
ランジスタはいずれもソース・ドレイン領域のうちゲー
ト電極の端部に対してゲート絶縁膜を介して対峙する部
分に低濃度ソース・ドレイン領域を備えるLDD構造を
有しており、第1導電型の画素用薄膜トランジスタの低
濃度ソース・ドレイン領域の長さは第1導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域の
長さより長く設定されて居る。更に第1導電型の画素用
薄膜トランジスタにおける低濃度ソース・ドレイン領域
の不純物濃度は第1導電型の駆動回路用薄膜トランジス
タにおける低濃度ソース・ドレイン領域の不純物濃度に
比較して低く成って居る。これを図1を用いて具体的に
説明する。なおここでは第1導電型をN型とし第2導電
型をP型として説明するが、無論この反対で第1導電型
をP型とし第2導電型をN型としてとしても良い。
ソース・ドレイン領域111、121の長さはN型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221の長さより長く設定してある。例えばN型の
画素用TFT10の低濃度ソース・ドレイン領域11
1、121の長さが約2μmであるのに対し、N型の駆
動回路用TFT20の低濃度ソース・ドレイン領域21
1、221の長さは約1.5μmである。同時にN型の
画素用TFT10における低濃度ソース・ドレイン領域
111、121の不純物濃度はN型の駆動回路用TFT
20における低濃度ソース・ドレイン領域211、22
1の不純物濃度に比較して低く設定してある。一例とし
てはN型の画素用TFT10の低濃度ソース・ドレイン
領域111、121における不純物濃度を約0.4×1
018cm-3とし、N型の駆動回路用TFT20の低濃度
ソース・ドレイン領域211、221における不純物濃
度を約0.7×1018cm-3とする。
路用薄膜トランジスタの低濃度ソース・ドレイン領域3
11、321の長さがN型の駆動回路用薄膜トランジス
タの低濃度ソース・ドレイン領域211、221の長さ
より短く設定されている。たとえばN型の駆動回路用T
FT20の低濃度ソース・ドレイン領域211、221
の長さが約1.5μmで有れば、P型の駆動回路用TF
T30の低濃度ソース領域311の長さ及び低濃度ドレ
イン領域321の長さは約0.8μmで有る。このLD
D領域の長さの関係は、N型の駆動回路用TFT20で
好ましくは低濃度ソース・ドレイン領域211、221
の長さを約0.8から2μmに設定し、P型の駆動回路
用TFT30では低濃度ソース・ドレイン領域311、
321の長さを約0.5から1μmに設定する。更にこ
の条件下でN型の駆動回路用TFT30における低濃度
ソース・ドレイン領域311、321の長さをP型の駆
動回路用TFT20における低濃度ソース・ドレイン領
域211、221の長さに対して約1.5倍から約3倍
までの範囲に設定するば、理想的で有る。又本発明では
P型の駆動回路用TFT30の低濃度ソース・ドレイン
領域311、321における不純物濃度を、N型の駆動
回路用TFT20の低濃度ソース・ドレイン領域21
1、221における不純物濃度に対して高く設定してあ
る。たとえば、N型の駆動回路用TFT20では、低濃
度ソース・ドレイン領域211、221の不純物濃度を
約0.7×1018cm-3に設定してあるのに対して、P
型の駆動回路用TFT30では、低濃度ソース・ドレイ
ン領域311、321の不純物濃度を約5.0×1018
cm-3に設定してある。すなわち、P型の駆動回路用T
FT30における低濃度ソース・ドレイン領域311、
321の不純物濃度をN型の駆動回路用TFT20にお
ける低濃度ソース・ドレイン領域211、221の不純
物濃度に対して約6倍から約8倍までの範囲に設定して
ある。なお第5形態のCMOS TFTでも第1形態の
(本発明に係わるレイアウト)の章で説明した事柄が適
応される。即ちLDrN 、WDrN 、LDrP 、WDrP が以下
の式0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )
≦1.25を満たす範囲内であれば、ゲート容量のバラ
ンスを確保できる。更にN型の駆動回路用薄膜トランジ
スタの低濃度ソース・ドレイン領域の長さおよび幅をそ
れぞれLDrNLDD、WDrNLDDとし、P型の駆動回路用薄膜
トランジスタの低濃度ソース・ドレイン領域の長さおよ
び幅をそれぞれLDrPLDD、WDrPLDDとしたときに、L
DrNLDD、WDrNLDD、LDrPLDD、WDrPLDDが 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/W
DrPLDD)<3.0 の式を満たして居ることが望ましい。こうする事に依り
オン抵抗を揃え、同時にゲート容量バランスが取れるか
らで有る。
(第4形態に於けるLDD長)に準ずる。又LDD領域
に於ける不純物濃度の関係は(第2形態に係わる不純物
濃度)に準ずる。
N型およびP型の薄膜トランジスタによりCMOS回路
が構成された薄膜半導体装置に関する。ここでは図11
に示す様にN型の薄膜トランジスタの低濃度ソース・ド
レイン領域の長さおよび幅をそれぞれLDrNLDD、W
DrNLDDとし、P型の薄膜トランジスタの低濃度ソース・
ドレイン領域の長さおよび幅をそれぞれLDrPLDD、W
DrPLDDとしたときに、LDrNLDD、WDrNLDD、LDrPL DD、
WDrPLDDは、以下の式 (LDrNLDD/WDrNLDD)≧(LDrPLDD/WDrPLDD) を満たして居る。更に本発明は斯様な薄膜半導体装置が
形成された基板を構成要素の一部とする電子機器で有
る。
オン抵抗を決めるのは移動度などに代表されるチャンネ
ル抵抗とLDD領域に起因するLDD抵抗の両者で有
る。一方P型の移動度は通常N型の移動度よりも低いか
ら必然的にP型TFTのチャンネル抵抗はN型TFTの
チャンネル抵抗よりも高く成って仕舞う。そこで本発明
ではこのチャンネル抵抗の相違をLDD抵抗の相違にて
相殺するので有る。P型の駆動回路用TFT30ではこ
うして低濃度ソース・ドレイン領域311、321にお
ける抵抗値がN型よりも小さくなる為、P型TFTのオ
ン電流とN型TFTのオン電流をチャンネルサイズを両
者の間でほぼ同等とした儘揃える事が出来るので有る。
ゲート容量バランスを取るとの視点からはLDrN 、W
DrN 、LDrP、WDrP が 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 の式を満たして居る事が望まれる。特にWDrN=WDrPで
有ったり、LDrN=LDrPで有れば複雑な回路のレイアウ
トも容易と成り、より高機能を備えたCMOS薄膜半導
体装置と成る。従ってこの様な薄膜半導体装置を利用し
て各種回路が形成され、高性能化した携帯様コンピュー
ターなどの電子機器が実現されるので有る。なお第6形
態の発明ではLDD領域の不純物濃度になんの制限も設
けられない。即ち第1形態の条件を組み合わせる事も可
能で有るし、或いはLDD領域の不純物濃度をチャンネ
ル形成領域の不純物濃度と同一とした所謂オフセット構
造と組み合わせる事も可能で有る。
た液晶表示装置に対しても適応する事が出来る。即ち本
発明の液晶表示装置はアクティブマトリクス基板上に駆
動回路部でCMOS回路を構成する第1導電型および第
2導電型の駆動回路用薄膜トランジスタと、画素領域に
形成された第1導電型の画素用薄膜トランジスタとを有
し、駆動回路用薄膜トランジスタおよび画素用薄膜トラ
ンジスタはソース・ドレイン領域のうち、ゲート電極の
端部に対してゲート絶縁膜を介して対峙する部分に低濃
度ソース・ドレイン領域を備えるLDD構造と成って居
る。この際第1導電型の画素用薄膜トランジスタの低濃
度ソース・ドレイン領域111、121の長さおよび幅
をそれぞれLPiILDD、WPiILDDとし、第1導電型の駆動
回路用薄膜トランジスタの低濃度ソース・ドレイン領域
211、221の長さおよび幅をそれぞれLDrILDD、W
DrILDDとすると、LPiILDD、WPiILDD、LDrILDD、W
DrIL DDは、 (LPiILDD/WPiILDD)≧(LDrILDD/WDrILDD) の式を満たしている。
TFT20では低濃度ソース・ドレイン領域211、2
21における抵抗値が小さくなる分だけ、大きなオン電
流を得ることができる。一方、N型の画素用TFT10
では、低濃度ソース・ドレイン領域111、121に電
界緩和が進む為、オフリーク電流を小さくすることがで
きるので有る。
態で説明したように、各TFTにおいて低濃度ソース・
ドレイン領域の不純物濃度を最適化することによってT
FTの電気的特性を向上する発明と、第4形態及第6形
態で説明したように、各TFTにおいて低濃度ソース・
ドレイン領域のサイズを最適化することによってTFT
の電気的特性を向上する発明とについては、それぞれ個
別に用いてもよいが、各発明形態に記載の構成をそれぞ
れ組み合わせてもよい。例えば第3形態と第6形態とを
組み合わせれば、各領域に対する不純物導入量について
の制約が有るが故各TFTにおいて低濃度ソース・ドレ
イン領域の不純物濃度を変えただけでは達成できないよ
うな駆動回路用TFT同士のオン電流のバランス確保を
も各TFTにおける低濃度ソース・ドレイン領域のサイ
ズを最適化することによって達成することができる。
り1つのTFTを介して画素への書き込みを行う構成に
なっているが、本発明のTFTを用いたCMOS回路を
介して画素への書き込みを行ってもよい。
器)本発明により得られた液晶表示装置をフルカラーの
携帯型パーソナルコンピューター(ノートPC)の筐体
に組み込んだ。クロック生成回路、シフトレジスター回
路、NORゲート、デジタル映像信号線、ラッチ回路
1、ラッチパルス線、ラッチ回路2、リセット線1、A
NDゲート、規準電位線、リセット線2、容量分割に依
る6ビットD/Aコンバーター、CMOSアナログスウ
ィッチなどから成る6ビットデジダルデータドライバー
をアクティブマトリクス基板が内蔵して居り、これら高
なの回路も総て本発明のCMOS薄膜半導体装置から出
来上がっている。この液晶表示装置ではコンピューター
からのデジタル映像信号を直接液晶表示装置に入力出来
る為、外部回路構成が簡素と化し、同時に消費電力も窮
めて小さく成った。加えて表示ぶに用いられているPi
TFTも高性能で有る為、このノートPCは非常に美
しい表示画面を有する良好な電子機器で有る。これによ
り長時間使用可能で、且つ綺麗な表示画面を有する超小
型軽量電子機器が作成された。
に係る薄膜半導体装置では、CMOS回路が構成する前
記N型およびP型のTFTは、LDD構造を有している
とともに、P型のTFTにおける低濃度・ドレイン領域
の不純物濃度は、N型のTFTにおける低濃度ソース・
ドレイン領域の不純物濃度に比較して高いことを特徴と
する。従って、本発明によれば、ゲート電極の端部に対
して対峙する部分が低濃度ソース領域および低濃度ドレ
イン領域になっているため、ドレイン端における電界強
度が緩和される。このためS/D耐圧やS/G耐圧が高
くなり、TFTの短チャネル長化等の微細化が可能であ
る。これに依りオン電流は増大し、駆動回路の高速動作
が可能となる。しかも短チャネル長化によってゲート容
量が小さくなるので、この点からも、駆動回路の高速動
作が可能となる。また、駆動回路では、TFTのオフリ
ーク電流が小さいので、誤動作が発生しにくいととも
に、CMOS回路の消費電流も小さく成る。さらに、P
型のTFTにおける低濃度ソース・ドレイン領域の不純
物濃度はN型のTFTのそれに比して高いため、各TF
T間で素子サイズをほぼ同一、或いは同一とした儘、N
型およびP型のTFT間におけるオン電流特性を同等に
することができ、ゲート容量のバランスも崩れず、それ
故回路の誤動作も生じにくい。又、ドレイン端での電界
緩和が進む結果回路の信頼性も著しく向上するので有
る。
は、各TFTがLDD構造を有しているとともに、第1
導電型の画素用TFTにおける低濃度ソース・ドレイン
領域の不純物濃度は、第1導電型の駆動回路用TFTに
おける低濃度ソース・ドレイン領域の不純物濃度に比較
して低いことを特徴とする。従って、本発明では、LD
D構造による効果に加えて、画素用TFTのオフ電流の
一層の低減と、駆動回路用TFTのオン電流の一層の増
大とを併せて達成できる。それ故、表示むらなどが発生
せず、かつ、駆動回路部の動作速度がさらに高い液晶表
示装置を実現できる。
構造を有しているとともに、画素用TFTの低濃度ソー
ス・ドレイン領域は、第1導電型および第2導電型の不
純物が導入されていることにより、第1導電型の駆動回
路用TFTの低濃度ソース・ドレイン領域よりも実質的
に低濃度の第1導電型領域になっていることを特徴とす
る。従って、本発明によれば、第1導電型および第2導
電型の駆動回路用TFTの製造工程を援用しながら、第
1導電型の駆動回路用TFTとは異なる電気的特性をも
つ画素用TFTを形成できる。それ故、製造工程を増や
すことなく、TFTの電気的特性を画素領域および駆動
回路部毎に最適化することによって、表示むらなどが発
生しにくく、かつ、駆動回路部の動作速度が高いアクテ
ィブマトリクス基板を製造することができる。
装置では、各TFTがLDD構造を有しているととも
に、各TFTにおける低濃度ソース・ドレイン領域の面
積を最適化することを特徴とする。従って、本発明によ
れば、LDD構造による効果に加えて、画素用TFTの
オフ電流の一層の低減と、駆動回路用TFTのオン電流
の一層の増大、駆動回路用TFTのオン電流やゲート容
量バランスの確保などを達成できる。それ故、表示むら
などが発生せず、かつ、駆動回路部の動作速度がさらに
高い液晶表示装置を実現できる。
は、各TFTがLDD構造を有しているとともに、各T
FTにおける低濃度ソース・ドレイン領域の面積を最適
化し更にLDD領域の不純物濃度をも最適化することを
特徴とする。従って、本発明によれば、LDD構造によ
る効果に加えて、画素用TFTのオフ電流の一層の低減
と、駆動回路用TFTのオン電流の一層の増大、駆動回
路用TFTのオン電流やゲート容量バランスの確保など
を達成できる。それ故、表示むらなどが発生せず、か
つ、駆動回路部の動作速度がさらに高い液晶表示装置を
実現できる。
ティブマトリクス基板を模式的に示す断面図である。
いた液晶表示装置のアクティブマトリクス基板の説明
図、(b)は、その駆動回路に用いたCMOS回路の説
明図である。
におけるドレイン耐圧のチャネル長依存性を示すグラフ
図である。
オン・オフリーク電流特性を比較して示すグラフ図であ
る。
ィブマトリクス上に形成した各TFTのオン・オフリー
ク電流特性を比較して示すグラフ図である。
造方法のうち、ゲート電極の形成工程までを示す工程断
面図である。
造方法のうち、ゲート電極の形成工程以降の工程を示す
工程断面図である。
の製造方法のうち、ゲート電極の形成工程以降の工程を
示す工程断面図である。
ィブマトリクス上に形成した各TFTにおける低濃度ソ
ース・ドレイン領域の不純物濃度とオン電流特性との関
係を示すグラフ図である。
ティブマトリクス上に形成した各TFTにおける低濃度
ソース・ドレイン領域の不純物濃度とオフリーク電流特
性との関係を示すグラフ図である。
およびP型の薄膜トランジスタにおけるサイズ面での構
成を説明するための説明図である。
ティブマトリクス上に形成した各TFTのオン・オフリ
ーク電流特性を比較して示すグラフである。
製造方法のうち、ゲート電極の形成工程以降の工程を示
す工程断面図である。
別の製造方法のうち、ゲート電極の形成工程以降の工程
を示す工程断面図である。
製造方法を示す工程断面図である。
別の製造方法を示す工程断面図である。
各TFTの低濃度ソース・ドレイン領域への不純物導入
条件を説明するためのグラフである。
ティブマトリクス基板上に構成された各TFTのオン電
流特性を示すグラフである。
ティブマトリクス基板上に構成された各TFTのオフリ
ーク電流特性を示すグラフである。
ティブマトリクス上に形成した各TFTのオン・オフリ
ーク電流特性を比較して示すグラフである。
・低濃度ソース・ドレイン領域 112、122、212、222、312、322・・
・高濃度ソース・ドレイン領域
Claims (49)
- 【請求項1】 N型およびP型の薄膜トランジスタによ
りCMOS回路が構成された薄膜半導体装置において、 前記N型およびP型の薄膜トランジスタは、ソース・ド
レイン領域のうち、ゲート電極の端部に対して前記ゲー
ト絶縁膜を介して対峙する部分に低濃度ソース・ドレイ
ン領域を備えるとともに、 前記P型の薄膜トランジスタにおける前記低濃度・ドレ
イン領域の不純物濃度は、前記N型の薄膜トランジスタ
における前記低濃度ソース・ドレイン領域の不純物濃度
に比較して高いことを特徴とする薄膜半導体装置。 - 【請求項2】 請求項1において、前記P型の薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、前記N型の薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度に対して約6
倍から約8倍までの範囲にあることを特徴とする薄膜半
導体装置。 - 【請求項3】 請求項1において、前記P型の薄膜トラ
ンジスタにおける前記低濃度ソース・ドレイン領域の不
純物濃度は、約1.5×1018cm-3から約3.0×1
018cm-3までの範囲にあり、前記N型の薄膜トランジ
スタにおける前記低濃度ソース・ドレイン領域の不純物
濃度は、約0.2×1018cm-3から約0.5×1018
cm-3までの範囲にあることを特徴とする薄膜半導体装
置。 - 【請求項4】 請求項1において、前記N型およびP型
の薄膜トランジスタは低温プロセスにて製造され、前記
N型およびP型の薄膜トランジスタの低濃度ソース・ド
レイン領域を構成する半導体膜の膜厚をtとし、更に前
記P型の薄膜トランジスタにおける前記低濃度ソース・
ドレイン領域の不純物濃度をCDrPLDDとしたときに、t
とCDrPLDDは次式 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013
cm-2 を満たす範囲にあることを特徴とする薄膜半導体装置。 - 【請求項5】 請求項4において、tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする薄膜半導体装置。
- 【請求項6】 請求項1において、前記N型およびP型
の薄膜トランジスタは低温プロセスにて製造され、前記
N型およびP型の薄膜トランジスタの低濃度ソース・ド
レイン領域を構成する半導体膜の膜厚をtとし、更に前
記N型の薄膜トランジスタにおける前記低濃度ソース・
ドレイン領域の不純物濃度をCDrNLDDとしたときに、t
とCDrNLDDは次式 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012
cm-2 を満たす範囲にあることを特徴とする薄膜半導体装置。 - 【請求項7】 請求項6において、tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする薄膜半導体装置。
- 【請求項8】 請求項1において、前記N型およびP型
の薄膜トランジスタは低温プロセスにて製造され、前記
N型の薄膜トランジスタにおける前記低濃度ソース・ド
レイン領域の不純物濃度、および前記P型の薄膜トラン
ジスタにおける前記低濃度ソース・ドレイン領域の不純
物濃度をそれぞれCDrNLDDとCDrPLDDにて表現した時
に、CDrNLDDとCDrPLDDは次式 3 ≦ CDrPLDD/CDrNLDD ≦ 5 を満たす範囲にあることを特徴とする薄膜半導体装置。 - 【請求項9】 請求項8において、前記N型およびP型
の薄膜トランジスタの低濃度ソース・ドレイン領域を構
成する半導体膜の膜厚をtとしたときに、tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする薄膜半導体装置。 - 【請求項10】 請求項1において、前記N型およびP
型の薄膜トランジスタは低温プロセスにて製造され、前
記N型およびP型の薄膜トランジスタの低濃度ソース・
ドレイン領域を構成する半導体膜の膜厚をtとし、更に
前記N型の薄膜トランジスタにおける前記低濃度ソース
・ドレイン領域の不純物濃度、および前記P型の薄膜ト
ランジスタにおける前記低濃度ソース・ドレイン領域の
不純物濃度をそれぞれCDrNLDDとCDrPLDDにて表現した
時に、t及びCDrNLDDとCDrPLDDは次式 1.2×1012cm-2≦CDrPLDD・t≦1.8×1013cm-2 2.4×1011cm-2≦CDrNLDD・t≦6.0×1012cm-2 3 ≦ CDrPLDD/CDrNLDD ≦ 5 を満たす範囲にあることを特徴とする薄膜半導体装置。 - 【請求項11】 請求項10において、tは次式 1×10-6cm≦t≦4.5×10-6cm を満たす範囲にあることを特徴とする薄膜半導体装置。
- 【請求項12】 薄膜半導体装置が形成された基板を構
成要素の一部とする電子機器に於いて、 該薄膜半導体装置は請求項1乃至11の内いずれかの項
に記載されて居る物で有る事を特徴とする電子機器。 - 【請求項13】 アクティブマトリクス基板上に、駆動
回路部でCMOS回路を構成する第1導電型および第2
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第1導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、 前記駆動回路用薄膜トランジスタおよび前記画素用薄膜
トランジスタは、ソース・ドレイン領域のうち、ゲート
電極の端部に対してゲート絶縁膜を介して対峙する部分
に低濃度ソース・ドレイン領域を備えるLDD構造を有
し、 前記第1導電型の画素用薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度は、前記第1
導電型の駆動回路用薄膜トランジスタにおける前記低濃
度ソース・ドレイン領域の不純物濃度に比較して低いこ
とを特徴とする液晶表示装置。 - 【請求項14】 請求項13において、前記第1導電型
はN型であり、前記第2導電型はP型であることを特徴
とする液晶表示装置。 - 【請求項15】 請求項13において、前記第1導電型
はP型であり、前記第2導電型はN型であることを特徴
とする液晶表示装置。 - 【請求項16】 請求項14乃至15において、前記P
型の駆動回路用薄膜トランジスタにおける前記低濃度ソ
ース・ドレイン領域の不純物濃度は、前記N型の駆動回
路用薄膜トランジスタにおける前記低濃度ソース・ドレ
イン領域の不純物濃度に比較して高いことを特徴とする
液晶表示装置。 - 【請求項17】 請求項16において、前記P型の駆動
回路用薄膜トランジスタにおける前記低濃度ソース・ド
レイン領域の不純物濃度は、前記N型の駆動回路用薄膜
トランジスタにおける前記低濃度ソース・ドレイン領域
の不純物濃度に対して約6倍から約8倍までの範囲にあ
ることを特徴とする液晶表示装置。 - 【請求項18】 請求項14乃至17において、前記N
型の駆動回路用薄膜トランジスタのチャネル長およびチ
ャネル幅をそれぞれLDrN およびWDrN とし、前記P型
の駆動回路用薄膜トランジスタのチャネル長およびチャ
ネル幅をそれぞれLDrP 、WDrP としたときに、L
DrN 、WDrN 、LDrP 、WDrP は、以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする液晶表示装置。 - 【請求項19】 請求項13において、前記画素用薄膜
トランジスタの低濃度ソース・ドレイン領域は、前記第
1導電型の駆動回路用薄膜トランジスタの低濃度ソース
・ドレイン領域と同等量の第1導電型の不純物と、該不
純物のドーズ量よりも少なくて前記第2導電型の駆動回
路用薄膜トランジスタの低濃度ソース・ドレイン領域と
同等量の第2の導電型の不純物とが導入されていること
により、前記第1導電型の駆動回路用薄膜トランジスタ
の低濃度ソース・ドレイン領域よりも実質的に低濃度の
第1導電型領域になっていることを特徴とする液晶表示
装置。 - 【請求項20】 請求項19において、前記第1導電型
はN型であり、前記第2導電型はP型であることを特徴
とする液晶表示装置。 - 【請求項21】 請求項19において、前記第1導電型
はP型であり、前記第2導電型はN型であることを特徴
とする液晶表示装置。 - 【請求項22】 請求項19ないし21のいずれかの項
において、前記第1導電型の駆動回路用薄膜トランジス
タおよび前記第1導電型の画素用薄膜トランジスタの前
記低濃度ソース・ドレイン領域における第1導電型の不
純物濃度をNI cm-3とし、前記第2導電型の駆動回路
用薄膜トランジスタの前記低濃度ソース・ドレイン領域
における第2導電型の不純物濃度をNIIcm-3としたと
きに、NI、NIIは、下記の各式 0<NII<NI <10×1018 を満たすことを特徴とする液晶表示装置。 - 【請求項23】 請求項22において、 (NI −NII)≦3×1018 を満たすことを特徴とする液晶表示装置。
- 【請求項24】 請求項19ないし21のいずれかの項
において、前記第1導電型の駆動回路用薄膜トランジス
タおよび前記第1導電型の画素用薄膜トランジスタの前
記低濃度ソース・ドレイン領域における第1導電型の不
純物濃度をNI cm-3とし、前記第2導電型の駆動回路
用薄膜トランジスタの前記低濃度ソース・ドレイン領域
における第2導電型の不純物濃度をNIIcm-3としたと
きに、NI、NIIは、下記の各式 0<NII ≦(4×1018) NII<NI ≦(NII+3×1018) を満たすことを特徴とする液晶表示装置。 - 【請求項25】 請求項19ないし21のいずれかの項
において、前記第1導電型の駆動回路用薄膜トランジス
タおよび前記第1導電型の画素用薄膜トランジスタの前
記低濃度ソース・ドレイン領域における第1導電型の不
純物濃度をNI cm-3とし、前記第2導電型の駆動回路
用薄膜トランジスタの前記低濃度ソース・ドレイン領域
における第2導電型の不純物濃度をNIIcm-3としたと
きに、NI、NIIは、下記の各式 0<NII<NI ≦(NII+3×1018) NI ≦(4×1018) を満たすことを特徴とする液晶表示装置。 - 【請求項26】 請求項19ないし21のいずれかの項
において、前記第1導電型の駆動回路用薄膜トランジス
タおよび前記第1導電型の画素用薄膜トランジスタの前
記低濃度ソース・ドレイン領域における第1導電型の不
純物濃度をNI cm-3とし、前記第2導電型の駆動回路
用薄膜トランジスタの前記低濃度ソース・ドレイン領域
における第2導電型の不純物濃度をNIIcm-3としたと
きに、NI、NIIは、下記の各式 0<NII<NI ≦(4×1018) (NI −3×1018)≦NII≦(3×1018) を満たすことを特徴とする液晶表示装置。 - 【請求項27】 請求項19ないし21のいずれかの項
において、前記第1導電型の駆動回路用薄膜トランジス
タおよび前記第1導電型の画素用薄膜トランジスタの前
記低濃度ソース・ドレイン領域における第1導電型の不
純物濃度をNI cm-3とし、前記第2導電型の駆動回路
用薄膜トランジスタの前記低濃度ソース・ドレイン領域
における第2導電型の不純物濃度をNIIcm-3とし、更
に前記第1導電型の駆動回路用薄膜トランジスタのチャ
ネル長LDr1をx(μm)とした時に(但し、0<x ≦
3)、xとNI 、NIIは下記の各式 0<NII<NI ≦(x×1018) を満たすことを特徴とする液晶表示装置。 - 【請求項28】 請求項20ないし27のいずれかの項
に規定する液晶表示装置の製造方法において、前記第2
導電型の駆動回路用薄膜トランジスタの低濃度ソース・
ドレイン領域を形成するための低濃度第2導電型不純物
導入工程では、該ソース・ドレイン領域の形成予定領域
に加えて前記画素用薄膜トランジスタの低濃度ソース・
ドレイン領域の形成予定領域にも低濃度の第2導電型不
純物を導入し、しかる後に、前記第1導電型の駆動回路
用薄膜トランジスタの低濃度ソース・ドレイン領域を形
成するための低濃度第1導電型不純物導入工程では、該
ソース・ドレイン領域の形成予定領域に加えて前記画素
用薄膜トランジスタの低濃度ソース・ドレイン領域の形
成予定領域にも前記低濃度第2導電型不純物導入工程に
おける第2導電型不純物のドーズ量よりも大きなドーズ
量で第1導電型の不純物を導入し、前記低濃度第2導電
型不純物導入工程において第2導電型として形成された
前記画素用薄膜トランジスタの低濃度ソース・ドレイン
領域の形成予定領域を第1導電型に反転させることによ
って、前記画素用薄膜トランジスタの低濃度ソース・ド
レイン領域を形成することを特徴とする液晶表示装置の
製造方法。 - 【請求項29】 請求項20ないし27のいずれかの項
に規定する液晶表示装置の製造方法において、前記第1
導電型の駆動回路用薄膜トランジスタの低濃度ソース・
ドレイン領域を形成するための低濃度第1導電型不純物
導入工程では、該ソース・ドレイン領域の形成予定領域
に加えて前記画素用薄膜トランジスタの低濃度ソース・
ドレイン領域の形成予定領域にも低濃度の第1導電型不
純物を導入し、しかる後に、前記第2導電型の駆動回路
用薄膜トランジスタの低濃度ソース・ドレイン領域を形
成するための低濃度第2導電型不純物導入工程では、該
ソース・ドレイン領域の形成予定領域に加えて前記画素
用薄膜トランジスタの低濃度ソース・ドレイン領域の形
成予定領域にも前記低濃度第1導電型不純物導入工程に
おける第1導電型不純物のドーズ量よりも小さなドーズ
量の第2導電型不純物を導入し、前記低濃度第1導電型
不純物導入工程において形成された前記画素用薄膜トラ
ンジスタの低濃度ソース・ドレイン領域の形成予定領域
における不純物濃度を実質的に低濃度化することによっ
て、前記画素用薄膜トランジスタの低濃度ソース・ドレ
イン領域を形成することを特徴とする液晶表示装置の製
造方法。 - 【請求項30】 アクティブマトリクス基板上に、駆動
回路部に形成されCMOS回路を構成する第1導電型お
よび第2導電型の駆動回路用薄膜トランジスタと、画素
領域に形成された第1導電型の画素用薄膜トランジスタ
とを有する液晶表示装置において、 前記第1導電型の画素用薄膜トランジスタ、前記第1導
電型の駆動回路用薄膜トランジスタ、および前記第2導
電型の駆動回路用薄膜トランジスタは、ソース・ドレイ
ン領域のうち、ゲート電極の端部に対してゲート絶縁膜
を介して対峙する部分に低濃度ソース・ドレイン領域を
備えるLDD構造を有し、 前記第1導電型の画素用薄膜トランジスタの前記低濃度
ソース・ドレイン領域の長さは、前記第1導電型の駆動
回路用薄膜トランジスタの前記低濃度ソース・ドレイン
領域の長さより長いことを特徴とする液晶表示装置。 - 【請求項31】 請求項30において、前記第1導電型
はN型であり、前記第2導電型はP型であることを特徴
とする液晶表示装置。 - 【請求項32】 請求項30において、前記第1導電型
はP型であり、前記第2導電型はN型であることを特徴
とする液晶表示装置。 - 【請求項33】 請求項31乃至32において、前記P
型の駆動回路用薄膜トランジスタの前記低濃度ソース・
ドレイン領域の長さは、前記N型の駆動回路用薄膜トラ
ンジスタの前記低濃度ソース・ドレイン領域の長さより
短いことを特徴とする液晶表示装置。 - 【請求項34】 請求項33において、前記N型の駆動
回路用薄膜トランジスタの前記低濃度ソース・ドレイン
領域の長さは、前記P型の駆動回路用薄膜トランジスタ
の前記低濃度ソース・ドレイン領域の長さに対して約
1.5倍から約3倍までの範囲にあることを特徴とする
液晶表示装置。 - 【請求項35】 請求項31乃至32において、前記N
型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
イン領域の長さおよび幅をそれぞれLDrNLDD、WDrNLDD
とし、前記P型の駆動回路用薄膜トランジスタの低濃度
ソース・ドレイン領域の長さおよび幅をそれぞれL
DrPLDD、WDrPLDDとしたときに、LDrNLDD、WDrNLDD、
LDrPLDD、WDrPLDDは、以下の式 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/W
DrPLDD)<3.0 を満たすことを特徴とする液晶表示装置。 - 【請求項36】 請求項31乃至35において、前記N
型の駆動回路用薄膜トランジスタのチャネル長およびチ
ャネル幅をそれぞれLDrN およびWDrN とし、前記P型
の駆動回路用薄膜トランジスタのチャネル長およびチャ
ネル幅をそれぞれLDrP 、WDrP としたときに、L
DrN 、WDrN 、LDrP 、WDrP は、以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする液晶表示装置。 - 【請求項37】 アクティブマトリクス基板上に、駆動
回路部に形成されCMOS回路を構成する第1導電型お
よび第2導電型の駆動回路用薄膜トランジスタと、画素
領域に形成された第1導電型の画素用薄膜トランジスタ
とを有する液晶表示装置において、 前記第1導電型の画素用薄膜トランジスタ、前記第1導
電型の駆動回路用薄膜トランジスタ、および前記第2導
電型の駆動回路用薄膜トランジスタは、ソース・ドレイ
ン領域のうち、ゲート電極の端部に対してゲート絶縁膜
を介して対峙する部分に低濃度ソース・ドレイン領域を
備えるLDD構造を有し、 前記第1導電型の画素用薄膜トランジスタの前記低濃度
ソース・ドレイン領域の長さは、前記第1導電型の駆動
回路用薄膜トランジスタの前記低濃度ソース・ドレイン
領域の長さより長く、 前記第1導電型の画素用薄膜トランジスタにおける前記
低濃度ソース・ドレイン領域の不純物濃度は、前記第1
導電型の駆動回路用薄膜トランジスタにおける前記低濃
度ソース・ドレイン領域の不純物濃度に比較して低いこ
とを特徴とする液晶表示装置。 - 【請求項38】 請求項37において、前記第1導電型
はN型であり、前記第2導電型はP型であることを特徴
とする液晶表示装置。 - 【請求項39】 請求項37において、前記第1導電型
はP型であり、前記第2導電型はN型であることを特徴
とする液晶表示装置。 - 【請求項40】 請求項38乃至39において、前記P
型の駆動回路用薄膜トランジスタの前記低濃度ソース・
ドレイン領域の長さは、前記N型の駆動回路用薄膜トラ
ンジスタの前記低濃度ソース・ドレイン領域の長さより
短いことを特徴とする液晶表示装置。 - 【請求項41】 請求項40において、前記N型の駆動
回路用薄膜トランジスタの前記低濃度ソース・ドレイン
領域の長さは、前記P型の駆動回路用薄膜トランジスタ
の前記低濃度ソース・ドレイン領域の長さに対して約
1.5倍から約3倍までの範囲にあることを特徴とする
液晶表示装置。 - 【請求項42】 請求項40乃至41において、前記P
型の駆動回路用薄膜トランジスタにおける前記低濃度ソ
ース・ドレイン領域の不純物濃度は、前記N型の駆動回
路用薄膜トランジスタにおける前記低濃度ソース・ドレ
イン領域の不純物濃度に比較して高いことを特徴とする
液晶表示装置。 - 【請求項43】 請求項42において、前記P型の駆動
回路用薄膜トランジスタにおける前記低濃度ソース・ド
レイン領域の不純物濃度は、前記N型の駆動回路用薄膜
トランジスタにおける前記低濃度ソース・ドレイン領域
の不純物濃度に対して約6倍から約8倍までの範囲にあ
ることを特徴とする液晶表示装置。 - 【請求項44】 請求項38乃至39において、前記N
型の駆動回路用薄膜トランジスタの低濃度ソース・ドレ
イン領域の長さおよび幅をそれぞれLDrNLDD、WDrNLDD
とし、前記P型の駆動回路用薄膜トランジスタの低濃度
ソース・ドレイン領域の長さおよび幅をそれぞれL
DrPLDD、WDrPLDDとしたときに、LDrNLDD、WDrNLDD、
LDrPLDD、WDrPLDDは、以下の式 1.5<(LDrNLDD/WDrNLDD)/(LDrPLDD/W
DrPLDD)<3.0 を満たすことを特徴とする液晶表示装置。 - 【請求項45】 請求項38乃至44において、前記N
型の駆動回路用薄膜トランジスタのチャネル長およびチ
ャネル幅をそれぞれLDrN およびWDrN とし、前記P型
の駆動回路用薄膜トランジスタのチャネル長およびチャ
ネル幅をそれぞれLDrP 、WDrP としたときに、L
DrN 、WDrN 、LDrP 、WDrP は、以下の式 0.8≦(LDrN ・WDrN )/(LDrP ・WDrP )≦
1.25 を満たすことを特徴とする液晶表示装置。 - 【請求項46】 N型およびP型の薄膜トランジスタに
よりCMOS回路が構成された薄膜半導体装置におい
て、前記N型の薄膜トランジスタの低濃度ソース・ドレ
イン領域の長さおよび幅をそれぞれLDrNLDD、WDrNLDD
とし、前記P型の薄膜トランジスタの低濃度ソース・ド
レイン領域の長さおよび幅をそれぞれLDrPL DD、W
DrPLDDとしたときに、LDrNLDD、WDrNLDD、LDrPLDD、
WDrPLDDは、以下の式 (LDrNLDD/WDrNLDD)≧(LDrPLDD/WDrPLDD) を満たすことを特徴とする薄膜半導体装置。 - 【請求項47】 薄膜半導体装置が形成された基板を構
成要素の一部とする電子機器に於いて、 該薄膜半導体装置は請求項46に記載されて居る物で有
る事を特徴とする電子機器。 - 【請求項48】 アクティブマトリクス基板上に、駆動
回路部でCMOS回路を構成する第1導電型および第2
導電型の駆動回路用薄膜トランジスタと、画素領域に形
成された第1導電型の画素用薄膜トランジスタとを有す
る液晶表示装置において、 前記駆動回路用薄膜トランジスタおよび前記画素用薄膜
トランジスタは、ソース・ドレイン領域のうち、ゲート
電極の端部に対してゲート絶縁膜を介して対峙する部分
に低濃度ソース・ドレイン領域を備えるLDD構造を有
し、 前記第1導電型の画素用薄膜トランジスタの低濃度ソー
ス・ドレイン領域の長さおよび幅をそれぞれLPiILDD、
WPiILDDとし、前記第1導電型の駆動回路用薄膜トラン
ジスタの低濃度ソース・ドレイン領域の長さおよび幅を
それぞれLDrIL DD、WDrILDDとしたときに、LPiILDD、
WPiILDD、LDrILDD、WDrILDDは、以下の式 (LPiILDD/WPiILDD)≧(LDrILDD/WDrILDD) を満たすことを特徴とする液晶表示装置。 - 【請求項49】 請求項13乃至27、請求項30乃至
45、請求項48の内のいずれかの項に記載の液晶表示
装置を備えた事を特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33975095A JPH09116167A (ja) | 1994-12-27 | 1995-12-26 | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 |
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32649594 | 1994-12-27 | ||
JP1613195 | 1995-02-02 | ||
JP7-16131 | 1995-07-27 | ||
JP7-192282 | 1995-07-27 | ||
JP7-204541 | 1995-07-27 | ||
JP19228295 | 1995-07-27 | ||
JP6-326495 | 1995-07-27 | ||
JP20454195 | 1995-08-10 | ||
JP33975095A JPH09116167A (ja) | 1994-12-27 | 1995-12-26 | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003421684A Division JP3767602B2 (ja) | 1994-12-27 | 2003-12-18 | 液晶表示装置 |
JP2004153257A Division JP3767613B2 (ja) | 1994-12-27 | 2004-05-24 | 液晶表示装置及びその製造方法、並びに電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09116167A true JPH09116167A (ja) | 1997-05-02 |
Family
ID=27519782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33975095A Withdrawn JPH09116167A (ja) | 1994-12-27 | 1995-12-26 | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09116167A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1028469A2 (en) * | 1999-02-12 | 2000-08-16 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
EP1045447A2 (en) * | 1999-04-15 | 2000-10-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
US7141821B1 (en) | 1998-11-10 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an impurity gradient in the impurity regions and method of manufacture |
US7172928B2 (en) | 1998-11-17 | 2007-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device by doping impurity element into a semiconductor layer through a gate electrode |
US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
JP2009033144A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
US7522159B2 (en) | 2002-11-08 | 2009-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display appliance |
EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2012199265A (ja) * | 2011-03-18 | 2012-10-18 | Seiko Epson Corp | 半導体装置の製造方法、及び電気光学装置の製造方法 |
KR101420600B1 (ko) * | 2006-12-05 | 2014-07-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
WO2016059754A1 (ja) * | 2014-10-16 | 2016-04-21 | 国立研究開発法人科学技術振興機構 | 電界効果トランジスタ |
-
1995
- 1995-12-26 JP JP33975095A patent/JPH09116167A/ja not_active Withdrawn
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7259427B2 (en) | 1998-11-09 | 2007-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US7279711B1 (en) * | 1998-11-09 | 2007-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal and goggle type display devices |
US9214532B2 (en) | 1998-11-09 | 2015-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric liquid crystal display device comprising gate-overlapped lightly doped drain structure |
US7141821B1 (en) | 1998-11-10 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an impurity gradient in the impurity regions and method of manufacture |
US7172928B2 (en) | 1998-11-17 | 2007-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device by doping impurity element into a semiconductor layer through a gate electrode |
US9627460B2 (en) | 1998-11-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
EP1028469A3 (en) * | 1999-02-12 | 2009-04-15 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
EP1028469A2 (en) * | 1999-02-12 | 2000-08-16 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
EP1033755A3 (en) * | 1999-03-04 | 2009-09-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
EP1045447A2 (en) * | 1999-04-15 | 2000-10-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
EP1045447A3 (en) * | 1999-04-15 | 2009-07-01 | Sel Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic equipment |
US7522159B2 (en) | 2002-11-08 | 2009-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display appliance |
KR101420600B1 (ko) * | 2006-12-05 | 2014-07-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US8853782B2 (en) | 2006-12-05 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
JP2009033144A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2009048144A (ja) * | 2007-08-23 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
JP2012199265A (ja) * | 2011-03-18 | 2012-10-18 | Seiko Epson Corp | 半導体装置の製造方法、及び電気光学装置の製造方法 |
WO2016059754A1 (ja) * | 2014-10-16 | 2016-04-21 | 国立研究開発法人科学技術振興機構 | 電界効果トランジスタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7897445B2 (en) | Fabrication methods for self-aligned LDD thin-film transistor | |
KR100374737B1 (ko) | 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기 | |
US7800177B2 (en) | Thin film transistor plate and method of fabricating the same | |
US20100127329A1 (en) | Thin Film Transistor Substrate And Method Of Manufacturing The Same | |
JP5111802B2 (ja) | 薄膜トランジスタ基板、及びその製造方法 | |
US7943935B2 (en) | Semiconductor device, method for manufacturing semiconductor device, and electro-optical apparatus | |
JP2000196093A (ja) | 半導体装置およびその作製方法 | |
JP3338481B2 (ja) | 液晶表示装置 | |
JPH09116167A (ja) | 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器 | |
US20050074914A1 (en) | Semiconductor device and method of fabrication the same | |
JPH09172183A (ja) | 半導体装置とその製造方法、及びアクティブマトリクス基板 | |
US7145209B2 (en) | Thin film transistor and fabrication method thereof | |
JP4537029B2 (ja) | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 | |
JP2001085695A (ja) | 半導体装置の製造方法、アクティブマトリクス基板の製造方法および電気光学装置 | |
JP3520713B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
US7678627B2 (en) | Process for producing thin film transistor having LDD region | |
JP3643025B2 (ja) | アクティブマトリクス型表示装置およびその製造方法 | |
JPH10268254A (ja) | 液晶表示装置 | |
JP3358526B2 (ja) | 高耐圧薄膜トランジスタの駆動方法 | |
JP3767602B2 (ja) | 液晶表示装置 | |
JPH08160464A (ja) | 液晶表示装置 | |
JP3767613B2 (ja) | 液晶表示装置及びその製造方法、並びに電子機器 | |
JPH0864830A (ja) | アクティブマトリクス基板およびその製造方法 | |
JP2005072531A (ja) | 薄膜トランジスタを備えた装置およびその製造方法 | |
JP4238155B2 (ja) | 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060421 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060605 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060804 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070410 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080131 |