JPH09116106A - ナノ構造メモリ素子 - Google Patents

ナノ構造メモリ素子

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JPH09116106A
JPH09116106A JP8251402A JP25140296A JPH09116106A JP H09116106 A JPH09116106 A JP H09116106A JP 8251402 A JP8251402 A JP 8251402A JP 25140296 A JP25140296 A JP 25140296A JP H09116106 A JPH09116106 A JP H09116106A
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insulator layer
memory cell
nanocrystal
nanocrystals
layer
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Wei Chen
ウェイ・チェン
Iii Theoren Perlee Smith
セオレン・パーリー・スミス・ザ＝サード
Sandip Tiwari
サンディップ・ティワリ
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International Business Machines Corp
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Abstract

(57)【要約】 【課題】 それぞれのメモリ素子が間隔をおいて配置さ
れたソースおよびドレイン領域と、チャネルと、障壁絶
縁層と、１つまたは複数のナノクリスタルと、制御障壁
装置、ゲート電極とを有するメモリ素子、ならびにこの
メモリ素子を複数個組み込んだメモリを提供する。 【解決手段】 量子ドットにすることができるナノクリ
スタルは、室温で１つの電子または正孔あるいは離散数
の電子または正孔を蓄積し、蓄積した電子または正孔が
変化するたびに熱電圧を上回るしきい電圧シフトを提供
する。本発明は、蓄積した電荷を感知するために経路内
のクーロン遮断制御伝導を回避しながら、１つまたは複
数の蓄積電子または正孔をチャネルに静電結合する際に
クーロン遮断を利用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリおよ
びデバイスに関し、より具体的には、ドレイン、ソー
ス、チャネルと、０、１つ、または複数の電子を格納す
るための領域とを有し、そのデバイスが対応する離散し
きい電圧を有する、半導体デバイス・ナノ構造に関す
る。
【０００２】
【従来の技術】デバイス・サイズが１００ｎｍ範囲の寸
法に近づくにつれて、現在製造されているＵＬＳＩおよ
びＶＬＳＩ集積回路には存在しない機能性を達成する際
に多くの問題が発生する。論理回路では、このような問
題としては、デバイスのサブスレッショルド効果、出力
コンダクタンス、電力利得などがある。ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）などの揮発性
メモリと、電気消去・プログラム可能読取り専用メモリ
（Ｅ2ＰＲＯＭ）などの不揮発性メモリでは、このよう
な問題としては、蓄積した電荷の漏れや、明確に定義し
たしきい値の損失に至るサブスレッショルド条件があ
る。パフォーマンスと単位面積当たりの機能性を改善す
るため、スケーリング設計や技術の改良のための従来の
方針に代わる代替策が必要になっている。
【０００３】H. Matsuoak他による"Coulomb blockade i
n the inversion layer of a Si metal-oxide-semicond
uctor field-effect transistor with a dual gate str
ucture"という題名の文献（Appl. Phys. Lett. 64, 586
(1994)）に記載されているように、現在、概念上、十
分理解されている主題はクーロン遮断（Coulomb Blocka
de）である。
【０００４】クーロン遮断については、E. H.ニコリア
ン（Nicollian）およびR.ツー（Tsu）の論文「Electric
al properties of a silicon quantum dot diode」（J.
Appl. Phys., 74, 4020 (1993)）にも論じられてい
る。
【０００５】K.ヤノ（Yano）他の論文「A room-tempera
ture single-electron memory device using a fine-gr
ain polycrystalline silicon」（Dig. of Int. Electr
on Dev. Mtg., Dec. 1993, Washington D. C., p. 54
1）や、K.ボック（Bock）他の論文「Proposal for the
concept of ultradense integrated memories based on
Coulomb blockade at room temperature」（Electron.
Lett., 29, 2228, (1993)）に記載されているように、
クーロン遮断を利用してメモリ構造を作る試みがいくつ
か行われてきた。
【０００６】しかし、上記の例や試みはいずれも、クー
ロン遮断の経路内伝導に対するコンダクタンスの影響を
利用したものである。
【０００７】K. K.リハレフ（Likharev）他の論文「Sin
gle Electronics」（Scientifc American June 1992, p
p. 80-85）には、トンネル結合による単一電子トンネル
（ＳＥＴ）発振が記載されている。同書の８５ページの
１列目には、「単一エレクトロニクスを基礎とする回路
では、情報ビットを個々の電子の有無として表すことが
できる」と記載されている。
【０００８】L. R.ドーソン（Dawson）他に対して１９
９１年１０月８日に発行された米国特許第５０５５８９
０号には、電荷キャリヤを蓄積する蓄積チャネルを有す
る不揮発性３次元メモリが記載されている。電荷キャリ
ヤは、ソースからドレインに蓄積チャネルを介して横方
向に流れる。電荷は、たとえば、ＡｌＡｓまたはＡｌＳ
ｂの隣接層の各種エネルギー帯ギャップによって十分形
成された量子によって、ＧａＡｓまたはＩｎＡｓなどの
化合物半導体に閉じ込めることができる。
【０００９】Y.ヒライ（Hirai）他に対して１９９４年
９月１３日に発行された米国特許第５３４７１４０号に
は、交互に配置された量子ドット構造および量子ワイヤ
構造と、それぞれの量子ワイヤとドットの内部ポテンシ
ャルを制御するための複数の電極とを使用し、互いに隣
接する量子ワイヤの１つと量子ドットの１つがその間で
トンネル効果を発揮できるポテンシャル障壁を介して接
続される、電子伝達装置が記載されている。
【００１０】
【発明が解決しようとする課題】本発明は、それぞれの
メモリ素子が間隔をおいて配置されたソースおよびドレ
イン領域と、チャネルと、障壁絶縁層と、１つまたは複
数のナノクリスタルと、制御障壁装置、ゲート電極とを
有するメモリ素子、ならびにこのメモリ素子を複数個組
み込んだメモリを提供する。
【００１１】
【課題を解決するための手段】本発明によれば、データ
を示すｋ個（ｋは０またはそれ以上の整数）の電子また
は正孔を格納する記憶素子であって、半導体チャネル
と、半導体チャネル上に形成された第１の絶縁体層と、
第１の絶縁体上に形成され、電気的に浮遊し、クーロン
遮断により半導体チャネルに静電結合されるナノクリス
タル（量子ドット）と、ナノクリスタルの上の第２の絶
縁体層と、第２の絶縁体層上に形成されたゲート電極と
を含む記憶素子を作るための装置および方法が記述され
る。
【００１２】本発明はさらに、第１の絶縁体層上に並ん
で互いに間隔を置くか、またはそれぞれの絶縁体層によ
って互いに垂直に分離された複数のナノクリスタルを有
するメモリ素子を提供する。
【００１３】本発明はさらに、第１の絶縁体層上に３次
元のナノクリスタル・アレイを形成するために絶縁体に
よって水平および垂直に互いに間隔をおいて配置された
複数のナノクリスタルを含むメモリ素子を提供する。
【００１４】本発明は、１つのメモリを形成するために
相互接続された複数の記憶素子からなるアレイをさらに
提供する。このメモリは、列と行の形式で接続された複
数のメモリ素子からなるアレイにすることができる。列
内のドレインは、共通列リードまたは線に接続すること
ができる。行内のゲートは、共通行リードまたは線に接
続することができる。電流を検出するための回路は、そ
の列内のソースに接続された第２の列リードまたは線に
接続することができる。
【００１５】本発明はさらに、素子のナノクリスタルに
蓄積されたそれぞれの電子ごとに離散しきい電圧シフト
を有する、メモリ素子を提供する。
【００１６】本発明はさらに、その値が素子のナノクリ
スタルに蓄積された電子の数に対応するマルチビット・
ワードを格納する、メモリ素子を提供する。
【００１７】本発明はさらに、摂氏２３度または室温で
動作する、メモリ・セルを提供する。
【００１８】本発明はさらに、電流がチャネルを通過す
るようにし、ドレインおよびソース領域にポテンシャル
を印加するために、チャネルの両側にドレインおよびソ
ース領域を提供する。
【００１９】本発明はさらに、チャネルの制御のために
電界効果トランジスタのチャネルに静電結合され、クー
ロン遮断効果（ナノクリスタル内に）を有する記憶素子
を提供する。
【００２０】本発明はさらに、蓄積された電子あたりの
室温（２３Ｃ）での熱電圧（ｋＴ／ｑ、０．０２５９ボ
ルト）より大きい離散しきい電圧を有する記憶素子を提
供する。
【００２１】本発明はさらに、絶縁基板を選択するステ
ップと、基板上に半導体層を形成するステップと、注入
絶縁体を形成するために所定の厚さを有する第１の絶縁
層を形成するステップと、第１の絶縁層上にナノクリス
タルを形成するステップと、制御絶縁体として機能する
ためにナノクリスタル上に第２の絶縁層を形成するステ
ップと、第２の絶縁層上にゲート電極層を形成するステ
ップと、半導体層のある領域（チャネル）の上にゲート
・スタックを形成するために第１の層、ナノクリスタ
ル、第２の層、ゲート電極層をエッチングするステップ
とを含む、記憶素子を作るための方法を含む。
【００２２】
【発明の実施の形態】次に添付図面を参照すると、図１
は、ｋ個の電子または正孔を蓄積するためのメモリ・セ
ルまたは記憶素子１０の図２の線１−１に沿った断面図
を示している。この場合、ｋは、ナノクリスタルあた
り、０またはそれ以上、たとえば、１０またはそれ以下
の整数である。図２は、ドレイン１４と、制御ゲート１
６と、ソース１８とを示す、メモリ・セル１０の平面図
を示している。図１を参照すると、基板２０は、絶縁体
上のシリコン（ＳＯＩ）などの絶縁体にすることができ
るが、この場合、絶縁体は上面２１を有する二酸化ケイ
素などである。上面２１の上には半導体層２２が形成さ
れ、この層は上面２４を有する小さいアイランド２３を
形成するようにパターン化することができ、ｐまたはｎ
型のドーピングを行うこともできる。半導体層２２は、
たとえば、シリコン、シリコン・ゲルマニウム、ゲルマ
ニウム、炭化ケイ素、ガリウムヒ素、ひ化インジウム
や、半導体および半導体合金を形成する周期表の列IV、
III-V、II-VIのその他の元素にすることができる。小さ
いアイランド２３については、ｎまたはｐ型のドーピン
グを行い、間隔をおいて配置された２つの領域、ドレイ
ン１４とソース１８とを形成する。チャネル２６は、ド
レイン１４とソース１８との間の領域である。ソースと
ドレインは、通常の電界効果トランジスタ（ＦＥＴ）と
同様に交換可能にすることもできる。小さいアイランド
２３と、その結果のチャネル２６は、４〜３０ｎｍの範
囲の厚さを有することができる。
【００２３】上面２４の上には、１〜４ｎｍの範囲の厚
さを有することができる上面３１を有する障壁または注
入層３０を含むゲート・スタック２８が形成される。ナ
ノクリスタル３４は、たとえば、上面３１の上に形成さ
れた量子ドットにすることもできる。ナノクリスタル３
４は、障壁層３０を通過する電子または正孔によって得
られるｋ個の電子または正孔を蓄積するように機能す
る。ナノクリスタル３４の上には、上面３９を有する制
御絶縁体層３８が形成される。障壁層３０と制御絶縁体
層３８は、２〜３ｎｍの範囲の厚さを有することができ
る。制御絶縁体層３８は、たとえば、酸化ケイ素、窒化
ケイ素、フッ化カルシウムなどとすることができ、ナノ
クリスタル３４内の電子または正孔に対する障壁として
機能する。ナノクリスタル３４がＧａＡｓである場合、
障壁層３０および制御絶縁体層３８用としてＧａＡｌＡ
ｓまたはＧａＩｎＡｓなどのより広いバンド・ギャップ
材を使用することもできる。ナノクリスタル３４は、周
期表第ＩＶ族の半導体または周期表第ＩＩＩ族と第Ｖ族
または第ＩＩ−ＶＩ族の元素を有する半導体化合物とす
ることができる。また、ナノクリスタル３４は、半導体
層２２に適した同一材料の１つ、すなわち、シリコン、
シリコン・ゲルマニウム、炭化ケイ素、ガリウムヒ素、
ひ化インジウムや、第ＩＶ族、第ＩＩＩ−Ｖ族、第ＩＩ
−ＶＩ族のその他の半導体およびその半導体合金とする
ことにできる。ナノクリスタル３４が半導体材料からな
る共通層または一般層と区別される特徴は、ナノクリス
タルが３つの寸法に物理的に閉じ込められ、それぞれの
寸法、たとえば、高さ、幅、深さが４０ｎｍに等しいか
それ未満であることにある。
【００２４】スペーサ４０および４１は、窒化ケイ素ま
たは酸化ケイ素などの絶縁材料から形成され、ナノクリ
スタル３４内の電子または正孔に対する障壁を設けるた
めにゲート・スタック２８の両側、好ましくはゲート・
スタック２８のすべての側面に置くことができる。
【００２５】クーロン遮断の原理を使用するナノクリス
タル３４は、メモリ・セル１０のチャネル２６に静電結
合されている。メモリ・セル１０は離散しきい電圧を示
すが、これは式１に示す室温熱電圧ＶTよりかなり大き
くすることができる。 ＶT＝ｋＴ／ｑ＝０．０２５９ボルト （１）
【００２６】式１のＴはケルビン度の温度であり、ｋは
ボルツマン定数であり、ｑは電子または正孔電荷であ
る。室温熱電圧よりかなり大きい離散しきい電圧は、チ
ャネル２６の寸法がチャネル長と幅で３０ｎｍのオーダ
であるときに実現可能であり、寸法がさらに低減される
につれて改善される。
【００２７】ナノクリスタル３４が制御ゲート構造また
はゲート・スタック２８に埋め込まれているときにナノ
クリスタル３４内に電子または正孔がない場合、メモリ
・セル１０は、アイランド２３のチャネル２６内の反転
ベースの伝導チャネルを含む考慮事項によって決定され
た従来のしきい電圧を示す。シリコン・チャネルの場
合、０．２５マイクロメートルより大きい寸法ではこれ
らの考慮事項が周知であり、短チャネル効果、トンネル
効果、準バリスティック効果を取り入れるためにある程
度の変更が必要である。シリコン・オン・インシュレー
タ（ＳＯＩ）などにより３つの寸法すべてにおいてチャ
ネル２６を圧縮または制限することにより、サブスレッ
ショルド電流効果が低減される。
【００２８】図１および図２では、厚さが小さくシリコ
ンからなるチャネル２６がゲート・スタック２８のナノ
クリスタル３４によって制御される。酸化ケイ素の絶縁
体３０は、たとえば、厚さ２．５ｎｍにすることがで
き、厚さ２〜３ｎｍの範囲にすることができる。また、
ナノクリスタル３４は、厚さ１〜２ｎｍのシリコン量子
ドットにすることができる。酸化ケイ素の制御絶縁体３
８は、たとえば、厚さ２．５ｎｍにすることができ、厚
さ２〜３ｎｍの範囲にすることができる。制御ゲート１
６はポリシリコンにすることができる。
【００２９】メモリ・セル１０の固有しきい電圧Ｖ
thは、０．２ボルトのオーダである。ソース１８および
ドレイン１４に関するゲートにそれぞれ正または負の電
圧バイアスをかけることにより、ナノクリスタル３４ま
たは量子ドットに１つの電子または正孔を注入すること
ができる。あるいは、ソース電圧またはドレイン電圧あ
るいはその両方を上昇させて、ナノクリスタル３４に電
子または正孔を注入することもできる。ナノクリスタル
３４に電子または正孔が存在するか、あるいはナノクリ
スタル３４内の電子または正孔の数が変化したために、
しきい電圧はシフトし、その大きさは式２で示される。 ΔＶth＝ｑ／Ｃg （２）
【００３０】式２のＣgはチャネルへのゲート・キャパ
シタンスであり、ｑは電子電荷の大きさである。ゲート
・キャパシタンスの大きさは式３で示される。 Ｃg＝εＡ／ｔ （３）
【００３１】式３のイプシロンは誘電率であり、Ａは面
積であり、ｔは層３０および３８の厚さである。
【００３２】式３に典型的な値を挿入することにより、
式４に示すようにキャパシタンスＣgが得られる。
【数１】 ３３】その結果得られるしきい値シフトは式５で示され
る。
【数２】
【００３４】式５から得られた０．１７ボルトという電
圧は、式１に０．０２５９ボルトと示された熱電圧に比
べると大きく、電気的に検出または感知できるものであ
る。電子または正孔電荷は、いったんナノクリスタル３
４内に置かれれば漏れることがない。というのは、ナノ
クリスタル３４内の電子電荷に関連する静電エネルギー
が高いからである。この静電エネルギーは式６で示され
る。 Ｕ＝ｑ2／２Ｃt＝０．０４２ｅＶ （６）
【００３５】式６のＣtは、障壁層３０の障壁厚さによ
って決定されるチャネル２６へのナノクリスタル３４の
キャパシタンスである。式６で示されるエネルギーは、
室温熱エネルギーよりかなり大きい。したがって、ナノ
クリスタル３４内に置かれる電子または正孔は、その除
去のためのエネルギーを提供するのに十分なバイアス電
圧がかけられない限り、漏れることはない。
【００３６】図１に示すナノ構造メモリ素子は、メモリ
・セル１０に複数の電子または正孔を蓄積することを考
慮したものであり、ナノクリスタル３４内の各電子また
は正孔により、メモリ・セル１０のしきい電圧が、式４
および５の例に示すように約０．１７ボルトだけシフト
することになる。したがって、１０個の電子または正孔
を蓄積すると、１．７ボルトのしきい電圧シフトが発生
する。前述のように、この素子の主な特性は、蓄積した
電子の数の関数として１つのメモリ・セル内に２ビット
またはそれ以上の幅のワードを格納することができ、結
果的にビット・パック密度の大幅な増加が得られること
である。当然のことながら、メモリ・セルに関連する読
取り／書込み電子機器と、対応するセンス・アンプ回路
も、０．１７ボルトの増分を検出するために対応する解
像度を備えていなければならないはずである。
【００３７】図３は、ナノクリスタル３４に電子を蓄積
していない場合の伝導帯の下部の電子のエネルギーをメ
モリ・セル１０のゲート１６より下の距離の関数として
示すグラフである。図３の縦座標は伝導帯の下部の単一
電子のエネルギーを表し、横座標はゲート１６より下の
距離を表す。図３の基準線４９はフェルミ・エネルギー
ＥFを表す。曲線４２は伝導帯エネルギーを示す。曲線
部分４３は制御ゲート１６のエネルギーを示す。曲線部
分４４は制御絶縁体３８のエネルギーを示す。曲線部分
４５はそこに電子がまったく蓄積されていないときのナ
ノクリスタル３４のエネルギーを示す。曲線部分４６は
障壁絶縁体３０のエネルギーを示す。また、曲線部分４
７はチャネル２６のエネルギーを示す。曲線部分４５が
示すように、ナノクリスタル３４には電子がない。ナノ
クリスタル３４に達するか、そこに注入されるには、曲
線部分４２および４６が示す絶縁体障壁エネルギーを電
子が上回る必要があるだろう。
【００３８】図４は、ナノクリスタル３４に１つの電子
が蓄積されている場合の伝導帯の下部の電子のエネルギ
ーをメモリ・セル１０を通る距離の関数として示すグラ
フである。図４の縦座標は伝導帯の下部の単一電子のエ
ネルギーを表し、横座標はゲート１６より下の距離を表
す。基準線５９はフェルミ・エネルギーＥFを表す。曲
線５２は伝導帯エネルギーを示す。曲線部分５３は制御
ゲート１６のエネルギーを示す。曲線部分５４は制御絶
縁体３８のエネルギーを示す。曲線部分５５はそこに１
つの電子５１が蓄積されているナノクリスタル３４のエ
ネルギーを示す。曲線部分５６は障壁絶縁体３０のエネ
ルギーを示す。また、曲線部分５７はチャネル２６のエ
ネルギーを示す。曲線部分５５が示すように、ナノクリ
スタル３４はそこに１つの電子が格納されており、図３
に示す曲線部分４５より高いエネルギーを有する。曲線
部分５４および５６は、電子がナノクリスタル３４に入
ったり、そこに漏れ込んだり、漏れ出したりするのを防
止するために、曲線部分５５の両側にエネルギー障壁が
存在することを示している。曲線部分５７は、メモリ・
セル１０内のチャネル２６の伝導帯エッジ・エネルギー
を表している。
【００３９】図５は、行および列を形成するために位置
決め可能な記憶素子７１〜７６のアレイ７０を含むメモ
リ６８の概略図である。図５では、図１および図２の装
置に対応する機能については同じ参照番号を使用する。
記憶素子７１〜７６は、図１および図２に示す記憶素子
１０または図６〜９に示すメモリ・セル１０４、１１
４、１２８と同じでもよい。メモリ６８は、図５に示す
ようにランダム・アクセス・メモリ（ＲＡＭ）を形成す
るように相互接続することができる。また、メモリ６８
は、データを書き込んだ後に書込みモードを禁止するこ
とにより、読取り専用メモリ（ＲＯＭ）にすることもで
きる。図５のワード線デコーダ７８はワード線７９およ
び８０に結合され、ビット線デコーダ８１はビット線８
２〜８４に結合されている。線８６および８７上のアド
レス信号Ａ１およびＡ２はワード線デコーダ７８に結合
され、線８８および８９上のアドレス信号Ａ３およびＡ
４はビット線デコーダ８１に結合されている。ワード線
７９は記憶素子７１〜７３のゲート１６に結合されてい
る。ワード線８０は記憶素子７４〜７６のゲート１６に
結合されている。ビット線８２は記憶素子７１および７
４のソース１８に結合されている。ビット線８３は記憶
素子７２および７５のソース１８に結合されている。ビ
ット線８４は記憶素子７３および７６のソース１８に結
合されている。センス線９１は、記憶素子７１および７
４のドレイン１４と、センス・アンプ９２の入力に結合
されている。センス線９３は、記憶素子７２および７５
のドレイン１４と、センス・アンプ９４の入力に結合さ
れている。センス線９５は、記憶素子７３および７６の
ドレイン１４と、センス・アンプ９６の入力に結合され
ている。センス・アンプ９２、９４、９６は、それぞれ
センス線９１、９３、９５上の電圧または電流を検出
し、線９７〜９９上にそれぞれ出力を提供するように機
能する。
【００４０】メモリ６８にデータを書き込むためのメモ
リ６８の動作では、線８６〜８９上のアドレス信号Ａ１
〜Ａ４が活動化され、ワード線７９などのワード線と、
ビット線８３などのビット線を選択する。信号ＷＲＩＴ
Ｅが線１０１上でハイになると、ワード線７９上の電圧
が第１の電圧になる。ビット線８３上の電圧は、リード
１０２上の書き込むべきデータが１か０かに応じて、第
１の電圧または第２の電圧になる。線７９と８３との間
の電圧は、１つまたは所与の数の電子または正孔がトン
ネルによって障壁３０を通過して記憶素子７２のナノク
リスタル３４に入るかまたはそこから出るようにするも
のである。線７９に対する線８２および８４上の電圧
は、電子または正孔がトンネルにより記憶素子７１およ
び７３のナノクリスタル３４に入るかまたはそこから出
るようにするには不十分なものである。線８０に対する
線８２〜８４上の電圧は、電子または正孔がトンネルに
より記憶素子７４〜７６のナノクリスタル３４に入るか
またはそこから出るようにするには不十分なものであ
る。
【００４１】メモリ６８からデータを読み取るためのメ
モリ６８の動作では、線８６〜８９上のアドレス信号Ａ
１〜Ａ４が活動化またはアドレス指定される。そこに第
１の電圧を乗せることによって、ワード線７９などのワ
ード線が選択される。次に、リード１０３上の読取り信
号がハイになる。ビット線８２〜８４は２．０ｖボルト
などの第１の電圧になる。リード９１、９３、９５上の
電圧または電流はセンス・アンプ９２、９４、９６によ
って感知され、記憶素子７１〜７３のナノクリスタル３
４に蓄積された電子の数を示す出力信号をリード９７〜
９９上にそれぞれ提供する。
【００４２】図６は、ゲート・スタック１０６がチャネ
ル２６と制御絶縁体層３８との間のそれぞれの障壁層３
０、３０'、３０"の上で互いに間隔を置き、垂直に位置
決めされた複数のナノクリスタル層３４、３４'、３４"
を有する、メモリ・セル１０４の断面図を示す。図６〜
９では、それより先行する図１、２、６〜８の装置に対
応する機能については同じ参照番号を使用する。チャネ
ル２６とゲート１６との間にバイアス電圧をかけること
により、それぞれのナノクリスタル３４、３４'、３４"
に個々の電子または正孔を挿入したり、そこから除去す
ることができる。さらに、１つのナノクリスタルから別
のナノクリスタルへ電子または正孔を移動させ、メモリ
・セル１０４に格納されたデータを示すしきい電圧の増
加する増分または減少する減分を提供することもでき
る。
【００４３】図７は、ゲート・スタック１１６が障壁層
３０と制御絶縁体層３８との間にナノクリスタル３４、
３４'、３４"、１１７、１１８の１次元または２次元の
アレイを形成するために互いに間隔を置き、水平にまた
は並んで位置決めされた複数のナノクリスタル３４、３
４'、３４"、１１７、１１８を有する、メモリ・セル１
１４の断面図を示す。チャネル２６とゲート１６との間
にバイアス電圧をかけることにより、ナノクリスタル３
４、３４'、３４"、１１７、１１８に電子または正孔を
挿入または注入したり、そこから除去することができ
る。
【００４４】図８は、間隔をおいて配置されたナノクリ
スタル３４からなる２次元または３次元のアレイを図７
に示す単一層または図９に示す複数の層の障壁層３０と
制御絶縁体層３８との間に位置決めすることができる、
メモリ・セル１２８の平面図を示している。
【００４５】図９は、図８の線９−９に沿った断面図を
示している。図９には、その間に障壁層３０、３０'、
３０"が設けられ、間隔をおいて配置されたナノクリス
タルからなる複数の２次元アレイが示されている。図８
のゲート１６は、０．４μｍ×２０μｍという寸法を有
することができる。２次元アレイの１つのナノクリスタ
ルまたは量子ドット３４は、１０12ｃｍ-2という密度を
有することができる。
【００４６】図１０は、図８に示すメモリ・セル１２８
のドレイン電流対ゲート／ソース間電圧について実験室
で得られた測定値のグラフである。図１０の縦座標はド
レイン電流を表し、横座標はゲート／ソース間電圧を表
す。測定は、３００Ｋのメモリ・セル１２８によって行
われた。曲線１３６は、ナノクリスタル３４が完全に放
電された場合または電子を含まない場合のメモリ・セル
１２８について円１３７で示したデータ点を相互接続し
たものである。曲線１３８は、チャネル２６（ソース１
８またはドレイン１４による）とゲート１６との間に
１．２５ボルトを印加することによって達成したよう
に、ナノクリスタル３４が電子で完全に充電された場合
のメモリ・セル１２８について四角１３９で示したデー
タ点を相互接続したものである。１０μアンペアのドレ
イン電流の場合の電圧のシフトは、図１０の矢印１４０
が示すように約０．２５５ボルトだった。
【００４７】図１１は、図８および図９に示すメモリ・
セル１２８のしきい電圧対ゲート電圧について実験室で
得られた測定値のグラフである。図１１の縦座標はしき
い電圧を表し、横座標はゲート電圧を表す。測定は、７
７Ｋのメモリ・セル１２８によって行われた。曲線１４
６は、円１４７が示すデータ点を相互接続したものであ
る。基準線１５１〜１５４は、メモリ・セル１２８のし
きい電圧をそれぞれのナノクリスタル３４に蓄積した０
〜３つの電子の関数として表したものである。
【００４８】図１２は、行と列を形成するように位置決
め可能な記憶素子１７１〜１７９からなるアレイ１７０
を含むメモリ１６８の概略図である。図１２では、図
１、５〜９の装置に対応する機能については同じ参照番
号を使用する。記憶素子１７１〜１７９は、図１および
図２に示す記憶素子１０または図６〜９に示すメモリ・
セル１０４、１１４、１２８と同じであってもよい。ま
た、メモリ１６８は、図１２に示すようにランダム・ア
クセス・メモリを形成するように相互接続することもで
きる。
【００４９】図１２のワード線デコーダ７８はワード線
７９、８０、１８０に結合されている。ドレイン／ソー
ス・デコーダ１８７はリード１８８によりドライバ／セ
ンス・アンプ１９０に結合されている。ドライバ／セン
ス・アンプ１９０はデータ入出力リード１９２を有す
る。記憶素子１７１、１７４、１７７のソースは、リー
ド１９５によりドライバ／センス・アンプ１９０に結合
されている。記憶素子１７１、１７４、１７７のドレイ
ンは、リード１９６によりドライバ／センス・アンプ１
９０に結合されている。記憶素子１７２、１７５、１７
８のソースは、リード１９７によりドライバ／センス・
アンプ１９０に結合されている。記憶素子１７２、１７
５、１７８のドレインは、リード１９８によりドライバ
／センス・アンプ１９０に結合されている。記憶素子１
７３、１７６、１７９のソースは、リード１９９により
ドライバ／センス・アンプ１９０に結合されている。記
憶素子１７３、１７６、１７９のドレインは、リード２
００によりドライバ／センス・アンプ１９０に結合され
ている。
【００５０】アレイ１７０内の各記憶素子のソースとド
レインがリード上でドライバ／センス・アンプ１９０に
接続されている場合、ソースおよびドレイン上のポテン
シャルはまとめて短絡することができるか、それぞれが
それぞれのポテンシャルを有することができる。記憶素
子１７１〜１７９を通る電流は、ゲートを第１のポテン
シャルにし、ソースを第２のポテンシャルにし、ドレイ
ンを第３のポテンシャルにした状態で、ドライバ／セン
ス・アンプ１９０によって検出することができる。それ
ぞれの記憶素子を電流が一切流れない場合、非選択行の
非選択記憶素子のゲートを第４のポテンシャルにするこ
とができる。
【００５１】読取り／書込み制御信号は、リード２０２
上でメモリ制御装置２０４の入力に結合されている。消
去信号は、リード２０６によりメモリ制御装置２０４の
第２の入力に結合されている。アドレス信号Ａ１〜Ａ４
は、リード２０７〜２１０によりメモリ制御装置２０４
に結合され、これはリード２１１および２１２によりア
ドレス・ドライバ２１４に結合されている。アドレス・
ドライバ２１４は、リード２１５によりワード線デコー
ダ７８に結合されている。アドレス・ドライバ２１４
は、リード２１６によりドレイン／ソース・デコーダ１
８７に結合されている。メモリ制御装置２０４は、書込
み、読取り、消去の制御信号を結合するためにリード２
１９によりワード線デコーダ７８に結合されている。ま
た、メモリ制御装置２０４は、書込み、読取り、消去の
制御信号を結合するためにリード２２０によりドレイン
／ソース・デコーダ１８７に結合されている。
【００５２】１つまたは複数のナノクリスタルまたは量
子ドットを含むメモリ・セルと、そのメモリ・セルを含
むメモリについて説明し例示してきたが、本明細書に付
加された特許請求の範囲の範囲によってのみ制限される
本発明の広い範囲を逸脱せずに変更態様および変形態様
が可能であることは、当業者には明らかであろう。
【００５３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５４】（１）データを示すｋ個（ｋは０またはそ
れ以上の整数）の電子または正孔を蓄積するためのメモ
リ・セルにおいて、半導体チャネルと、前記半導体チャ
ネル上に形成された第１の絶縁体層と、前記第１の絶縁
体層上に形成され、電気的に浮遊し、クーロン遮断によ
り前記半導体チャネルに静電結合される第１のナノクリ
スタルと、前記第１のナノクリスタルの上の第２の絶縁
体層と、前記第２の絶縁体層上に形成されたゲート電極
とを含むメモリ・セル。 （２）前記半導体チャネルの伝導度を感知するための回
路をさらに含む、上記（１）に記載のメモリ・セル。 （３）所定の電圧が前記ゲート電極に印加されたときに
前記チャネル内の電流の存在を検出するための回路をさ
らに含む、上記（１）に記載のメモリ・セル。 （４）前記チャネルを通過する電流を増幅し測定するた
めの回路をさらに含む、上記（３）に記載のメモリ・セ
ル。 （５）前記チャネルの一方の側のソース領域をさらに含
む、上記（１）に記載のメモリ・セル。 （６）前記チャネルのもう一方の側のドレイン領域をさ
らに含み、前記チャネルが前記ゲート電極より下にある
ことを特徴とする、上記（５）に記載のメモリ・セル。 （７）前記第１のナノクリスタルが量子ドットであるこ
とを特徴とする、上記（１）に記載のメモリ・セル。 （８）前記半導体チャネル、前記第１の絶縁体層、前記
第１のナノクリスタル、および第２の絶縁体が、そこに
蓄積された各電子または正孔ごとに、熱電圧に関するし
きい電圧シフトに等しいかそれより大きいしきい電圧シ
フトをもたらすような寸法を有することを特徴とする、
上記（１）に記載のメモリ・セル。 （９）前記第１の絶縁体層上で互いに間隔をおいて配置
された複数の第１のナノクリスタルをさらに含む、上記
（１）に記載のメモリ・セル。 （１０）前記複数のナノクリスタルがアレイ状に配置さ
れていることを特徴とする、上記（９）に記載のメモリ
・セル。 （１１）前記アレイが１次元アレイであることを特徴と
する、上記（１０）に記載のメモリ・セル。 （１２）前記アレイが２次元アレイであることを特徴と
する、上記（１０）に記載のメモリ・セル。 （１３）前記第１の絶縁体層上に前記第１のナノクリス
タルの３次元アレイを形成するために絶縁体材料内で互
いに間隔をおいて配置された複数の第１のナノクリスタ
ルをさらに含む、上記（１）に記載のメモリ・セル。 （１４）前記第１および第２の絶縁体層が、酸化ケイ
素、窒化ケイ素、フッ化カルシウム、ガリウムアルミニ
ウムヒ素、ガリウムインジウムヒ素からなる群から選択
された誘電材料でできていることを特徴とする、上記
（１）に記載のメモリ・セル。 （１５）前記第１および第２の絶縁体層が酸化ケイ素で
あり、前記ナノクリスタルがシリコンであることを特徴
とする、上記（１）に記載のメモリ・セル。 （１６）前記第１および第２の絶縁体が、ガリウムヒ素
の帯ギャップより広い帯ギャップの材料でできており、
前記ナノクリスタルがガリウムヒ素であることを特徴と
する、上記（１）に記載のメモリ・セル。 （１７）前記第１および第２の絶縁体が、ガリウムアル
ミニウムヒ素およびガリウムインジウムヒ素からなる群
から選択されることを特徴とする、上記（１６）に記載
のメモリ・セル。 （１８）前記ナノクリスタルが、シリコン、シリコン・
ゲルマニウム、ゲルマニウム、炭化ケイ素、ガリウムヒ
素、インジウムヒ素からなる群から選択された材料であ
ることを特徴とする、上記（１）に記載のメモリ・セ
ル。 （１９）データを示すｋ個（ｋは０またはそれ以上の整
数）の電子または正孔を蓄積するためのメモリ・セルに
おいて、半導体チャネルと、前記半導体チャネル上に形
成された第１の絶縁体層と、前記第１の絶縁体層上に形
成され、電気的に浮遊し、熱電圧より大きいクーロン遮
断エネルギーにより前記半導体チャネルに静電結合され
る第１のナノクリスタルと、前記第１のナノクリスタル
の上の第２の絶縁体層と、前記第２の絶縁体層上に形成
され電気的に浮遊し、熱電圧より大きいクーロン遮断エ
ネルギーにより前記半導体チャネルに静電結合される第
２のナノクリスタルと、前記第２のナノクリスタルの上
の第３の絶縁体層と、前記第３の絶縁体層上に形成され
たゲート電極とを含むメモリ・セル。 （２０）前記第１、第２、第３の絶縁体層が、酸化ケイ
素、窒化ケイ素、フッ化カルシウム、ガリウムアルミニ
ウムヒ素、ガリウムインジウムヒ素からなる群から選択
された誘電材料でできていることを特徴とする、上記
（１９）に記載のメモリ・セル。 （２１）前記第１、第２、第３の絶縁体層が酸化ケイ素
であり、前記第１および第２のナノクリスタルがシリコ
ンであることを特徴とする、上記（１９）に記載のメモ
リ・セル。 （２２）前記第１、第２、第３の絶縁体が、ガリウムヒ
素の帯ギャップより広い帯ギャップの材料でできてお
り、前記第１および第２のナノクリスタルがガリウムヒ
素であることを特徴とする、上記（１９）に記載のメモ
リ・セル。 （２３）前記第１、第２、第３の絶縁体が、ガリウムア
ルミニウムヒ素およびガリウムインジウムヒ素からなる
群から選択されることを特徴とする、上記（２２）に記
載のメモリ・セル。 （２４）前記第１および第２のナノクリスタルが、シリ
コン、シリコンゲルマニウム、ゲルマニウム、炭化ケイ
素、ガリウムヒ素、インジウムヒ素からなる群から選択
された材料であることを特徴とする、上記（１９）に記
載のメモリ・セル。 （２５）前記第１の絶縁体層上で互いに間隔をおいて配
置された第１の複数の第１のナノクリスタルをさらに含
む、上記（１９）に記載のメモリ・セル。 （２６）前記第２の絶縁体層上で互いに間隔をおいて配
置された第２の複数のナノクリスタルをさらに含む、上
記（２５）に記載のメモリ・セル。 （２７）第４の絶縁体層上で互いに間隔をおいて配置さ
れた第３の複数の第３のナノクリスタルをさらに含み、
前記第４の絶縁体と前記複数の第３のナノクリスタルが
前記複数の第２のナノクリスタルと前記第３の絶縁体層
との間に位置決めされていることを特徴とする、上記
（２６）に記載のメモリ・セル。 （２８）電子または正孔を蓄積するための複数の記憶素
子を含み、前記素子のそれぞれが、ゲート電極と、ソー
ス領域と、ドレイン領域と、チャネルと、前記チャネル
の上の障壁絶縁体層と、前記障壁絶縁体層の上のナノク
リスタルと、前記ナノクリスタルの上の制御絶縁体層
と、前記制御絶縁体層上の前記ゲート電極とを有し、前
記複数の記憶素子が行と列に配置され、それぞれの行内
の各記憶素子の前記ゲート電極がまとめてワード線デコ
ーダに結合され、それぞれの列内の各記憶素子の前記ソ
ース領域がまとめてビット線デコーダに結合され、それ
ぞれの列内の各記憶素子の前記ドレイン領域が、その入
力上のデータを感知するためにまとめてセンス・アンプ
の入力に結合されていることを特徴とするメモリ。 （２９）前記障壁絶縁体層上で互いに間隔をおいて配置
された複数のナノクリスタルをさらに含む、上記（２
８）に記載のメモリ。 （３０）前記障壁絶縁体層上でナノクリスタルの３次元
アレイを形成するために絶縁体材料内で互いに間隔をお
いて配置された複数のナノクリスタルをさらに含む、上
記（２８）に記載のメモリ。 （３１）前記障壁絶縁体層と前記制御絶縁体層が、酸化
ケイ素、窒化ケイ素、フッ化カルシウム、ガリウムアル
ミニウムヒ素、ガリウムインジウムヒ素からなる群から
選択された誘電材料でできていることを特徴とする、上
記（２８）に記載のメモリ。 （３２）前記障壁絶縁体層と前記制御絶縁体層が酸化ケ
イ素であり、前記ナノクリスタルがシリコンであること
を特徴とする、上記（２８）に記載のメモリ。 （３３）前記障壁絶縁体層と前記制御絶縁体層が、ガリ
ウムヒ素の帯ギャップより広い帯ギャップの材料ででき
ており、前記ナノクリスタルがガリウムヒ素であること
を特徴とする、上記（２８）に記載のメモリ。 （３４）前記障壁絶縁体層と前記制御絶縁体層が、ガリ
ウムアルミニウムヒ素およびガリウムインジウムヒ素か
らなる群から選択されることを特徴とする、上記（３
３）に記載のメモリ。 （３５）前記ナノクリスタルが、シリコン、シリコンゲ
ルマニウム、ゲルマニウム、炭化ケイ素、ガリウムヒ
素、インジウムヒ素からなる群から選択された材料であ
ることを特徴とする、上記（２８）に記載のメモリ。 （３６）電子または正孔を蓄積するための複数の記憶素
子を含み、前記素子のそれぞれが、ゲート電極と、ソー
ス領域と、ドレイン領域と、チャネルと、前記チャネル
の上の障壁絶縁体層と、前記障壁絶縁体層の上のナノク
リスタルと、前記ナノクリスタルの上の制御絶縁体層
と、前記制御絶縁体層の上の前記ゲート電極とを有し、
前記複数の記憶素子が行と列に配置され、それぞれの行
内の各記憶素子の前記ゲート電極がまとめてワード線デ
コーダに結合され、それぞれの列内の各記憶素子の前記
ソース領域がまとめて列デコーダの入力に結合され、そ
れぞれの列内の各記憶素子の前記ドレイン領域がまとめ
て前記列デコーダの入力に結合され、前記列デコーダに
結合されたデータを感知するための増幅器をさらに含む
ことを特徴とするメモリ。 （３７）メモリ素子を形成するための方法において、基
板を選択するステップと、前記基板上に半導体材料の層
を形成するステップと、注入絶縁体を形成するために所
定の厚さを有する第１の絶縁層を形成するステップと、
前記第１の絶縁層上にナノクリスタルを形成するステッ
プと、制御絶縁体として機能するために前記ナノクリス
タル上に第２の絶縁層を形成するステップと、前記第２
の絶縁層上にゲート電極層を形成するステップと、前記
半導体材料の層のチャネル領域の上にゲート・スタック
を形成するために前記第１の層、ナノクリスタル、第２
の層、ゲート電極層をエッチングするステップとを含む
ことを特徴とする方法。 （３８）ナノクリスタルを形成する前記ステップが、前
記第１の絶縁層上に互いに間隔をおいて配置された複数
のナノクリスタルを形成するステップを含むことを特徴
とする、上記（３７）に記載の方法。 （３９）ナノクリスタルを形成する前記ステップが、前
記第１の絶縁層上にナノクリスタルの３次元アレイを形
成するために絶縁体材料内に互いに間隔をおいて配置さ
れた複数のナノクリスタルを形成するステップを含むこ
とを特徴とする、上記（３８）に記載の方法。
【図面の簡単な説明】
【図１】図２の線１−１に沿った断面図である。
【図２】本発明の一実施例の平面図である。
【図３】ナノクリスタルに電子がまったく蓄積されてい
ない場合の図１に示す実施例による伝導帯の下部の電子
のエネルギーを垂直距離の関数として示すグラフであ
る。
【図４】ナノクリスタルに１つの電子が蓄積されている
場合の図１に示す実施例による伝導帯の下部の電子のエ
ネルギーを垂直距離の関数として示すグラフである。
【図５】図１および図６〜９に示す複数の実施例を使用
する可能性のある、本発明の第２の実施例を示す図であ
る。
【図６】本発明の第３の実施例の断面図である。
【図７】本発明の第４の実施例の断面図である。
【図８】本発明の第５の実施例の平面図である。
【図９】図８の線９−９に沿った断面図である。
【図１０】図８および図９に示す実施例のドレイン電流
対ゲート／ソース間電圧を示すグラフである。
【図１１】図８および図９に示す第５の実施例のしきい
電圧対ゲート電圧を示すグラフである。
【図１２】図１および図６ないし図９に示す複数の実施
例を使用する可能性のある、本発明の第６の実施例を示
す図である。
【符号の説明】
１０ メモリ・セル １４ ドレイン １６ 制御ゲート １８ ソース ２０ 基板 ２１ 上面 ２２ 半導体層 ２３ アイランド ２４ 上面 ２６ チャネル ２８ ゲート・スタック ３０ 障壁または注入層 ３１ 上面 ３４ ナノクリスタル ３８ 制御絶縁体層 ３９ 上面 ４０ スペーサ ４１ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セオレン・パーリー・スミス・ザ＝サード アメリカ合衆国10588 ニューヨーク州シ ュラップ・オーク クランベリー・レーン 3789 (72)発明者 サンディップ・ティワリ アメリカ合衆国10562 ニューヨーク州オ シニングパインズブリッジ・ロード 791

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】データを示すｋ個（ｋは０またはそれ以上
    の整数）の電子または正孔を蓄積するためのメモリ・セ
    ルにおいて、 半導体チャネルと、 前記半導体チャネル上に形成された第１の絶縁体層と、 前記第１の絶縁体層上に形成され、電気的に浮遊し、ク
    ーロン遮断により前記半導体チャネルに静電結合される
    第１のナノクリスタルと、 前記第１のナノクリスタルの上の第２の絶縁体層と、 前記第２の絶縁体層上に形成されたゲート電極とを含む
    メモリ・セル。
  2. 【請求項２】前記半導体チャネルの伝導度を感知するた
    めの回路をさらに含む、請求項１に記載のメモリ・セ
    ル。
  3. 【請求項３】所定の電圧が前記ゲート電極に印加された
    ときに前記チャネル内の電流の存在を検出するための回
    路をさらに含む、請求項１に記載のメモリ・セル。
  4. 【請求項４】前記チャネルを通過する電流を増幅し測定
    するための回路をさらに含む、請求項３に記載のメモリ
    ・セル。
  5. 【請求項５】前記チャネルの一方の側のソース領域をさ
    らに含む、請求項１に記載のメモリ・セル。
  6. 【請求項６】前記チャネルのもう一方の側のドレイン領
    域をさらに含み、前記チャネルが前記ゲート電極より下
    にあることを特徴とする、請求項５に記載のメモリ・セ
    ル。
  7. 【請求項７】前記第１のナノクリスタルが量子ドットで
    あることを特徴とする、請求項１に記載のメモリ・セ
    ル。
  8. 【請求項８】前記半導体チャネル、前記第１の絶縁体
    層、前記第１のナノクリスタル、および第２の絶縁体
    が、そこに蓄積された各電子または正孔ごとに、熱電圧
    に関するしきい電圧シフトに等しいかそれより大きいし
    きい電圧シフトをもたらすような寸法を有することを特
    徴とする、請求項１に記載のメモリ・セル。
  9. 【請求項９】前記第１の絶縁体層上で互いに間隔をおい
    て配置された複数の第１のナノクリスタルをさらに含
    む、請求項１に記載のメモリ・セル。
  10. 【請求項１０】前記複数のナノクリスタルがアレイ状に
    配置されていることを特徴とする、請求項９に記載のメ
    モリ・セル。
  11. 【請求項１１】前記アレイが１次元アレイであることを
    特徴とする、請求項１０に記載のメモリ・セル。
  12. 【請求項１２】前記アレイが２次元アレイであることを
    特徴とする、請求項１０に記載のメモリ・セル。
  13. 【請求項１３】前記第１の絶縁体層上に前記第１のナノ
    クリスタルの３次元アレイを形成するために絶縁体材料
    内で互いに間隔をおいて配置された複数の第１のナノク
    リスタルをさらに含む、請求項１に記載のメモリ・セ
    ル。
  14. 【請求項１４】前記第１および第２の絶縁体層が、酸化
    ケイ素、窒化ケイ素、フッ化カルシウム、ガリウムアル
    ミニウムヒ素、ガリウムインジウムヒ素からなる群から
    選択された誘電材料でできていることを特徴とする、請
    求項１に記載のメモリ・セル。
  15. 【請求項１５】前記第１および第２の絶縁体層が酸化ケ
    イ素であり、前記ナノクリスタルがシリコンであること
    を特徴とする、請求項１に記載のメモリ・セル。
  16. 【請求項１６】前記第１および第２の絶縁体が、ガリウ
    ムヒ素の帯ギャップより広い帯ギャップの材料でできて
    おり、前記ナノクリスタルがガリウムヒ素であることを
    特徴とする、請求項１に記載のメモリ・セル。
  17. 【請求項１７】前記第１および第２の絶縁体が、ガリウ
    ムアルミニウムヒ素およびガリウムインジウムヒ素から
    なる群から選択されることを特徴とする、請求項１６に
    記載のメモリ・セル。
  18. 【請求項１８】前記ナノクリスタルが、シリコン、シリ
    コン・ゲルマニウム、ゲルマニウム、炭化ケイ素、ガリ
    ウムヒ素、インジウムヒ素からなる群から選択された材
    料であることを特徴とする、請求項１に記載のメモリ・
    セル。
  19. 【請求項１９】データを示すｋ個（ｋは０またはそれ以
    上の整数）の電子または正孔を蓄積するためのメモリ・
    セルにおいて、 半導体チャネルと、 前記半導体チャネル上に形成された第１の絶縁体層と、 前記第１の絶縁体層上に形成され、電気的に浮遊し、熱
    電圧より大きいクーロン遮断エネルギーにより前記半導
    体チャネルに静電結合される第１のナノクリスタルと、 前記第１のナノクリスタルの上の第２の絶縁体層と、 前記第２の絶縁体層上に形成され、電気的に浮遊し、熱
    電圧より大きいクーロン遮断エネルギーにより前記半導
    体チャネルに静電結合される第２のナノクリスタルと、 前記第２のナノクリスタルの上の第３の絶縁体層と、 前記第３の絶縁体層上に形成されたゲート電極とを含む
    メモリ・セル。
  20. 【請求項２０】前記第１、第２、第３の絶縁体層が、酸
    化ケイ素、窒化ケイ素、フッ化カルシウム、ガリウムア
    ルミニウムヒ素、ガリウムインジウムヒ素からなる群か
    ら選択された誘電材料でできていることを特徴とする、
    請求項１９に記載のメモリ・セル。
  21. 【請求項２１】前記第１、第２、第３の絶縁体層が酸化
    ケイ素であり、前記第１および第２のナノクリスタルが
    シリコンであることを特徴とする、請求項１９に記載の
    メモリ・セル。
  22. 【請求項２２】前記第１、第２、第３の絶縁体が、ガリ
    ウムヒ素の帯ギャップより広い帯ギャップの材料ででき
    ており、前記第１および第２のナノクリスタルがガリウ
    ムヒ素であることを特徴とする、請求項１９に記載のメ
    モリ・セル。
  23. 【請求項２３】前記第１、第２、第３の絶縁体が、ガリ
    ウムアルミニウムヒ素およびガリウムインジウムヒ素か
    らなる群から選択されることを特徴とする、請求項２２
    に記載のメモリ・セル。
  24. 【請求項２４】前記第１および第２のナノクリスタル
    が、シリコン、シリコンゲルマニウム、ゲルマニウム、
    炭化ケイ素、ガリウムヒ素、インジウムヒ素からなる群
    から選択された材料であることを特徴とする、請求項１
    ９に記載のメモリ・セル。
  25. 【請求項２５】前記第１の絶縁体層上で互いに間隔をお
    いて配置された第１の複数の第１のナノクリスタルをさ
    らに含む、請求項１９に記載のメモリ・セル。
  26. 【請求項２６】前記第２の絶縁体層上で互いに間隔をお
    いて配置された第２の複数のナノクリスタルをさらに含
    む、請求項２５に記載のメモリ・セル。
  27. 【請求項２７】第４の絶縁体層上で互いに間隔をおいて
    配置された第３の複数の第３のナノクリスタルをさらに
    含み、前記第４の絶縁体と前記複数の第３のナノクリス
    タルが前記複数の第２のナノクリスタルと前記第３の絶
    縁体層との間に位置決めされていることを特徴とする、
    請求項２６に記載のメモリ・セル。
  28. 【請求項２８】電子または正孔を蓄積するための複数の
    記憶素子を含み、前記素子のそれぞれが、ゲート電極
    と、ソース領域と、ドレイン領域と、チャネルと、前記
    チャネルの上の障壁絶縁体層と、前記障壁絶縁体層の上
    のナノクリスタルと、前記ナノクリスタルの上の制御絶
    縁体層と、前記制御絶縁体層上の前記ゲート電極とを有
    し、 前記複数の記憶素子が行と列に配置され、 それぞれの行内の各記憶素子の前記ゲート電極がまとめ
    てワード線デコーダに結合され、 それぞれの列内の各記憶素子の前記ソース領域がまとめ
    てビット線デコーダに結合され、 それぞれの列内の各記憶素子の前記ドレイン領域が、そ
    の入力上のデータを感知するためにまとめてセンス・ア
    ンプの入力に結合されていることを特徴とするメモリ。
  29. 【請求項２９】前記障壁絶縁体層上で互いに間隔をおい
    て配置された複数のナノクリスタルをさらに含む、請求
    項２８に記載のメモリ。
  30. 【請求項３０】前記障壁絶縁体層上でナノクリスタルの
    ３次元アレイを形成するために絶縁体材料内で互いに間
    隔をおいて配置された複数のナノクリスタルをさらに含
    む、請求項２８に記載のメモリ。
  31. 【請求項３１】前記障壁絶縁体層と前記制御絶縁体層
    が、酸化ケイ素、窒化ケイ素、フッ化カルシウム、ガリ
    ウムアルミニウムヒ素、ガリウムインジウムヒ素からな
    る群から選択された誘電材料でできていることを特徴と
    する、請求項２８に記載のメモリ。
  32. 【請求項３２】前記障壁絶縁体層と前記制御絶縁体層が
    酸化ケイ素であり、前記ナノクリスタルがシリコンであ
    ることを特徴とする、請求項２８に記載のメモリ。
  33. 【請求項３３】前記障壁絶縁体層と前記制御絶縁体層
    が、ガリウムヒ素の帯ギャップより広い帯ギャップの材
    料でできており、前記ナノクリスタルがガリウムヒ素で
    あることを特徴とする、請求項２８に記載のメモリ。
  34. 【請求項３４】前記障壁絶縁体層と前記制御絶縁体層
    が、ガリウムアルミニウムヒ素およびガリウムインジウ
    ムヒ素からなる群から選択されることを特徴とする、請
    求項３３に記載のメモリ。
  35. 【請求項３５】前記ナノクリスタルが、シリコン、シリ
    コンゲルマニウム、ゲルマニウム、炭化ケイ素、ガリウ
    ムヒ素、インジウムヒ素からなる群から選択された材料
    であることを特徴とする、請求項２８に記載のメモリ。
  36. 【請求項３６】電子または正孔を蓄積するための複数の
    記憶素子を含み、前記素子のそれぞれが、ゲート電極
    と、ソース領域と、ドレイン領域と、チャネルと、前記
    チャネルの上の障壁絶縁体層と、前記障壁絶縁体層の上
    のナノクリスタルと、前記ナノクリスタルの上の制御絶
    縁体層と、前記制御絶縁体層の上の前記ゲート電極とを
    有し、 前記複数の記憶素子が行と列に配置され、 それぞれの行内の各記憶素子の前記ゲート電極がまとめ
    てワード線デコーダに結合され、 それぞれの列内の各記憶素子の前記ソース領域がまとめ
    て列デコーダの入力に結合され、 それぞれの列内の各記憶素子の前記ドレイン領域がまと
    めて前記列デコーダの入力に結合され、 前記列デコーダに結合されたデータを感知するための増
    幅器をさらに含むことを特徴とするメモリ。
  37. 【請求項３７】メモリ素子を形成するための方法におい
    て、 基板を選択するステップと、 前記基板上に半導体材料の層を形成するステップと、 注入絶縁体を形成するために所定の厚さを有する第１の
    絶縁層を形成するステップと、 前記第１の絶縁層上にナノクリスタルを形成するステッ
    プと、 制御絶縁体として機能するために前記ナノクリスタル上
    に第２の絶縁層を形成するステップと、 前記第２の絶縁層上にゲート電極層を形成するステップ
    と、 前記半導体材料の層のチャネル領域の上にゲート・スタ
    ックを形成するために前記第１の層、ナノクリスタル、
    第２の層、ゲート電極層をエッチングするステップとを
    含むことを特徴とする方法。
  38. 【請求項３８】ナノクリスタルを形成する前記ステップ
    が、前記第１の絶縁層上に互いに間隔をおいて配置され
    た複数のナノクリスタルを形成するステップを含むこと
    を特徴とする、請求項３７に記載の方法。
  39. 【請求項３９】ナノクリスタルを形成する前記ステップ
    が、前記第１の絶縁層上にナノクリスタルの３次元アレ
    イを形成するために絶縁体材料内に互いに間隔をおいて
    配置された複数のナノクリスタルを形成するステップを
    含むことを特徴とする、請求項３８に記載の方法。
JP8251402A 1995-09-29 1996-09-24 ナノ構造メモリ素子 Pending JPH09116106A (ja)

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