JPH09102736A - Ｆｅｔ駆動回路 - Google Patents
Ｆｅｔ駆動回路Info
- Publication number
- JPH09102736A JPH09102736A JP7260096A JP26009695A JPH09102736A JP H09102736 A JPH09102736 A JP H09102736A JP 7260096 A JP7260096 A JP 7260096A JP 26009695 A JP26009695 A JP 26009695A JP H09102736 A JPH09102736 A JP H09102736A
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- JP
- Japan
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- fet
- circuit
- signal
- gate capacitance
- diode
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Abstract
(57)【要約】
【課題】 ＦＥＴのゲート容量の充電電流及び放電電流
の値をそれぞれ容易に設定できるＦＥＴ駆動回路を提供
する。 【解決手段】 入力信号３がハイレベルのときはダイ
オード４と抵抗５とでＦＥＴ８のゲート容量を充電し、
入力信号３がローレベルに切り替わったときはゲート容
量に充電された電流を抵抗７とダイオード６とで放電す
るＦＥＴ駆動回路２を備えた。
の値をそれぞれ容易に設定できるＦＥＴ駆動回路を提供
する。 【解決手段】 入力信号３がハイレベルのときはダイ
オード４と抵抗５とでＦＥＴ８のゲート容量を充電し、
入力信号３がローレベルに切り替わったときはゲート容
量に充電された電流を抵抗７とダイオード６とで放電す
るＦＥＴ駆動回路２を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
におけるＦＥＴの駆動回路に関するものである。
におけるＦＥＴの駆動回路に関するものである。
【０００２】
【従来の技術】オン・オフ信号の入力に基づいて変換ト
ランスの２次側に電圧を発生させるＦＥＴ駆動回路は、
一般的にＦＥＴのゲート側に抵抗が接続されている構成
であった。前記信号がオンのときはその抵抗を介してＦ
ＥＴのゲート容量を充電し、前記信号がオフのときはゲ
ート容量に充電された電流が同一抵抗を介して放電され
る。
ランスの２次側に電圧を発生させるＦＥＴ駆動回路は、
一般的にＦＥＴのゲート側に抵抗が接続されている構成
であった。前記信号がオンのときはその抵抗を介してＦ
ＥＴのゲート容量を充電し、前記信号がオフのときはゲ
ート容量に充電された電流が同一抵抗を介して放電され
る。
【０００３】
【発明が解決しようとする課題】しかしながら、前記の
ような従来のＦＥＴ駆動回路では、ＦＥＴをオン・オフ
した際、前述のように抵抗が共通であるため、ゲート容
量の充電電流、放電電流の値が同一になってしまい、適
正な値（ゲート・ソース間の電流）にそれぞれ設定でき
ないという問題があった。
ような従来のＦＥＴ駆動回路では、ＦＥＴをオン・オフ
した際、前述のように抵抗が共通であるため、ゲート容
量の充電電流、放電電流の値が同一になってしまい、適
正な値（ゲート・ソース間の電流）にそれぞれ設定でき
ないという問題があった。
【０００４】
【課題を解決するための手段】本発明に係るＦＥＴ駆動
回路は、ＦＥＴと、入力信号がハイレベルのときそのレ
ベルの信号を通過させて前記ＦＥＴのゲート容量を充電
する第１回路と、前記入力信号がローレベルに切り替わ
ったときゲート容量に充電された電流を放電する第２回
路とを備えたものである。
回路は、ＦＥＴと、入力信号がハイレベルのときそのレ
ベルの信号を通過させて前記ＦＥＴのゲート容量を充電
する第１回路と、前記入力信号がローレベルに切り替わ
ったときゲート容量に充電された電流を放電する第２回
路とを備えたものである。
【０００５】入力信号がハイレベルのとき第１回路がそ
のハイレベルの信号を通過させてＦＥＴのゲート容量を
充電し、入力信号がローレベルに切り替わったときは第
２回路がゲート容量に充電された電流を放電するので、
ＦＥＴはゲート容量の充放電に基づいて駆動する。
のハイレベルの信号を通過させてＦＥＴのゲート容量を
充電し、入力信号がローレベルに切り替わったときは第
２回路がゲート容量に充電された電流を放電するので、
ＦＥＴはゲート容量の充放電に基づいて駆動する。
【０００６】
【発明の実施の形態】図１は本発明の一実施形態を示す
回路図であり、図において、１は電源の入力回路、２は
ＦＥＴ駆動回路で、図示していないがオン・オフ信号３
を出力する信号出力回路、ダイオード４，６、抵抗５，
７及びＦＥＴ８からなっている。ダイオード４は、アノ
ードが信号出力回路側に接続され、カソードが抵抗５の
一端に接続されている。抵抗５の他端はＦＥＴ８のゲー
トに接続されている。なお、前記ダイオード４と抵抗５
とで本発明の第１回路が構成されている。
回路図であり、図において、１は電源の入力回路、２は
ＦＥＴ駆動回路で、図示していないがオン・オフ信号３
を出力する信号出力回路、ダイオード４，６、抵抗５，
７及びＦＥＴ８からなっている。ダイオード４は、アノ
ードが信号出力回路側に接続され、カソードが抵抗５の
一端に接続されている。抵抗５の他端はＦＥＴ８のゲー
トに接続されている。なお、前記ダイオード４と抵抗５
とで本発明の第１回路が構成されている。
【０００７】また、ダイオード６は、カソードがダイオ
ード４のアノードと信号出力回路との接続点に接続さ
れ、アノードが抵抗７の一端に接続されている。この抵
抗７の他端は抵抗５の他端とＦＥＴ８のゲートとの接続
点に接続されている。なお、前記ダイオード６と抵抗７
とで本発明の第２回路が構成されている。
ード４のアノードと信号出力回路との接続点に接続さ
れ、アノードが抵抗７の一端に接続されている。この抵
抗７の他端は抵抗５の他端とＦＥＴ８のゲートとの接続
点に接続されている。なお、前記ダイオード６と抵抗７
とで本発明の第２回路が構成されている。
【０００８】ＦＥＴ８は、例えばＭＯＳ・ＦＥＴからな
り、ドレインが変換トランス９の１次巻線を介して入力
回路１のプラス側に接続され、ソースがその入力回路１
のマイナス側に接続されている。前述した変換トランス
９の２次巻線には出力回路１０が接続されている。
り、ドレインが変換トランス９の１次巻線を介して入力
回路１のプラス側に接続され、ソースがその入力回路１
のマイナス側に接続されている。前述した変換トランス
９の２次巻線には出力回路１０が接続されている。
【０００９】前記のように構成されたＦＥＴ駆動回路に
おいては、オン・オフ信号３のうちオン信号、即ちハイ
レベルの信号が入力されると、その信号は順方向のダイ
オード４に流れ、抵抗５を介してＦＥＴ８のゲートに流
れてゲート容量を充電し、前記信号２がハイレベルから
ローレベルに切り替わったときには、ＦＥＴ８のゲート
容量に充電されている電流が順方向のダイオード６によ
り抵抗７を介してそのダイオード６に流れて放電され
る。このゲート容量の周期的な充放電に基づいてＦＥＴ
８がオン・オフを繰り返すために、変換トランス９の２
次側に交流電圧が発生し、出力回路１０に印加される。
おいては、オン・オフ信号３のうちオン信号、即ちハイ
レベルの信号が入力されると、その信号は順方向のダイ
オード４に流れ、抵抗５を介してＦＥＴ８のゲートに流
れてゲート容量を充電し、前記信号２がハイレベルから
ローレベルに切り替わったときには、ＦＥＴ８のゲート
容量に充電されている電流が順方向のダイオード６によ
り抵抗７を介してそのダイオード６に流れて放電され
る。このゲート容量の周期的な充放電に基づいてＦＥＴ
８がオン・オフを繰り返すために、変換トランス９の２
次側に交流電圧が発生し、出力回路１０に印加される。
【００１０】以上のように本実施形態によれば、オン・
オフ信号３の信号がハイレベルのときは抵抗５を介して
ＦＥＴ８のゲート容量を充電し、前記信号３がローレベ
ルに切り替わったときはゲート容量に充電された電流を
抵抗７を介して放電するようにしたので、充電時の電流
値及び放電時の電流値をそれぞれ容易に設定することが
できる。
オフ信号３の信号がハイレベルのときは抵抗５を介して
ＦＥＴ８のゲート容量を充電し、前記信号３がローレベ
ルに切り替わったときはゲート容量に充電された電流を
抵抗７を介して放電するようにしたので、充電時の電流
値及び放電時の電流値をそれぞれ容易に設定することが
できる。
【００１１】なお、本実施形態では、スイッチング電源
におけるＦＥＴ８の駆動回路２について述べたが、他の
回路部でも本実施形態の駆動回路２を適用できることは
いうまでもない。
におけるＦＥＴ８の駆動回路２について述べたが、他の
回路部でも本実施形態の駆動回路２を適用できることは
いうまでもない。
【００１２】
【発明の効果】以上のように本発明によれば、入力信号
がハイレベルのとき第１回路がそのハイレベルの信号を
通過させてＦＥＴのゲート容量を充電し、入力信号がロ
ーレベルに切り替わったときは第２回路がゲート容量に
充電された電流を放電するようにしたので、それぞれの
回路に流れる電流の値を容易に設定できるという効果が
得られている。
がハイレベルのとき第１回路がそのハイレベルの信号を
通過させてＦＥＴのゲート容量を充電し、入力信号がロ
ーレベルに切り替わったときは第２回路がゲート容量に
充電された電流を放電するようにしたので、それぞれの
回路に流れる電流の値を容易に設定できるという効果が
得られている。
【図１】本発明の一実施形態を示す回路図である。
１ 入力回路 ２ ＦＥＴ駆動回路 ３ オン・オフ信号 ４ ダイオード ５ 抵抗 ６ ダイオード ７ 抵抗 ８ ＦＥＴ ９ 変換トランス １０ 出力回路
Claims (2)
- 【請求項１】 ＦＥＴと、 入力信号がハイレベルのときそのレベルの信号を通過さ
せて前記ＦＥＴのゲート容量を充電する第１回路と、 前記入力信号がローレベルに切り替わったときゲート容
量に充電された電流を放電する第２回路とを備えたこと
を特徴とするＦＥＴ駆動回路。 - 【請求項２】 前記第１回路は、入力信号に対し順方向
に設けられた第１ダイオードと、第１ダイオードに直列
に接続された第１抵抗とからなり、前記第２回路は、入
力信号に対し逆方向に設けられた第２ダイオードと、第
２ダイオードに直列に接続された第２抵抗とからなって
いることを特徴とする請求項１記載のＦＥＴ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260096A JPH09102736A (ja) | 1995-10-06 | 1995-10-06 | Ｆｅｔ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260096A JPH09102736A (ja) | 1995-10-06 | 1995-10-06 | Ｆｅｔ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102736A true JPH09102736A (ja) | 1997-04-15 |
Family
ID=17343245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260096A Withdrawn JPH09102736A (ja) | 1995-10-06 | 1995-10-06 | Ｆｅｔ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102736A (ja) |
-
1995
- 1995-10-06 JP JP7260096A patent/JPH09102736A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |