JPH09102665A - 回路基板 - Google Patents
回路基板Info
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- JPH09102665A JPH09102665A JP25797195A JP25797195A JPH09102665A JP H09102665 A JPH09102665 A JP H09102665A JP 25797195 A JP25797195 A JP 25797195A JP 25797195 A JP25797195 A JP 25797195A JP H09102665 A JPH09102665 A JP H09102665A
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- circuit board
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 人手やコストをかけずに電子部品の実装状態
を判別する。 【解決手段】 回路基板1上に実装されるIC2のGN
Dピン21と接続されるGND電極11を、分割パッド
11a,11bで構成し、分割パッド11aは、GND
に接地する一方、分割パッド11bは、プルアップ抵抗
R1を介しIC2の電源Vccと接続すると共に、実装判
別用出力端12と接続する。このため、回路基板1上に
IC2をまだ実装してない場合は、分割パッド11a,
11bは導通しないので、実装判別用出力端12にプル
アップ抵抗R1を介して電源電圧Vccにより“HIG
H”が出力される。これに対し、回路基板1上にIC2
を実装した場合は、IC2のGNDピンにより分割パッ
ド11a,11bは導通するので、実装判別用出力端1
2はGNDと接続され、実装判別用出力端12に“LO
W”が出力され、IC等の電子部品の実装状態を判別で
きる。
を判別する。 【解決手段】 回路基板1上に実装されるIC2のGN
Dピン21と接続されるGND電極11を、分割パッド
11a,11bで構成し、分割パッド11aは、GND
に接地する一方、分割パッド11bは、プルアップ抵抗
R1を介しIC2の電源Vccと接続すると共に、実装判
別用出力端12と接続する。このため、回路基板1上に
IC2をまだ実装してない場合は、分割パッド11a,
11bは導通しないので、実装判別用出力端12にプル
アップ抵抗R1を介して電源電圧Vccにより“HIG
H”が出力される。これに対し、回路基板1上にIC2
を実装した場合は、IC2のGNDピンにより分割パッ
ド11a,11bは導通するので、実装判別用出力端1
2はGNDと接続され、実装判別用出力端12に“LO
W”が出力され、IC等の電子部品の実装状態を判別で
きる。
Description
【0001】
【発明の属する技術分野】本発明は、複数の電子部品が
実装される回路基板に関する。
実装される回路基板に関する。
【0002】
【従来の技術】ディジタル回路等に使用される回路基板
では、通常、複数の実装箇所が設けられているが、実際
には、同一の回路基板でも異なる回路構成を採用する場
合があるので、回路構成によっては全ての実装箇所にI
C等の電子部品が全部実装されたり、あるいは一部しか
実装されない状態で使用されている。
では、通常、複数の実装箇所が設けられているが、実際
には、同一の回路基板でも異なる回路構成を採用する場
合があるので、回路構成によっては全ての実装箇所にI
C等の電子部品が全部実装されたり、あるいは一部しか
実装されない状態で使用されている。
【0003】ところで、このような回路基板において、
回路構成が一つに定まらず、複数の実装状態が存在する
場合、従来は、電子部品の実装状態に応じてスイッチ等
を切換えたり、あるいは直接電子部品へアクセスしてエ
ラーとなるか否かを判断すること等によって、電子部品
の実装状態である回路基板の回路構成を判断するように
していた。
回路構成が一つに定まらず、複数の実装状態が存在する
場合、従来は、電子部品の実装状態に応じてスイッチ等
を切換えたり、あるいは直接電子部品へアクセスしてエ
ラーとなるか否かを判断すること等によって、電子部品
の実装状態である回路基板の回路構成を判断するように
していた。
【0004】
【発明が解決しようとする課題】しかし、電子部品の実
装状態に応じてスイッチを切換え、回路基板上における
回路構成を判断する方法では、スイッチの切換えに人手
を必要とするので、その手間がかかると共に、また人手
を介するためスイッチの切換えミスが発生するおそれが
あり、確実に電子部品の実装状態を判断できない、とい
う問題があった。
装状態に応じてスイッチを切換え、回路基板上における
回路構成を判断する方法では、スイッチの切換えに人手
を必要とするので、その手間がかかると共に、また人手
を介するためスイッチの切換えミスが発生するおそれが
あり、確実に電子部品の実装状態を判断できない、とい
う問題があった。
【0005】また、直接電子部品へアクセスする方法で
は、いわゆるバスタイムアウトを待つ時間がかかり、そ
の時間が無駄になると共に、バスタイムアウトの検出回
路が必要になり、コストがかかる、という問題があっ
た。
は、いわゆるバスタイムアウトを待つ時間がかかり、そ
の時間が無駄になると共に、バスタイムアウトの検出回
路が必要になり、コストがかかる、という問題があっ
た。
【0006】そこで、本発明は、このような問題に着目
してなされたもので、人手やコストをかけずに容易に電
子部品の実装状態である回路基板上の回路構成を判別す
ることができる回路基板を提供することを目的とする。
してなされたもので、人手やコストをかけずに容易に電
子部品の実装状態である回路基板上の回路構成を判別す
ることができる回路基板を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の発明では、電子部品を実装する回路
基板において、電子部品が実装された際、その電子部品
のピンの結合によって導通する2つの電極からなる実装
判別用電極と、上記実装判別用電極と接続された実装判
別用出力端と、を具備することを特徴とする回路基板。
め、請求項1記載の発明では、電子部品を実装する回路
基板において、電子部品が実装された際、その電子部品
のピンの結合によって導通する2つの電極からなる実装
判別用電極と、上記実装判別用電極と接続された実装判
別用出力端と、を具備することを特徴とする回路基板。
【0008】請求項2記載の発明では、請求項1記載の
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品のGNDピンの接合によって導
通する2つの電極であって、一方の電極は接地されてい
る一方、他方の電極はプルアップ抵抗を介して電源に接
続されたGND電極であり、実装判別用出力端は、上記
実装判別用電極の他方の電極と接続されている、ことを
特徴とする。
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品のGNDピンの接合によって導
通する2つの電極であって、一方の電極は接地されてい
る一方、他方の電極はプルアップ抵抗を介して電源に接
続されたGND電極であり、実装判別用出力端は、上記
実装判別用電極の他方の電極と接続されている、ことを
特徴とする。
【0009】請求項3記載の発明では、請求項1記載の
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品の電源ピンの接合によって導通
する2つの電極であって、一方の電極は電源と接続され
ている一方、他方の電極はプルダウン抵抗を介して接地
された電源電極であり、実装判別用出力端は、上記実装
判別用電極の他方の電極と接続されている、ことを特徴
とする。
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品の電源ピンの接合によって導通
する2つの電極であって、一方の電極は電源と接続され
ている一方、他方の電極はプルダウン抵抗を介して接地
された電源電極であり、実装判別用出力端は、上記実装
判別用電極の他方の電極と接続されている、ことを特徴
とする。
【0010】請求項4記載の発明では、請求項1、請求
項2または請求項3記載の回路基板において、実装判別
用電極は、ピン挿入孔の周囲に設けられた2つの電極か
らなる、ことを特徴とする。
項2または請求項3記載の回路基板において、実装判別
用電極は、ピン挿入孔の周囲に設けられた2つの電極か
らなる、ことを特徴とする。
【0011】請求項5記載の発明では、請求項1、請求
項2、請求項3または請求項4記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の2つの電極が導通したか否かを記憶する
記憶手段、をさらに具備する、ことを特徴とする。
項2、請求項3または請求項4記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の2つの電極が導通したか否かを記憶する
記憶手段、をさらに具備する、ことを特徴とする。
【0012】請求項6記載の発明では、請求項1、請求
項2、請求項3または請求項4記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の2つの電極が導通したか否かを出力する
論理積手段、をさらに具備する、ことを特徴とする。
項2、請求項3または請求項4記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の2つの電極が導通したか否かを出力する
論理積手段、をさらに具備する、ことを特徴とする。
【0013】請求項7記載の発明では、請求項1、請求
項2、請求項3、請求項4、請求項5または請求項6記
載の回路基板において、実装される電子部品が、複数の
ICにより構成されるICバンクであり、実装判別用電
極が、上記ICバンクの1つのICにのみ設けられる、
ことを特徴とする。
項2、請求項3、請求項4、請求項5または請求項6記
載の回路基板において、実装される電子部品が、複数の
ICにより構成されるICバンクであり、実装判別用電
極が、上記ICバンクの1つのICにのみ設けられる、
ことを特徴とする。
【0014】請求項8記載の発明では、請求項1、請求
項2、請求項3または請求項4記載の回路基板におい
て、実装される電子部品が、複数のICにより各々構成
された複数のICバンクであり、実装判別用電極が、上
記複数のICバンク毎で、かつ、各ICバンクの1つの
ICにのみ設けられ、上記各ICバンクに入力する各チ
ップセレクト信号、および各ICバンクの上記各実装判
別用電極の出力を入力して、入力するチップセレクト信
号に対応したICバンクにICが実装されているか否か
を判別する判別手段、をさらに具備することを特徴とす
る。
項2、請求項3または請求項4記載の回路基板におい
て、実装される電子部品が、複数のICにより各々構成
された複数のICバンクであり、実装判別用電極が、上
記複数のICバンク毎で、かつ、各ICバンクの1つの
ICにのみ設けられ、上記各ICバンクに入力する各チ
ップセレクト信号、および各ICバンクの上記各実装判
別用電極の出力を入力して、入力するチップセレクト信
号に対応したICバンクにICが実装されているか否か
を判別する判別手段、をさらに具備することを特徴とす
る。
【0015】請求項9記載の発明では、請求項1、請求
項2、請求項3または請求項4記載の回路基板におい
て、複数の電子部品が実装されると共に、その複数の電
子部品毎に実装判別用電極および実装判別用出力端が設
けられ、上記複数の電子部品毎に異なる周波数のクロッ
ク信号を出力するクロック信号発生手段と、上記クロッ
ク信号発生手段が発生した異なる周波数のクロック信号
を入力すると共に、上記複数の電子部品毎の上記各実装
判別用出力端からの出力を入力して、上記各実装判別用
出力端からの出力に基づき上記異周波数のクロック信号
を合成して上記複数の電子部品の実装状態に対応した信
号を出力する信号合成手段と、上記信号合成手段からの
出力信号に基づいて上記複数の電子部品の実装状態を判
別する判別手段と、をさらに具備することを特徴とす
る。
項2、請求項3または請求項4記載の回路基板におい
て、複数の電子部品が実装されると共に、その複数の電
子部品毎に実装判別用電極および実装判別用出力端が設
けられ、上記複数の電子部品毎に異なる周波数のクロッ
ク信号を出力するクロック信号発生手段と、上記クロッ
ク信号発生手段が発生した異なる周波数のクロック信号
を入力すると共に、上記複数の電子部品毎の上記各実装
判別用出力端からの出力を入力して、上記各実装判別用
出力端からの出力に基づき上記異周波数のクロック信号
を合成して上記複数の電子部品の実装状態に対応した信
号を出力する信号合成手段と、上記信号合成手段からの
出力信号に基づいて上記複数の電子部品の実装状態を判
別する判別手段と、をさらに具備することを特徴とす
る。
【0016】このため、請求項1〜9記載の発明では、
電子部品が実装されていない場合は、実装判別用電極を
構成する2つの電極は導通しない一方、電子部品が実装
された場合は、実装判別用電極を構成する2つの電極が
導通するので、実装判別用電極の2つの電極が導通した
か否かを検出することによって、電子部品が実装された
否かを判別することができる。
電子部品が実装されていない場合は、実装判別用電極を
構成する2つの電極は導通しない一方、電子部品が実装
された場合は、実装判別用電極を構成する2つの電極が
導通するので、実装判別用電極の2つの電極が導通した
か否かを検出することによって、電子部品が実装された
否かを判別することができる。
【0017】
【発明の実施の形態】以下、本発明に係る回路基板の第
1〜第7実施形態を図面に基づいて説明する。
1〜第7実施形態を図面に基づいて説明する。
【0018】(1)第1実施形態 図1に、本発明に係る回路基板の第1実施形態の構成を
示す。
示す。
【0019】この第1実施形態の回路基板1は、プリン
ト配線板(PWB)等からなるもので、図に示すよう
に、この基板1上に実装される電子部品であるIC2の
GNDピン21と接続されるGND電極であるGNDパ
ッド11を、電気的に切断された分割パッド11a,1
1bで構成したことを特徴としている。
ト配線板(PWB)等からなるもので、図に示すよう
に、この基板1上に実装される電子部品であるIC2の
GNDピン21と接続されるGND電極であるGNDパ
ッド11を、電気的に切断された分割パッド11a,1
1bで構成したことを特徴としている。
【0020】そして、分割パッド11aは、GNDに接
地されている一方、分割パッド11bは、IC2へ駆動
電流を供給する電源Vccとプルアップ抵抗R1を介して
接続されていると共に、このIC2の実装判別のために
使用される実装判別用出力端12と接続されている。
地されている一方、分割パッド11bは、IC2へ駆動
電流を供給する電源Vccとプルアップ抵抗R1を介して
接続されていると共に、このIC2の実装判別のために
使用される実装判別用出力端12と接続されている。
【0021】図2(a),(b)に、この第1実施形態
の回路基板1のGNDパッド11におけるIC2のGN
Dピン21の接合方法を示す。
の回路基板1のGNDパッド11におけるIC2のGN
Dピン21の接合方法を示す。
【0022】(a)は、IC2のGNDピン21をGN
Dパッド11の分割パッド11a,11bの双方に載せ
て、ハンダ箇所21a,21bでハンダ付けをする場合
を示している。これにより、分割パッド11aと、分割
パッド11bとは、IC2のGNDピン21を介して導
通することになる。
Dパッド11の分割パッド11a,11bの双方に載せ
て、ハンダ箇所21a,21bでハンダ付けをする場合
を示している。これにより、分割パッド11aと、分割
パッド11bとは、IC2のGNDピン21を介して導
通することになる。
【0023】(b)は、IC2のGNDピン21をGN
Dパッド11の分割パッド11a、すなわち図1に示す
ように接地された分割パッドのほうにのみ載せてハンダ
付けをし、その際、分割パッド11aと分割パッド11
bとの間のスリットにハンダによりハンダブリッジ3を
形成して、分割パッド11aと分割パッド11bとをハ
ンダブリッジ3を介し導通させる場合を示している。
Dパッド11の分割パッド11a、すなわち図1に示す
ように接地された分割パッドのほうにのみ載せてハンダ
付けをし、その際、分割パッド11aと分割パッド11
bとの間のスリットにハンダによりハンダブリッジ3を
形成して、分割パッド11aと分割パッド11bとをハ
ンダブリッジ3を介し導通させる場合を示している。
【0024】なお、この(b)の場合、IC2のGND
ピン21は、分割パッド11aのみに接合されるので、
図に示すように、従来からあるGNDパッドを分割パッ
ド11aとし、その分割パッド11aに少しの距離を開
けて、新たに長さの短い分割パッド11bを設けるよう
にしても良い。
ピン21は、分割パッド11aのみに接合されるので、
図に示すように、従来からあるGNDパッドを分割パッ
ド11aとし、その分割パッド11aに少しの距離を開
けて、新たに長さの短い分割パッド11bを設けるよう
にしても良い。
【0025】次に、本実施形態の作用を、図面を参照し
て説明する。
て説明する。
【0026】まず、図1に示すように、回路基板1上に
IC2をまだ実装してない場合は、GNDパッド11上
にはIC2のGNDピン21が接合されてなく、GND
パッド11を構成する分割パッド11a,11bは導通
していないので、実装判別用出力端12にはプルアップ
抵抗R1を介して電源電圧Vccにより“HIGH”が出
力される。
IC2をまだ実装してない場合は、GNDパッド11上
にはIC2のGNDピン21が接合されてなく、GND
パッド11を構成する分割パッド11a,11bは導通
していないので、実装判別用出力端12にはプルアップ
抵抗R1を介して電源電圧Vccにより“HIGH”が出
力される。
【0027】これに対し、回路基板1上にIC2を実装
した場合、すなわち例えば図2(a),(b)に示すよ
うにIC2のGNDピン21をGNDパッド11にハン
ダ付けして接合させた場合は、GNDパッド11を構成
する分割パッド11a,11bは導通するので、実装判
別用出力端12はGNDと接続され、実装判別用出力端
12の出力は“LOW”となる。
した場合、すなわち例えば図2(a),(b)に示すよ
うにIC2のGNDピン21をGNDパッド11にハン
ダ付けして接合させた場合は、GNDパッド11を構成
する分割パッド11a,11bは導通するので、実装判
別用出力端12はGNDと接続され、実装判別用出力端
12の出力は“LOW”となる。
【0028】従って、この第1実施形態によれば、実装
判別用出力端12の電位をチェックするだけで回路基板
1上におけるIC2の実装状態を判別することができ、
上述した従来技術のようにスイッチを切換えたり、バス
タイムアウト検出回路を設ける必要がなく、人手やコス
トをかけずに容易に回路基板上におけるICの実装状態
を判別することが可能になる。
判別用出力端12の電位をチェックするだけで回路基板
1上におけるIC2の実装状態を判別することができ、
上述した従来技術のようにスイッチを切換えたり、バス
タイムアウト検出回路を設ける必要がなく、人手やコス
トをかけずに容易に回路基板上におけるICの実装状態
を判別することが可能になる。
【0029】(2)第2実施形態 次に、本発明に係る回路基板の第2実施形態を説明す
る。
る。
【0030】この第2実施形態の回路基板は、ピン(端
子)挿入孔を介してICのピンを接合する構造をとるた
め、図1に示す第1実施形態のGNDパッド11を構成
する分割パッド11a,11bの形状を変えただけのも
のであるため、第1実施形態の構成とは異なる回路基板
やGNDパッドの構成を図示して説明する。
子)挿入孔を介してICのピンを接合する構造をとるた
め、図1に示す第1実施形態のGNDパッド11を構成
する分割パッド11a,11bの形状を変えただけのも
のであるため、第1実施形態の構成とは異なる回路基板
やGNDパッドの構成を図示して説明する。
【0031】図3(a),(b)に、本発明に係る回路
基板の第2実施形態の主要構成を示す。
基板の第2実施形態の主要構成を示す。
【0032】(a)は、この第2実施形態の回路基板1
の断面構造を示しており、回路基板1には、ピン挿入孔
13が形成され、IC2のGNDピン21がそのピン挿
入孔13に挿入されて、ハンダ3によってGNDパッド
11′を構成する分割パッド11a′,11b′に接合
した状態を示している。
の断面構造を示しており、回路基板1には、ピン挿入孔
13が形成され、IC2のGNDピン21がそのピン挿
入孔13に挿入されて、ハンダ3によってGNDパッド
11′を構成する分割パッド11a′,11b′に接合
した状態を示している。
【0033】(b)は、回路基板1の裏面側から見た、
この第2実施形態のGNDパッド11′を構成する分割
パッド11a′,11b′の形状を示しており、具体的
には、分割パッド11a′,11b′は、2分割されて
電気的に切断された半円弧状に形成され、ピン挿入孔1
3周囲に配置されることを示している。
この第2実施形態のGNDパッド11′を構成する分割
パッド11a′,11b′の形状を示しており、具体的
には、分割パッド11a′,11b′は、2分割されて
電気的に切断された半円弧状に形成され、ピン挿入孔1
3周囲に配置されることを示している。
【0034】従って、この第2実施形態では、上記第1
実施形態とは、GNDパッド11′を構成する分割パッ
ド11a′,11b′の形状が異なるだけなので、上記
第1実施形態の場合と同様に、分割パッド11a′,1
1b′の導通、非導通によって、人手やコストをかけず
に容易に回路基板1上におけるICの実装状態を判別す
ることが可能になる。
実施形態とは、GNDパッド11′を構成する分割パッ
ド11a′,11b′の形状が異なるだけなので、上記
第1実施形態の場合と同様に、分割パッド11a′,1
1b′の導通、非導通によって、人手やコストをかけず
に容易に回路基板1上におけるICの実装状態を判別す
ることが可能になる。
【0035】(3)第3実施形態 次に、本発明に係る回路基板の第3実施形態を説明す
る。
る。
【0036】図4に、本発明に係る回路基板の第3実施
形態の構成を示す。
形態の構成を示す。
【0037】この第3実施形態の回路基板は、図1に示
す上記第1実施形態等とは異なり、この回路基板1上に
実装されるIC2の電源ピン22と接続される電源パッ
ド14を、第1実施形態のGNDパッド11と同様の分
割パッド14a,14bで構成したことを特徴としてい
る。
す上記第1実施形態等とは異なり、この回路基板1上に
実装されるIC2の電源ピン22と接続される電源パッ
ド14を、第1実施形態のGNDパッド11と同様の分
割パッド14a,14bで構成したことを特徴としてい
る。
【0038】そして、分割パッド14aは、電源Vccと
接続されている一方、分割パッド14bは、プルダウン
抵抗R2を介してGNDと接続されていると共に、この
IC2の実装判別のために使用される実装判別用出力端
12と接続されている。
接続されている一方、分割パッド14bは、プルダウン
抵抗R2を介してGNDと接続されていると共に、この
IC2の実装判別のために使用される実装判別用出力端
12と接続されている。
【0039】次に、この第3実施形態の作用を、図面を
参照して説明する。
参照して説明する。
【0040】本実施形態では、GNDパッド11の電位
を実装判別用出力端12へ出力する上記第1実施形態と
は異なり、電源パッド14の電位を実装判別用出力端1
2へ出力するので、IC2が実装されているか否かによ
る実装判別用出力端12の極性が、上記第1実施例とは
逆転することになる。
を実装判別用出力端12へ出力する上記第1実施形態と
は異なり、電源パッド14の電位を実装判別用出力端1
2へ出力するので、IC2が実装されているか否かによ
る実装判別用出力端12の極性が、上記第1実施例とは
逆転することになる。
【0041】つまり、図4に示すように、回路基板1上
にIC2をまだ実装してない場合は、電源パッド14を
構成する分割パッド14a,14bは導通してなく、電
源Vccによる電流が流れていないため、プルダウン抵抗
R2における電圧降下がなくなり、実装判別用出力端1
2の電位はGNDの電位と等しくなるので、実装判別用
出力端12の出力は、上記第1実施例の場合とは逆に
“LOW”が出力される。
にIC2をまだ実装してない場合は、電源パッド14を
構成する分割パッド14a,14bは導通してなく、電
源Vccによる電流が流れていないため、プルダウン抵抗
R2における電圧降下がなくなり、実装判別用出力端1
2の電位はGNDの電位と等しくなるので、実装判別用
出力端12の出力は、上記第1実施例の場合とは逆に
“LOW”が出力される。
【0042】これに対し、回路基板1上にIC2を実装
した場合、すなわちIC2の電源ピン22を電源パッド
14上に載せて上記第1実施例と同様に図2(a),
(b)に示すようにハンダ付けをした場合、電源パッド
14を構成する分割パッド14a,14bは導通するの
で、プルダウン抵抗R2に電流が流れて、実装判別用出
力端12の電位が上昇し、実装判別用出力端12の出力
は上記第1実施例の場合とは逆に“HIGH”となる。
した場合、すなわちIC2の電源ピン22を電源パッド
14上に載せて上記第1実施例と同様に図2(a),
(b)に示すようにハンダ付けをした場合、電源パッド
14を構成する分割パッド14a,14bは導通するの
で、プルダウン抵抗R2に電流が流れて、実装判別用出
力端12の電位が上昇し、実装判別用出力端12の出力
は上記第1実施例の場合とは逆に“HIGH”となる。
【0043】従って、この第3実施形態によっても、上
記第1実施例の場合と同様に、実装判別用出力端12の
出力をチェックするだけで、人手やコストをかけずに容
易にICの実装状態を判別することが可能になる。
記第1実施例の場合と同様に、実装判別用出力端12の
出力をチェックするだけで、人手やコストをかけずに容
易にICの実装状態を判別することが可能になる。
【0044】なお、この第3実施形態でも、ピン挿入孔
が形成された回路基板を使用する場合は、電源パッド1
4の形状を、図3に示す上記第2実施形態のGNDパッ
ド11′と同様に、2分割された半円弧状に形成するよ
うにしても良い。
が形成された回路基板を使用する場合は、電源パッド1
4の形状を、図3に示す上記第2実施形態のGNDパッ
ド11′と同様に、2分割された半円弧状に形成するよ
うにしても良い。
【0045】(4)第4実施形態 次に、本発明に係る回路基板の第4実施形態を説明す
る。
る。
【0046】図5に、本発明に係る回路基板の第4実施
形態の構成を示す。
形態の構成を示す。
【0047】この第4実施形態は、図1に示す上記第1
実施形態を改良したもので、GNDパッド11の電源V
cc側の分割パッド11bと接続される実装判別用出力端
12をレジスタ(バッファ)15のデータ入力端にした
ことを特徴としている。
実施形態を改良したもので、GNDパッド11の電源V
cc側の分割パッド11bと接続される実装判別用出力端
12をレジスタ(バッファ)15のデータ入力端にした
ことを特徴としている。
【0048】つまり、このレジスタ15は、実装判別用
出力端12を介し、GNDパッド11の電源Vcc側の分
割パッド11bと接続され、プロセッサ(図示せず)等
からのチップセレクト信号の入力により実装判別用出力
端12の出力を取り込み、分割パッド11bの電位が、
“LOW”であるか、“HIGH”であるか、すなわち
分割パッド11a,11bが導通したか否かを、
“0”、“1”で記憶するように構成されている。
出力端12を介し、GNDパッド11の電源Vcc側の分
割パッド11bと接続され、プロセッサ(図示せず)等
からのチップセレクト信号の入力により実装判別用出力
端12の出力を取り込み、分割パッド11bの電位が、
“LOW”であるか、“HIGH”であるか、すなわち
分割パッド11a,11bが導通したか否かを、
“0”、“1”で記憶するように構成されている。
【0049】次に、この図5を参照して、この第4実施
形態の作用を説明する。
形態の作用を説明する。
【0050】まず、この第4実施形態は、図1に示す第
1実施形態における実装判別用出力端12をレジスタ1
5のデータ入力端に接続しただけであるので、第1実施
形態と同様に、回路基板1上にIC2を実装してない場
合は、実装判別用出力端12から“HIGH”が出力さ
れる。
1実施形態における実装判別用出力端12をレジスタ1
5のデータ入力端に接続しただけであるので、第1実施
形態と同様に、回路基板1上にIC2を実装してない場
合は、実装判別用出力端12から“HIGH”が出力さ
れる。
【0051】そして、その際、プロセッサ等によってこ
のレジスタ15にチップセレクト信号が入力すると、レ
ジスタ15は、その実装判別用出力端12の出力“HI
GH”を取り込み、回路基板1上にIC2が実装されて
ない状態を示す“1”を記憶する。
のレジスタ15にチップセレクト信号が入力すると、レ
ジスタ15は、その実装判別用出力端12の出力“HI
GH”を取り込み、回路基板1上にIC2が実装されて
ない状態を示す“1”を記憶する。
【0052】これに対し、回路基板1上にIC2を実装
した場合は、実装判別用出力端12から“LOW”が出
力され、その際、レジスタ15にチップセレクト信号が
入力すると、レジスタ15は、その“LOW”を取り込
んで、回路基板1上にIC2が実装されている状態を示
す“0”を記憶する。
した場合は、実装判別用出力端12から“LOW”が出
力され、その際、レジスタ15にチップセレクト信号が
入力すると、レジスタ15は、その“LOW”を取り込
んで、回路基板1上にIC2が実装されている状態を示
す“0”を記憶する。
【0053】このため、この第4実施形態によれば、レ
ジスタ15にアクセスするだけで、上記第1実施形態と
同様に、人手やコストをかけずに容易に回路基板上にお
けるICの実装状態を判別することが可能になる。
ジスタ15にアクセスするだけで、上記第1実施形態と
同様に、人手やコストをかけずに容易に回路基板上にお
けるICの実装状態を判別することが可能になる。
【0054】なお、この第4実施形態は、上記第1実施
形態の実装判別用出力端12をレジスタ15の入力端に
接続して説明したが、本発明では、これに限らず、上記
第2実施形態や、第3実施形態の実装判別用出力端をレ
ジスタ15の入力端に接続するようにしても良い。
形態の実装判別用出力端12をレジスタ15の入力端に
接続して説明したが、本発明では、これに限らず、上記
第2実施形態や、第3実施形態の実装判別用出力端をレ
ジスタ15の入力端に接続するようにしても良い。
【0055】(5)第5実施形態 次に、本発明に係る回路基板の第5実施形態を説明す
る。
る。
【0056】図6に、本発明に係る回路基板の第5実施
形態の構成を示す。
形態の構成を示す。
【0057】この第5実施形態では、回路基板1に実装
されるICが、ICバンクであるメモリバンク16を構
成する複数(本実施形態では、便宜上4つとする。)の
ICメモリ16a〜16dであり、メモリバンク16に
ICメモリ16a〜16dが実装されているか否かを容
易かつ低コストに判別できるように構成したことを特徴
としている。
されるICが、ICバンクであるメモリバンク16を構
成する複数(本実施形態では、便宜上4つとする。)の
ICメモリ16a〜16dであり、メモリバンク16に
ICメモリ16a〜16dが実装されているか否かを容
易かつ低コストに判別できるように構成したことを特徴
としている。
【0058】つまり、この第5実施形態では、メモリバ
ンク16を構成するICメモリ16a〜16d毎に上記
第1〜第4実施形態の分割パッドで構成されるGNDパ
ッドあるいは電源パッドを設けるのではなく、メモリバ
ンク16を構成するICメモリ16a〜16dの1つ、
つまり本実施形態では図6に示すようにICメモリ16
dのGNDピン16d1 が接続されるGNDパッド(図
示せず)に、上記第1〜第2実施形態の分割パッドで構
成されるGNDパッドを設けることを特徴としている。
ンク16を構成するICメモリ16a〜16d毎に上記
第1〜第4実施形態の分割パッドで構成されるGNDパ
ッドあるいは電源パッドを設けるのではなく、メモリバ
ンク16を構成するICメモリ16a〜16dの1つ、
つまり本実施形態では図6に示すようにICメモリ16
dのGNDピン16d1 が接続されるGNDパッド(図
示せず)に、上記第1〜第2実施形態の分割パッドで構
成されるGNDパッドを設けることを特徴としている。
【0059】そして、図1に示す第1実施形態等と同様
に、GNDパッドを構成する一方の分割パッドは接地さ
れている一方、他方の分割パッドは電源Vccと接続され
ていると共に、AND回路17の第1入力端17aと接
続されている。
に、GNDパッドを構成する一方の分割パッドは接地さ
れている一方、他方の分割パッドは電源Vccと接続され
ていると共に、AND回路17の第1入力端17aと接
続されている。
【0060】また、AND回路17の第2入力端17b
には、図示しないプロセッサ等からのメモリバンク16
へ送出される当該メモリバンク16を動作させるための
出力イネーブル信号であるチップセレクト信号が入力す
るように接続されている。
には、図示しないプロセッサ等からのメモリバンク16
へ送出される当該メモリバンク16を動作させるための
出力イネーブル信号であるチップセレクト信号が入力す
るように接続されている。
【0061】次に、この第5実施形態の作用を説明す
る。
る。
【0062】まず、メモリバンク16にICメモリ16
dが実装されていない場合は、他のICメモリ16a〜
cも実装されてなく、メモリバンク16が使用されない
場合を示しているので、上記第1実施形態等の場合と同
様に、ICメモリ16dのGNDピン16d1 が接続さ
れる予定のGNDパッドの分割パッドは導通せず、電源
VccによってAND回路17の第1入力端子17aには
“HIGH”が入力する。
dが実装されていない場合は、他のICメモリ16a〜
cも実装されてなく、メモリバンク16が使用されない
場合を示しているので、上記第1実施形態等の場合と同
様に、ICメモリ16dのGNDピン16d1 が接続さ
れる予定のGNDパッドの分割パッドは導通せず、電源
VccによってAND回路17の第1入力端子17aには
“HIGH”が入力する。
【0063】これに対し、メモリバンク16にICメモ
リ16dが実装された場合は、他のICメモリ16a〜
cも実装されて、メモリバンク16が使用される場合を
示しているので、上記第1実施形態等の場合と同様に、
ICメモリ16dのGNDピン16d1 が接続されたG
NDパッドの分割パッドが導通して、AND回路17の
第1入力端子17aは、そのGNDピン16d1 と同電
位となり、“LOW”が入力することになる。
リ16dが実装された場合は、他のICメモリ16a〜
cも実装されて、メモリバンク16が使用される場合を
示しているので、上記第1実施形態等の場合と同様に、
ICメモリ16dのGNDピン16d1 が接続されたG
NDパッドの分割パッドが導通して、AND回路17の
第1入力端子17aは、そのGNDピン16d1 と同電
位となり、“LOW”が入力することになる。
【0064】このため、プロセッサ等が、このメモリバ
ンク16にアクセスするため、メモリバンク16へチッ
プセレクト信号を出力すると、このチップセレクト信号
がAND回路17の第2入力端子17bにも入力して
“HIGH”となるので、メモリバンク16が使用され
ていない場合は、第2入力端子17bの“HIGH”
と、第1入力端子17aの“HIGH”との論理積であ
る“HIGH”が出力端子17cから出力され、メモリ
バンク16にICメモリ16a〜16dが実装されず、
メモリバンク16が使用されていないことを示す出力と
して“HIGH”が出力される。
ンク16にアクセスするため、メモリバンク16へチッ
プセレクト信号を出力すると、このチップセレクト信号
がAND回路17の第2入力端子17bにも入力して
“HIGH”となるので、メモリバンク16が使用され
ていない場合は、第2入力端子17bの“HIGH”
と、第1入力端子17aの“HIGH”との論理積であ
る“HIGH”が出力端子17cから出力され、メモリ
バンク16にICメモリ16a〜16dが実装されず、
メモリバンク16が使用されていないことを示す出力と
して“HIGH”が出力される。
【0065】その一方、メモリバンク16が使用されて
いる場合は、第2入力端子17bの“HIGH”と、第
1入力端子17aの“LOW”との論理積である“LO
W”が出力端子17cから出力され、メモリバンク16
にICメモリ16a〜16dが実装されてメモリバンク
16が使用されることを示す出力として“LOW”が出
力される。
いる場合は、第2入力端子17bの“HIGH”と、第
1入力端子17aの“LOW”との論理積である“LO
W”が出力端子17cから出力され、メモリバンク16
にICメモリ16a〜16dが実装されてメモリバンク
16が使用されることを示す出力として“LOW”が出
力される。
【0066】従って、この第5実施形態によれば、メモ
リバンク16へチップセレクト信号を送信してアクセス
するだけで、AND回路17からメモリバンク16を構
成するICメモリ16a〜16dの実装状態が出力され
るので、人手やコストをかけずに容易に回路基板1上に
おけるメモリバンク16を構成するICメモリ16a〜
16dの実装状態を判別することができると共に、メモ
リバンクを構成するICメモリ16a〜16d毎に分割
パッドからなるGNDパッドや、AND回路を設ける必
要もないので、この点でも低コストになる。
リバンク16へチップセレクト信号を送信してアクセス
するだけで、AND回路17からメモリバンク16を構
成するICメモリ16a〜16dの実装状態が出力され
るので、人手やコストをかけずに容易に回路基板1上に
おけるメモリバンク16を構成するICメモリ16a〜
16dの実装状態を判別することができると共に、メモ
リバンクを構成するICメモリ16a〜16d毎に分割
パッドからなるGNDパッドや、AND回路を設ける必
要もないので、この点でも低コストになる。
【0067】なお、この第5実施形態では、上記のよう
に構成して説明したが、本発明では、この第5実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはICメモリ以
外のICバンクであっても良いし、AND回路17の代
わりに上記第4実施例のレジスタを設けるようにしても
良い。
に構成して説明したが、本発明では、この第5実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはICメモリ以
外のICバンクであっても良いし、AND回路17の代
わりに上記第4実施例のレジスタを設けるようにしても
良い。
【0068】(6)第6実施形態 次に、本発明に係る回路基板の第6実施形態を説明す
る。
る。
【0069】図7に、本発明に係る回路基板の第6実施
形態の概略構成を示す。
形態の概略構成を示す。
【0070】この第6実施形態では、上記第5実施形態
と同様に複数のICメモリからなる複数(本実施形態で
は、便宜上2つとする。)のメモリバンクA18,B1
9を有し、かつ、2つのメモリバンクA18,B19各
々を構成するICメモリの1つに、上記第3実施形態で
説明した回路基板の回路構成を採用している。
と同様に複数のICメモリからなる複数(本実施形態で
は、便宜上2つとする。)のメモリバンクA18,B1
9を有し、かつ、2つのメモリバンクA18,B19各
々を構成するICメモリの1つに、上記第3実施形態で
説明した回路基板の回路構成を採用している。
【0071】そして、各メモリバンクA18,B19の
電源パッド出力、および各メモリバンクA18,B19
へ入力するローアクティブ型のチップセレクト信号A,
Bをエラー判別回路20に入力し、エラー判別回路20
からメモリバンクA18,B19各々についてのエラー
信号を出力するように構成したものである。
電源パッド出力、および各メモリバンクA18,B19
へ入力するローアクティブ型のチップセレクト信号A,
Bをエラー判別回路20に入力し、エラー判別回路20
からメモリバンクA18,B19各々についてのエラー
信号を出力するように構成したものである。
【0072】図8に、図7に示す回路基板の第6実施形
態のメモリバンクA18,B19とエラー判別回路20
の内部構成の例を示す。
態のメモリバンクA18,B19とエラー判別回路20
の内部構成の例を示す。
【0073】まず、メモリバンクA18,B19の構成
から説明すると、各メモリバンクA18,B19を構成
する任意の1つのICメモリの電源ピン(図示せず)が
接続される電源パッド18a,19aを、図4に示す上
記第3実施形態と同様に電源VCCやGNDと接続された
分割パッド18a1 ,18a2 ,19a1 ,19a2で
構成したことを特徴としている。
から説明すると、各メモリバンクA18,B19を構成
する任意の1つのICメモリの電源ピン(図示せず)が
接続される電源パッド18a,19aを、図4に示す上
記第3実施形態と同様に電源VCCやGNDと接続された
分割パッド18a1 ,18a2 ,19a1 ,19a2で
構成したことを特徴としている。
【0074】エラー判別回路20は、入出力側負論理の
ORゲート20a,20b、およびANDゲート20
c,20dと、入出力側負論理かつ制御入力負論理のス
リーステートバッファ20eとから構成されている。
ORゲート20a,20b、およびANDゲート20
c,20dと、入出力側負論理かつ制御入力負論理のス
リーステートバッファ20eとから構成されている。
【0075】ORゲート20aは、ローアクティブのチ
ップセレクト信号A,Bを入力すると共に、その出力を
スリーステートバッファ20eに入力するように接続さ
れている一方、ANDゲート20c,20dは、各々、
上記チップセレクト信号A,BおよびメモリバンクA1
8,B19の電源パッド18a,19aの出力を入力す
ると共に、その出力をORゲート20bに入力するよう
に接続されている。そして、スリーステートバッファ2
0eは、ORゲート20aの出力を入力すると共に、O
Rゲート20bの出力を制御入力にして、各メモリバン
クA18,B19にICメモリが実装されていないとき
のみエラーを出力するように接続されている。この出力
は、基板上の他のデバイスと共用しており、基板全体で
エラー発生を示すために用いる信号である。
ップセレクト信号A,Bを入力すると共に、その出力を
スリーステートバッファ20eに入力するように接続さ
れている一方、ANDゲート20c,20dは、各々、
上記チップセレクト信号A,BおよびメモリバンクA1
8,B19の電源パッド18a,19aの出力を入力す
ると共に、その出力をORゲート20bに入力するよう
に接続されている。そして、スリーステートバッファ2
0eは、ORゲート20aの出力を入力すると共に、O
Rゲート20bの出力を制御入力にして、各メモリバン
クA18,B19にICメモリが実装されていないとき
のみエラーを出力するように接続されている。この出力
は、基板上の他のデバイスと共用しており、基板全体で
エラー発生を示すために用いる信号である。
【0076】なお、スリーステートバッファ20eの出
力は、プルアップ抵抗20fを介して電源VCCと接続さ
れている。
力は、プルアップ抵抗20fを介して電源VCCと接続さ
れている。
【0077】次に、このように構成された第6実施形態
の作用を、図8を参照して説明する。
の作用を、図8を参照して説明する。
【0078】例えば、メモリバンクA18に一台もIC
メモリが実装されていないとすると、電源パッド18a
の出力は、第3実施形態のところでも説明したように
“LOW”となる一方、この状態のとき、プロセッサ等
によってメモリバンクA18がアクセスされると、ロー
アクティブのチップセレクト信号Aに“LOW”が出力
される。
メモリが実装されていないとすると、電源パッド18a
の出力は、第3実施形態のところでも説明したように
“LOW”となる一方、この状態のとき、プロセッサ等
によってメモリバンクA18がアクセスされると、ロー
アクティブのチップセレクト信号Aに“LOW”が出力
される。
【0079】すると、エラー判別回路20のANDゲー
ト20cの両入力端に共に“LOW”が入力するので、
エラー判別回路20のスリーステートバッファ20eか
ら、メモリバンクA18にICメモリが実装されていな
いことを示すエラー信号として“LOW”が出力され
る。つまり、メモリバンクA18に一台もICメモリが
実装されていない場合には、スリーステートバッファ2
0eがドライブされて、エラー信号“LOW”を出力し
て、メモリアクセスがエラーで終了する。
ト20cの両入力端に共に“LOW”が入力するので、
エラー判別回路20のスリーステートバッファ20eか
ら、メモリバンクA18にICメモリが実装されていな
いことを示すエラー信号として“LOW”が出力され
る。つまり、メモリバンクA18に一台もICメモリが
実装されていない場合には、スリーステートバッファ2
0eがドライブされて、エラー信号“LOW”を出力し
て、メモリアクセスがエラーで終了する。
【0080】これに対し、メモリバンクA18に全ての
ICメモリが実装されていると、電源パッド18aの出
力は、第3実施形態のところで説明したように“HIG
H”となる一方、この状態のとき、プロセッサ等によっ
てメモリバンクA18がアクセスされて、チップセレク
ト信号Aに“LOW”が出力されると、プルアップによ
り、エラー判別回路20のスリーステートバッファ20
eから、メモリバンクA18にICメモリが全て実装さ
れたことを示す出力として“HIGH”が出力される。
つまり、メモリバンクA18に全てのICメモリが実装
されている場合には、スリーステートバッファ20eが
ドライブされないので、アクセスは正常に終了する。
ICメモリが実装されていると、電源パッド18aの出
力は、第3実施形態のところで説明したように“HIG
H”となる一方、この状態のとき、プロセッサ等によっ
てメモリバンクA18がアクセスされて、チップセレク
ト信号Aに“LOW”が出力されると、プルアップによ
り、エラー判別回路20のスリーステートバッファ20
eから、メモリバンクA18にICメモリが全て実装さ
れたことを示す出力として“HIGH”が出力される。
つまり、メモリバンクA18に全てのICメモリが実装
されている場合には、スリーステートバッファ20eが
ドライブされないので、アクセスは正常に終了する。
【0081】なお、上述したメモリバンクA18の場合
と同様に、メモリバンクB19についてもICメモリの
実装状態を判別することができる。
と同様に、メモリバンクB19についてもICメモリの
実装状態を判別することができる。
【0082】従って、この第6実施形態によれば、回路
基板上に複数のメモリバンクを構成する場合でも、各メ
モリバンクへチップセレクト信号を送信してアクセスす
るだけで、エラー判別回路20からアクセスしたメモリ
バンクを構成するICメモリの実装状態が出力されるの
で、人手やコストをかけずに容易に各メモリバンクを構
成するICメモリの実装状態を判別することができる。
基板上に複数のメモリバンクを構成する場合でも、各メ
モリバンクへチップセレクト信号を送信してアクセスす
るだけで、エラー判別回路20からアクセスしたメモリ
バンクを構成するICメモリの実装状態が出力されるの
で、人手やコストをかけずに容易に各メモリバンクを構
成するICメモリの実装状態を判別することができる。
【0083】また、この第6実施形態によれば、前もっ
てアクセスを行い判別するという手順を省略し、実装さ
れてないメモリバンクをアクセスする度に、エラーを発
生させることにより不正なアクセス対策ができる。
てアクセスを行い判別するという手順を省略し、実装さ
れてないメモリバンクをアクセスする度に、エラーを発
生させることにより不正なアクセス対策ができる。
【0084】なお、この第6実施形態では、上記のよう
に構成して説明したが、本発明では、この第6実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはICメモリ以
外の複数台のICによってICバンクを構成するように
しても良い。また、メモリだけでなく、他のICにも利
用できる。
に構成して説明したが、本発明では、この第6実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはICメモリ以
外の複数台のICによってICバンクを構成するように
しても良い。また、メモリだけでなく、他のICにも利
用できる。
【0085】(7)第7実施形態 次に、本発明に係る回路基板の第7実施形態を説明す
る。
る。
【0086】図9に、本発明に係る回路基板の第7実施
形態の構成を示す。
形態の構成を示す。
【0087】この第7実施形態では、回路基板1上にお
ける複数台(本実施形態では、便宜上4台とする。)の
IC41〜44毎に異なる周波数のクロック信号を割り
当てると共に、IC41〜44の実装状態に応じて対応
するクロック信号が合成されて出力されるようにして、
各クロック信号の合成信号の波形に基づいてIC41〜
44の実装状態を判別するように構成したものである。
ける複数台(本実施形態では、便宜上4台とする。)の
IC41〜44毎に異なる周波数のクロック信号を割り
当てると共に、IC41〜44の実装状態に応じて対応
するクロック信号が合成されて出力されるようにして、
各クロック信号の合成信号の波形に基づいてIC41〜
44の実装状態を判別するように構成したものである。
【0088】具体的には、周波数fのシステムクロック
を発生するシステムクロック発生回路31と、そのシス
テムクロックを2,4,8分周して出力する分周回路3
2と、上記第1,2実施形態等で説明した分割パッドで
構成され、各IC41〜44のGNDピン41a〜44
aが各々接続される複数のGNDパッド(図示せず)
と、各GNDパッドの出力を制御入力とすると共に、シ
ステムクロック発生回路31から出力されるシステムク
ロックおよび分周回路32から分周して出力される各ク
ロック信号を入力とし、出力端が各々オープンコレクタ
で接続された制御入力反転型のスリーステートバッファ
33a〜33dからなり、後述するようにしてクロック
信号の論理積で合成して出力するクロック信号合成回路
33と、そのクロック信号合成回路33の出力を入力と
してエラー判別を行うエラー判別回路34と、を有して
いる。
を発生するシステムクロック発生回路31と、そのシス
テムクロックを2,4,8分周して出力する分周回路3
2と、上記第1,2実施形態等で説明した分割パッドで
構成され、各IC41〜44のGNDピン41a〜44
aが各々接続される複数のGNDパッド(図示せず)
と、各GNDパッドの出力を制御入力とすると共に、シ
ステムクロック発生回路31から出力されるシステムク
ロックおよび分周回路32から分周して出力される各ク
ロック信号を入力とし、出力端が各々オープンコレクタ
で接続された制御入力反転型のスリーステートバッファ
33a〜33dからなり、後述するようにしてクロック
信号の論理積で合成して出力するクロック信号合成回路
33と、そのクロック信号合成回路33の出力を入力と
してエラー判別を行うエラー判別回路34と、を有して
いる。
【0089】図10に、図9に示す分周回路32の内部
構成の一例を示す。
構成の一例を示す。
【0090】分周回路32は、図に示すように、反転出
力をさらに反転してD入力とする3台のD−FF32a
〜32cから構成されており、システムクロック発生回
路31が出力する周波数fのクロック信号を2,4,8
分周して、周波数f/2,f/4,f/8のクロック信
号を出力するように構成されている。
力をさらに反転してD入力とする3台のD−FF32a
〜32cから構成されており、システムクロック発生回
路31が出力する周波数fのクロック信号を2,4,8
分周して、周波数f/2,f/4,f/8のクロック信
号を出力するように構成されている。
【0091】つまり、D−FF32aは、システムクロ
ック発生回路31から出力される周波数fのシステムク
ロックを2分周して周波数f/2のクロック信号を出力
し、D−FF32bは、D−FF32aから出力される
周波数f/2のクロック信号をさらに2分周して周波数
f/4のクロック信号を出力し、D−FF32cは、D
−FF32bから出力される周波数f/4のクロック信
号をさらに2分周して周波数f/8のクロック信号を出
力するように接続されている。
ック発生回路31から出力される周波数fのシステムク
ロックを2分周して周波数f/2のクロック信号を出力
し、D−FF32bは、D−FF32aから出力される
周波数f/2のクロック信号をさらに2分周して周波数
f/4のクロック信号を出力し、D−FF32cは、D
−FF32bから出力される周波数f/4のクロック信
号をさらに2分周して周波数f/8のクロック信号を出
力するように接続されている。
【0092】図11(a)〜(p)に、この第7実施形
態におけるクロック信号合成回路33から出力されてエ
ラー判別回路34に入力する信号の波形と、エラー判別
回路34における判別方法等を示す。
態におけるクロック信号合成回路33から出力されてエ
ラー判別回路34に入力する信号の波形と、エラー判別
回路34における判別方法等を示す。
【0093】なお、この図では、信号1とは、スリース
テートバッファ33aの出力である周波数fのシステム
クロックのことをいい、信号2とは、スリーステートバ
ッファ33bの出力である周波数f/2のクロック信号
のことを、信号3とは、スリーステートバッファ33c
の出力である周波数f/4のクロック信号のことを、信
号4とは、スリーステートバッファ33dの出力である
周波数f/8のクロック信号のことをいうものとする。
テートバッファ33aの出力である周波数fのシステム
クロックのことをいい、信号2とは、スリーステートバ
ッファ33bの出力である周波数f/2のクロック信号
のことを、信号3とは、スリーステートバッファ33c
の出力である周波数f/4のクロック信号のことを、信
号4とは、スリーステートバッファ33dの出力である
周波数f/8のクロック信号のことをいうものとする。
【0094】まず、図において、(a)〜(d)に示す
信号1〜4の出力波形は、各々、信号1〜4のみの出力
波形、すなわちIC41〜44を各々1台のみ実装した
場合にクロック信号合成回路33から出力される波形を
示しており、各々、システムクロック発生回路31が出
力する周波数fのシステムクロック、分周回路32が出
力する周波数f/2,f/4,f/8のクロック信号と
なる。
信号1〜4の出力波形は、各々、信号1〜4のみの出力
波形、すなわちIC41〜44を各々1台のみ実装した
場合にクロック信号合成回路33から出力される波形を
示しており、各々、システムクロック発生回路31が出
力する周波数fのシステムクロック、分周回路32が出
力する周波数f/2,f/4,f/8のクロック信号と
なる。
【0095】また、(e)に示す信号1+2+3+4の
出力波形は、IC41〜44全てが実装された場合のク
ロック信号合成回路33からの出力波形で、信号1〜4
のAND(論理積)をとった出力波形であり、(f)に
示す信号1+2+3の出力波形は、IC41,42,4
3のみが実装された場合のクロック信号合成回路33か
らの出力波形で、信号1,2,3のAND(論理積)を
とった出力波形である。
出力波形は、IC41〜44全てが実装された場合のク
ロック信号合成回路33からの出力波形で、信号1〜4
のAND(論理積)をとった出力波形であり、(f)に
示す信号1+2+3の出力波形は、IC41,42,4
3のみが実装された場合のクロック信号合成回路33か
らの出力波形で、信号1,2,3のAND(論理積)を
とった出力波形である。
【0096】以下、(g)〜(n)に示す各信号の出力
波形は、上記と同様に、各信号に対応したICのみが実
装された場合のクロック信号合成回路33からの出力波
形を示しており、(O)は、IC43,44のみが実装
された場合のクロック信号合成回路33からの出力波形
である。
波形は、上記と同様に、各信号に対応したICのみが実
装された場合のクロック信号合成回路33からの出力波
形を示しており、(O)は、IC43,44のみが実装
された場合のクロック信号合成回路33からの出力波形
である。
【0097】次に、(p)は、エラー判別回路34にお
ける(a)〜(o)に示す波形の信号、すなわちクロッ
ク信号合成回路33からの出力信号のサンプリングタイ
ミングを示しており、(a)に示す信号の周波数f、す
なわちシステムクロックの周波数fの2倍のサンプリン
グ周波数2fで(a)〜(o)に示す波形のクロック信
号合成回路33からの出力信号をサンプリングすること
を示している。
ける(a)〜(o)に示す波形の信号、すなわちクロッ
ク信号合成回路33からの出力信号のサンプリングタイ
ミングを示しており、(a)に示す信号の周波数f、す
なわちシステムクロックの周波数fの2倍のサンプリン
グ周波数2fで(a)〜(o)に示す波形のクロック信
号合成回路33からの出力信号をサンプリングすること
を示している。
【0098】そして、エラー判別回路34はサンプリン
グした16ビットのデータを、2進−16進数変換して
4ビットで表すが、(a)〜(o)に示すクロック信号
合成回路33からの出力信号を2進−16進数変換した
データが、(a)〜(o)の各々に示す出力信号の矢印
の後に(q)に示すデータである。
グした16ビットのデータを、2進−16進数変換して
4ビットで表すが、(a)〜(o)に示すクロック信号
合成回路33からの出力信号を2進−16進数変換した
データが、(a)〜(o)の各々に示す出力信号の矢印
の後に(q)に示すデータである。
【0099】具体的には、(q)に示すように、(a)
の信号の場合は“AAAA”とサンプリングされ、
(b)の信号の場合は“CCCC”、(c)の場合は
“F0F0”とサンプリングされ、各(d)〜(o)の
信号の場合も図に示す通りサンプリングされる。
の信号の場合は“AAAA”とサンプリングされ、
(b)の信号の場合は“CCCC”、(c)の場合は
“F0F0”とサンプリングされ、各(d)〜(o)の
信号の場合も図に示す通りサンプリングされる。
【0100】このため、エラー判別回路34では、
(q)に示す各データが各(a)〜(o)に示すクロッ
ク信号合成回路33からの出力信号のどの信号に対応す
るのかを予めテーブルとして記憶しており、クロック信
号合成回路33からの出力信号が入力した際、(p)に
示すタイミングでサンプリングして、そのサンプリング
データを上記テーブルを参照して、クロック信号合成回
路33からの出力信号が(a)〜(o)に示すどのパタ
ーンであるか否かを判別し、その判別結果を出力するよ
うに構成されている。
(q)に示す各データが各(a)〜(o)に示すクロッ
ク信号合成回路33からの出力信号のどの信号に対応す
るのかを予めテーブルとして記憶しており、クロック信
号合成回路33からの出力信号が入力した際、(p)に
示すタイミングでサンプリングして、そのサンプリング
データを上記テーブルを参照して、クロック信号合成回
路33からの出力信号が(a)〜(o)に示すどのパタ
ーンであるか否かを判別し、その判別結果を出力するよ
うに構成されている。
【0101】次に、この第7実施形態の作用を説明す
る。
る。
【0102】まず、図9に示すように、IC41〜44
が全て実装されている場合には、上記第1実施形態など
の場合と同様に、各々のGNDパッドを介し制御入力反
転形の各スリーステートバッファ33a〜33dに“L
OW”が入力し、各バッファ33a〜33dの出力を解
放するので、クロック信号合成回路33からは、信号1
+2+3+4の論理積をとった(e)に示す波形の信号
が出力され、エラー判別回路34に入力する。
が全て実装されている場合には、上記第1実施形態など
の場合と同様に、各々のGNDパッドを介し制御入力反
転形の各スリーステートバッファ33a〜33dに“L
OW”が入力し、各バッファ33a〜33dの出力を解
放するので、クロック信号合成回路33からは、信号1
+2+3+4の論理積をとった(e)に示す波形の信号
が出力され、エラー判別回路34に入力する。
【0103】エラー判別回路34では、図11の(p)
に示すタイミングでクロック信号合成回路33からの入
力信号をサンプリングして、“8000”というデータ
を取り出し、続いて上記テーブルを参照して信号1〜4
が全て入力した場合であると判別できるので、“IC4
1〜44が全て実装されている。”等の正常信号を出力
する。
に示すタイミングでクロック信号合成回路33からの入
力信号をサンプリングして、“8000”というデータ
を取り出し、続いて上記テーブルを参照して信号1〜4
が全て入力した場合であると判別できるので、“IC4
1〜44が全て実装されている。”等の正常信号を出力
する。
【0104】また、図9において、例えばIC42のみ
が実装されていない場合は、(h)に示す波形の信号が
クロック信号合成回路33から出力され、エラー判別回
路34に入力して同様にサンプリングされるが、この場
合は、サンプリングデータが“A000”になり、エラ
ー判別回路34は、(h)に示す信号1+3+4が入力
した場合であると判別できるので、“IC42が実装さ
れていない。”というエラー信号を出力する。
が実装されていない場合は、(h)に示す波形の信号が
クロック信号合成回路33から出力され、エラー判別回
路34に入力して同様にサンプリングされるが、この場
合は、サンプリングデータが“A000”になり、エラ
ー判別回路34は、(h)に示す信号1+3+4が入力
した場合であると判別できるので、“IC42が実装さ
れていない。”というエラー信号を出力する。
【0105】従って、この第7実施形態によれば、回路
基板上に複数のICが実装されている場合でも、システ
ムクロックを分周してIC毎に周波数の異なるクロック
信号を割当てると共に、ICの実装か非実装に応じて各
々のクロック信号が出力されて合成され、その合成波形
により回路基板上におけるICの実装状態を判別できる
ようにしたので、各ICへアクセスすることなく人手や
コストをかけずに容易にICの実装状態を判別すること
ができる。
基板上に複数のICが実装されている場合でも、システ
ムクロックを分周してIC毎に周波数の異なるクロック
信号を割当てると共に、ICの実装か非実装に応じて各
々のクロック信号が出力されて合成され、その合成波形
により回路基板上におけるICの実装状態を判別できる
ようにしたので、各ICへアクセスすることなく人手や
コストをかけずに容易にICの実装状態を判別すること
ができる。
【0106】なお、この第7実施形態では、上記のよう
に構成して説明したが、本発明では、この第7実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良い。
に構成して説明したが、本発明では、この第7実施形態
において、図3に示す上記第2実施形態の形状のGND
パッドを使用しても、また図4に示す上記第3実施形態
のようにGNDパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良い。
【0107】
【発明の効果】以上説明したように、本発明では、GN
D電極または電源電極を2つの分割電極で構成して、I
C等の電子部品が実装されていない場合は、その2つの
電極は導通しない一方、電子部品が実装された場合は、
その2つの電極が導通するように構成したので、実装判
別用電極の2つの電極が導通したか否かを検出すること
によって、電子部品が実装された否かを判別することが
でき、従来技術のようにスイッチを切換えたり、バスタ
イムアウト検出回路を設ける必要がなく、人手やコスト
をかけずに容易に回路基板上における電子部品の実装状
態を判別することが可能になる。
D電極または電源電極を2つの分割電極で構成して、I
C等の電子部品が実装されていない場合は、その2つの
電極は導通しない一方、電子部品が実装された場合は、
その2つの電極が導通するように構成したので、実装判
別用電極の2つの電極が導通したか否かを検出すること
によって、電子部品が実装された否かを判別することが
でき、従来技術のようにスイッチを切換えたり、バスタ
イムアウト検出回路を設ける必要がなく、人手やコスト
をかけずに容易に回路基板上における電子部品の実装状
態を判別することが可能になる。
【図1】本発明に係る回路基板の第1実施形態の構成を
示す説明図。
示す説明図。
【図2】(a),(b)、各々、第1実施形態の回路基
板のGNDパッドにおけるICのGNDピンの接合方法
を示す説明図。
板のGNDパッドにおけるICのGNDピンの接合方法
を示す説明図。
【図3】(a),(b)、各々、本発明に係る回路基板
の第2実施形態の主要部文の構成を示す説明図。
の第2実施形態の主要部文の構成を示す説明図。
【図4】本発明に係る回路基板の第3実施形態の構成を
示す説明図。
示す説明図。
【図5】本発明に係る回路基板の第4実施形態の構成を
示す説明図。
示す説明図。
【図6】本発明に係る回路基板の第5実施形態の構成を
示す説明図。
示す説明図。
【図7】本発明に係る回路基板の第6実施形態の概略構
成を示す説明図。
成を示す説明図。
【図8】図7に示す回路基板の第6実施形態のメモリバ
ンクとエラー判別回路の内部構成を示す説明図。
ンクとエラー判別回路の内部構成を示す説明図。
【図9】本発明に係る回路基板の第7実施形態の構成を
示す説明図。
示す説明図。
【図10】分周回路の内部構成を示す説明図。
【図11】(a)〜(q)に、第7実施形態におけるエ
ラー判別回路に入力する信号の波形やエラー判別回路に
おける判別方法等を示す説明図。
ラー判別回路に入力する信号の波形やエラー判別回路に
おける判別方法等を示す説明図。
1 回路基板 2 IC(電子部品) 11 GNDパッド(GND電極) 11a,11b 分割パッド(分割電極) 11a′,11b′ 分割パッド(分割電極) 12 実装判別用出力端 13 ピン挿入孔 14 電源パッド(電源電極) 14a,14b 分割パッド(分割電極) 15 レジスタ(記憶手段) 16 メモリバンク(ICバンク) 16a〜16d ICメモリ 17 AND回路(論理積手段) 18,19 メモリバンク 18a,19a 電源パッド(電源電極) 18a1 ,18a2 分割パッド(分割電極) 19a1 ,19a2 分割パッド(分割電極) 20 エラー判別回路(判別手段) 21 GNDピン 22 電源ピン 31 システム発生回路(クロック信号発生手段) 32 分周回路(クロック信号発生手段) 33 クロック信号合成回路(信号合成手段) 34 エラー判別回路(判別手段) 41〜44 IC(電子部品) 41a〜44a GNDピン
Claims (9)
- 【請求項1】 電子部品を実装する回路基板において、 電子部品が実装された際、その電子部品のピンの結合に
よって導通する2つの電極からなる実装判別用電極と、 上記実装判別用電極と接続された実装判別用出力端と、 を具備することを特徴とする回路基板。 - 【請求項2】 実装判別用電極は、 電子部品が実装された際、その電子部品のGNDピンの
接合によって導通する2つの電極であって、一方の電極
は接地されている一方、他方の電極はプルアップ抵抗を
介して電源に接続されたGND電極であり、 実装判別用出力端は、 上記実装判別用電極の他方の電極と接続されている、 ことを特徴とする請求項1記載の回路基板。 - 【請求項3】 実装判別用電極は、 電子部品が実装された際、その電子部品の電源ピンの接
合によって導通する2つの電極であって、一方の電極は
電源と接続されている一方、他方の電極はプルダウン抵
抗を介して接地された電源電極であり、 実装判別用出力端は、 上記実装判別用電極の他方の電極と接続されている、 ことを特徴とする請求項1記載の回路基板。 - 【請求項4】 実装判別用電極は、 ピン挿入孔の周囲に設けられた2つの電極からなる、 ことを特徴とする請求項1、請求項2または請求項3記
載の回路基板。 - 【請求項5】 実装判別用出力端と接続され、チップセ
レクト信号の入力によって上記実装判別用出力端の出力
に基づき実装判別用電極の2つの電極が導通したか否か
を記憶する記憶手段、をさらに具備する、 ことを特徴とする請求項1、請求項2、請求項3または
請求項4記載の回路基板。 - 【請求項6】 実装判別用出力端と接続され、チップセ
レクト信号の入力によって上記実装判別用出力端の出力
に基づき実装判別用電極の2つの電極が導通したか否か
を出力する論理積手段、をさらに具備する、 ことを特徴とする請求項1、請求項2、請求項3または
請求項4記載の回路基板。 - 【請求項7】 実装される電子部品が、 複数のICにより構成されるICバンクであり、 実装判別用電極が、 上記ICバンクの1つのICにのみ設けられる、 ことを特徴とする請求項1、請求項2、請求項3、請求
項4、請求項5または請求項6記載の回路基板。 - 【請求項8】 実装される電子部品が、 複数のICにより各々構成された複数のICバンクであ
り、 実装判別用電極が、 上記複数のICバンク毎で、かつ、各ICバンクの1つ
のICにのみ設けられ、 上記各ICバンクに入力する各チップセレクト信号、お
よび各ICバンクの上記各実装判別用電極の出力を入力
して、入力するチップセレクト信号に対応したICバン
クにICが実装されているか否かを判別する判別手段、 をさらに具備することを特徴とする請求項1、請求項
2、請求項3または請求項4記載の回路基板。 - 【請求項9】 複数の電子部品が実装されると共に、そ
の複数の電子部品毎に実装判別用電極および実装判別用
出力端が設けられ、 上記複数の電子部品毎に異なる周波数のクロック信号を
出力するクロック信号発生手段と、 上記クロック信号発生手段が発生した異なる周波数のク
ロック信号を入力すると共に、上記複数の電子部品毎の
上記各実装判別用出力端からの出力を入力して、上記各
実装判別用出力端からの出力に基づき上記異周波数のク
ロック信号を合成して上記複数の電子部品の実装状態に
対応した信号を出力する信号合成手段と、 上記信号合成手段からの出力信号に基づいて上記複数の
電子部品の実装状態を判別する判別手段と、 をさらに具備することを特徴とする請求項1、請求項
2、請求項3または請求項4記載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25797195A JPH09102665A (ja) | 1995-10-04 | 1995-10-04 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25797195A JPH09102665A (ja) | 1995-10-04 | 1995-10-04 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09102665A true JPH09102665A (ja) | 1997-04-15 |
Family
ID=17313763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25797195A Withdrawn JPH09102665A (ja) | 1995-10-04 | 1995-10-04 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09102665A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000050909A1 (en) * | 1999-02-22 | 2000-08-31 | Nokia Networks Oy | Testing fastenings of printed circuit board |
EP1758436A1 (en) * | 2005-08-26 | 2007-02-28 | Delphi Technologies, Inc. | Electronic package and circuit board having segmented contact pads |
KR20200078511A (ko) * | 2017-10-30 | 2020-07-01 | 모멘티브 쿼츠 재팬 고도가이샤 | 히터 및 그 제조 방법 |
JP2021015923A (ja) * | 2019-07-16 | 2021-02-12 | 富士電機株式会社 | 取り外し検出装置及び電子機器 |
-
1995
- 1995-10-04 JP JP25797195A patent/JPH09102665A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000050909A1 (en) * | 1999-02-22 | 2000-08-31 | Nokia Networks Oy | Testing fastenings of printed circuit board |
US6552558B1 (en) | 1999-02-22 | 2003-04-22 | Nokia Corporation | Testing fastenings of printed circuit board |
EP1758436A1 (en) * | 2005-08-26 | 2007-02-28 | Delphi Technologies, Inc. | Electronic package and circuit board having segmented contact pads |
US7280370B2 (en) | 2005-08-26 | 2007-10-09 | Delphi Technologies, Inc. | Electronic package and circuit board having segmented contact pads |
KR20200078511A (ko) * | 2017-10-30 | 2020-07-01 | 모멘티브 쿼츠 재팬 고도가이샤 | 히터 및 그 제조 방법 |
US20200329534A1 (en) * | 2017-10-30 | 2020-10-15 | Momentive Quartz Japan G.k. | Heater and method of manufacturing same |
JP2021015923A (ja) * | 2019-07-16 | 2021-02-12 | 富士電機株式会社 | 取り外し検出装置及び電子機器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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