JPH09102665A

JPH09102665A - 回路基板

Info

Publication number: JPH09102665A
Application number: JP25797195A
Authority: JP
Inventors: Hiroyuki Mori; 弘之森
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1995-10-04
Filing date: 1995-10-04
Publication date: 1997-04-15

Abstract

(57)【要約】【課題】人手やコストをかけずに電子部品の実装状態
を判別する。【解決手段】回路基板１上に実装されるＩＣ２のＧＮ
Ｄピン２１と接続されるＧＮＤ電極１１を、分割パッド
１１ａ，１１ｂで構成し、分割パッド１１ａは、ＧＮＤ
に接地する一方、分割パッド１１ｂは、プルアップ抵抗
Ｒ１を介しＩＣ２の電源Ｖccと接続すると共に、実装判
別用出力端１２と接続する。このため、回路基板１上に
ＩＣ２をまだ実装してない場合は、分割パッド１１ａ，
１１ｂは導通しないので、実装判別用出力端１２にプル
アップ抵抗Ｒ１を介して電源電圧Ｖccにより“ＨＩＧ
Ｈ”が出力される。これに対し、回路基板１上にＩＣ２
を実装した場合は、ＩＣ２のＧＮＤピンにより分割パッ
ド１１ａ，１１ｂは導通するので、実装判別用出力端１
２はＧＮＤと接続され、実装判別用出力端１２に“ＬＯ
Ｗ”が出力され、ＩＣ等の電子部品の実装状態を判別で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の電子部品が
実装される回路基板に関する。

【０００２】

【従来の技術】ディジタル回路等に使用される回路基板
では、通常、複数の実装箇所が設けられているが、実際
には、同一の回路基板でも異なる回路構成を採用する場
合があるので、回路構成によっては全ての実装箇所にＩ
Ｃ等の電子部品が全部実装されたり、あるいは一部しか
実装されない状態で使用されている。

【０００３】ところで、このような回路基板において、
回路構成が一つに定まらず、複数の実装状態が存在する
場合、従来は、電子部品の実装状態に応じてスイッチ等
を切換えたり、あるいは直接電子部品へアクセスしてエ
ラーとなるか否かを判断すること等によって、電子部品
の実装状態である回路基板の回路構成を判断するように
していた。

【０００４】

【発明が解決しようとする課題】しかし、電子部品の実
装状態に応じてスイッチを切換え、回路基板上における
回路構成を判断する方法では、スイッチの切換えに人手
を必要とするので、その手間がかかると共に、また人手
を介するためスイッチの切換えミスが発生するおそれが
あり、確実に電子部品の実装状態を判断できない、とい
う問題があった。

【０００５】また、直接電子部品へアクセスする方法で
は、いわゆるバスタイムアウトを待つ時間がかかり、そ
の時間が無駄になると共に、バスタイムアウトの検出回
路が必要になり、コストがかかる、という問題があっ
た。

【０００６】そこで、本発明は、このような問題に着目
してなされたもので、人手やコストをかけずに容易に電
子部品の実装状態である回路基板上の回路構成を判別す
ることができる回路基板を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、電子部品を実装する回路
基板において、電子部品が実装された際、その電子部品
のピンの結合によって導通する２つの電極からなる実装
判別用電極と、上記実装判別用電極と接続された実装判
別用出力端と、を具備することを特徴とする回路基板。

【０００８】請求項２記載の発明では、請求項１記載の
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品のＧＮＤピンの接合によって導
通する２つの電極であって、一方の電極は接地されてい
る一方、他方の電極はプルアップ抵抗を介して電源に接
続されたＧＮＤ電極であり、実装判別用出力端は、上記
実装判別用電極の他方の電極と接続されている、ことを
特徴とする。

【０００９】請求項３記載の発明では、請求項１記載の
回路基板において、実装判別用電極は、電子部品が実装
された際、その電子部品の電源ピンの接合によって導通
する２つの電極であって、一方の電極は電源と接続され
ている一方、他方の電極はプルダウン抵抗を介して接地
された電源電極であり、実装判別用出力端は、上記実装
判別用電極の他方の電極と接続されている、ことを特徴
とする。

【００１０】請求項４記載の発明では、請求項１、請求
項２または請求項３記載の回路基板において、実装判別
用電極は、ピン挿入孔の周囲に設けられた２つの電極か
らなる、ことを特徴とする。

【００１１】請求項５記載の発明では、請求項１、請求
項２、請求項３または請求項４記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の２つの電極が導通したか否かを記憶する
記憶手段、をさらに具備する、ことを特徴とする。

【００１２】請求項６記載の発明では、請求項１、請求
項２、請求項３または請求項４記載の回路基板におい
て、実装判別用出力端と接続され、チップセレクト信号
の入力によって上記実装判別用出力端の出力に基づき実
装判別用電極の２つの電極が導通したか否かを出力する
論理積手段、をさらに具備する、ことを特徴とする。

【００１３】請求項７記載の発明では、請求項１、請求
項２、請求項３、請求項４、請求項５または請求項６記
載の回路基板において、実装される電子部品が、複数の
ＩＣにより構成されるＩＣバンクであり、実装判別用電
極が、上記ＩＣバンクの１つのＩＣにのみ設けられる、
ことを特徴とする。

【００１４】請求項８記載の発明では、請求項１、請求
項２、請求項３または請求項４記載の回路基板におい
て、実装される電子部品が、複数のＩＣにより各々構成
された複数のＩＣバンクであり、実装判別用電極が、上
記複数のＩＣバンク毎で、かつ、各ＩＣバンクの１つの
ＩＣにのみ設けられ、上記各ＩＣバンクに入力する各チ
ップセレクト信号、および各ＩＣバンクの上記各実装判
別用電極の出力を入力して、入力するチップセレクト信
号に対応したＩＣバンクにＩＣが実装されているか否か
を判別する判別手段、をさらに具備することを特徴とす
る。

【００１５】請求項９記載の発明では、請求項１、請求
項２、請求項３または請求項４記載の回路基板におい
て、複数の電子部品が実装されると共に、その複数の電
子部品毎に実装判別用電極および実装判別用出力端が設
けられ、上記複数の電子部品毎に異なる周波数のクロッ
ク信号を出力するクロック信号発生手段と、上記クロッ
ク信号発生手段が発生した異なる周波数のクロック信号
を入力すると共に、上記複数の電子部品毎の上記各実装
判別用出力端からの出力を入力して、上記各実装判別用
出力端からの出力に基づき上記異周波数のクロック信号
を合成して上記複数の電子部品の実装状態に対応した信
号を出力する信号合成手段と、上記信号合成手段からの
出力信号に基づいて上記複数の電子部品の実装状態を判
別する判別手段と、をさらに具備することを特徴とす
る。

【００１６】このため、請求項１〜９記載の発明では、
電子部品が実装されていない場合は、実装判別用電極を
構成する２つの電極は導通しない一方、電子部品が実装
された場合は、実装判別用電極を構成する２つの電極が
導通するので、実装判別用電極の２つの電極が導通した
か否かを検出することによって、電子部品が実装された
否かを判別することができる。

【００１７】

【発明の実施の形態】以下、本発明に係る回路基板の第
１〜第７実施形態を図面に基づいて説明する。

【００１８】（１）第１実施形態図１に、本発明に係る回路基板の第１実施形態の構成を
示す。

【００１９】この第１実施形態の回路基板１は、プリン
ト配線板（ＰＷＢ）等からなるもので、図に示すよう
に、この基板１上に実装される電子部品であるＩＣ２の
ＧＮＤピン２１と接続されるＧＮＤ電極であるＧＮＤパ
ッド１１を、電気的に切断された分割パッド１１ａ，１
１ｂで構成したことを特徴としている。

【００２０】そして、分割パッド１１ａは、ＧＮＤに接
地されている一方、分割パッド１１ｂは、ＩＣ２へ駆動
電流を供給する電源Ｖccとプルアップ抵抗Ｒ１を介して
接続されていると共に、このＩＣ２の実装判別のために
使用される実装判別用出力端１２と接続されている。

【００２１】図２（ａ），（ｂ）に、この第１実施形態
の回路基板１のＧＮＤパッド１１におけるＩＣ２のＧＮ
Ｄピン２１の接合方法を示す。

【００２２】（ａ）は、ＩＣ２のＧＮＤピン２１をＧＮ
Ｄパッド１１の分割パッド１１ａ，１１ｂの双方に載せ
て、ハンダ箇所２１ａ，２１ｂでハンダ付けをする場合
を示している。これにより、分割パッド１１ａと、分割
パッド１１ｂとは、ＩＣ２のＧＮＤピン２１を介して導
通することになる。

【００２３】（ｂ）は、ＩＣ２のＧＮＤピン２１をＧＮ
Ｄパッド１１の分割パッド１１ａ、すなわち図１に示す
ように接地された分割パッドのほうにのみ載せてハンダ
付けをし、その際、分割パッド１１ａと分割パッド１１
ｂとの間のスリットにハンダによりハンダブリッジ３を
形成して、分割パッド１１ａと分割パッド１１ｂとをハ
ンダブリッジ３を介し導通させる場合を示している。

【００２４】なお、この（ｂ）の場合、ＩＣ２のＧＮＤ
ピン２１は、分割パッド１１ａのみに接合されるので、
図に示すように、従来からあるＧＮＤパッドを分割パッ
ド１１ａとし、その分割パッド１１ａに少しの距離を開
けて、新たに長さの短い分割パッド１１ｂを設けるよう
にしても良い。

【００２５】次に、本実施形態の作用を、図面を参照し
て説明する。

【００２６】まず、図１に示すように、回路基板１上に
ＩＣ２をまだ実装してない場合は、ＧＮＤパッド１１上
にはＩＣ２のＧＮＤピン２１が接合されてなく、ＧＮＤ
パッド１１を構成する分割パッド１１ａ，１１ｂは導通
していないので、実装判別用出力端１２にはプルアップ
抵抗Ｒ１を介して電源電圧Ｖccにより“ＨＩＧＨ”が出
力される。

【００２７】これに対し、回路基板１上にＩＣ２を実装
した場合、すなわち例えば図２（ａ），（ｂ）に示すよ
うにＩＣ２のＧＮＤピン２１をＧＮＤパッド１１にハン
ダ付けして接合させた場合は、ＧＮＤパッド１１を構成
する分割パッド１１ａ，１１ｂは導通するので、実装判
別用出力端１２はＧＮＤと接続され、実装判別用出力端
１２の出力は“ＬＯＷ”となる。

【００２８】従って、この第１実施形態によれば、実装
判別用出力端１２の電位をチェックするだけで回路基板
１上におけるＩＣ２の実装状態を判別することができ、
上述した従来技術のようにスイッチを切換えたり、バス
タイムアウト検出回路を設ける必要がなく、人手やコス
トをかけずに容易に回路基板上におけるＩＣの実装状態
を判別することが可能になる。

【００２９】（２）第２実施形態次に、本発明に係る回路基板の第２実施形態を説明す
る。

【００３０】この第２実施形態の回路基板は、ピン（端
子）挿入孔を介してＩＣのピンを接合する構造をとるた
め、図１に示す第１実施形態のＧＮＤパッド１１を構成
する分割パッド１１ａ，１１ｂの形状を変えただけのも
のであるため、第１実施形態の構成とは異なる回路基板
やＧＮＤパッドの構成を図示して説明する。

【００３１】図３（ａ），（ｂ）に、本発明に係る回路
基板の第２実施形態の主要構成を示す。

【００３２】（ａ）は、この第２実施形態の回路基板１
の断面構造を示しており、回路基板１には、ピン挿入孔
１３が形成され、ＩＣ２のＧＮＤピン２１がそのピン挿
入孔１３に挿入されて、ハンダ３によってＧＮＤパッド
１１′を構成する分割パッド１１ａ′，１１ｂ′に接合
した状態を示している。

【００３３】（ｂ）は、回路基板１の裏面側から見た、
この第２実施形態のＧＮＤパッド１１′を構成する分割
パッド１１ａ′，１１ｂ′の形状を示しており、具体的
には、分割パッド１１ａ′，１１ｂ′は、２分割されて
電気的に切断された半円弧状に形成され、ピン挿入孔１
３周囲に配置されることを示している。

【００３４】従って、この第２実施形態では、上記第１
実施形態とは、ＧＮＤパッド１１′を構成する分割パッ
ド１１ａ′，１１ｂ′の形状が異なるだけなので、上記
第１実施形態の場合と同様に、分割パッド１１ａ′，１
１ｂ′の導通、非導通によって、人手やコストをかけず
に容易に回路基板１上におけるＩＣの実装状態を判別す
ることが可能になる。

【００３５】（３）第３実施形態次に、本発明に係る回路基板の第３実施形態を説明す
る。

【００３６】図４に、本発明に係る回路基板の第３実施
形態の構成を示す。

【００３７】この第３実施形態の回路基板は、図１に示
す上記第１実施形態等とは異なり、この回路基板１上に
実装されるＩＣ２の電源ピン２２と接続される電源パッ
ド１４を、第１実施形態のＧＮＤパッド１１と同様の分
割パッド１４ａ，１４ｂで構成したことを特徴としてい
る。

【００３８】そして、分割パッド１４ａは、電源Ｖccと
接続されている一方、分割パッド１４ｂは、プルダウン
抵抗Ｒ２を介してＧＮＤと接続されていると共に、この
ＩＣ２の実装判別のために使用される実装判別用出力端
１２と接続されている。

【００３９】次に、この第３実施形態の作用を、図面を
参照して説明する。

【００４０】本実施形態では、ＧＮＤパッド１１の電位
を実装判別用出力端１２へ出力する上記第１実施形態と
は異なり、電源パッド１４の電位を実装判別用出力端１
２へ出力するので、ＩＣ２が実装されているか否かによ
る実装判別用出力端１２の極性が、上記第１実施例とは
逆転することになる。

【００４１】つまり、図４に示すように、回路基板１上
にＩＣ２をまだ実装してない場合は、電源パッド１４を
構成する分割パッド１４ａ，１４ｂは導通してなく、電
源Ｖccによる電流が流れていないため、プルダウン抵抗
Ｒ２における電圧降下がなくなり、実装判別用出力端１
２の電位はＧＮＤの電位と等しくなるので、実装判別用
出力端１２の出力は、上記第１実施例の場合とは逆に
“ＬＯＷ”が出力される。

【００４２】これに対し、回路基板１上にＩＣ２を実装
した場合、すなわちＩＣ２の電源ピン２２を電源パッド
１４上に載せて上記第１実施例と同様に図２（ａ），
（ｂ）に示すようにハンダ付けをした場合、電源パッド
１４を構成する分割パッド１４ａ，１４ｂは導通するの
で、プルダウン抵抗Ｒ２に電流が流れて、実装判別用出
力端１２の電位が上昇し、実装判別用出力端１２の出力
は上記第１実施例の場合とは逆に“ＨＩＧＨ”となる。

【００４３】従って、この第３実施形態によっても、上
記第１実施例の場合と同様に、実装判別用出力端１２の
出力をチェックするだけで、人手やコストをかけずに容
易にＩＣの実装状態を判別することが可能になる。

【００４４】なお、この第３実施形態でも、ピン挿入孔
が形成された回路基板を使用する場合は、電源パッド１
４の形状を、図３に示す上記第２実施形態のＧＮＤパッ
ド１１′と同様に、２分割された半円弧状に形成するよ
うにしても良い。

【００４５】（４）第４実施形態次に、本発明に係る回路基板の第４実施形態を説明す
る。

【００４６】図５に、本発明に係る回路基板の第４実施
形態の構成を示す。

【００４７】この第４実施形態は、図１に示す上記第１
実施形態を改良したもので、ＧＮＤパッド１１の電源Ｖ
cc側の分割パッド１１ｂと接続される実装判別用出力端
１２をレジスタ（バッファ）１５のデータ入力端にした
ことを特徴としている。

【００４８】つまり、このレジスタ１５は、実装判別用
出力端１２を介し、ＧＮＤパッド１１の電源Ｖcc側の分
割パッド１１ｂと接続され、プロセッサ（図示せず）等
からのチップセレクト信号の入力により実装判別用出力
端１２の出力を取り込み、分割パッド１１ｂの電位が、
“ＬＯＷ”であるか、“ＨＩＧＨ”であるか、すなわち
分割パッド１１ａ，１１ｂが導通したか否かを、
“０”、“１”で記憶するように構成されている。

【００４９】次に、この図５を参照して、この第４実施
形態の作用を説明する。

【００５０】まず、この第４実施形態は、図１に示す第
１実施形態における実装判別用出力端１２をレジスタ１
５のデータ入力端に接続しただけであるので、第１実施
形態と同様に、回路基板１上にＩＣ２を実装してない場
合は、実装判別用出力端１２から“ＨＩＧＨ”が出力さ
れる。

【００５１】そして、その際、プロセッサ等によってこ
のレジスタ１５にチップセレクト信号が入力すると、レ
ジスタ１５は、その実装判別用出力端１２の出力“ＨＩ
ＧＨ”を取り込み、回路基板１上にＩＣ２が実装されて
ない状態を示す“１”を記憶する。

【００５２】これに対し、回路基板１上にＩＣ２を実装
した場合は、実装判別用出力端１２から“ＬＯＷ”が出
力され、その際、レジスタ１５にチップセレクト信号が
入力すると、レジスタ１５は、その“ＬＯＷ”を取り込
んで、回路基板１上にＩＣ２が実装されている状態を示
す“０”を記憶する。

【００５３】このため、この第４実施形態によれば、レ
ジスタ１５にアクセスするだけで、上記第１実施形態と
同様に、人手やコストをかけずに容易に回路基板上にお
けるＩＣの実装状態を判別することが可能になる。

【００５４】なお、この第４実施形態は、上記第１実施
形態の実装判別用出力端１２をレジスタ１５の入力端に
接続して説明したが、本発明では、これに限らず、上記
第２実施形態や、第３実施形態の実装判別用出力端をレ
ジスタ１５の入力端に接続するようにしても良い。

【００５５】（５）第５実施形態次に、本発明に係る回路基板の第５実施形態を説明す
る。

【００５６】図６に、本発明に係る回路基板の第５実施
形態の構成を示す。

【００５７】この第５実施形態では、回路基板１に実装
されるＩＣが、ＩＣバンクであるメモリバンク１６を構
成する複数（本実施形態では、便宜上４つとする。）の
ＩＣメモリ１６ａ〜１６ｄであり、メモリバンク１６に
ＩＣメモリ１６ａ〜１６ｄが実装されているか否かを容
易かつ低コストに判別できるように構成したことを特徴
としている。

【００５８】つまり、この第５実施形態では、メモリバ
ンク１６を構成するＩＣメモリ１６ａ〜１６ｄ毎に上記
第１〜第４実施形態の分割パッドで構成されるＧＮＤパ
ッドあるいは電源パッドを設けるのではなく、メモリバ
ンク１６を構成するＩＣメモリ１６ａ〜１６ｄの１つ、
つまり本実施形態では図６に示すようにＩＣメモリ１６
ｄのＧＮＤピン１６ｄ1 が接続されるＧＮＤパッド（図
示せず）に、上記第１〜第２実施形態の分割パッドで構
成されるＧＮＤパッドを設けることを特徴としている。

【００５９】そして、図１に示す第１実施形態等と同様
に、ＧＮＤパッドを構成する一方の分割パッドは接地さ
れている一方、他方の分割パッドは電源Ｖccと接続され
ていると共に、ＡＮＤ回路１７の第１入力端１７ａと接
続されている。

【００６０】また、ＡＮＤ回路１７の第２入力端１７ｂ
には、図示しないプロセッサ等からのメモリバンク１６
へ送出される当該メモリバンク１６を動作させるための
出力イネーブル信号であるチップセレクト信号が入力す
るように接続されている。

【００６１】次に、この第５実施形態の作用を説明す
る。

【００６２】まず、メモリバンク１６にＩＣメモリ１６
ｄが実装されていない場合は、他のＩＣメモリ１６ａ〜
ｃも実装されてなく、メモリバンク１６が使用されない
場合を示しているので、上記第１実施形態等の場合と同
様に、ＩＣメモリ１６ｄのＧＮＤピン１６ｄ1 が接続さ
れる予定のＧＮＤパッドの分割パッドは導通せず、電源
ＶccによってＡＮＤ回路１７の第１入力端子１７ａには
“ＨＩＧＨ”が入力する。

【００６３】これに対し、メモリバンク１６にＩＣメモ
リ１６ｄが実装された場合は、他のＩＣメモリ１６ａ〜
ｃも実装されて、メモリバンク１６が使用される場合を
示しているので、上記第１実施形態等の場合と同様に、
ＩＣメモリ１６ｄのＧＮＤピン１６ｄ1 が接続されたＧ
ＮＤパッドの分割パッドが導通して、ＡＮＤ回路１７の
第１入力端子１７ａは、そのＧＮＤピン１６ｄ1 と同電
位となり、“ＬＯＷ”が入力することになる。

【００６４】このため、プロセッサ等が、このメモリバ
ンク１６にアクセスするため、メモリバンク１６へチッ
プセレクト信号を出力すると、このチップセレクト信号
がＡＮＤ回路１７の第２入力端子１７ｂにも入力して
“ＨＩＧＨ”となるので、メモリバンク１６が使用され
ていない場合は、第２入力端子１７ｂの“ＨＩＧＨ”
と、第１入力端子１７ａの“ＨＩＧＨ”との論理積であ
る“ＨＩＧＨ”が出力端子１７ｃから出力され、メモリ
バンク１６にＩＣメモリ１６ａ〜１６ｄが実装されず、
メモリバンク１６が使用されていないことを示す出力と
して“ＨＩＧＨ”が出力される。

【００６５】その一方、メモリバンク１６が使用されて
いる場合は、第２入力端子１７ｂの“ＨＩＧＨ”と、第
１入力端子１７ａの“ＬＯＷ”との論理積である“ＬＯ
Ｗ”が出力端子１７ｃから出力され、メモリバンク１６
にＩＣメモリ１６ａ〜１６ｄが実装されてメモリバンク
１６が使用されることを示す出力として“ＬＯＷ”が出
力される。

【００６６】従って、この第５実施形態によれば、メモ
リバンク１６へチップセレクト信号を送信してアクセス
するだけで、ＡＮＤ回路１７からメモリバンク１６を構
成するＩＣメモリ１６ａ〜１６ｄの実装状態が出力され
るので、人手やコストをかけずに容易に回路基板１上に
おけるメモリバンク１６を構成するＩＣメモリ１６ａ〜
１６ｄの実装状態を判別することができると共に、メモ
リバンクを構成するＩＣメモリ１６ａ〜１６ｄ毎に分割
パッドからなるＧＮＤパッドや、ＡＮＤ回路を設ける必
要もないので、この点でも低コストになる。

【００６７】なお、この第５実施形態では、上記のよう
に構成して説明したが、本発明では、この第５実施形態
において、図３に示す上記第２実施形態の形状のＧＮＤ
パッドを使用しても、また図４に示す上記第３実施形態
のようにＧＮＤパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはＩＣメモリ以
外のＩＣバンクであっても良いし、ＡＮＤ回路１７の代
わりに上記第４実施例のレジスタを設けるようにしても
良い。

【００６８】（６）第６実施形態次に、本発明に係る回路基板の第６実施形態を説明す
る。

【００６９】図７に、本発明に係る回路基板の第６実施
形態の概略構成を示す。

【００７０】この第６実施形態では、上記第５実施形態
と同様に複数のＩＣメモリからなる複数（本実施形態で
は、便宜上２つとする。）のメモリバンクＡ１８，Ｂ１
９を有し、かつ、２つのメモリバンクＡ１８，Ｂ１９各
々を構成するＩＣメモリの１つに、上記第３実施形態で
説明した回路基板の回路構成を採用している。

【００７１】そして、各メモリバンクＡ１８，Ｂ１９の
電源パッド出力、および各メモリバンクＡ１８，Ｂ１９
へ入力するローアクティブ型のチップセレクト信号Ａ，
Ｂをエラー判別回路２０に入力し、エラー判別回路２０
からメモリバンクＡ１８，Ｂ１９各々についてのエラー
信号を出力するように構成したものである。

【００７２】図８に、図７に示す回路基板の第６実施形
態のメモリバンクＡ１８，Ｂ１９とエラー判別回路２０
の内部構成の例を示す。

【００７３】まず、メモリバンクＡ１８，Ｂ１９の構成
から説明すると、各メモリバンクＡ１８，Ｂ１９を構成
する任意の１つのＩＣメモリの電源ピン（図示せず）が
接続される電源パッド１８ａ，１９ａを、図４に示す上
記第３実施形態と同様に電源ＶCCやＧＮＤと接続された
分割パッド１８ａ1 ，１８ａ2 ，１９ａ1 ，１９ａ2で
構成したことを特徴としている。

【００７４】エラー判別回路２０は、入出力側負論理の
ＯＲゲート２０ａ，２０ｂ、およびＡＮＤゲート２０
ｃ，２０ｄと、入出力側負論理かつ制御入力負論理のス
リーステートバッファ２０ｅとから構成されている。

【００７５】ＯＲゲート２０ａは、ローアクティブのチ
ップセレクト信号Ａ，Ｂを入力すると共に、その出力を
スリーステートバッファ２０ｅに入力するように接続さ
れている一方、ＡＮＤゲート２０ｃ，２０ｄは、各々、
上記チップセレクト信号Ａ，ＢおよびメモリバンクＡ１
８，Ｂ１９の電源パッド１８ａ，１９ａの出力を入力す
ると共に、その出力をＯＲゲート２０ｂに入力するよう
に接続されている。そして、スリーステートバッファ２
０ｅは、ＯＲゲート２０ａの出力を入力すると共に、Ｏ
Ｒゲート２０ｂの出力を制御入力にして、各メモリバン
クＡ１８，Ｂ１９にＩＣメモリが実装されていないとき
のみエラーを出力するように接続されている。この出力
は、基板上の他のデバイスと共用しており、基板全体で
エラー発生を示すために用いる信号である。

【００７６】なお、スリーステートバッファ２０ｅの出
力は、プルアップ抵抗２０ｆを介して電源ＶCCと接続さ
れている。

【００７７】次に、このように構成された第６実施形態
の作用を、図８を参照して説明する。

【００７８】例えば、メモリバンクＡ１８に一台もＩＣ
メモリが実装されていないとすると、電源パッド１８ａ
の出力は、第３実施形態のところでも説明したように
“ＬＯＷ”となる一方、この状態のとき、プロセッサ等
によってメモリバンクＡ１８がアクセスされると、ロー
アクティブのチップセレクト信号Ａに“ＬＯＷ”が出力
される。

【００７９】すると、エラー判別回路２０のＡＮＤゲー
ト２０ｃの両入力端に共に“ＬＯＷ”が入力するので、
エラー判別回路２０のスリーステートバッファ２０ｅか
ら、メモリバンクＡ１８にＩＣメモリが実装されていな
いことを示すエラー信号として“ＬＯＷ”が出力され
る。つまり、メモリバンクＡ１８に一台もＩＣメモリが
実装されていない場合には、スリーステートバッファ２
０ｅがドライブされて、エラー信号“ＬＯＷ”を出力し
て、メモリアクセスがエラーで終了する。

【００８０】これに対し、メモリバンクＡ１８に全ての
ＩＣメモリが実装されていると、電源パッド１８ａの出
力は、第３実施形態のところで説明したように“ＨＩＧ
Ｈ”となる一方、この状態のとき、プロセッサ等によっ
てメモリバンクＡ１８がアクセスされて、チップセレク
ト信号Ａに“ＬＯＷ”が出力されると、プルアップによ
り、エラー判別回路２０のスリーステートバッファ２０
ｅから、メモリバンクＡ１８にＩＣメモリが全て実装さ
れたことを示す出力として“ＨＩＧＨ”が出力される。
つまり、メモリバンクＡ１８に全てのＩＣメモリが実装
されている場合には、スリーステートバッファ２０ｅが
ドライブされないので、アクセスは正常に終了する。

【００８１】なお、上述したメモリバンクＡ１８の場合
と同様に、メモリバンクＢ１９についてもＩＣメモリの
実装状態を判別することができる。

【００８２】従って、この第６実施形態によれば、回路
基板上に複数のメモリバンクを構成する場合でも、各メ
モリバンクへチップセレクト信号を送信してアクセスす
るだけで、エラー判別回路２０からアクセスしたメモリ
バンクを構成するＩＣメモリの実装状態が出力されるの
で、人手やコストをかけずに容易に各メモリバンクを構
成するＩＣメモリの実装状態を判別することができる。

【００８３】また、この第６実施形態によれば、前もっ
てアクセスを行い判別するという手順を省略し、実装さ
れてないメモリバンクをアクセスする度に、エラーを発
生させることにより不正なアクセス対策ができる。

【００８４】なお、この第６実施形態では、上記のよう
に構成して説明したが、本発明では、この第６実施形態
において、図３に示す上記第２実施形態の形状のＧＮＤ
パッドを使用しても、また図４に示す上記第３実施形態
のようにＧＮＤパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良く、さらにはＩＣメモリ以
外の複数台のＩＣによってＩＣバンクを構成するように
しても良い。また、メモリだけでなく、他のＩＣにも利
用できる。

【００８５】（７）第７実施形態次に、本発明に係る回路基板の第７実施形態を説明す
る。

【００８６】図９に、本発明に係る回路基板の第７実施
形態の構成を示す。

【００８７】この第７実施形態では、回路基板１上にお
ける複数台（本実施形態では、便宜上４台とする。）の
ＩＣ４１〜４４毎に異なる周波数のクロック信号を割り
当てると共に、ＩＣ４１〜４４の実装状態に応じて対応
するクロック信号が合成されて出力されるようにして、
各クロック信号の合成信号の波形に基づいてＩＣ４１〜
４４の実装状態を判別するように構成したものである。

【００８８】具体的には、周波数ｆのシステムクロック
を発生するシステムクロック発生回路３１と、そのシス
テムクロックを２，４，８分周して出力する分周回路３
２と、上記第１，２実施形態等で説明した分割パッドで
構成され、各ＩＣ４１〜４４のＧＮＤピン４１ａ〜４４
ａが各々接続される複数のＧＮＤパッド（図示せず）
と、各ＧＮＤパッドの出力を制御入力とすると共に、シ
ステムクロック発生回路３１から出力されるシステムク
ロックおよび分周回路３２から分周して出力される各ク
ロック信号を入力とし、出力端が各々オープンコレクタ
で接続された制御入力反転型のスリーステートバッファ
３３ａ〜３３ｄからなり、後述するようにしてクロック
信号の論理積で合成して出力するクロック信号合成回路
３３と、そのクロック信号合成回路３３の出力を入力と
してエラー判別を行うエラー判別回路３４と、を有して
いる。

【００８９】図１０に、図９に示す分周回路３２の内部
構成の一例を示す。

【００９０】分周回路３２は、図に示すように、反転出
力をさらに反転してＤ入力とする３台のＤ−ＦＦ３２ａ
〜３２ｃから構成されており、システムクロック発生回
路３１が出力する周波数ｆのクロック信号を２，４，８
分周して、周波数ｆ／２，ｆ／４，ｆ／８のクロック信
号を出力するように構成されている。

【００９１】つまり、Ｄ−ＦＦ３２ａは、システムクロ
ック発生回路３１から出力される周波数ｆのシステムク
ロックを２分周して周波数ｆ／２のクロック信号を出力
し、Ｄ−ＦＦ３２ｂは、Ｄ−ＦＦ３２ａから出力される
周波数ｆ／２のクロック信号をさらに２分周して周波数
ｆ／４のクロック信号を出力し、Ｄ−ＦＦ３２ｃは、Ｄ
−ＦＦ３２ｂから出力される周波数ｆ／４のクロック信
号をさらに２分周して周波数ｆ／８のクロック信号を出
力するように接続されている。

【００９２】図１１（ａ）〜（ｐ）に、この第７実施形
態におけるクロック信号合成回路３３から出力されてエ
ラー判別回路３４に入力する信号の波形と、エラー判別
回路３４における判別方法等を示す。

【００９３】なお、この図では、信号１とは、スリース
テートバッファ３３ａの出力である周波数ｆのシステム
クロックのことをいい、信号２とは、スリーステートバ
ッファ３３ｂの出力である周波数ｆ／２のクロック信号
のことを、信号３とは、スリーステートバッファ３３ｃ
の出力である周波数ｆ／４のクロック信号のことを、信
号４とは、スリーステートバッファ３３ｄの出力である
周波数ｆ／８のクロック信号のことをいうものとする。

【００９４】まず、図において、（ａ）〜（ｄ）に示す
信号１〜４の出力波形は、各々、信号１〜４のみの出力
波形、すなわちＩＣ４１〜４４を各々１台のみ実装した
場合にクロック信号合成回路３３から出力される波形を
示しており、各々、システムクロック発生回路３１が出
力する周波数ｆのシステムクロック、分周回路３２が出
力する周波数ｆ／２，ｆ／４，ｆ／８のクロック信号と
なる。

【００９５】また、（ｅ）に示す信号１＋２＋３＋４の
出力波形は、ＩＣ４１〜４４全てが実装された場合のク
ロック信号合成回路３３からの出力波形で、信号１〜４
のＡＮＤ（論理積）をとった出力波形であり、（ｆ）に
示す信号１＋２＋３の出力波形は、ＩＣ４１，４２，４
３のみが実装された場合のクロック信号合成回路３３か
らの出力波形で、信号１，２，３のＡＮＤ（論理積）を
とった出力波形である。

【００９６】以下、（ｇ）〜（ｎ）に示す各信号の出力
波形は、上記と同様に、各信号に対応したＩＣのみが実
装された場合のクロック信号合成回路３３からの出力波
形を示しており、（Ｏ）は、ＩＣ４３，４４のみが実装
された場合のクロック信号合成回路３３からの出力波形
である。

【００９７】次に、（ｐ）は、エラー判別回路３４にお
ける（ａ）〜（ｏ）に示す波形の信号、すなわちクロッ
ク信号合成回路３３からの出力信号のサンプリングタイ
ミングを示しており、（ａ）に示す信号の周波数ｆ、す
なわちシステムクロックの周波数ｆの２倍のサンプリン
グ周波数２ｆで（ａ）〜（ｏ）に示す波形のクロック信
号合成回路３３からの出力信号をサンプリングすること
を示している。

【００９８】そして、エラー判別回路３４はサンプリン
グした１６ビットのデータを、２進−１６進数変換して
４ビットで表すが、（ａ）〜（ｏ）に示すクロック信号
合成回路３３からの出力信号を２進−１６進数変換した
データが、（ａ）〜（ｏ）の各々に示す出力信号の矢印
の後に（ｑ）に示すデータである。

【００９９】具体的には、（ｑ）に示すように、（ａ）
の信号の場合は“ＡＡＡＡ”とサンプリングされ、
（ｂ）の信号の場合は“ＣＣＣＣ”、（ｃ）の場合は
“Ｆ０Ｆ０”とサンプリングされ、各（ｄ）〜（ｏ）の
信号の場合も図に示す通りサンプリングされる。

【０１００】このため、エラー判別回路３４では、
（ｑ）に示す各データが各（ａ）〜（ｏ）に示すクロッ
ク信号合成回路３３からの出力信号のどの信号に対応す
るのかを予めテーブルとして記憶しており、クロック信
号合成回路３３からの出力信号が入力した際、（ｐ）に
示すタイミングでサンプリングして、そのサンプリング
データを上記テーブルを参照して、クロック信号合成回
路３３からの出力信号が（ａ）〜（ｏ）に示すどのパタ
ーンであるか否かを判別し、その判別結果を出力するよ
うに構成されている。

【０１０１】次に、この第７実施形態の作用を説明す
る。

【０１０２】まず、図９に示すように、ＩＣ４１〜４４
が全て実装されている場合には、上記第１実施形態など
の場合と同様に、各々のＧＮＤパッドを介し制御入力反
転形の各スリーステートバッファ３３ａ〜３３ｄに“Ｌ
ＯＷ”が入力し、各バッファ３３ａ〜３３ｄの出力を解
放するので、クロック信号合成回路３３からは、信号１
＋２＋３＋４の論理積をとった（ｅ）に示す波形の信号
が出力され、エラー判別回路３４に入力する。

【０１０３】エラー判別回路３４では、図１１の（ｐ）
に示すタイミングでクロック信号合成回路３３からの入
力信号をサンプリングして、“８０００”というデータ
を取り出し、続いて上記テーブルを参照して信号１〜４
が全て入力した場合であると判別できるので、“ＩＣ４
１〜４４が全て実装されている。”等の正常信号を出力
する。

【０１０４】また、図９において、例えばＩＣ４２のみ
が実装されていない場合は、（ｈ）に示す波形の信号が
クロック信号合成回路３３から出力され、エラー判別回
路３４に入力して同様にサンプリングされるが、この場
合は、サンプリングデータが“Ａ０００”になり、エラ
ー判別回路３４は、（ｈ）に示す信号１＋３＋４が入力
した場合であると判別できるので、“ＩＣ４２が実装さ
れていない。”というエラー信号を出力する。

【０１０５】従って、この第７実施形態によれば、回路
基板上に複数のＩＣが実装されている場合でも、システ
ムクロックを分周してＩＣ毎に周波数の異なるクロック
信号を割当てると共に、ＩＣの実装か非実装に応じて各
々のクロック信号が出力されて合成され、その合成波形
により回路基板上におけるＩＣの実装状態を判別できる
ようにしたので、各ＩＣへアクセスすることなく人手や
コストをかけずに容易にＩＣの実装状態を判別すること
ができる。

【０１０６】なお、この第７実施形態では、上記のよう
に構成して説明したが、本発明では、この第７実施形態
において、図３に示す上記第２実施形態の形状のＧＮＤ
パッドを使用しても、また図４に示す上記第３実施形態
のようにＧＮＤパッドではなく、電源パッドを分割パッ
ドで構成するようにしても良い。

【０１０７】

【発明の効果】以上説明したように、本発明では、ＧＮ
Ｄ電極または電源電極を２つの分割電極で構成して、Ｉ
Ｃ等の電子部品が実装されていない場合は、その２つの
電極は導通しない一方、電子部品が実装された場合は、
その２つの電極が導通するように構成したので、実装判
別用電極の２つの電極が導通したか否かを検出すること
によって、電子部品が実装された否かを判別することが
でき、従来技術のようにスイッチを切換えたり、バスタ
イムアウト検出回路を設ける必要がなく、人手やコスト
をかけずに容易に回路基板上における電子部品の実装状
態を判別することが可能になる。

【図面の簡単な説明】

【図１】本発明に係る回路基板の第１実施形態の構成を
示す説明図。

【図２】（ａ），（ｂ）、各々、第１実施形態の回路基
板のＧＮＤパッドにおけるＩＣのＧＮＤピンの接合方法
を示す説明図。

【図３】（ａ），（ｂ）、各々、本発明に係る回路基板
の第２実施形態の主要部文の構成を示す説明図。

【図４】本発明に係る回路基板の第３実施形態の構成を
示す説明図。

【図５】本発明に係る回路基板の第４実施形態の構成を
示す説明図。

【図６】本発明に係る回路基板の第５実施形態の構成を
示す説明図。

【図７】本発明に係る回路基板の第６実施形態の概略構
成を示す説明図。

【図８】図７に示す回路基板の第６実施形態のメモリバ
ンクとエラー判別回路の内部構成を示す説明図。

【図９】本発明に係る回路基板の第７実施形態の構成を
示す説明図。

【図１０】分周回路の内部構成を示す説明図。

【図１１】（ａ）〜（ｑ）に、第７実施形態におけるエ
ラー判別回路に入力する信号の波形やエラー判別回路に
おける判別方法等を示す説明図。

【符号の説明】

１回路基板２ＩＣ（電子部品）１１ＧＮＤパッド（ＧＮＤ電極）１１ａ，１１ｂ分割パッド（分割電極）１１ａ′，１１ｂ′ 分割パッド（分割電極）１２実装判別用出力端１３ピン挿入孔１４電源パッド（電源電極）１４ａ，１４ｂ分割パッド（分割電極）１５レジスタ（記憶手段）１６メモリバンク（ＩＣバンク）１６ａ〜１６ｄＩＣメモリ１７ＡＮＤ回路（論理積手段）１８，１９メモリバンク１８ａ，１９ａ電源パッド（電源電極）１８ａ1 ，１８ａ2 分割パッド（分割電極）１９ａ1 ，１９ａ2 分割パッド（分割電極）２０エラー判別回路（判別手段）２１ＧＮＤピン２２電源ピン３１システム発生回路（クロック信号発生手段）３２分周回路（クロック信号発生手段）３３クロック信号合成回路（信号合成手段）３４エラー判別回路（判別手段）４１〜４４ＩＣ（電子部品）４１ａ〜４４ａＧＮＤピン

Claims

【特許請求の範囲】

【請求項１】電子部品を実装する回路基板において、電子部品が実装された際、その電子部品のピンの結合に
よって導通する２つの電極からなる実装判別用電極と、上記実装判別用電極と接続された実装判別用出力端と、を具備することを特徴とする回路基板。
【請求項２】実装判別用電極は、電子部品が実装された際、その電子部品のＧＮＤピンの
接合によって導通する２つの電極であって、一方の電極
は接地されている一方、他方の電極はプルアップ抵抗を
介して電源に接続されたＧＮＤ電極であり、実装判別用出力端は、上記実装判別用電極の他方の電極と接続されている、ことを特徴とする請求項１記載の回路基板。
【請求項３】実装判別用電極は、電子部品が実装された際、その電子部品の電源ピンの接
合によって導通する２つの電極であって、一方の電極は
電源と接続されている一方、他方の電極はプルダウン抵
抗を介して接地された電源電極であり、実装判別用出力端は、上記実装判別用電極の他方の電極と接続されている、ことを特徴とする請求項１記載の回路基板。
【請求項４】実装判別用電極は、ピン挿入孔の周囲に設けられた２つの電極からなる、ことを特徴とする請求項１、請求項２または請求項３記
載の回路基板。
【請求項５】実装判別用出力端と接続され、チップセ
レクト信号の入力によって上記実装判別用出力端の出力
に基づき実装判別用電極の２つの電極が導通したか否か
を記憶する記憶手段、をさらに具備する、ことを特徴とする請求項１、請求項２、請求項３または
請求項４記載の回路基板。
【請求項６】実装判別用出力端と接続され、チップセ
レクト信号の入力によって上記実装判別用出力端の出力
に基づき実装判別用電極の２つの電極が導通したか否か
を出力する論理積手段、をさらに具備する、ことを特徴とする請求項１、請求項２、請求項３または
請求項４記載の回路基板。
【請求項７】実装される電子部品が、複数のＩＣにより構成されるＩＣバンクであり、実装判別用電極が、上記ＩＣバンクの１つのＩＣにのみ設けられる、ことを特徴とする請求項１、請求項２、請求項３、請求
項４、請求項５または請求項６記載の回路基板。
【請求項８】実装される電子部品が、複数のＩＣにより各々構成された複数のＩＣバンクであ
り、実装判別用電極が、上記複数のＩＣバンク毎で、かつ、各ＩＣバンクの１つ
のＩＣにのみ設けられ、上記各ＩＣバンクに入力する各チップセレクト信号、お
よび各ＩＣバンクの上記各実装判別用電極の出力を入力
して、入力するチップセレクト信号に対応したＩＣバン
クにＩＣが実装されているか否かを判別する判別手段、をさらに具備することを特徴とする請求項１、請求項
２、請求項３または請求項４記載の回路基板。
【請求項９】複数の電子部品が実装されると共に、そ
の複数の電子部品毎に実装判別用電極および実装判別用
出力端が設けられ、上記複数の電子部品毎に異なる周波数のクロック信号を
出力するクロック信号発生手段と、上記クロック信号発生手段が発生した異なる周波数のク
ロック信号を入力すると共に、上記複数の電子部品毎の
上記各実装判別用出力端からの出力を入力して、上記各
実装判別用出力端からの出力に基づき上記異周波数のク
ロック信号を合成して上記複数の電子部品の実装状態に
対応した信号を出力する信号合成手段と、上記信号合成手段からの出力信号に基づいて上記複数の
電子部品の実装状態を判別する判別手段と、をさらに具備することを特徴とする請求項１、請求項
２、請求項３または請求項４記載の回路基板。