JPH09102611A

JPH09102611A - 薄膜トランジスタ

Info

Publication number: JPH09102611A
Application number: JP25962495A
Authority: JP
Inventors: Toshio Kameshima; 登志男亀島; Isao Kobayashi; 功小林; Kazuaki Tashiro; 和昭田代; Noriyuki Umibe; 紀之海部; Tadao Endo; 忠夫遠藤; Shinichi Takeda; 慎市竹田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-06
Filing date: 1995-10-06
Publication date: 1997-04-15

Abstract

(57)【要約】【課題】オーバーエッチのない微細な電極を形成し、
電極間のリークやショートなどがなく、ソース、ドレイ
ン電極間の容量Ｃｄｓを低減し、かつ、耐湿性、耐腐食
性の高い、特性の優れた薄膜トランジスタを実現する。【解決手段】ソース及びドレイン電極５が、非晶質シ
リコンを母体とするｎ＋層で構成されていることを特徴
とする薄膜トランジスタ。また、絶縁基板１上にゲート
電極２、ゲート絶縁膜３、および該層上にチャネル領域
となる半導体層４、該半導体層上に並置してソース電極
５、およびドレイン電極５を設け、前記各層を覆うよう
に保護層を積層して設ける構造を有する薄膜トランジス
タにおいて、前記ソースおよびドレイン電極５が非晶質
シリコンを母体とするｎ＋層で構成されていることを特
徴とする薄膜トランジスタ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
やイメージセンサなどに用いられる半導体装置、特に水
素原子およびハロゲン原子の少なくとも一方を含み、シ
リコン原子を母体とする非晶質材料からなる半導体層を
有する薄膜トランジスタに関するものである。

【０００２】

【従来の技術】近年、パーソナルコンピューターの普及
に伴って、液晶ディスプレイやイメージセンサなどの入
出力デバイスの需要が高まり、低価格化、大画面化が要
望されている。このような背景より、薄膜半導体たとえ
ば非晶質シリコンなどを大面積の絶縁基板上に形成し、
薄膜トランジスタ（ＴＦＴ）を構成したアクティブマト
リクス方式の液晶ディスプレイや光電変換装置が開発さ
れている。

【０００３】図３に、従来の薄膜トランジスタの構成の
一例を示す模式的断面図である。図において、絶縁性の
基板１に、ゲート電極２が形成され、その上にゲート絶
縁膜３が堆積し、さらにチャネル形成のできる半導体層
４として、たとえば水素化非晶質シリコンなどを堆積す
る。さらにソース、ドレイン電極を構成する金属電極６
と半導体層４の間にｎ＋層５が設けられている。ｎ＋層
５が電子に対してオーミック性、正孔に対してはブロッ
キング性となる接合を形成することで、ｎチャネルトラ
ンジスタとして動作する。またこれらすべての層を覆う
ようにポリイミドなどの有機材料からなる保護層７を堆
積する。

【０００４】なお、図３の薄膜トランジスタは、ソー
ス、ドレイン電極６の間に光を照射して半導体層４で発
生するフォトキャリアの分布をゲート電極２により制御
して安定した光電流を得るような、薄膜トランジスタ型
の光センサとしても応用できる。

【０００５】図４は、図３の従来の薄膜トランジスタの
製造方法を示す模式的断面図である。

【０００６】図４（ａ）において、１は絶縁性基板であ
るガラス基板、２はゲート電極のＣｒ膜である。ゲート
電極２のＣｒ膜はスパッタ法などで１０００Ａ全面に堆
積され、感光性レジストを用いたフォトリソ工程により
パターニングされている。さらにプラズマＣＶＤ法など
でゲート電極２の絶縁膜３となる水素化アモルファスシ
リコン窒化膜（ａ−ＳｉＮｘ：Ｈ以下シリコン窒化膜）
が３０００Ａ、半導体層４となる水素化アモルファスシ
リコン（ａ−Ｓｉ：Ｈ）が６５００Ａ、オーミックコン
タクトのｎ＋層５が１０００Ａ連続的に成膜されてい
る。さらに後にソース、ドレイン電極となるメタル層
（アルミニウム）が１００００Ａスパッタ法で堆積され
ている。

【０００７】図４（ｂ）は、感光性レジスト８を用いた
フォトリソ工程でソース、ドレイン電極６とオーミック
コンタクトのｎ＋層５の不要部が連続してエッチングさ
れる様子が示されている。ソース、ドレイン電極はアル
ミニウム６のエッチャントによるウェットエッチ、ｎ＋
層５はＲＩＥによりエッチングされている。ここで図中
のｓはソース、ドレインをエッチングする際のオーバー
エッチ量である。

【０００８】図４（ｃ）は、感光性レジストを用いたフ
ォトリソ工程でＲＩＥによりＴＦＴが素子分離され、こ
れらのＴＦＴを配線腐食などから保護するためにポリイ
ミドなどの有機材料からなる保護層７が全面に塗布さ
れ、図３のＴＦＴが得られる様子が示されている。

【０００９】またパターンの微細化のために図４
（ｂ′）のようにソース、ドレイン電極をウェットエッ
チした後、オーミックコンタクトのｎ＋層の不要部をレ
ジストを用いずにソース、ドレイン電極のパターンをマ
スクとしてエッチングする方法（メタルマスク）もあ
る。

【００１０】図４（ｃ′）は、メタルマスクでｎ＋層を
エッチング後、ＲＩＥにより素子分離を行い、有機材料
からなる保護層７を塗布してＴＦＴが得られる様子が示
されている。

【００１１】

【発明が解決しようとする課題】しかしながら、前述の
ように感光性レジスト８を用いてソース、ドレイン電極
とｎ＋層を連続的にエッチングする場合、図４（ｂ）に
示すようにソース、ドレイン電極にはオーバーエッチ量
ｓが生じ、ｎ＋層のエッチングはほぼレジストの幅でな
される。したがってソース、ドレイン電極の幅をｄ、Ｔ
ＦＴのソース、ドレイン電極間の距離（チャネル長）を
Ｌとした場合、ＴＦＴ素子の幅は、最低２ｄ＋Ｌ＋２ｓ
必要となり、これより小さくすることはできず、これは
ＴＦＴ素子の微細化の妨げとなる。

【００１２】一方、図４（ｂ′）に示すようにソース、
ドレイン電極をマスクとしてｎ＋層の不要部をエッチン
グする方法は、ＴＦＴ素子の幅に対するソース、ドレイ
ン電極のオーバーエッチ量ｓの影響がないため、微細化
（ＴＦＴ素子の幅を小さくできる）に向くという長所が
ある。しかし、この方法は、ＲＩＥでｎ＋層をエッチン
グする際にソース、ドレイン電極表面がエッチングされ
るため、その際生じる残渣物が電極間に残り電極間のリ
ークやショートなどの特性不良の原因となる。

【００１３】また、図４（ｂ）、図４（ｂ′）のいずれ
の方法でも、ソース、ドレイン電極のエッチングの際に
は、オーバーエッチが生じるため、電極自身の幅ｄをあ
る値（実際には２ｓ）より小さくすることはできない。

【００１４】また一般に、ソース、ドレイン電極の膜厚
が１００００Ａ程度と厚いために電極間の容量Ｃｄｓが
無視できない。

【００１５】さらに、ポリイミドなどの有機材料を保護
層としているため耐湿性に劣り、腐食などをおこす。

【００１６】また、保護層をプラズマＣＶＤ法などを用
いてシリコン窒化膜、シリコン酸化膜で形成しようとす
ると、成膜する際の基板温度上昇によって、ソース、ド
レイン電極のアルミが拡散してＴＦＴ特性に悪影響を及
ぼすという問題点がある。

【００１７】［発明の目的］本発明の目的は、オーバー
エッチのない微細な電極を形成し、電極間のリークやシ
ョートなどがなく、ソース、ドレイン電極間の容量Ｃｄ
ｓを低減し、かつ、耐湿性、耐腐食性の高い、特性の優
れた薄膜トランジスタを実現することにある。

【００１８】

【課題を解決するための手段】本発明は、上記課題点を
解決するため、以下の手段を有する。

【００１９】［１］ソース及びドレイン電極が、非晶質
シリコンを母体とするｎ＋層で構成されていることを特
徴とする薄膜トランジスタ。

【００２０】［２］絶縁基板上にゲート電極、該ゲー
ト電極上に設けられたゲート絶縁膜、および該層上にチ
ャネル領域となる半導体層、該半導体層上に並置してソ
ース電極、およびドレイン電極を設け、前記各層を覆う
ように保護層を積層して設ける構造を有する薄膜トラン
ジスタにおいて、前記ソースおよびドレイン電極が非晶
質シリコンを母体とするｎ＋層で構成されていることを
特徴とする薄膜トランジスタ。

【００２１】［３］前記半導体層は、水素原子および
ハロゲン原子の少なくとも一方を含み、シリコン原子を
母体とする非晶質材料からなる半導体層であることを特
徴とする［２］記載の薄膜トランジスタ。

【００２２】［４］前記保護層が無機薄膜材料である
ことを特徴とする［２］記載の薄膜トランジスタ。

【００２３】［５］前記保護層が窒化シリコン膜ある
いは酸化シリコン膜であることを特徴とする［４］記載
の薄膜トランジスタ。

【００２４】［６］薄膜トランジスタから外部への配
線引き出し部が、前記ソース、ドレイン電極の一部分上
に積層されたメタル層で形成されていることを特徴とす
る［１］又は［２］記載の薄膜トランジスタ。

【００２５】［７］ＭＩＳ型の光センサと同一基板上
に成膜されていることを特徴とする［１］又は［２］記
載の薄膜トランジスタ。

【００２６】［８］光導電型の光センサと同一基板上
に成膜されていることを特徴とする［１］又は［２］記
載の薄膜トランジスタ。

【００２７】

【発明の実施の形態】

［作用］上記本発明の薄膜トランジスタによれば、ソー
ス、ドレイン電極をアルミなどのメタルを用いずに非晶
質シリコンを母体とするｎ＋層で形成し、その上を保護
膜で覆う構成をとることにより、ソースおよびドレイン
電極のオーバーエッチのない微細なパターンが形成でき
る。

【００２８】また、一般に膜厚の薄い（通常１０００Ａ
程度）ｎ＋層を電極として用いるためソース、ドレイン
間の容量Ｃｄｓを小さくできる。

【００２９】さらに、ＲＩＥでｎ＋層をエッチングする
際に、表面にアルミなどの金属がないため、エッチング
で生じる残渣物が電極間に残ってＴＦＴの特性に悪影響
を及ぼすことがなく、保護層をプラズマＣＶＤ法などで
成膜しても基板温度上昇によってソース、ドレイン電極
のメタルが拡散してＴＦＴ特性に悪影響を及ぼすことも
ない。このように簡単な構成でパターンの微細化と特性
の良好なＴＦＴを実現できる。

【００３０】［実施形態１］以下本発明の実施形態を図
面に基づいて詳細に説明する。

【００３１】図１は、本発明による薄膜トランジスタを
示す模式的断面図である。図１において、従来技術と同
様の各部については対応箇所に同一の符号を付してあ
る。

【００３２】図１において、絶縁性の基板１に、ゲート
電極２が形成され、その上にゲート絶縁膜３が堆積さ
れ、さらにチャネル形成のできる薄膜半導体層４とし
て、たとえば水素化非晶質シリコンなどが堆積されてい
る。さらにソース、ドレイン電極がｎ＋層５で設けられ
ている。またこれらすべての層を覆うようにシリコン窒
化膜や酸化膜などの無機薄膜材料の保護膜９が堆積され
ている。

【００３３】図２は、図１の本発明の薄膜トランジスタ
の製造方法を示す。

【００３４】図２（ａ）において、１はガラス基板、２
はゲート電極となるＣｒ膜である。ゲート電極２のＣｒ
膜はスパッタ法などで１０００Ａ全面に堆積され、その
後の感光性レジストを用いたフォトリソ工程によりパタ
ーニング形成されている。

【００３５】図２（ａ）は、ゲートパターニング後、プ
ラズマＣＶＤ法などでゲート電極２の絶縁膜となるシリ
コン窒化膜が３０００Ａ、半導体層４となる水素化アモ
ルファスシリコン（ａ−Ｓｉ：Ｈ）が６５００Ａ、後に
ソース、ドレイン電極となるｎ＋層が１０００Ａ連続的
に成膜されている様子が示されている。

【００３６】図２（ｂ）では、感光性レジストを用いた
フォトリソ工程でソース、ドレイン電極を形成するため
にｎ＋層の不要部をＲＩＥによりエッチングする様子が
示されている。

【００３７】図２（ｃ）では、感光性レジストを用いた
フォトリソ工程でＲＩＥによりＴＦＴを素子分離し、そ
の後ＴＦＴを配線腐食などから保護するためにシリコン
窒化膜などの無機薄膜材料の保護層９をプラズマＣＶＤ
法などで全面に堆積し、図１のＴＦＴを得る様子を示し
ている。

【００３８】また、前記半導体層としては、ハロゲン原
子を含み、シリコン原子を母体とする非晶質材料からな
る半導体層として、フッ素化アモルファスシリコンなど
を用いることもできる。

【００３９】また、薄膜トランジスタから外部への配線
引き出し部としては、前記ソース、ドレイン電極の一部
分上にメタル層を積層して形成しても良く、その作製方
法としては、薄膜トランジスタのソース及びドレイン電
極上でチャネルに影響のない部分にメタル層をスパッタ
＋パターニングすることで作製できる。

【００４０】図から明らかなように、本発明の薄膜トラ
ンジスタは、ソース、ドレイン電極にアルミなどのメタ
ルを用いていない。電極のｎ＋層のエッチングには通常
ＲＩＥを用いるため、オーバーエッチのない微細な電極
を形成することが可能である。

【００４１】また、一般にｎ＋層はメタル層に比べて膜
厚が小さいので、ソース、ドレイン間の容量Ｃｄｓを低
減することができる。

【００４２】さらに、ソース、ドレイン電極のメタル層
の表面がＲＩＥによりエッチングされることもないの
で、メタルがエッチングされる際の残渣物がソース、ド
レイン電極間に生じＴＦＴの特性の悪影響を及ぼすこと
もない。

【００４３】また、シリコン窒化膜などの無機薄膜材料
の保護層をプラズマＣＶＤ法などでＴＦＴ全面に堆積し
ても、高温によりソース、ドレイン電極を形成するメタ
ルが半導体層に拡散することがなく特性の良好なＴＦＴ
を得ることができる。

【００４４】［実施形態２］本発明の薄膜トランジスタ
は、ＭＩＳ型の光センサと同一基板上に成膜することも
可能であり、その作製方法としては、従来からある液晶
ディスプレー等に用いられるアモルファスシリコン成膜
工程により作製することができる。

【００４５】［実施形態３］本発明の薄膜トランジスタ
は、光導電型の光センサと同一基板上に成膜することも
可能であり、その作製方法としては、従来からある液晶
ディスプレー等に用いられるアモルファスシリコン成膜
工程により作製することができる。

【００４６】

【発明の効果】以上、詳細に説明したように、本発明の
薄膜トランジスタは、ソース、ドレイン電極にアルミな
どのメタルを用いず、ｎ＋層を用い、そのエッチングに
は通常ＲＩＥを用いるため、オーバーエッチのない微細
な電極を形成することが可能である。

【００４７】また、一般にｎ＋層はメタル層に比べて膜
厚が小さいので、ソース、ドレイン間の容量Ｃｄｓを低
減することができる。

【００４８】さらに、ソース、ドレイン電極のメタル層
の表面がＲＩＥによりエッチングされることもないの
で、メタルがエッチングされる際の残渣物がソース、ド
レイン電極間に生じＴＦＴの特性に悪影響を及ぼすこと
もない。

【００４９】また、シリコン窒化膜などの無機薄膜材料
の保護層をプラズマＣＶＤ法などでＴＦＴ全面に堆積し
ても、高温によりソース、ドレイン電極を形成するメタ
ルが半導体層に拡散することがなく特性の良好なＴＦＴ
を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１の薄膜トランジスタの断面
模式図である。

【図２】本発明の実施形態１の薄膜トランジスタの製造
工程を示す断面模式図である。

【図３】従来の薄膜トランジスタの断面模式図である。

【図４】従来の薄膜トランジスタの製造工程を示す断面
模式図である。

【符号の説明】

１絶縁性基板２ゲート電極３ゲート絶縁膜４半導体層５ｎ＋層（ソース、ドレイン電極）６メタル層（ソース、ドレイン電極）７有機保護層８感光性レジスト９無機保護層

───────────────────────────────────────────────────── フロントページの続き (72)発明者海部紀之東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者遠藤忠夫東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者竹田慎市東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】ソース及びドレイン電極が、非晶質シリ
コンを母体とするｎ＋層で構成されていることを特徴と
する薄膜トランジスタ。
【請求項２】絶縁基板上にゲート電極、該ゲート電極
上に設けられたゲート絶縁膜、および該層上にチャネル
領域となる半導体層、該半導体層上に並置してソース電
極、およびドレイン電極を設け、前記各層を覆うように
保護層を積層して設ける構造を有する薄膜トランジスタ
において、前記ソースおよびドレイン電極が非晶質シリコンを母体
とするｎ＋層で構成されていることを特徴とする薄膜ト
ランジスタ。
【請求項３】前記半導体層は、水素原子およびハロゲ
ン原子の少なくとも一方を含み、シリコン原子を母体と
する非晶質材料からなる半導体層であることを特徴とす
る請求項２記載の薄膜トランジスタ。
【請求項４】前記保護層が無機薄膜材料であることを
特徴とする請求項２記載の薄膜トランジスタ。
【請求項５】前記保護層が窒化シリコン膜あるいは酸
化シリコン膜であることを特徴とする請求項４記載の薄
膜トランジスタ。
【請求項６】薄膜トランジスタから外部への配線引き
出し部が、前記ソース、ドレイン電極の一部分上に積層
されたメタル層で形成されていることを特徴とする請求
項１又は２記載の薄膜トランジスタ。
【請求項７】ＭＩＳ型の光センサと同一基板上に成膜
されていることを特徴とする請求項１又は２記載の薄膜
トランジスタ。
【請求項８】光導電型の光センサと同一基板上に成膜
されていることを特徴とする請求項１又は２記載の薄膜
トランジスタ。