JPH0897233A - 半導体装置及び電力増幅器 - Google Patents
半導体装置及び電力増幅器Info
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- JPH0897233A JPH0897233A JP22543694A JP22543694A JPH0897233A JP H0897233 A JPH0897233 A JP H0897233A JP 22543694 A JP22543694 A JP 22543694A JP 22543694 A JP22543694 A JP 22543694A JP H0897233 A JPH0897233 A JP H0897233A
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- JP
- Japan
- Prior art keywords
- ion
- region
- impurity concentration
- depth
- semiconductor device
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Abstract
(57)【要約】
【目的】利得や効率を劣化させることなく耐圧を向上さ
せたFETを有する半導体装置を提供すること。 【構成】半導体基板の表面領域にソース、ドレイン領域
を構成する高濃度N型層27を設け、少なくともゲート
電極53周辺近傍に、能動層のための第1のイオンの打
ち込み領域21及び第1のイオンと反対の極性を持つ第
2のイオンの打ち込み領域22を設け、第2のイオンの
打ち込み領域22の不純物濃度のピークの深さを、第1
のイオンの打ち込み領域21の不純物濃度のピークの深
さよりも浅い領域に配置するようにした電界効果トラン
ジスタを有する半導体装置。
せたFETを有する半導体装置を提供すること。 【構成】半導体基板の表面領域にソース、ドレイン領域
を構成する高濃度N型層27を設け、少なくともゲート
電極53周辺近傍に、能動層のための第1のイオンの打
ち込み領域21及び第1のイオンと反対の極性を持つ第
2のイオンの打ち込み領域22を設け、第2のイオンの
打ち込み領域22の不純物濃度のピークの深さを、第1
のイオンの打ち込み領域21の不純物濃度のピークの深
さよりも浅い領域に配置するようにした電界効果トラン
ジスタを有する半導体装置。
Description
【0001】
【産業上の利用分野】本発明は、高出力の電界効果トラ
ンジスタを有する半導体装置及び高出力の電界効果トラ
ンジスタを用いた電力増幅器に関する。
ンジスタを有する半導体装置及び高出力の電界効果トラ
ンジスタを用いた電力増幅器に関する。
【0002】
【従来の技術】イオン打ち込みによりチャネルを形成し
ているFET(電界効果トランジスタ)は、例えば特開
平2−32546に記載されている。図2に、このFE
Tのチャネルのイオン化不純物濃度21aの分布を示
す。ある深さでのイオン化不純物濃度を確保すると、表
面のイオン化不純物濃度も高くなってしまう。なお、2
3aは、短チャネル効果を防止するために設けた不純物
層のイオン化不純物濃度である。
ているFET(電界効果トランジスタ)は、例えば特開
平2−32546に記載されている。図2に、このFE
Tのチャネルのイオン化不純物濃度21aの分布を示
す。ある深さでのイオン化不純物濃度を確保すると、表
面のイオン化不純物濃度も高くなってしまう。なお、2
3aは、短チャネル効果を防止するために設けた不純物
層のイオン化不純物濃度である。
【0003】
【発明が解決しようとする課題】高出力FETは、高周
波を印加したときの利得や効率が大きく、かつゲート耐
圧が大きい必要がある。ところが利得、効率と耐圧は、
相容れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題があった。また、例えば携帯
電話等を構成するとき、しきい電圧が負のFET、即ち
D−FETが存在すると、ゲート電圧制御のための負の
極性を持つ電源を用いる必要がある。一方、しきい電圧
が正のFET、或いは動作点が正のゲート電圧となるF
ET、即ちE−FETで回路を構成するとき、負電源は
不要となるため、回路形式の単純が可能となり、大幅な
コスト低減効果がある。ところが、E−FETを構成す
るとき、寄生ソース抵抗が増大し、素子特性が大幅に劣
化するという問題があった。
波を印加したときの利得や効率が大きく、かつゲート耐
圧が大きい必要がある。ところが利得、効率と耐圧は、
相容れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題があった。また、例えば携帯
電話等を構成するとき、しきい電圧が負のFET、即ち
D−FETが存在すると、ゲート電圧制御のための負の
極性を持つ電源を用いる必要がある。一方、しきい電圧
が正のFET、或いは動作点が正のゲート電圧となるF
ET、即ちE−FETで回路を構成するとき、負電源は
不要となるため、回路形式の単純が可能となり、大幅な
コスト低減効果がある。ところが、E−FETを構成す
るとき、寄生ソース抵抗が増大し、素子特性が大幅に劣
化するという問題があった。
【0004】本発明の第1の目的は、利得や効率を劣化
させることなく耐圧を向上させたFETを有する半導体
装置を提供することにある。本発明の第2の目的は、高
耐圧で、高出力、高効率の電力増幅器を提供することに
ある。
させることなく耐圧を向上させたFETを有する半導体
装置を提供することにある。本発明の第2の目的は、高
耐圧で、高出力、高効率の電力増幅器を提供することに
ある。
【0005】
【課題を解決するための手段】上記第1の目的を達成す
るために、本発明の半導体装置は、半導体基板の表面領
域に設けられたソース、ドレイン領域と、少なくともゲ
ート電極周辺近傍に設けられた、能動層のための第1の
イオンの打ち込み領域及び第1のイオンと反対の極性を
持つ第2のイオンの打ち込み領域とからなり、第2のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
1のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも浅い領域に配置するようにした電界効果トランジ
スタを有するものである。
るために、本発明の半導体装置は、半導体基板の表面領
域に設けられたソース、ドレイン領域と、少なくともゲ
ート電極周辺近傍に設けられた、能動層のための第1の
イオンの打ち込み領域及び第1のイオンと反対の極性を
持つ第2のイオンの打ち込み領域とからなり、第2のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
1のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも浅い領域に配置するようにした電界効果トランジ
スタを有するものである。
【0006】この半導体装置は、第2のイオンの打ち込
み領域の任意の深さにおける不純物濃度を、第1のイオ
ンの打ち込み領域のその任意の深さにおける不純物濃度
よりも小さくすることが好ましい。また、第1のイオン
と反対の極性を持つ第3のイオンの打ち込み領域を、少
なくともゲート電極周辺近傍に設け、この第3のイオン
の打ち込み領域の不純物濃度のピークの深さを、第1の
イオンの打ち込み領域の不純物濃度のピークの深さより
も深い位置に設けることが好ましい。また、ゲート電極
の底部を、ゲート電極近傍周辺の半導体基板表面より、
下部に位置するようにすることもできる。
み領域の任意の深さにおける不純物濃度を、第1のイオ
ンの打ち込み領域のその任意の深さにおける不純物濃度
よりも小さくすることが好ましい。また、第1のイオン
と反対の極性を持つ第3のイオンの打ち込み領域を、少
なくともゲート電極周辺近傍に設け、この第3のイオン
の打ち込み領域の不純物濃度のピークの深さを、第1の
イオンの打ち込み領域の不純物濃度のピークの深さより
も深い位置に設けることが好ましい。また、ゲート電極
の底部を、ゲート電極近傍周辺の半導体基板表面より、
下部に位置するようにすることもできる。
【0007】さらに、上記第1の目的を達成するため
に、本発明の半導体装置は、半導体基板の表面領域に設
けられたソース、ドレイン領域と、少なくともゲート電
極直下に設けられた、能動層のための第1のイオンの打
ち込み領域及び第1のイオンと反対の極性を持つ第2の
イオンの打ち込み領域とからなり、第2のイオンの打ち
込み領域の不純物濃度のピークの深さを、第1のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置するようにした電界効果トランジスタを有す
るものである。
に、本発明の半導体装置は、半導体基板の表面領域に設
けられたソース、ドレイン領域と、少なくともゲート電
極直下に設けられた、能動層のための第1のイオンの打
ち込み領域及び第1のイオンと反対の極性を持つ第2の
イオンの打ち込み領域とからなり、第2のイオンの打ち
込み領域の不純物濃度のピークの深さを、第1のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置するようにした電界効果トランジスタを有す
るものである。
【0008】この半導体装置においても、第2のイオン
の打ち込み領域の任意の深さにおける不純物濃度を、第
1のイオンの打ち込み領域のその任意の深さにおける不
純物濃度よりも小さくすることが好ましい。また、第1
のイオンと反対の極性を持つ第3のイオンの打ち込み領
域を、少なくとも上記ゲート電極直下に設け、第3のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
1のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも深い位置とすることが好ましい。
の打ち込み領域の任意の深さにおける不純物濃度を、第
1のイオンの打ち込み領域のその任意の深さにおける不
純物濃度よりも小さくすることが好ましい。また、第1
のイオンと反対の極性を持つ第3のイオンの打ち込み領
域を、少なくとも上記ゲート電極直下に設け、第3のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
1のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも深い位置とすることが好ましい。
【0009】さらに、上記第1の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極周辺
近傍の半導体基板の表面領域に、有効キャリア濃度が実
質的にゼロである領域を設け、さらに、この領域の下
に、第2のイオンを不純物として有する層及び第2のイ
オンと反対の極性を持つ第1のイオンを不純物として有
する層を設け、第2のイオンを不純物として有する層の
不純物濃度のピークの深さを、第1のイオンを不純物と
して有する層の不純物濃度のピークの深さよりも浅い位
置に配置するようにした電界効果トランジスタを有する
ものである。
に、本発明の半導体装置は、少なくともゲート電極周辺
近傍の半導体基板の表面領域に、有効キャリア濃度が実
質的にゼロである領域を設け、さらに、この領域の下
に、第2のイオンを不純物として有する層及び第2のイ
オンと反対の極性を持つ第1のイオンを不純物として有
する層を設け、第2のイオンを不純物として有する層の
不純物濃度のピークの深さを、第1のイオンを不純物と
して有する層の不純物濃度のピークの深さよりも浅い位
置に配置するようにした電界効果トランジスタを有する
ものである。
【0010】この半導体装置においても、第2のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第1のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第1のイオンと反対の極性を持つ第3のイ
オンを不純物として有する層を、少なくともゲート電極
周辺近傍に設け、第3のイオンを不純物として有する層
の不純物濃度のピークの深さを、第1のイオンを不純物
として有する層の不純物濃度のピークの深さよりも深い
位置とすることが好ましい。
を不純物として有する層の任意の深さにおける不純物濃
度を、第1のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第1のイオンと反対の極性を持つ第3のイ
オンを不純物として有する層を、少なくともゲート電極
周辺近傍に設け、第3のイオンを不純物として有する層
の不純物濃度のピークの深さを、第1のイオンを不純物
として有する層の不純物濃度のピークの深さよりも深い
位置とすることが好ましい。
【0011】さらに、上記第1の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極直下
の半導体基板の表面領域に、有効キャリア濃度が実質的
にゼロである領域を設け、さらに、この領域の下に、第
2のイオンを不純物として有する層及び第2のイオンと
反対の極性を持つ第1のイオンを不純物として有する層
を設け、第2のイオンを不純物として有する層の不純物
濃度のピークの深さを、第1のイオンを不純物として有
する層の不純物濃度のピークの深さよりも浅い位置に配
置するようにした電界効果トランジスタを有するもので
ある。
に、本発明の半導体装置は、少なくともゲート電極直下
の半導体基板の表面領域に、有効キャリア濃度が実質的
にゼロである領域を設け、さらに、この領域の下に、第
2のイオンを不純物として有する層及び第2のイオンと
反対の極性を持つ第1のイオンを不純物として有する層
を設け、第2のイオンを不純物として有する層の不純物
濃度のピークの深さを、第1のイオンを不純物として有
する層の不純物濃度のピークの深さよりも浅い位置に配
置するようにした電界効果トランジスタを有するもので
ある。
【0012】この半導体装置においても、第2のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第1のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第1のイオンと反対の極性を持つ第3のイ
オンを不純物として有する層を、少なくともゲート電極
直下に設け、第3のイオンを不純物として有する層の不
純物濃度のピークの深さを、第1のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも深い位置
とすることが好ましい。
を不純物として有する層の任意の深さにおける不純物濃
度を、第1のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第1のイオンと反対の極性を持つ第3のイ
オンを不純物として有する層を、少なくともゲート電極
直下に設け、第3のイオンを不純物として有する層の不
純物濃度のピークの深さを、第1のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも深い位置
とすることが好ましい。
【0013】また、上記第2の目的を達成するために、
本発明の電力増幅器は、上記のいずれかの半導体装置の
電界効果トランジスタと、マッチング回路とからなり、
電界効果トランジスタのゲート電極に、正の電圧を印加
する手段を設けるようにしたものである。
本発明の電力増幅器は、上記のいずれかの半導体装置の
電界効果トランジスタと、マッチング回路とからなり、
電界効果トランジスタのゲート電極に、正の電圧を印加
する手段を設けるようにしたものである。
【0014】
【作用】以下、イオン打ち込みにより不純物領域を形成
した場合について説明する。図5に、表面のイオン化不
純物濃度とゲートリーク電流との関係を示す。図のよう
に、表面のイオン化不純物濃度の増大に伴い、急激にゲ
ートリーク電流は増大する。一方、表面イオン化不純物
濃度の大きさは、通常のイオン打ち込み条件では低くす
ることができず、特に性能向上のためのイオン打ち込み
エネルギーの低減、打ち込み量の増加に従い、表面イオ
ン化不純物濃度は増大する。
した場合について説明する。図5に、表面のイオン化不
純物濃度とゲートリーク電流との関係を示す。図のよう
に、表面のイオン化不純物濃度の増大に伴い、急激にゲ
ートリーク電流は増大する。一方、表面イオン化不純物
濃度の大きさは、通常のイオン打ち込み条件では低くす
ることができず、特に性能向上のためのイオン打ち込み
エネルギーの低減、打ち込み量の増加に従い、表面イオ
ン化不純物濃度は増大する。
【0015】図1は、本発明におけるチャネルのイオン
化不純物濃度分布の一例を示す図である。第1のイオン
の不純物濃度21aの濃度ピークの深さより浅い位置
に、第1のイオンと反対の極性を持つ第2のイオンの不
純物濃度22aの濃度ピークが存在する。図3は、図1
に示したイオン打ち込みをした場合の有効キャリア濃度
分布、即ちドナー、アクセプタとして働くキャリア濃度
分布を示す図である。有効キャリア濃度24は、表面
(深さ=0)では、ドナーとアクセプタが相殺するた
め、殆どゼロとなっている。図において、領域26は、
p−n接合によって空乏化している領域、領域25は空
乏化していない領域である。但し、表面あるいはショッ
トキ接合によって領域25の表面側の一部が空乏化する
こともある。
化不純物濃度分布の一例を示す図である。第1のイオン
の不純物濃度21aの濃度ピークの深さより浅い位置
に、第1のイオンと反対の極性を持つ第2のイオンの不
純物濃度22aの濃度ピークが存在する。図3は、図1
に示したイオン打ち込みをした場合の有効キャリア濃度
分布、即ちドナー、アクセプタとして働くキャリア濃度
分布を示す図である。有効キャリア濃度24は、表面
(深さ=0)では、ドナーとアクセプタが相殺するた
め、殆どゼロとなっている。図において、領域26は、
p−n接合によって空乏化している領域、領域25は空
乏化していない領域である。但し、表面あるいはショッ
トキ接合によって領域25の表面側の一部が空乏化する
こともある。
【0016】図4は、図2の従来型のイオン打ち込み条
件でのキャリア濃度分布図である。従来構造では、有限
の表面にイオン化不純物が残ってしまう。従って、本発
明のようなイオン打ち込み条件を用いるとき、チャネル
の平均的な深さを大きく変更することなく、表面近傍の
イオン化不純物を相殺することができるため、ゲートリ
ーク電流の大幅な低減が可能となる。
件でのキャリア濃度分布図である。従来構造では、有限
の表面にイオン化不純物が残ってしまう。従って、本発
明のようなイオン打ち込み条件を用いるとき、チャネル
の平均的な深さを大きく変更することなく、表面近傍の
イオン化不純物を相殺することができるため、ゲートリ
ーク電流の大幅な低減が可能となる。
【0017】任意の深さにおける第2のイオン(P型と
する)の打ち込み領域の不純物濃度が、第1のイオン
(N型とする)の打ち込み領域の不純物濃度よりも大き
くなるとき、P型領域ができ、ゲート容量が増大する。
このため、任意の深さにおける第2のイオンの打ち込み
領域の不純物濃度は、第1のイオンの打ち込み領域の不
純物濃度よりも小さいほうがよい。
する)の打ち込み領域の不純物濃度が、第1のイオン
(N型とする)の打ち込み領域の不純物濃度よりも大き
くなるとき、P型領域ができ、ゲート容量が増大する。
このため、任意の深さにおける第2のイオンの打ち込み
領域の不純物濃度は、第1のイオンの打ち込み領域の不
純物濃度よりも小さいほうがよい。
【0018】イオン打ち込みの材料としては、第1のイ
オンはSi、上記第2、第3のイオンは、Mgあるいは
Beが好ましい。また、特に第2のイオンはMgに限ら
ず、より質量数の大きな材料にするほど、不純物濃度分
布のピーク位置がより表面側へ来るため、表面の影響の
みを削除する効果が得られるため、効果的である。
オンはSi、上記第2、第3のイオンは、Mgあるいは
Beが好ましい。また、特に第2のイオンはMgに限ら
ず、より質量数の大きな材料にするほど、不純物濃度分
布のピーク位置がより表面側へ来るため、表面の影響の
みを削除する効果が得られるため、効果的である。
【0019】E−FETをつくる時には、第1のイオン
の打ち込み領域の不純物濃度を低減することによっても
達成されるが、このときにはゲート電極に対してセルフ
アラインにイオン打ち込みをする工程や、ゲート電極に
高融点金属を用いる必要が出てくるなど、プロセス的な
煩雑性や制限等ができるため、実用的でない。一方、ゲ
ート電極が埋め込まれた構造の場合、上記問題は無くな
るが、ゲート耐圧が著しく低下するという弊害がある。
このため、ゲート電極が埋め込まれた構成で、かつ表面
に第2のイオン打ち込み領域を形成することにより、ゲ
ート電極回りの耐圧悪化原因がなくなる。このときのゲ
ート電極にPt系を用いることは、Ptが熱工程により
GaAsと反応してGaAs中に自然にもぐり込むた
め、好ましい方法である。
の打ち込み領域の不純物濃度を低減することによっても
達成されるが、このときにはゲート電極に対してセルフ
アラインにイオン打ち込みをする工程や、ゲート電極に
高融点金属を用いる必要が出てくるなど、プロセス的な
煩雑性や制限等ができるため、実用的でない。一方、ゲ
ート電極が埋め込まれた構造の場合、上記問題は無くな
るが、ゲート耐圧が著しく低下するという弊害がある。
このため、ゲート電極が埋め込まれた構成で、かつ表面
に第2のイオン打ち込み領域を形成することにより、ゲ
ート電極回りの耐圧悪化原因がなくなる。このときのゲ
ート電極にPt系を用いることは、Ptが熱工程により
GaAsと反応してGaAs中に自然にもぐり込むた
め、好ましい方法である。
【0020】
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。 〈実施例1〉図8に、本発明の第1の実施例の半導体装
置の断面模式図を示す。まず、半絶縁性GaAs基板1
上に、SiO2からなる絶縁膜を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン領域のための開口部を設ける。次にSiイオン打
ち込み(照射量:3×1013/cm2、加速電圧:12
5kV)を行ない、ソース及びドレイン領域を構成する
高濃度N型層27を形成する。次にホトリソグラフィー
プロセスにより所望の位置にチャネル領域形成のための
開口部を設け、第1のイオンの打ち込み領域21のため
のSiイオン打ち込み(照射量:5×1012/cm2、
加速電圧:80kV)、第2のイオンの打ち込み領域2
2のためのMgイオン打ち込み(照射量:3×1011/
cm2、加速電圧:40kV)及び第3のイオンの打ち
込み領域23のためのMgイオン打ち込み(照射量:5
×1011/cm2、加速電圧:150kV)を行なう。
に説明する。 〈実施例1〉図8に、本発明の第1の実施例の半導体装
置の断面模式図を示す。まず、半絶縁性GaAs基板1
上に、SiO2からなる絶縁膜を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン領域のための開口部を設ける。次にSiイオン打
ち込み(照射量:3×1013/cm2、加速電圧:12
5kV)を行ない、ソース及びドレイン領域を構成する
高濃度N型層27を形成する。次にホトリソグラフィー
プロセスにより所望の位置にチャネル領域形成のための
開口部を設け、第1のイオンの打ち込み領域21のため
のSiイオン打ち込み(照射量:5×1012/cm2、
加速電圧:80kV)、第2のイオンの打ち込み領域2
2のためのMgイオン打ち込み(照射量:3×1011/
cm2、加速電圧:40kV)及び第3のイオンの打ち
込み領域23のためのMgイオン打ち込み(照射量:5
×1011/cm2、加速電圧:150kV)を行なう。
【0021】さらにホトリソグラフィープロセスにより
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次にSiO2からなる絶縁膜54を設け、所望の領
域を開口し、ソース電極51及びドレイン電極52をリ
フトオフ法により形成する。ソース・ドレイン電極材料
にはAuGe/Mo/Auを用い、材料蒸着後に窒素雰
囲気中で熱処理(400℃、5分)を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチングによりサイドエッチング
して、リフトオフしやすい形状にしておく。
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次にSiO2からなる絶縁膜54を設け、所望の領
域を開口し、ソース電極51及びドレイン電極52をリ
フトオフ法により形成する。ソース・ドレイン電極材料
にはAuGe/Mo/Auを用い、材料蒸着後に窒素雰
囲気中で熱処理(400℃、5分)を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチングによりサイドエッチング
して、リフトオフしやすい形状にしておく。
【0022】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜54をエッチング除去
する。次に、ゲート長1μm、ゲート幅12mmのゲー
ト電極53をリフトオフ法により形成する。ゲート電極
材料にはTi/Pt/Au/Moを用いる。このように
して、図8に示したショトキー型イオン打ち込みFET
を有する半導体装置を製造した。本実施例のFETは、
しきい電圧:−3V、飽和出力:23dBm、効率:7
8%、熱暴走開始温度:185℃、ゲート−ドレイン間
耐圧:23Vと高性能を示した。
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜54をエッチング除去
する。次に、ゲート長1μm、ゲート幅12mmのゲー
ト電極53をリフトオフ法により形成する。ゲート電極
材料にはTi/Pt/Au/Moを用いる。このように
して、図8に示したショトキー型イオン打ち込みFET
を有する半導体装置を製造した。本実施例のFETは、
しきい電圧:−3V、飽和出力:23dBm、効率:7
8%、熱暴走開始温度:185℃、ゲート−ドレイン間
耐圧:23Vと高性能を示した。
【0023】〈実施例2〉図6に、本発明の第2の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性G
aAs基板1上に、SiO2からなる絶縁膜を蒸着し、
通常のホトリソグラフィープロセスにより所望の位置に
ソース及びドレイン領域のための開口部を設ける。次に
Siイオン打ち込み(照射量:3×1013/cm2、加
速電圧:125kV)を行ない、ソース及びドレイン領
域を構成する高濃度N型層27を形成する。次にホトリ
ソグラフィープロセスにより所望の位置にチャネル領域
形成のための開口部を設け、第1のイオンの打ち込み領
域21のためのSiイオン打ち込み(照射量:5×10
12/cm2、加速電圧:80kV)、第2のイオンの打
ち込み領域22のためのMgイオン打ち込み(照射量:
3×1011/cm2、加速電圧:40kV)及び第3の
イオンの打ち込み領域23のためのMgイオン打ち込み
(照射量:5×1011/cm2、加速電圧:150k
V)を行なう。
例の半導体装置の断面模式図を示す。まず、半絶縁性G
aAs基板1上に、SiO2からなる絶縁膜を蒸着し、
通常のホトリソグラフィープロセスにより所望の位置に
ソース及びドレイン領域のための開口部を設ける。次に
Siイオン打ち込み(照射量:3×1013/cm2、加
速電圧:125kV)を行ない、ソース及びドレイン領
域を構成する高濃度N型層27を形成する。次にホトリ
ソグラフィープロセスにより所望の位置にチャネル領域
形成のための開口部を設け、第1のイオンの打ち込み領
域21のためのSiイオン打ち込み(照射量:5×10
12/cm2、加速電圧:80kV)、第2のイオンの打
ち込み領域22のためのMgイオン打ち込み(照射量:
3×1011/cm2、加速電圧:40kV)及び第3の
イオンの打ち込み領域23のためのMgイオン打ち込み
(照射量:5×1011/cm2、加速電圧:150k
V)を行なう。
【0024】さらにホトリソグラフィープロセスにより
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次に絶縁膜54を設け、所望の位置を開口した後、
ソース電極51及びドレイン電極52をリフトオフ法に
より形成する。ソース・ドレイン電極材料にはAuGe
/Mo/Auを用い、材料蒸着後に窒素雰囲気中で熱処
理(400℃、5分)を行なう。リフトオフのマスク
は、通常のホトリソグラフィープロセスにより、絶縁膜
に開口を形成したものを用いる。また、絶縁膜の開口は
ウエットエッチングによりサイドエッチングして、リフ
トオフしやすい形状にしておく。
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次に絶縁膜54を設け、所望の位置を開口した後、
ソース電極51及びドレイン電極52をリフトオフ法に
より形成する。ソース・ドレイン電極材料にはAuGe
/Mo/Auを用い、材料蒸着後に窒素雰囲気中で熱処
理(400℃、5分)を行なう。リフトオフのマスク
は、通常のホトリソグラフィープロセスにより、絶縁膜
に開口を形成したものを用いる。また、絶縁膜の開口は
ウエットエッチングによりサイドエッチングして、リフ
トオフしやすい形状にしておく。
【0025】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜54をエッチング除去
する。次に、ゲート長1μm、ゲート幅12mmのゲー
ト電極53をリフトオフ法により形成する。ゲート電極
材料にはPt/Ti/Pt/Au/Moを用いる。基板
のGaAsと接する部分にPtを用いると、Ptが熱工
程によりGaAsと反応して、GaAs中に自然にもぐ
り込むため、ゲート電極が埋め込まれた構造にできる。
このようにして、図6に示したショトキー型イオン打ち
込みFETを有する半導体装置を製造した。本実施例の
FETは、しきい電圧:0V、飽和出力:25dBm、
効率:78%、熱暴走開始温度:185℃、ゲート−ド
レイン間耐圧:22Vと高性能を示した。
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜54をエッチング除去
する。次に、ゲート長1μm、ゲート幅12mmのゲー
ト電極53をリフトオフ法により形成する。ゲート電極
材料にはPt/Ti/Pt/Au/Moを用いる。基板
のGaAsと接する部分にPtを用いると、Ptが熱工
程によりGaAsと反応して、GaAs中に自然にもぐ
り込むため、ゲート電極が埋め込まれた構造にできる。
このようにして、図6に示したショトキー型イオン打ち
込みFETを有する半導体装置を製造した。本実施例の
FETは、しきい電圧:0V、飽和出力:25dBm、
効率:78%、熱暴走開始温度:185℃、ゲート−ド
レイン間耐圧:22Vと高性能を示した。
【0026】〈実施例3〉図7に、本発明の第3の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性G
aAs基板1上に、絶縁膜を蒸着し、通常のホトリソグ
ラフィープロセスにより所望の位置にソース及びドレイ
ン領域のための開口部を設ける。次にSiイオン打ち込
み(照射量:3×1013/cm2、加速電圧:125k
V)を行ない、ソース及びドレイン領域を構成する高濃
度N型層27を形成する。次にホトリソグラフィープロ
セスにより所望の位置にチャネル領域形成のための開口
部を設け、第1のイオンの打ち込み領域21のためのS
iイオン打ち込み(照射量:5×1012/cm2、加速
電圧:80kV)、第2のイオンの打ち込み領域22の
ためのMgイオン打ち込み(照射量:3×1011/cm
2、加速電圧:40kV)及び第3のイオンの打ち込み
領域23のためのMgイオン打ち込み(照射量:5×1
011/cm2、加速電圧:150kV)を行なう。
例の半導体装置の断面模式図を示す。まず、半絶縁性G
aAs基板1上に、絶縁膜を蒸着し、通常のホトリソグ
ラフィープロセスにより所望の位置にソース及びドレイ
ン領域のための開口部を設ける。次にSiイオン打ち込
み(照射量:3×1013/cm2、加速電圧:125k
V)を行ない、ソース及びドレイン領域を構成する高濃
度N型層27を形成する。次にホトリソグラフィープロ
セスにより所望の位置にチャネル領域形成のための開口
部を設け、第1のイオンの打ち込み領域21のためのS
iイオン打ち込み(照射量:5×1012/cm2、加速
電圧:80kV)、第2のイオンの打ち込み領域22の
ためのMgイオン打ち込み(照射量:3×1011/cm
2、加速電圧:40kV)及び第3のイオンの打ち込み
領域23のためのMgイオン打ち込み(照射量:5×1
011/cm2、加速電圧:150kV)を行なう。
【0027】さらにホトリソグラフィープロセスにより
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次に下層がSiN、上層がSiO2の絶縁膜54を
設け、所望の位置に開口した後、ソース電極51及びド
レイン電極52をリフトオフ法により形成する。ソース
・ドレイン電極材料にはAuGe/Mo/Auを用い、
材料蒸着後に窒素雰囲気中で熱処理(400℃、5分)
を行なう。リフトオフのマスクは、通常のホトリソグラ
フィープロセスにより、絶縁膜に開口を形成したものを
用いる。また、絶縁膜の開口はウエットエッチングによ
りサイドエッチングして、リフトオフしやすい形状にし
ておく。
所望の位置にN’層28のための開口部を設け、Siイ
オン打ち込み(照射量:1×1012/cm2、加速電
圧:80kV)を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理(850℃、20分)を行な
う。次に下層がSiN、上層がSiO2の絶縁膜54を
設け、所望の位置に開口した後、ソース電極51及びド
レイン電極52をリフトオフ法により形成する。ソース
・ドレイン電極材料にはAuGe/Mo/Auを用い、
材料蒸着後に窒素雰囲気中で熱処理(400℃、5分)
を行なう。リフトオフのマスクは、通常のホトリソグラ
フィープロセスにより、絶縁膜に開口を形成したものを
用いる。また、絶縁膜の開口はウエットエッチングによ
りサイドエッチングして、リフトオフしやすい形状にし
ておく。
【0028】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより絶
縁膜54をエッチング除去する。このとき、2種類の絶
縁膜の特性の異なることを利用して、絶縁膜の下層のゲ
ート電極脇をエッチングにより除去しておく。次にゲー
ト長1μm、ゲート幅12mmのゲート電極53をリフ
トオフ法により形成する。ゲート電極材料にはPt/T
i/Pt/Au/Moを用いる。このようにして、図7
に示したショトキー型イオン打ち込みFETを実現し
た。このようにゲート電極脇に絶縁膜が付かないような
構成をとるとき、不要な表面リーク電流がなくなり、耐
圧が向上する。本実施例のFETは、しきい電圧:0
V、飽和出力:24dBm、効率:78%、熱暴走開始
温度:200℃、ゲート−ドレイン間耐圧:24Vと高
性能を示した。
により所望の部分を開口し、ドライエッチングにより絶
縁膜54をエッチング除去する。このとき、2種類の絶
縁膜の特性の異なることを利用して、絶縁膜の下層のゲ
ート電極脇をエッチングにより除去しておく。次にゲー
ト長1μm、ゲート幅12mmのゲート電極53をリフ
トオフ法により形成する。ゲート電極材料にはPt/T
i/Pt/Au/Moを用いる。このようにして、図7
に示したショトキー型イオン打ち込みFETを実現し
た。このようにゲート電極脇に絶縁膜が付かないような
構成をとるとき、不要な表面リーク電流がなくなり、耐
圧が向上する。本実施例のFETは、しきい電圧:0
V、飽和出力:24dBm、効率:78%、熱暴走開始
温度:200℃、ゲート−ドレイン間耐圧:24Vと高
性能を示した。
【0029】なお、実施例1から3のいずれかにおける
条件を以下のようにしてもよい。これらの実施例では、
第3のイオンの打ち込み領域を設けたが、第3のイオン
の打ち込み領域はなくてもよい。Si及びMgイオン打
ち込み条件及びアニール条件、各電極材料等は上記に限
らず、所望のFET特性に応じた適当な条件に変えても
よい。また、Mgに代えてBeを用いても同様な結果が
得られた。また、N’層は省いてもよい。また、第2、
第3のイオンの打ち込み領域は、チャネルとなる第1の
イオンの打ち込み領域と同じマスクを用いて形成した
が、これに限らず、別のマスクを用いてチャネル領域を
形成してもよい。
条件を以下のようにしてもよい。これらの実施例では、
第3のイオンの打ち込み領域を設けたが、第3のイオン
の打ち込み領域はなくてもよい。Si及びMgイオン打
ち込み条件及びアニール条件、各電極材料等は上記に限
らず、所望のFET特性に応じた適当な条件に変えても
よい。また、Mgに代えてBeを用いても同様な結果が
得られた。また、N’層は省いてもよい。また、第2、
第3のイオンの打ち込み領域は、チャネルとなる第1の
イオンの打ち込み領域と同じマスクを用いて形成した
が、これに限らず、別のマスクを用いてチャネル領域を
形成してもよい。
【0030】また、これらの実施例ではNチャネル電界
効果トランジスタの例を示したが、Pチャネルでも良好
な結果が得られる。この場合、Nドープ層をPドープ層
にすればよい。また、ゲート金属材料にはPt/Ti/
Pt/Au/Moを用いたが、これに限らずPt/Mo
/Pt/Au/Mo、Pt/Ti/Al、Pt/Mo/
Al等を用いてもよい。また、ソース、ドレイン電極材
料もMo/Au等を用いてもよい。プロセスも、ゲート
電極をリフトオフによって形成する方法をとったが、こ
れに限らず、ゲート電極を先に形成し、セルフアライン
にインプラ領域を形成する手法をとってもよい。
効果トランジスタの例を示したが、Pチャネルでも良好
な結果が得られる。この場合、Nドープ層をPドープ層
にすればよい。また、ゲート金属材料にはPt/Ti/
Pt/Au/Moを用いたが、これに限らずPt/Mo
/Pt/Au/Mo、Pt/Ti/Al、Pt/Mo/
Al等を用いてもよい。また、ソース、ドレイン電極材
料もMo/Au等を用いてもよい。プロセスも、ゲート
電極をリフトオフによって形成する方法をとったが、こ
れに限らず、ゲート電極を先に形成し、セルフアライン
にインプラ領域を形成する手法をとってもよい。
【0031】〈実施例4〉図9に本発明の第4の実施例
の高出力電力増幅器の回路図を示す。実施例1から3の
いずれかに記載のFETを線路207や抵抗206、コ
ンデンサ208を用いたマッチング回路と共に半導体基
板上に形成する。こうして得られた高出力電力増幅器
は、FET200のドレイン電圧及びドレイン電流が各
々4.7V及び30mA、入力信号パワー100mW、
周波数800MHzという条件下で、出力1.7W、熱
暴走開始温度175度という良好な性能を示した。な
お、図において、201はアース、202は入力端子、
203は出力端子、204はゲート電圧端子、205は
ドレイン電圧端子である。
の高出力電力増幅器の回路図を示す。実施例1から3の
いずれかに記載のFETを線路207や抵抗206、コ
ンデンサ208を用いたマッチング回路と共に半導体基
板上に形成する。こうして得られた高出力電力増幅器
は、FET200のドレイン電圧及びドレイン電流が各
々4.7V及び30mA、入力信号パワー100mW、
周波数800MHzという条件下で、出力1.7W、熱
暴走開始温度175度という良好な性能を示した。な
お、図において、201はアース、202は入力端子、
203は出力端子、204はゲート電圧端子、205は
ドレイン電圧端子である。
【0032】なお、本実施例ではマッチング回路が同一
基板上にある、所謂モノリシックICの例を示したが、
多少性能は落ちるが製作の容易なハイブリッドIC、即
ちマッチング回路が同一基板上にないものでも良好な結
果が得られる。また、周波数帯が800MHz帯の回路
について記載したが、マッチング回路の変更で他の周波
数帯でも良好な特性が得られた。また、動作電流や動作
電圧もより小さい用途、例えば自動車電話、携帯電話等
の低消費電力動作が必要なでも良好な特性が得られた。
この場合、従来素子を用いたときに実現できたのと同等
な特性を得るために必要なセルサイズは、半分以下にで
きた。これは、従来素子よりも本発明によって得られた
素子の性能が良いため、少ない素子数で回路を構成して
も高性能な電力増幅器が得られるからである。また、本
発明の半導体装置のFETを、他の回路に利用してもよ
い。また、E−FETを用いて電力増幅器を構成すれ
ば、負電源が不要となるため、電源回路を単純化できる
という効果がある。
基板上にある、所謂モノリシックICの例を示したが、
多少性能は落ちるが製作の容易なハイブリッドIC、即
ちマッチング回路が同一基板上にないものでも良好な結
果が得られる。また、周波数帯が800MHz帯の回路
について記載したが、マッチング回路の変更で他の周波
数帯でも良好な特性が得られた。また、動作電流や動作
電圧もより小さい用途、例えば自動車電話、携帯電話等
の低消費電力動作が必要なでも良好な特性が得られた。
この場合、従来素子を用いたときに実現できたのと同等
な特性を得るために必要なセルサイズは、半分以下にで
きた。これは、従来素子よりも本発明によって得られた
素子の性能が良いため、少ない素子数で回路を構成して
も高性能な電力増幅器が得られるからである。また、本
発明の半導体装置のFETを、他の回路に利用してもよ
い。また、E−FETを用いて電力増幅器を構成すれ
ば、負電源が不要となるため、電源回路を単純化できる
という効果がある。
【0033】
【発明の効果】本発明によれば、利得や効率を劣化させ
ることなく耐圧を向上させた高性能なFETを有する半
導体装置が得られた。また、本発明によれば、高耐圧
で、高出力、高効率の電力増幅器が得られた。
ることなく耐圧を向上させた高性能なFETを有する半
導体装置が得られた。また、本発明によれば、高耐圧
で、高出力、高効率の電力増幅器が得られた。
【図1】本発明の一実施例のFETのイオン化不純物濃
度分布図である。
度分布図である。
【図2】従来のFETのイオン化不純物濃度分布図であ
る。
る。
【図3】本発明の一実施例のFETの有効キャリア分布
図である。
図である。
【図4】従来のFETの有効キャリア分布図である。
【図5】本発明の原理を示すFETのゲートリーク電流
の表面イオン化不純物濃度依存性を表す図である。
の表面イオン化不純物濃度依存性を表す図である。
【図6】本発明の実施例2の半導体装置の断面構造模式
図である。
図である。
【図7】本発明の実施例3の半導体装置の断面構造模式
図である。
図である。
【図8】本発明の実施例1の半導体装置の断面構造模式
図である。
図である。
【図9】本発明の実施例4の電力増幅器の回路図であ
る。
る。
1…半絶縁性GaAs基板 21…第1のイオンの打ち込み領域 21a、22a、23a…不純物濃度 22…第2のイオンの打ち込み領域 23…第3のイオンの打ち込み領域 24…有効キャリア濃度 25、26…領域 27…高濃度N型層 28…N’層 51…ソース電極 52…ドレイン電極 53…ゲート電極 54…絶縁膜 200…FET 201…アース 202…入力端子 203…出力端子 204…ゲート電圧端子 205…ドレイン電圧端子 206…抵抗 207…線路 208…コンデンサ
Claims (17)
- 【請求項1】半導体基板の表面領域に設けられたソー
ス、ドレイン領域と、少なくともゲート電極周辺近傍に
設けられた、能動層のための第1のイオンの打ち込み領
域及び第1のイオンと反対の極性を持つ第2のイオンの
打ち込み領域とからなり、上記第2のイオンの打ち込み
領域の不純物濃度のピークの深さが、上記第1のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置された電界効果トランジスタを有することを
特徴とする半導体装置。 - 【請求項2】上記第2のイオンの打ち込み領域の任意の
深さにおける不純物濃度は、上記第1のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項1記載の半導体装置。 - 【請求項3】上記第1のイオンと反対の極性を持つ第3
のイオンの打ち込み領域が、少なくとも上記ゲート電極
周辺近傍に設けられ、該第3のイオンの打ち込み領域の
不純物濃度のピークの深さは、上記第1のイオンの打ち
込み領域の不純物濃度のピークの深さよりも深い位置に
あることを特徴とする請求項1又は2記載の半導体装
置。 - 【請求項4】上記第1のイオンは、Siイオンであり、
上記第2及び第3のイオンは、Mg又はBeであること
を特徴とする請求項1から3のいずれか一に記載の半導
体装置。 - 【請求項5】上記ゲート電極の底部は、上記ゲート電極
近傍周辺の半導体基板表面より、下部に位置することを
特徴とする請求項1から4のいずれか一に記載の半導体
装置。 - 【請求項6】上記ゲート電極の底部の少なくとも半導体
と接する領域は、Ptを含む材料からなることを特徴と
する請求項5記載の半導体装置。 - 【請求項7】上記ゲート電極の周辺部近傍の半導体基板
上は、空間部が配置され、該空間部に接して、その上部
に絶縁膜が配置されたことを特徴とする請求項5又は6
記載の半導体装置。 - 【請求項8】半導体基板の表面領域に設けられたソー
ス、ドレイン領域と、少なくともゲート電極直下に設け
られた、能動層のための第1のイオンの打ち込み領域及
び第1のイオンと反対の極性を持つ第2のイオンの打ち
込み領域とからなり、上記第2のイオンの打ち込み領域
の不純物濃度のピークの深さが、上記第1のイオンの打
ち込み領域の不純物濃度のピークの深さよりも浅い領域
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。 - 【請求項9】上記第2のイオンの打ち込み領域の任意の
深さにおける不純物濃度は、上記第1のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項8記載の半導体装置。 - 【請求項10】上記第1のイオンと反対の極性を持つ第
3のイオンの打ち込み領域が、少なくとも上記ゲート電
極直下に設けられ、該第3のイオンの打ち込み領域の不
純物濃度のピークの深さは、上記第1のイオンの打ち込
み領域の不純物濃度のピークの深さよりも深い位置にあ
ることを特徴とする請求項8又は9記載の半導体装置。 - 【請求項11】少なくともゲート電極周辺近傍の半導体
基板の表面領域に設けられた、有効キャリア濃度が実質
的にゼロである領域並びに該領域の下に設けられた、第
2のイオンを不純物として有する層及び第2のイオンと
反対の極性を持つ第1のイオンを不純物として有する層
を有し、上記第2のイオンを不純物として有する層の不
純物濃度のピークの深さが、上記第1のイオンを不純物
として有する層の不純物濃度のピークの深さよりも浅い
位置に配置された電界効果トランジスタを有することを
特徴とする半導体装置。 - 【請求項12】上記第2のイオンを不純物として有する
層の任意の深さにおける不純物濃度は、上記第1のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項11記載の
半導体装置。 - 【請求項13】上記第1のイオンと反対の極性を持つ第
3のイオンを不純物として有する層が、少なくとも上記
ゲート電極周辺近傍に設けられ、該第3のイオンを不純
物として有する層の不純物濃度のピークの深さは、上記
第1のイオンを不純物として有する層の不純物濃度のピ
ークの深さよりも深い位置にあることを特徴とする請求
項11又は12記載の半導体装置。 - 【請求項14】少なくともゲート電極直下の半導体基板
の表面領域に設けられた、有効キャリア濃度が実質的に
ゼロである領域並びに該領域の下に設けられた、第2の
イオンを不純物として有する層及び第2のイオンと反対
の極性を持つ第1のイオンを不純物として有する層を有
し、上記第2のイオンを不純物として有する層の不純物
濃度のピークの深さが、上記第1のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも浅い位置
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。 - 【請求項15】上記第2のイオンを不純物として有する
層の任意の深さにおける不純物濃度は、上記第1のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項14記載の
半導体装置。 - 【請求項16】上記第1のイオンと反対の極性を持つ第
3のイオンを不純物として有する層が、少なくとも上記
ゲート電極直下に設けられ、該第3のイオンを不純物と
して有する層の不純物濃度のピークの深さは、上記第1
のイオンを不純物として有する層の不純物濃度のピーク
の深さよりも深い位置にあることを特徴とする請求項1
4又は15記載の半導体装置。 - 【請求項17】請求項1から16のいずれか一に記載の
半導体装置の電界効果トランジスタと、マッチング回路
とからなり、上記電界効果トランジスタのゲート電極
に、正の電圧を印加する手段を有することを特徴とする
電力増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22543694A JPH0897233A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置及び電力増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22543694A JPH0897233A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置及び電力増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0897233A true JPH0897233A (ja) | 1996-04-12 |
Family
ID=16829342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22543694A Pending JPH0897233A (ja) | 1994-09-21 | 1994-09-21 | 半導体装置及び電力増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0897233A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104662485A (zh) * | 2012-09-06 | 2015-05-27 | 丰田铁工株式会社 | 车辆用踏板单元 |
WO2024150496A1 (ja) * | 2023-01-10 | 2024-07-18 | 株式会社デンソー | 半導体装置の製造方法 |
-
1994
- 1994-09-21 JP JP22543694A patent/JPH0897233A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104662485A (zh) * | 2012-09-06 | 2015-05-27 | 丰田铁工株式会社 | 车辆用踏板单元 |
WO2024150496A1 (ja) * | 2023-01-10 | 2024-07-18 | 株式会社デンソー | 半導体装置の製造方法 |
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