JPH0897233A

JPH0897233A - 半導体装置及び電力増幅器

Info

Publication number: JPH0897233A
Application number: JP22543694A
Authority: JP
Inventors: Takuma Tanimoto; 琢磨谷本; Isao Obe; 功大部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-21
Filing date: 1994-09-21
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】利得や効率を劣化させることなく耐圧を向上さ
せたＦＥＴを有する半導体装置を提供すること。【構成】半導体基板の表面領域にソース、ドレイン領域
を構成する高濃度Ｎ型層２７を設け、少なくともゲート
電極５３周辺近傍に、能動層のための第１のイオンの打
ち込み領域２１及び第１のイオンと反対の極性を持つ第
２のイオンの打ち込み領域２２を設け、第２のイオンの
打ち込み領域２２の不純物濃度のピークの深さを、第１
のイオンの打ち込み領域２１の不純物濃度のピークの深
さよりも浅い領域に配置するようにした電界効果トラン
ジスタを有する半導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高出力の電界効果トラ
ンジスタを有する半導体装置及び高出力の電界効果トラ
ンジスタを用いた電力増幅器に関する。

【０００２】

【従来の技術】イオン打ち込みによりチャネルを形成し
ているＦＥＴ（電界効果トランジスタ）は、例えば特開
平２−３２５４６に記載されている。図２に、このＦＥ
Ｔのチャネルのイオン化不純物濃度２１ａの分布を示
す。ある深さでのイオン化不純物濃度を確保すると、表
面のイオン化不純物濃度も高くなってしまう。なお、２
３ａは、短チャネル効果を防止するために設けた不純物
層のイオン化不純物濃度である。

【０００３】

【発明が解決しようとする課題】高出力ＦＥＴは、高周
波を印加したときの利得や効率が大きく、かつゲート耐
圧が大きい必要がある。ところが利得、効率と耐圧は、
相容れない特性であり、利得や効率を高めようとすると
耐圧が劣化するという問題があった。また、例えば携帯
電話等を構成するとき、しきい電圧が負のＦＥＴ、即ち
Ｄ−ＦＥＴが存在すると、ゲート電圧制御のための負の
極性を持つ電源を用いる必要がある。一方、しきい電圧
が正のＦＥＴ、或いは動作点が正のゲート電圧となるＦ
ＥＴ、即ちＥ−ＦＥＴで回路を構成するとき、負電源は
不要となるため、回路形式の単純が可能となり、大幅な
コスト低減効果がある。ところが、Ｅ−ＦＥＴを構成す
るとき、寄生ソース抵抗が増大し、素子特性が大幅に劣
化するという問題があった。

【０００４】本発明の第１の目的は、利得や効率を劣化
させることなく耐圧を向上させたＦＥＴを有する半導体
装置を提供することにある。本発明の第２の目的は、高
耐圧で、高出力、高効率の電力増幅器を提供することに
ある。

【０００５】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、半導体基板の表面領
域に設けられたソース、ドレイン領域と、少なくともゲ
ート電極周辺近傍に設けられた、能動層のための第１の
イオンの打ち込み領域及び第１のイオンと反対の極性を
持つ第２のイオンの打ち込み領域とからなり、第２のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
１のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも浅い領域に配置するようにした電界効果トランジ
スタを有するものである。

【０００６】この半導体装置は、第２のイオンの打ち込
み領域の任意の深さにおける不純物濃度を、第１のイオ
ンの打ち込み領域のその任意の深さにおける不純物濃度
よりも小さくすることが好ましい。また、第１のイオン
と反対の極性を持つ第３のイオンの打ち込み領域を、少
なくともゲート電極周辺近傍に設け、この第３のイオン
の打ち込み領域の不純物濃度のピークの深さを、第１の
イオンの打ち込み領域の不純物濃度のピークの深さより
も深い位置に設けることが好ましい。また、ゲート電極
の底部を、ゲート電極近傍周辺の半導体基板表面より、
下部に位置するようにすることもできる。

【０００７】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、半導体基板の表面領域に設
けられたソース、ドレイン領域と、少なくともゲート電
極直下に設けられた、能動層のための第１のイオンの打
ち込み領域及び第１のイオンと反対の極性を持つ第２の
イオンの打ち込み領域とからなり、第２のイオンの打ち
込み領域の不純物濃度のピークの深さを、第１のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置するようにした電界効果トランジスタを有す
るものである。

【０００８】この半導体装置においても、第２のイオン
の打ち込み領域の任意の深さにおける不純物濃度を、第
１のイオンの打ち込み領域のその任意の深さにおける不
純物濃度よりも小さくすることが好ましい。また、第１
のイオンと反対の極性を持つ第３のイオンの打ち込み領
域を、少なくとも上記ゲート電極直下に設け、第３のイ
オンの打ち込み領域の不純物濃度のピークの深さを、第
１のイオンの打ち込み領域の不純物濃度のピークの深さ
よりも深い位置とすることが好ましい。

【０００９】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極周辺
近傍の半導体基板の表面領域に、有効キャリア濃度が実
質的にゼロである領域を設け、さらに、この領域の下
に、第２のイオンを不純物として有する層及び第２のイ
オンと反対の極性を持つ第１のイオンを不純物として有
する層を設け、第２のイオンを不純物として有する層の
不純物濃度のピークの深さを、第１のイオンを不純物と
して有する層の不純物濃度のピークの深さよりも浅い位
置に配置するようにした電界効果トランジスタを有する
ものである。

【００１０】この半導体装置においても、第２のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第１のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第１のイオンと反対の極性を持つ第３のイ
オンを不純物として有する層を、少なくともゲート電極
周辺近傍に設け、第３のイオンを不純物として有する層
の不純物濃度のピークの深さを、第１のイオンを不純物
として有する層の不純物濃度のピークの深さよりも深い
位置とすることが好ましい。

【００１１】さらに、上記第１の目的を達成するため
に、本発明の半導体装置は、少なくともゲート電極直下
の半導体基板の表面領域に、有効キャリア濃度が実質的
にゼロである領域を設け、さらに、この領域の下に、第
２のイオンを不純物として有する層及び第２のイオンと
反対の極性を持つ第１のイオンを不純物として有する層
を設け、第２のイオンを不純物として有する層の不純物
濃度のピークの深さを、第１のイオンを不純物として有
する層の不純物濃度のピークの深さよりも浅い位置に配
置するようにした電界効果トランジスタを有するもので
ある。

【００１２】この半導体装置においても、第２のイオン
を不純物として有する層の任意の深さにおける不純物濃
度を、第１のイオンを不純物として有する層のその任意
の深さにおける不純物濃度よりも小さくすることが好ま
しい。また、第１のイオンと反対の極性を持つ第３のイ
オンを不純物として有する層を、少なくともゲート電極
直下に設け、第３のイオンを不純物として有する層の不
純物濃度のピークの深さを、第１のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも深い位置
とすることが好ましい。

【００１３】また、上記第２の目的を達成するために、
本発明の電力増幅器は、上記のいずれかの半導体装置の
電界効果トランジスタと、マッチング回路とからなり、
電界効果トランジスタのゲート電極に、正の電圧を印加
する手段を設けるようにしたものである。

【００１４】

【作用】以下、イオン打ち込みにより不純物領域を形成
した場合について説明する。図５に、表面のイオン化不
純物濃度とゲートリーク電流との関係を示す。図のよう
に、表面のイオン化不純物濃度の増大に伴い、急激にゲ
ートリーク電流は増大する。一方、表面イオン化不純物
濃度の大きさは、通常のイオン打ち込み条件では低くす
ることができず、特に性能向上のためのイオン打ち込み
エネルギーの低減、打ち込み量の増加に従い、表面イオ
ン化不純物濃度は増大する。

【００１５】図１は、本発明におけるチャネルのイオン
化不純物濃度分布の一例を示す図である。第１のイオン
の不純物濃度２１ａの濃度ピークの深さより浅い位置
に、第１のイオンと反対の極性を持つ第２のイオンの不
純物濃度２２ａの濃度ピークが存在する。図３は、図１
に示したイオン打ち込みをした場合の有効キャリア濃度
分布、即ちドナー、アクセプタとして働くキャリア濃度
分布を示す図である。有効キャリア濃度２４は、表面
（深さ＝０）では、ドナーとアクセプタが相殺するた
め、殆どゼロとなっている。図において、領域２６は、
ｐ−ｎ接合によって空乏化している領域、領域２５は空
乏化していない領域である。但し、表面あるいはショッ
トキ接合によって領域２５の表面側の一部が空乏化する
こともある。

【００１６】図４は、図２の従来型のイオン打ち込み条
件でのキャリア濃度分布図である。従来構造では、有限
の表面にイオン化不純物が残ってしまう。従って、本発
明のようなイオン打ち込み条件を用いるとき、チャネル
の平均的な深さを大きく変更することなく、表面近傍の
イオン化不純物を相殺することができるため、ゲートリ
ーク電流の大幅な低減が可能となる。

【００１７】任意の深さにおける第２のイオン（Ｐ型と
する）の打ち込み領域の不純物濃度が、第１のイオン
（Ｎ型とする）の打ち込み領域の不純物濃度よりも大き
くなるとき、Ｐ型領域ができ、ゲート容量が増大する。
このため、任意の深さにおける第２のイオンの打ち込み
領域の不純物濃度は、第１のイオンの打ち込み領域の不
純物濃度よりも小さいほうがよい。

【００１８】イオン打ち込みの材料としては、第１のイ
オンはＳｉ、上記第２、第３のイオンは、Ｍｇあるいは
Ｂｅが好ましい。また、特に第２のイオンはＭｇに限ら
ず、より質量数の大きな材料にするほど、不純物濃度分
布のピーク位置がより表面側へ来るため、表面の影響の
みを削除する効果が得られるため、効果的である。

【００１９】Ｅ−ＦＥＴをつくる時には、第１のイオン
の打ち込み領域の不純物濃度を低減することによっても
達成されるが、このときにはゲート電極に対してセルフ
アラインにイオン打ち込みをする工程や、ゲート電極に
高融点金属を用いる必要が出てくるなど、プロセス的な
煩雑性や制限等ができるため、実用的でない。一方、ゲ
ート電極が埋め込まれた構造の場合、上記問題は無くな
るが、ゲート耐圧が著しく低下するという弊害がある。
このため、ゲート電極が埋め込まれた構成で、かつ表面
に第２のイオン打ち込み領域を形成することにより、ゲ
ート電極回りの耐圧悪化原因がなくなる。このときのゲ
ート電極にＰｔ系を用いることは、Ｐｔが熱工程により
ＧａＡｓと反応してＧａＡｓ中に自然にもぐり込むた
め、好ましい方法である。

【００２０】

【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。〈実施例１〉図８に、本発明の第１の実施例の半導体装
置の断面模式図を示す。まず、半絶縁性ＧａＡｓ基板１
上に、ＳｉＯ₂からなる絶縁膜を蒸着し、通常のホトリ
ソグラフィープロセスにより所望の位置にソース及びド
レイン領域のための開口部を設ける。次にＳｉイオン打
ち込み（照射量：３×１０¹³／ｃｍ²、加速電圧：１２
５ｋＶ）を行ない、ソース及びドレイン領域を構成する
高濃度Ｎ型層２７を形成する。次にホトリソグラフィー
プロセスにより所望の位置にチャネル領域形成のための
開口部を設け、第１のイオンの打ち込み領域２１のため
のＳｉイオン打ち込み（照射量：５×１０¹²／ｃｍ²、
加速電圧：８０ｋＶ）、第２のイオンの打ち込み領域２
２のためのＭｇイオン打ち込み（照射量：３×１０¹¹／
ｃｍ²、加速電圧：４０ｋＶ）及び第３のイオンの打ち
込み領域２３のためのＭｇイオン打ち込み（照射量：５
×１０¹¹／ｃｍ²、加速電圧：１５０ｋＶ）を行なう。

【００２１】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０¹²／ｃｍ²、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次にＳｉＯ₂からなる絶縁膜５４を設け、所望の領
域を開口し、ソース電極５１及びドレイン電極５２をリ
フトオフ法により形成する。ソース・ドレイン電極材料
にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰
囲気中で熱処理（４００℃、５分）を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、絶縁膜に開口を形成したものを用いる。また、絶縁
膜の開口はウエットエッチングによりサイドエッチング
して、リフトオフしやすい形状にしておく。

【００２２】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜５４をエッチング除去
する。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲー
ト電極５３をリフトオフ法により形成する。ゲート電極
材料にはＴｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。このように
して、図８に示したショトキー型イオン打ち込みＦＥＴ
を有する半導体装置を製造した。本実施例のＦＥＴは、
しきい電圧：−３Ｖ、飽和出力：２３ｄＢｍ、効率：７
８％、熱暴走開始温度：１８５℃、ゲート−ドレイン間
耐圧：２３Ｖと高性能を示した。

【００２３】〈実施例２〉図６に、本発明の第２の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性Ｇ
ａＡｓ基板１上に、ＳｉＯ₂からなる絶縁膜を蒸着し、
通常のホトリソグラフィープロセスにより所望の位置に
ソース及びドレイン領域のための開口部を設ける。次に
Ｓｉイオン打ち込み（照射量：３×１０¹³／ｃｍ²、加
速電圧：１２５ｋＶ）を行ない、ソース及びドレイン領
域を構成する高濃度Ｎ型層２７を形成する。次にホトリ
ソグラフィープロセスにより所望の位置にチャネル領域
形成のための開口部を設け、第１のイオンの打ち込み領
域２１のためのＳｉイオン打ち込み（照射量：５×１０
¹²／ｃｍ²、加速電圧：８０ｋＶ）、第２のイオンの打
ち込み領域２２のためのＭｇイオン打ち込み（照射量：
３×１０¹¹／ｃｍ²、加速電圧：４０ｋＶ）及び第３の
イオンの打ち込み領域２３のためのＭｇイオン打ち込み
（照射量：５×１０¹¹／ｃｍ²、加速電圧：１５０ｋ
Ｖ）を行なう。

【００２４】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０¹²／ｃｍ²、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次に絶縁膜５４を設け、所望の位置を開口した後、
ソース電極５１及びドレイン電極５２をリフトオフ法に
より形成する。ソース・ドレイン電極材料にはＡｕＧｅ
／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処
理（４００℃、５分）を行なう。リフトオフのマスク
は、通常のホトリソグラフィープロセスにより、絶縁膜
に開口を形成したものを用いる。また、絶縁膜の開口は
ウエットエッチングによりサイドエッチングして、リフ
トオフしやすい形状にしておく。

【００２５】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより、
ゲート電極を設ける位置の絶縁膜５４をエッチング除去
する。次に、ゲート長１μｍ、ゲート幅１２ｍｍのゲー
ト電極５３をリフトオフ法により形成する。ゲート電極
材料にはＰｔ／Ｔｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。基板
のＧａＡｓと接する部分にＰｔを用いると、Ｐｔが熱工
程によりＧａＡｓと反応して、ＧａＡｓ中に自然にもぐ
り込むため、ゲート電極が埋め込まれた構造にできる。
このようにして、図６に示したショトキー型イオン打ち
込みＦＥＴを有する半導体装置を製造した。本実施例の
ＦＥＴは、しきい電圧：０Ｖ、飽和出力：２５ｄＢｍ、
効率：７８％、熱暴走開始温度：１８５℃、ゲート−ド
レイン間耐圧：２２Ｖと高性能を示した。

【００２６】〈実施例３〉図７に、本発明の第３の実施
例の半導体装置の断面模式図を示す。まず、半絶縁性Ｇ
ａＡｓ基板１上に、絶縁膜を蒸着し、通常のホトリソグ
ラフィープロセスにより所望の位置にソース及びドレイ
ン領域のための開口部を設ける。次にＳｉイオン打ち込
み（照射量：３×１０¹³／ｃｍ²、加速電圧：１２５ｋ
Ｖ）を行ない、ソース及びドレイン領域を構成する高濃
度Ｎ型層２７を形成する。次にホトリソグラフィープロ
セスにより所望の位置にチャネル領域形成のための開口
部を設け、第１のイオンの打ち込み領域２１のためのＳ
ｉイオン打ち込み（照射量：５×１０¹²／ｃｍ²、加速
電圧：８０ｋＶ）、第２のイオンの打ち込み領域２２の
ためのＭｇイオン打ち込み（照射量：３×１０¹¹／ｃｍ
²、加速電圧：４０ｋＶ）及び第３のイオンの打ち込み
領域２３のためのＭｇイオン打ち込み（照射量：５×１
０¹¹／ｃｍ²、加速電圧：１５０ｋＶ）を行なう。

【００２７】さらにホトリソグラフィープロセスにより
所望の位置にＮ’層２８のための開口部を設け、Ｓｉイ
オン打ち込み（照射量：１×１０¹²／ｃｍ²、加速電
圧：８０ｋＶ）を行ない、レジスト、絶縁膜を除去し、
アルシン雰囲気中で熱処理（８５０℃、２０分）を行な
う。次に下層がＳｉＮ、上層がＳｉＯ₂の絶縁膜５４を
設け、所望の位置に開口した後、ソース電極５１及びド
レイン電極５２をリフトオフ法により形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理（４００℃、５分）
を行なう。リフトオフのマスクは、通常のホトリソグラ
フィープロセスにより、絶縁膜に開口を形成したものを
用いる。また、絶縁膜の開口はウエットエッチングによ
りサイドエッチングして、リフトオフしやすい形状にし
ておく。

【００２８】次に、通常のホトリソグラフィープロセス
により所望の部分を開口し、ドライエッチングにより絶
縁膜５４をエッチング除去する。このとき、２種類の絶
縁膜の特性の異なることを利用して、絶縁膜の下層のゲ
ート電極脇をエッチングにより除去しておく。次にゲー
ト長１μｍ、ゲート幅１２ｍｍのゲート電極５３をリフ
トオフ法により形成する。ゲート電極材料にはＰｔ／Ｔ
ｉ／Ｐｔ／Ａｕ／Ｍｏを用いる。このようにして、図７
に示したショトキー型イオン打ち込みＦＥＴを実現し
た。このようにゲート電極脇に絶縁膜が付かないような
構成をとるとき、不要な表面リーク電流がなくなり、耐
圧が向上する。本実施例のＦＥＴは、しきい電圧：０
Ｖ、飽和出力：２４ｄＢｍ、効率：７８％、熱暴走開始
温度：２００℃、ゲート−ドレイン間耐圧：２４Ｖと高
性能を示した。

【００２９】なお、実施例１から３のいずれかにおける
条件を以下のようにしてもよい。これらの実施例では、
第３のイオンの打ち込み領域を設けたが、第３のイオン
の打ち込み領域はなくてもよい。Ｓｉ及びＭｇイオン打
ち込み条件及びアニール条件、各電極材料等は上記に限
らず、所望のＦＥＴ特性に応じた適当な条件に変えても
よい。また、Ｍｇに代えてＢｅを用いても同様な結果が
得られた。また、Ｎ’層は省いてもよい。また、第２、
第３のイオンの打ち込み領域は、チャネルとなる第１の
イオンの打ち込み領域と同じマスクを用いて形成した
が、これに限らず、別のマスクを用いてチャネル領域を
形成してもよい。

【００３０】また、これらの実施例ではＮチャネル電界
効果トランジスタの例を示したが、Ｐチャネルでも良好
な結果が得られる。この場合、Ｎドープ層をＰドープ層
にすればよい。また、ゲート金属材料にはＰｔ／Ｔｉ／
Ｐｔ／Ａｕ／Ｍｏを用いたが、これに限らずＰｔ／Ｍｏ
／Ｐｔ／Ａｕ／Ｍｏ、Ｐｔ／Ｔｉ／Ａｌ、Ｐｔ／Ｍｏ／
Ａｌ等を用いてもよい。また、ソース、ドレイン電極材
料もＭｏ／Ａｕ等を用いてもよい。プロセスも、ゲート
電極をリフトオフによって形成する方法をとったが、こ
れに限らず、ゲート電極を先に形成し、セルフアライン
にインプラ領域を形成する手法をとってもよい。

【００３１】〈実施例４〉図９に本発明の第４の実施例
の高出力電力増幅器の回路図を示す。実施例１から３の
いずれかに記載のＦＥＴを線路２０７や抵抗２０６、コ
ンデンサ２０８を用いたマッチング回路と共に半導体基
板上に形成する。こうして得られた高出力電力増幅器
は、ＦＥＴ２００のドレイン電圧及びドレイン電流が各
々４．７Ｖ及び３０ｍＡ、入力信号パワー１００ｍＷ、
周波数８００ＭＨｚという条件下で、出力１．７Ｗ、熱
暴走開始温度１７５度という良好な性能を示した。な
お、図において、２０１はアース、２０２は入力端子、
２０３は出力端子、２０４はゲート電圧端子、２０５は
ドレイン電圧端子である。

【００３２】なお、本実施例ではマッチング回路が同一
基板上にある、所謂モノリシックＩＣの例を示したが、
多少性能は落ちるが製作の容易なハイブリッドＩＣ、即
ちマッチング回路が同一基板上にないものでも良好な結
果が得られる。また、周波数帯が８００ＭＨｚ帯の回路
について記載したが、マッチング回路の変更で他の周波
数帯でも良好な特性が得られた。また、動作電流や動作
電圧もより小さい用途、例えば自動車電話、携帯電話等
の低消費電力動作が必要なでも良好な特性が得られた。
この場合、従来素子を用いたときに実現できたのと同等
な特性を得るために必要なセルサイズは、半分以下にで
きた。これは、従来素子よりも本発明によって得られた
素子の性能が良いため、少ない素子数で回路を構成して
も高性能な電力増幅器が得られるからである。また、本
発明の半導体装置のＦＥＴを、他の回路に利用してもよ
い。また、Ｅ−ＦＥＴを用いて電力増幅器を構成すれ
ば、負電源が不要となるため、電源回路を単純化できる
という効果がある。

【００３３】

【発明の効果】本発明によれば、利得や効率を劣化させ
ることなく耐圧を向上させた高性能なＦＥＴを有する半
導体装置が得られた。また、本発明によれば、高耐圧
で、高出力、高効率の電力増幅器が得られた。

【図面の簡単な説明】

【図１】本発明の一実施例のＦＥＴのイオン化不純物濃
度分布図である。

【図２】従来のＦＥＴのイオン化不純物濃度分布図であ
る。

【図３】本発明の一実施例のＦＥＴの有効キャリア分布
図である。

【図４】従来のＦＥＴの有効キャリア分布図である。

【図５】本発明の原理を示すＦＥＴのゲートリーク電流
の表面イオン化不純物濃度依存性を表す図である。

【図６】本発明の実施例２の半導体装置の断面構造模式
図である。

【図７】本発明の実施例３の半導体装置の断面構造模式
図である。

【図８】本発明の実施例１の半導体装置の断面構造模式
図である。

【図９】本発明の実施例４の電力増幅器の回路図であ
る。

【符号の説明】

１…半絶縁性ＧａＡｓ基板２１…第１のイオンの打ち込み領域２１ａ、２２ａ、２３ａ…不純物濃度２２…第２のイオンの打ち込み領域２３…第３のイオンの打ち込み領域２４…有効キャリア濃度２５、２６…領域２７…高濃度Ｎ型層２８…Ｎ’層５１…ソース電極５２…ドレイン電極５３…ゲート電極５４…絶縁膜２００…ＦＥＴ２０１…アース２０２…入力端子２０３…出力端子２０４…ゲート電圧端子２０５…ドレイン電圧端子２０６…抵抗２０７…線路２０８…コンデンサ

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面領域に設けられたソー
ス、ドレイン領域と、少なくともゲート電極周辺近傍に
設けられた、能動層のための第１のイオンの打ち込み領
域及び第１のイオンと反対の極性を持つ第２のイオンの
打ち込み領域とからなり、上記第２のイオンの打ち込み
領域の不純物濃度のピークの深さが、上記第１のイオン
の打ち込み領域の不純物濃度のピークの深さよりも浅い
領域に配置された電界効果トランジスタを有することを
特徴とする半導体装置。
【請求項２】上記第２のイオンの打ち込み領域の任意の
深さにおける不純物濃度は、上記第１のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項１記載の半導体装置。
【請求項３】上記第１のイオンと反対の極性を持つ第３
のイオンの打ち込み領域が、少なくとも上記ゲート電極
周辺近傍に設けられ、該第３のイオンの打ち込み領域の
不純物濃度のピークの深さは、上記第１のイオンの打ち
込み領域の不純物濃度のピークの深さよりも深い位置に
あることを特徴とする請求項１又は２記載の半導体装
置。
【請求項４】上記第１のイオンは、Ｓｉイオンであり、
上記第２及び第３のイオンは、Ｍｇ又はＢｅであること
を特徴とする請求項１から３のいずれか一に記載の半導
体装置。
【請求項５】上記ゲート電極の底部は、上記ゲート電極
近傍周辺の半導体基板表面より、下部に位置することを
特徴とする請求項１から４のいずれか一に記載の半導体
装置。
【請求項６】上記ゲート電極の底部の少なくとも半導体
と接する領域は、Ｐｔを含む材料からなることを特徴と
する請求項５記載の半導体装置。
【請求項７】上記ゲート電極の周辺部近傍の半導体基板
上は、空間部が配置され、該空間部に接して、その上部
に絶縁膜が配置されたことを特徴とする請求項５又は６
記載の半導体装置。
【請求項８】半導体基板の表面領域に設けられたソー
ス、ドレイン領域と、少なくともゲート電極直下に設け
られた、能動層のための第１のイオンの打ち込み領域及
び第１のイオンと反対の極性を持つ第２のイオンの打ち
込み領域とからなり、上記第２のイオンの打ち込み領域
の不純物濃度のピークの深さが、上記第１のイオンの打
ち込み領域の不純物濃度のピークの深さよりも浅い領域
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。
【請求項９】上記第２のイオンの打ち込み領域の任意の
深さにおける不純物濃度は、上記第１のイオンの打ち込
み領域の該任意の深さにおける不純物濃度よりも小さい
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】上記第１のイオンと反対の極性を持つ第
３のイオンの打ち込み領域が、少なくとも上記ゲート電
極直下に設けられ、該第３のイオンの打ち込み領域の不
純物濃度のピークの深さは、上記第１のイオンの打ち込
み領域の不純物濃度のピークの深さよりも深い位置にあ
ることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】少なくともゲート電極周辺近傍の半導体
基板の表面領域に設けられた、有効キャリア濃度が実質
的にゼロである領域並びに該領域の下に設けられた、第
２のイオンを不純物として有する層及び第２のイオンと
反対の極性を持つ第１のイオンを不純物として有する層
を有し、上記第２のイオンを不純物として有する層の不
純物濃度のピークの深さが、上記第１のイオンを不純物
として有する層の不純物濃度のピークの深さよりも浅い
位置に配置された電界効果トランジスタを有することを
特徴とする半導体装置。
【請求項１２】上記第２のイオンを不純物として有する
層の任意の深さにおける不純物濃度は、上記第１のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項１１記載の
半導体装置。
【請求項１３】上記第１のイオンと反対の極性を持つ第
３のイオンを不純物として有する層が、少なくとも上記
ゲート電極周辺近傍に設けられ、該第３のイオンを不純
物として有する層の不純物濃度のピークの深さは、上記
第１のイオンを不純物として有する層の不純物濃度のピ
ークの深さよりも深い位置にあることを特徴とする請求
項１１又は１２記載の半導体装置。
【請求項１４】少なくともゲート電極直下の半導体基板
の表面領域に設けられた、有効キャリア濃度が実質的に
ゼロである領域並びに該領域の下に設けられた、第２の
イオンを不純物として有する層及び第２のイオンと反対
の極性を持つ第１のイオンを不純物として有する層を有
し、上記第２のイオンを不純物として有する層の不純物
濃度のピークの深さが、上記第１のイオンを不純物とし
て有する層の不純物濃度のピークの深さよりも浅い位置
に配置された電界効果トランジスタを有することを特徴
とする半導体装置。
【請求項１５】上記第２のイオンを不純物として有する
層の任意の深さにおける不純物濃度は、上記第１のイオ
ンを不純物として有する層の該任意の深さにおける不純
物濃度よりも小さいことを特徴とする請求項１４記載の
半導体装置。
【請求項１６】上記第１のイオンと反対の極性を持つ第
３のイオンを不純物として有する層が、少なくとも上記
ゲート電極直下に設けられ、該第３のイオンを不純物と
して有する層の不純物濃度のピークの深さは、上記第１
のイオンを不純物として有する層の不純物濃度のピーク
の深さよりも深い位置にあることを特徴とする請求項１
４又は１５記載の半導体装置。
【請求項１７】請求項１から１６のいずれか一に記載の
半導体装置の電界効果トランジスタと、マッチング回路
とからなり、上記電界効果トランジスタのゲート電極
に、正の電圧を印加する手段を有することを特徴とする
電力増幅器。