JPH0894681A - Apparatus for analyzing frequency spectrum - Google Patents
Apparatus for analyzing frequency spectrumInfo
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- JPH0894681A JPH0894681A JP25757294A JP25757294A JPH0894681A JP H0894681 A JPH0894681 A JP H0894681A JP 25757294 A JP25757294 A JP 25757294A JP 25757294 A JP25757294 A JP 25757294A JP H0894681 A JPH0894681 A JP H0894681A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明はデジタル信号を用いて周
波数スペクトラルの分析を行なう周波数スペクトル分析
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency spectrum analyzer for analyzing a frequency spectrum using a digital signal.
【０００２】[0002]
【従来の技術】音響信号や画像信号などのデジタル化に
際しては、伝送，記録再生の忠実度、装置の価格、その
他の色々な条件を考慮して定められた規格に従って、所
定のビット数を有するデジタル信号が生成されているこ
とは周知のとおりであり、またデジタル信号の伝送，記
録再生に際して適用される各種の高能率符号化方式につ
いての多くの提案が行なわれていることも周知のとおり
であって、例えばデジタル・オーディオ信号の高能率符
号化（データ圧縮）については実用化の段階にあり、所
謂ＤＣＣ，ＭＤ，ＤＡＢ等においては、人間の聴覚特性
（聴覚マスキング効果と最小可聴限特性）を利用して冗
長度の削減を行なうようにしている。ところで、前記し
たように特定な規格に従った所定のビット数のデジタル
信号が、例えばＮビットのデジタル信号であれば、その
デジタル信号はアナログ信号を２のＮ乗分の１の分解能
でデジタル信号に変換されている状態のものであるか
ら、通常は、前記した２のＮ乗分の１の分解能以上の細
かさで、微小な信号部分を復元できないことは当然であ
るが、従来からデジタル信号のビット数で定まる分解能
以上の細かさで微小な信号部分を復元させるようにする
ことが望まれていて、Ｍ＞Ｎの関係にあるＭビットのデ
ジタル信号に変換させるようにするための提案も行なわ
れて来ている。2. Description of the Related Art When digitizing an audio signal or an image signal, it has a predetermined number of bits in accordance with a standard determined in consideration of fidelity of transmission and recording / reproduction, apparatus price, and various other conditions. It is well known that digital signals are being generated, and it is also well known that many proposals have been made regarding various high-efficiency coding methods applied in transmission, recording and reproduction of digital signals. Therefore, for example, high-efficiency coding (data compression) of digital audio signals is in the stage of practical application, and in so-called DCC, MD, DAB, etc., human hearing characteristics (hearing masking effect and minimum audible limit characteristics). Is used to reduce the redundancy. By the way, as described above, if the digital signal of a predetermined number of bits according to a specific standard is, for example, an N-bit digital signal, the digital signal is an analog signal with a resolution of 1 / N of 2 Since it is in a state of being converted into a digital signal, it is natural that a minute signal portion cannot be restored with a fineness of resolution equal to or higher than the Nth power of 2 described above. It is desired to restore a minute signal portion with a fineness equal to or greater than the resolution determined by the number of bits of M, and there is also a proposal for converting it into an M-bit digital signal having a relationship of M> N. It has been done.
【０００３】[0003]
【発明が解決しようとする課題】前記のようにデジタル
信号はそれのビット数に対応して分解能が定まるから、
前記した分解能の値に近い微小レベルのアナログ信号
は、元のアナログ信号が正弦波信号であっても、それを
デジタル信号に変換してから再度アナログ信号に復元し
たときには方形波の信号として再生されることになる。
そして、方形波の信号は、基本波と無数の高調波とによ
って構成されているものであるから、デジタル信号に対
して、例えば、ＦＦＴ、あるいはデジタル帯域通過フィ
ルタ群によって周波数スペクトルの分析を行なうと、微
小な信号レベルのアナログ信号と対応するデジタル信号
であると、原信号のアナログ信号中にはもともと存在し
ていなかった高調波成分が周波数分析結果中に表れるこ
とになる。それで、例えば前記したデジタル・オーディ
オ信号の高能率符号化（データ圧縮）に際して、デジタ
ル信号の周波数スペクトル分析の結果に従ってデータ圧
縮の制御が行なわれるようにされている場合にも不都合
が生じる。As described above, since the resolution of the digital signal is determined by the number of bits of the digital signal,
Even if the original analog signal is a sine wave signal, it is reproduced as a square wave signal when it is converted into a digital signal and then restored to an analog signal even if the original analog signal is a sine wave signal. Will be.
Since the square wave signal is composed of the fundamental wave and the innumerable harmonics, the frequency spectrum of the digital signal is analyzed by, for example, FFT or a digital band pass filter group. If it is a digital signal corresponding to an analog signal of a minute signal level, a harmonic component that originally did not exist in the analog signal of the original signal will appear in the frequency analysis result. Therefore, for example, in high-efficiency encoding (data compression) of the digital audio signal described above, a problem occurs even when the data compression is controlled according to the result of the frequency spectrum analysis of the digital signal.
【０００４】[0004]
【課題を解決するための手段】本発明はアナログ信号を
２のＮ乗分の１の分解能でデジタル信号に変換して得た
Ｎビットのデジタル信号を周波数スペクトラムに分析す
る周波数スペクトル分析装置であって、前記したＮビッ
トのデジタル信号と対応して復元されるアナログ信号
と、前記したＮビットのデジタル信号を得るのに用いら
れたアナログ信号との間に存在する２のＮ乗分の１の分
解能１ＬＳＢについて±０.５ＬＳＢの誤差範囲以内
で、前記したＮビットのデジタル信号に対応しているア
ナログ信号波形の積分値と、Ｍ＞Ｎの関係にあるＭビッ
トのデジタル信号に対応しているアナログ信号波形の積
分値とが等価となるようにしてビット数変換を行なうビ
ット数変換部と、前記したビット数変換部から出力され
たＭビットのデジタル信号について周波数スペクトラム
に分析する周波数スペクトル分析部と、前記の周波数ス
ペクトル分析部からの出力信号のダイナミックレンジ
を、Ｎビットのデジタル信号のダイナミックレンジとす
る手段とからなる周波数スペクトル分析装置、及びアナ
ログ信号を２のＮ乗分の１の分解能でデジタル信号に変
換して得たＮビットのデジタル信号を周波数スペクトラ
ムに分析する周波数スペクトル分析装置であって、アナ
ログ信号を２のＮ乗分の１の分解能でデジタル信号に変
換して得たＮビットのデジタル信号を、前記のＮビット
のデジタル信号を得るのに用いられたアナログ信号と、
前記のＮビットのデジタル信号を復元して得たアナログ
信号との間に存在する２のＮ乗分の１の分解能１ＬＳＢ
について±０.５ＬＳＢの誤差範囲以内で、前記したＮ
ビットのデジタル信号に対応しているアナログ信号波形
の積分値と、Ｍ＞Ｎの関係にあるＭビットのデジタル信
号に対応しているアナログ信号波形の積分値とが等価と
なるようにしてビット数変換を行なうのに、ビット数変
換の対象にされているＮビットのデジタル信号につい
て、順次の隣接する１標本化周期を隔てているＮビット
のデジタル信号間の差の変化態様の情報を検出し、前記
したＮビットのデジタル信号における順次の隣接する１
標本化周期を隔てているＮビットのデジタル信号間の差
の変化態様に応じて、アナログ信号波形と対応するよう
に設定された(Ｍ−Ｎ)ビットの付加符号情報を発生さ
せ、それを前記したＮビットのデジタル信号の最下位桁
に前記した(Ｍ−Ｎ)ビットの付加符号情報を連続させて
Ｍビットのデジタル信号を生成させるようにしてビット
数変換を行なうビット数変換部と、前記したビット数変
換部から出力されたＭビットのデジタル信号について周
波数スペクトラムに分析する周波数スペクトル分析部
と、前記の周波数スペクトル分析部からの出力信号のダ
イナミックレンジを、Ｎビットのデジタル信号のダイナ
ミックレンジとする手段とからなる周波数スペクトル分
析装置を提供する。The present invention is a frequency spectrum analyzer for analyzing an N-bit digital signal obtained by converting an analog signal into a digital signal with a resolution of 1 to the Nth power of 2 into a frequency spectrum. Of the analog signal restored corresponding to the N-bit digital signal and the analog signal used to obtain the N-bit digital signal. Within the error range of ± 0.5 LSB for a resolution of 1 LSB, it corresponds to the integrated value of the analog signal waveform corresponding to the above-mentioned N-bit digital signal and the M-bit digital signal in the relationship of M> N. A bit number conversion unit that performs bit number conversion so that the integrated value of the analog signal waveform becomes equivalent, and an M-bit digital signal output from the bit number conversion unit described above. A frequency spectrum analyzing unit for analyzing a frequency spectrum into a frequency spectrum, and a means for setting a dynamic range of an output signal from the frequency spectrum analyzing unit to a dynamic range of an N-bit digital signal, and an analog signal. A frequency spectrum analyzer for analyzing an N-bit digital signal obtained by converting it into a digital signal at a resolution of 1 / N of 2 and an analog signal at a resolution of 1 / N of 2 An N-bit digital signal obtained by converting the digital signal to an analog signal used to obtain the N-bit digital signal,
A resolution of 1 / N of 2 existing between the analog signal obtained by restoring the N-bit digital signal and 1LSB
Within the error range of ± 0.5 LSB,
The number of bits is set such that the integrated value of the analog signal waveform corresponding to the bit digital signal and the integrated value of the analog signal waveform corresponding to the M-bit digital signal having a relation of M> N are equivalent. In order to perform the conversion, for the N-bit digital signal to be subjected to the bit number conversion, information on the change mode of the difference between the N-bit digital signals which are separated by one adjacent sampling period is detected. , The adjacent 1 in the N-bit digital signal
According to the change mode of the difference between the N-bit digital signals separated by the sampling period, (M−N) -bit additional code information set so as to correspond to the analog signal waveform is generated, and the additional code information is generated. A bit number converter for converting the bit number so that the (M-N) -bit additional code information is continuously generated at the least significant digit of the N-bit digital signal to generate an M-bit digital signal; The frequency spectrum analysis unit that analyzes the frequency spectrum of the M-bit digital signal output from the bit number conversion unit, and the dynamic range of the output signal from the frequency spectrum analysis unit is the dynamic range of the N-bit digital signal. There is provided a frequency spectrum analyzing apparatus comprising:
【０００５】[0005]
【作用】Ｎビットのデジタル信号を得るのに用いられた
アナログ信号と、前記のＮビットのデジタル信号を復元
して得たアナログ信号との間に存在する２のＮ乗分の１
の分解能１ＬＳＢについて±０.５ＬＳＢの誤差範囲以
内で、前記したＮビットのデジタル信号によって示され
るアナログ信号波形の積分値と、Ｍ＞Ｎの関係にあるＭ
ビットのデジタル信号と対応しているアナログ信号波形
の積分値とが等価となるようにして、ビット数変換の対
象にされているＮビットのデジタル信号について、順次
の隣接する１標本化周期を隔てているＮビットのデジタ
ル信号間の差の変化態様の情報を検出した結果に基づい
てアナログ信号波形と対応するように設定された（Ｍ−
Ｎ）ビットの付加符号情報を前記したＮビットのデジタ
ル信号の最下位桁に連続させて、Ｍビットのデジタル信
号にビット数変換を行ない、前記したＭ＞Ｎの関係にあ
るＭビットのデジタル信号についてＦＦＴ、あるいはデ
ジタル帯域通過フィルタ群によって周波数スペクトルの
分析を行なう。分析結果をＮビットのデジタル信号のダ
イナミックレンジで取出す。1 / N of 2 existing between the analog signal used to obtain the N-bit digital signal and the analog signal obtained by restoring the N-bit digital signal
Within the error range of ± 0.5 LSB for the resolution 1 LSB of M
The N-bit digital signal, which is the target of bit number conversion, is made to have a sequential adjacent sampling period by making the integration value of the analog signal waveform corresponding to the bit digital signal equivalent. It is set so as to correspond to the analog signal waveform on the basis of the result of detecting the information of the change mode of the difference between the N-bit digital signals (M-
N) bit additional code information is continued to the least significant digit of the N-bit digital signal, the number of bits is converted into the M-bit digital signal, and the M-bit digital signal in the relation of M> N. The frequency spectrum is analyzed by FFT or a digital band pass filter group. The analysis result is taken out in the dynamic range of the N-bit digital signal.
【０００６】[0006]
【実施例】以下、添付図面を参照して本発明の周波数ス
ペクトル分析装置の具体的な内容を詳細に説明する。図
１は本発明の周波数スペクトル分析装置の概略構成を示
すブロック図、図２及び図３は本発明の周波数スペクト
ル分析装置の構成部分の一部具体的構成例を示すブロッ
ク図、図４乃至図１３は動作の説明のための図、図１４
は周波数スペクトル分析装置の出力の状態を例示した図
である。図１は本発明の周波数スペクトル分析装置の概
略構成を例示したブロック図であり、１はアナログ信号
を２のＮ乗分の１の分解能でデジタル信号に変換して得
たＮビットのデジタル信号の入力端子、２は周波数スペ
クトル分析装置から出力されるＮビットのダイナミック
レンジの出力データの出力端子、３はビット数変換部、
４は周波数スペクトル分析部、５は周波数スペクトル分
析装置から出力されるＮビットのダイナミックレンジの
出力データの表示部、６は遅延回路、７は加算回路、８
は信号波形の変換態様の検出部、９は（Ｍ−Ｎ）ビット
信号発生部、１０は可変遅延部、１１は遅延制御信号発
生部である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The specific contents of the frequency spectrum analyzer of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 1 is a block diagram showing a schematic configuration of a frequency spectrum analyzer of the present invention, FIGS. 2 and 3 are block diagrams showing a partial specific configuration example of a component of the frequency spectrum analyzer of the present invention, and FIGS. 13 is a diagram for explaining the operation, FIG.
FIG. 4 is a diagram illustrating an output state of a frequency spectrum analyzer. FIG. 1 is a block diagram illustrating a schematic configuration of a frequency spectrum analyzer of the present invention. Reference numeral 1 denotes an N-bit digital signal obtained by converting an analog signal into a digital signal with a resolution of 1 / N of 2 An input terminal, 2 is an output terminal for N-bit dynamic range output data output from the frequency spectrum analyzer, 3 is a bit number conversion unit,
Reference numeral 4 is a frequency spectrum analysis unit, 5 is a display unit of N-bit dynamic range output data output from the frequency spectrum analysis device, 6 is a delay circuit, 7 is an addition circuit, and 8
Is a signal waveform conversion mode detection unit, 9 is an (M-N) bit signal generation unit, 10 is a variable delay unit, and 11 is a delay control signal generation unit.
【０００７】図１におけるビット数変換部３は、端子１
に供給されたＮビットのデジタル信号を、前記したＮビ
ットのデジタル信号と対応して復元されるアナログ信号
と、前記したＮビットのデジタル信号を得るのに用いら
れたアナログ信号との間に存在する２のＮ乗分の１の分
解能１ＬＳＢについて±０.５ＬＳＢの誤差範囲以内
で、前記したＮビットのデジタル信号に対応しているア
ナログ信号波形の積分値と、Ｍ＞Ｎの関係にあるＭビッ
トのデジタル信号に対応しているアナログ信号波形の積
分値とが等価となるようにしてビット数変換を行なう機
能を有する構成部分であり、このビット数変換部３で
は、ビット数変換の対象にされているＮビットのデジタ
ル信号について、順次の隣接する１標本化周期を隔てて
いるＮビットのデジタル信号間の差の変化態様の情報を
検出した結果に基づいて、アナログ信号波形と対応する
ように設定された（Ｍ−Ｎ）ビットの付加デジタル信号
を、前記したＮビットのデジタル信号の最下位桁に連続
させて、Ｍビットのデジタル信号を生成させるような構
成をとされている。そこで、まず、図６乃至図１０の各
図を参照して、前記したビット数変換部３の構成原理や
動作原理について説明する。The bit number converter 3 in FIG.
An N-bit digital signal supplied to the N-bit digital signal between the analog signal restored corresponding to the N-bit digital signal and the analog signal used to obtain the N-bit digital signal. Within the error range of ± 0.5 LSB for a resolution 1 LSB of 1 / N of 2 which is M, there is a relation of M> N with the integral value of the analog signal waveform corresponding to the N-bit digital signal. This is a component having a function of performing bit number conversion so that the integrated value of an analog signal waveform corresponding to a bit digital signal becomes equivalent. Based on the result of detecting the information of the change mode of the difference between the N-bit digital signals which are sequentially separated by one adjacent sampling period. A configuration in which an additional digital signal of (M−N) bits set so as to correspond to an analog signal waveform is continued to the least significant digit of the N-bit digital signal to generate an M-bit digital signal. It is said that Therefore, first, the configuration principle and operation principle of the above-described bit number conversion unit 3 will be described with reference to FIGS. 6 to 10.
【０００８】図６においてａ〜ｎで示す各点を、ａ→ｂ
→ｃ→ｄ→ｅ→ｆ→ｇ→ｈ→ｉ→ｊ→ｋ→ｌ→ｍ→ｎの
ように太い実線で結んで示してある曲線Ｓは、アナログ
信号を特定な標本化周期Ｔｓ（標本化周波数ｆｓの逆
数）毎に、２のＮ乗分の１の分解能、すなわち、Ｎビッ
トの１ＬＳＢの分解能で標本化量子化して得たデジタル
値の変化の状態を例示したものであり、前記の曲線Ｓに
よって示されるようなデジタル値を生じさせる原信号の
アナログ信号は、前記した曲線Ｓを囲む図６中の破線で
囲む領域内に存在していたものである。それで、デジタ
ル信号に変換して得たＮビットのデジタル信号を得るの
に用いられたアナログ信号と、前記のＮビットのデジタ
ル信号を復原して得たアナログ信号との間には、２のＮ
乗分の１の分解能１ＬＳＢについて±０.５ＬＳＢ以内
の誤差を含んでいるものになっている。なお、図６中に
おいてｔ1，ｔ2，ｔ3…は順次の標本化が行なわれる時
点であり、また前記した順次の標本化の時点ｔ1，ｔ2，
ｔ3…において隣接している標本化時点間の時間Ｔｓは
標本化周期を示している。The points a to n in FIG.
A curved line S, which is connected by a thick solid line, such as → c → d → e → f → g → h → i → j → k → l → m → n, shows an analog signal at a specific sampling period Ts (sample). For each reciprocal of the quantization frequency fs), a state of change of a digital value obtained by sampling and quantizing at a resolution of 1 / N of 2, that is, a resolution of 1 LSB of N bits is illustrated. The analog signal of the original signal that produces the digital value as shown by the curve S is the one existing in the area surrounded by the broken line in FIG. Therefore, between the analog signal used to obtain the N-bit digital signal obtained by converting into the digital signal and the analog signal obtained by restoring the N-bit digital signal, N of 2 is obtained.
An error within ± 0.5 LSB is included for a resolution of 1 LSB of 1 / multiplier. In FIG. 6, t1, t2, t3, ... Are the time points at which the sequential sampling is performed, and the time points t1, t2, t2,
The time Ts between adjacent sampling times at t3 ... Shows the sampling period.
【０００９】前記のビット数変換部３では、アナログ信
号を２のＮ乗分の１の分解能でデジタル信号に変換して
得たＮビットのデジタル信号にビット数変換を施して、
Ｍ＞Ｎの関係にあるＭビットのデジタル信号を得る場合
に、前記したＮビットのデジタル信号の値が、時間軸上
において順次に増加傾向、または順次に減少傾向を示し
て変化している場合においては、順次の標本化周期毎の
Ｎビットのデジタル信号の値が同一の状態で続いた期間
(区間）の長さ(標本化周期の数によって示される）と、
前記の期間に隣接していて、前記の期間におけるＮビッ
トのデジタル信号の値に対して、２のＮ乗分の１の分解
能１ＬＳＢだけ異なるＮビットのデジタル信号が、順次
の標本化周期毎のＮビットのデジタル信号として続いた
期間（区間）の長さとを比較する。In the bit number conversion unit 3, the N-bit digital signal obtained by converting the analog signal into a digital signal with a resolution of 1 / N of 2 is subjected to bit number conversion,
In the case of obtaining an M-bit digital signal having a relation of M> N, the value of the N-bit digital signal is changing such that it gradually increases or decreases on the time axis. , The period during which the value of the N-bit digital signal for each successive sampling period continues in the same state
The length of the (interval) (indicated by the number of sampling periods) and
An N-bit digital signal which is adjacent to the above period and differs from the value of the N-bit digital signal in the above period by a resolution of 1 LSB of 1 / N of 2 is used for each successive sampling period. The length of the period (section) continued as an N-bit digital signal is compared.
【００１０】そして前記の隣接する２つの区間の期間長
が互いに異なる場合には、前記の隣接する２つの区間の
期間長の短い方の区間の中点と、期間長が長い方の区間
中における前記した２つの区間の境界から前記した短い
期間長の１／２と対応する位置の点とを結ぶ直線を表わ
し得る（Ｍ−Ｎ）ビットの付加デジタル信号を発生さ
せ、また、前記の隣接する２つの区間が同一の期間長の
ときは、前記の２つの区間における互いの区間の中点間
を結ぶ直線を表わし得る（Ｍ−Ｎ）ビットの付加デジタ
ル信号を発生させて、前記のようにして発生させた付加
デジタル信号をＮビットのデジタル信号の最下位桁に連
続させてＭビットのデジタル信号を生成させる。また、
前記したＮビットのデジタル信号の値が、極値と対応し
ている区間におけるＮビットのデジタル信号であった場
合には、その区間の期間長と対応して予め定められた
（Ｍ−Ｎ）ビットの付加デジタル信号を、前記したＮビ
ットのデジタル信号の最下位桁に連続させてＭビットの
デジタル信号を生成させる。When the period lengths of the two adjacent sections are different from each other, the midpoint of the section having the shorter period length of the two adjacent sections and the section having the longer period length of the two adjacent sections are different from each other. An (M-N) -bit additional digital signal capable of representing a straight line connecting the half of the short period length and the point at the corresponding position from the boundary between the two sections is generated, and the adjacent digital signal is generated. When the two sections have the same period length, an additional digital signal of (M−N) bits that can represent a straight line connecting the midpoints of the sections in the two sections is generated, and as described above. The generated additional digital signal is continued to the least significant digit of the N-bit digital signal to generate an M-bit digital signal. Also,
When the value of the N-bit digital signal is the N-bit digital signal in the section corresponding to the extreme value, it is predetermined (MN) in correspondence with the period length of the section. The bit-added digital signal is continued to the least significant digit of the N-bit digital signal to generate an M-bit digital signal.
【００１１】図７の（ａ）は、Ｎビットのデジタル信号
の最下位桁に、前記のようにして（Ｍ−Ｎ）ビットの付
加デジタル信号を連続させて、Ｍビットのデジタル信号
を生成させた状態を例示ししたものであって、図７の
（ａ）において太実線による階段波形の曲線Ｓｎは、ア
ナログ信号を２のＮ乗分の１の分解能でデジタル信号に
変換して得たＮビットのデジタル信号の時間軸上の変化
を例示しており、また、細実線の階段波形の曲線Ｓ(m-
n)は既述のようにして得た（Ｍ−Ｎ）ビットの付加デジ
タル信号の時間軸上の変化を例示してある。In FIG. 7A, the (M-N) -bit additional digital signal is connected to the least significant digit of the N-bit digital signal as described above to generate an M-bit digital signal. FIG. 7A illustrates a stepwise waveform curve Sn having a thick solid line in FIG. 7A, which is obtained by converting an analog signal into a digital signal with a resolution of 1 / N of 2 It illustrates the change of the digital signal of the bit on the time axis, and the curve S (m-
n) illustrates the change on the time axis of the additional digital signal of (M−N) bits obtained as described above.
【００１２】図７の(ａ)において、点ａ→ｂ→ｃ→ｄ→
ｅ→ｆで示されている曲線Ｓｎは、Ｎビットのデジタル
信号に関する時間軸上での変化態様を示している。既述
したように、本発明の周波数スペクトル分析装置方法及
び情報信号処理装置では、Ｎビットのデジタル信号の値
が時間軸上において順次に増加傾向、または順次に減少
傾向を示して変化している場合に、順次の標本化周期毎
のＮビットのデジタル信号の値が同一の状態で続いた期
間(区間）の長さ（例えば点ａ→ｂ間で示されている区
間の期間長、点ｃ→ｄ間で示されている区間の期間長、
点ｅ→ｆ間で示されている区間の期間長）を、隣接する
２つの区間毎に比較して、前記の隣接する２つの区間が
同一の期間長のときは、前記の２つの区間における互い
の区間の中点間を結ぶ直線として示される（Ｍ−Ｎ）ビ
ットの付加デジタル信号を発生させるようにするのであ
り、この状態が図７の（ａ）における区間ａ→ｂと、区
間ｃ→ｄとの２つの区間の部分に示してある。すなわ
ち、同一の期間長を有する２つの区間が連続している場
合を例示している前記した区間ａ→ｂと、区間ｃ→ｄと
の２つの区間では、区間ａ→ｂにおける区間の中点位置
ｈと、区間ｃ→ｄにおける区間の中点位置ｉとを結ぶ直
線として示される（Ｍ−Ｎ）ビットの付加デジタル信号
を発生させるようにする。In FIG. 7A, points a → b → c → d →
A curve Sn indicated by e → f shows a change mode on the time axis regarding the N-bit digital signal. As described above, in the frequency spectrum analyzer method and the information signal processing device of the present invention, the value of the N-bit digital signal changes in a sequentially increasing tendency or a decreasing tendency on the time axis. In this case, the length of a period (section) in which the value of the N-bit digital signal for each successive sampling cycle is the same (for example, the period length of the section indicated by point a → b, point c) → Duration of the section shown between d,
(The period length of the section indicated between points e → f) is compared for each two adjacent sections, and when the two adjacent sections have the same period length, The additional digital signal of (M−N) bits shown as a straight line connecting the midpoints of the sections is generated, and this state is the section a → b and the section c in (a) of FIG. It is shown in the part of two sections of → d. That is, in the two sections, section a → b and section c → d, which exemplify the case where two sections having the same period length are continuous, the midpoint of the section a → b An (M−N) -bit additional digital signal indicated by a straight line connecting the position h and the midpoint position i of the section in the section c → d is generated.
【００１３】次に、Ｎビットのデジタル信号の値が時間
軸上において順次に増加傾向、または順次に減少傾向を
示して変化している場合に、順次の標本化周期毎のＮビ
ットのデジタル信号の値が同一の状態で続いた期間(区
間）の長さを、隣接する２つの区間毎に比較して、前記
の隣接する２つの区間が互いに異なる期間長のときは、
前記の２つの区間において区間の期間長の短い方の区間
の中点と、期間長が長い方の区間中における前記した２
つの区間の境界から前記した短い期間長の１／２と対応
する位置の点とを結ぶ直線を表わし得る（Ｍ−Ｎ）ビッ
トの付加デジタル信号を発生させるようにするのであ
り、この状態が図７の（ａ）における区間ｃ→ｄと、区
間ｅ→ｆとの２つの区間の部分に示してある。すなわち
前記した区間ｃ→ｄと、区間ｅ→ｆとの２つの区間にお
ける期間長は、区間ｅ→ｆの期間長の方が長いから、前
記の２つの区間ｃ→ｄ，ｅ→ｆにおいて区間の期間長の
短い方の区間ｃ→ｄにおける中点の位置ｉと、期間長が
長い方の区間ｅ→ｆ中において、前記した２つの区間ｃ
→ｄ，ｅ→ｆの境界ｄから前記した短い期間長の１／２
と対応する位置の点ｌとを結ぶ直線として示される（Ｍ
−Ｎ）ビットの付加デジタル信号を発生させるようにす
る。Next, when the value of the N-bit digital signal changes on the time axis with a tendency to increase or decrease on a time axis basis, the N-bit digital signal for each successive sampling period is changed. The lengths of the periods (sections) that continue under the same value of are compared for each two adjacent sections, and when the two adjacent sections have different lengths,
In the above two sections, the midpoint of the section with the shorter period length and the above-mentioned 2 in the section with the longer period length
This is to generate an additional digital signal of (M−N) bits which can represent a straight line that connects the point of the position corresponding to ½ of the short period length from the boundary of one section. 7 (a), it is shown in the section of two sections, section c → d and section e → f. That is, since the period length in the two sections of the section c → d and the section e → f is longer in the section e → f, the section length in the two sections c → d and e → f is longer. Of the middle point position i in the section c → d having a shorter period length and the section e → f having a longer period length in the above two sections c
1/2 of the short period length described above from the boundary d of → d and e → f
Is shown as a straight line connecting the point l at the corresponding position (M
-N) Generate an additional digital signal of bits.
【００１４】次に、順次の標本化周期毎のＮビットのデ
ジタル信号の値が同一の状態で続いた期間(区間）が極
値の区間の場合には、その区間の期間長と対応して予め
設定された(Ｍ−Ｎ)ビットの付加デジタル信号が、前記
したＮビットのデジタル信号の最下位桁に連続させてＭ
ビットのデジタル信号を生成させるようにするのであ
り、図７の(ｂ)や図８乃至図１０の各図には、前記した
極値の区間の期間長と対応して、予め設定しておくべき
（Ｍ−Ｎ）ビットの付加デジタル信号の例を示してあ
る。図７の（ｂ）は、Ｎビットのデジタル信号の値によ
る極値の区間について、予め設定しておくべき（Ｍ−
Ｎ）ビットの付加デジタル信号が、どのように定められ
るのかを説明するための図である。図７の（ｂ）には極
値と対応しているＮビットのデジタル信号による区間の
期間長が、１標本化周期Ｔｓの場合と、前記の区間の期
間長が２標本化周期Ｔｓの場合とについて示してある。Next, when the period (section) in which the value of the N-bit digital signal for each successive sampling cycle is the same is continuous and is an extreme value section, it corresponds to the period length of that section. A preset (M−N) -bit additional digital signal is continuously added to the lowest digit of the above-mentioned N-bit digital signal for M.
Since a bit digital signal is generated, it is set in advance in FIG. 7B and each of FIGS. 8 to 10 in correspondence with the period length of the extreme value section described above. An example of an additional digital signal of power (M−N) bits is shown. In FIG. 7B, the extreme value section based on the value of the N-bit digital signal should be set in advance (M−
It is a figure for demonstrating how an N) bit additional digital signal is determined. FIG. 7B shows a case where the period length of the N-bit digital signal corresponding to the extreme value is one sampling period Ts and the period length of the above period is two sampling periods Ts. And.
【００１５】図７の（ｂ）において、Ｎビットのデジタ
ル信号による極値と対応している区間の期間長が、１標
本化周期Ｔｓの場合における（Ｍ−Ｎ）ビットの付加デ
ジタル信号は、極値と対応しているＮビットのデジタル
信号による１標本化周期Ｔｓの期間長の区間を示すｏ→
ｐ→ｑ→ｒの細実線の矩形の面積と、略々、同じ面積の
領域、すなわち図中で太実線によって包囲されていて斜
線を引いて示すような領域で示されるようなものとして
設定される。また、図７の（ｂ）において、Ｎビットの
デジタル信号による極値と対応している区間の期間長
が、２標本化周期２Ｔｓの場合における（Ｍ−Ｎ）ビッ
トの付加デジタル信号は、極値と対応しているＮビット
のデジタル信号による２標本化周期２Ｔｓの期間長の区
間を示すｓ→ｕ→ｖ→ｚの細実線の矩形の面積と、略
々、同じ面積の領域、すなわち図中で太実線によって包
囲されていて斜線を引いて示すような領域で示されるよ
うなものとして設定される。In FIG. 7 (b), the (M−N) -bit additional digital signal when the period length of the section corresponding to the extreme value of the N-bit digital signal is one sampling period Ts is: O → indicating a section of a period length of one sampling period Ts by an N-bit digital signal corresponding to the extreme value o →
The area of a rectangle of a thin solid line of p → q → r is set to be substantially the same as the area, that is, a region surrounded by a thick solid line in the drawing and shown by hatching. It Further, in FIG. 7B, when the period length of the section corresponding to the extreme value by the N-bit digital signal is 2 sampling periods 2Ts, the (MN) -bit additional digital signal is The area of the thin solid line rectangle of s → u → v → z, which indicates the section of the period length of 2 sampling periods 2Ts by the N-bit digital signal corresponding to the value, and the area of substantially the same area, that is, the figure The area is surrounded by a thick solid line and is set as shown by a hatched area.
【００１６】なお、既述したように、Ｎビットのデジタ
ル信号の値には、もともと、Ｎビットの分解能１ＬＳＢ
に関して±０.５ＬＳＢ｛図７の（ｂ）中に示されてい
る＋０.５ＬＳＢ，−０.５ＬＳＢの表示を参照｝の誤差
を含んでいるから、前記したＮビットのデジタル信号に
よる極値と対応している区間の期間長毎に、それぞれ設
定しておくべき（Ｍ−Ｎ）ビットの付加デジタル信号の
設定に際しては、Ｎビットのデジタル信号による極値と
対応している区間の面積として、既述した細実線の矩形
（ｏ→ｐ→ｑ→ｒで示す細実線の矩形、またはｓ→ｕ→
ｖ→ｚで示す細実線の矩形）に対して前記した±０.５
ＬＳＢの範囲内で高さが変化した矩形（例えば、ｏ→
ｐ’→ｑ’→ｒ、ｏ→ｐ”→ｑ”→ｒ、またはｓ→ｕ’
→ｖ’→ｚ、ｓ→ｕ”→ｖ”→ｚなどで示される矩形）
の面積と、略々、同じ面積となる領域で示されるような
ものとして設定されてもよい。As described above, the value of the N-bit digital signal originally has an N-bit resolution of 1 LSB.
Error of ± 0.5 LSB (see +0.5 LSB and −0.5 LSB shown in (b) of FIG. 7) is included, the above-mentioned extreme value due to the N-bit digital signal and When setting the additional digital signal of (M−N) bits that should be set for each period length of the corresponding section, as the area of the section corresponding to the extreme value of the N-bit digital signal, The thin solid line rectangle described above (the thin solid line rectangle indicated by o → p → q → r, or s → u →
± 0.5 described above for the thin solid line rectangle v → z)
A rectangle whose height changes within the range of LSB (for example, o →
p '→ q' → r, o → p "→ q" → r, or s → u '
(→ v '→ z, s → u ”→ v” → z, etc.)
May be set as shown by a region having substantially the same area as the area.
【００１７】図８は極値と対応しているＮビットのデジ
タル信号による区間の期間長が１標本化周期Ｔｓの場合
と対応して設定された（Ｍ−Ｎ）ビットの付加デジタル
信号から、極値と対応しているＮビットのデジタル信号
による区間の期間長が９標本化周期９Ｔｓの場合と対応
して設定された（Ｍ−Ｎ）ビットの付加デジタル信号ま
でを例示した図であり、また、図９は極値と対応してい
るＮビットのデジタル信号による区間の期間長が１０標
本化周期１０Ｔｓの場合と対応して設定された（Ｍ−
Ｎ）ビットの付加デジタル信号から、極値と対応してい
るＮビットのデジタル信号による区間の期間長が１４標
本化周期１４Ｔｓの場合と対応して設定された（Ｍ−
Ｎ）ビットの付加デジタル信号までを例示した図であ
り、さらに図１０は極値と対応しているＮビットのデジ
タル信号による区間の期間長が１５標本化周期１５Ｔｓ
の場合と対応して設定された（Ｍ−Ｎ）ビットの付加デ
ジタル信号から、極値と対応しているＮビットのデジタ
ル信号による区間の期間長が１６標本化周期１６Ｔｓの
場合と対応して設定された（Ｍ−Ｎ）ビットの付加デジ
タル信号までを例示した図である。FIG. 8 shows an additional digital signal of (M−N) bits set corresponding to the case where the period length of the N-bit digital signal corresponding to the extreme value is one sampling period Ts. It is the figure which illustrated up to the additional digital signal of (M-N) bit set corresponding to the case where the period length by the N-bit digital signal corresponding to an extreme value is 9 sampling periods 9Ts, Further, FIG. 9 is set corresponding to the case where the period length of the section by the N-bit digital signal corresponding to the extreme value is 10 sampling periods 10Ts (M−
From the (N) -bit additional digital signal, the period length of the section by the N-bit digital signal corresponding to the extreme value is set corresponding to the case of 14 sampling periods 14Ts (M-
FIG. 10 is a diagram exemplifying up to N) bit additional digital signals. Further, FIG. 10 shows that the period length of the section by the N bit digital signal corresponding to the extreme value is 15 sampling periods 15 Ts.
Corresponding to the case where the period length of the section by the N-bit digital signal corresponding to the extreme value is 16 sampling periods 16Ts from the (M−N) -bit additional digital signal set corresponding to the case of It is the figure which illustrated to the additional digital signal of the set (M-N) bit.
【００１８】そして前記した図８乃至図１０に示されて
いる(Ｍ−Ｎ)ビットの付加デジタル信号は、図１及び図
３を参照して後述してある(Ｍ−Ｎ)ビット信号発生部９
中の極値区間の波形データ発生部９１に設けられている
波形データ発生用ＲＯＭに記憶されて前記の波形データ
発生用ＲＯＭに対し、極値と対応しているＮビットのデ
ジタル信号による区間の期間長がアドレス情報として供
給されたときに、それと対応した所定の(Ｍ−Ｎ)ビット
の付加デジタル信号が読出されて後述のように使用され
るのである。The (M-N) -bit additional digital signal shown in FIGS. 8 to 10 is the (M-N) -bit signal generator described later with reference to FIGS. 1 and 3. 9
The waveform data generating ROM provided in the waveform data generating section 91 in the middle extreme value section is stored in the waveform data generating ROM, and the section by the N-bit digital signal corresponding to the extreme value is stored in the waveform data generating ROM. When the period length is supplied as address information, a predetermined (M-N) -bit additional digital signal corresponding thereto is read out and used as will be described later.
【００１９】図１に示されているビット数変換部３にお
いて、前記したＮビットのデジタル信号は、遅延回路６
によって予め定められた一定の時間だけ遅延された後に
加算回路７に供給される。また、図２を参照して後述さ
れているように、信号波形変化情報の発生部８１と、信
号波形変化態様情報の発生部８２と、信号波形変化の間
隔情報の発生部８３とによって構成されている信号波形
の変化態様の検出部８は、入力端子１を介して供給され
た前記のＮビットのデジタル信号について、信号波形の
変化態様情報と信号波形変化の間隔情報とを検出して、
前記の検出した諸情報を（Ｍ−Ｎ）ビット信号発生部９
と、可変遅延部１０とに供給する。In the bit number conversion unit 3 shown in FIG. 1, the N-bit digital signal is delayed by the delay circuit 6.
Is delayed by a predetermined time and then supplied to the adder circuit 7. As will be described later with reference to FIG. 2, it includes a signal waveform change information generation unit 81, a signal waveform change mode information generation unit 82, and a signal waveform change interval information generation unit 83. The signal waveform change mode detection unit 8 detects the signal waveform change mode information and the signal waveform change interval information for the N-bit digital signal supplied through the input terminal 1.
The (MN) bit signal generator 9 outputs the detected information.
And the variable delay unit 10.
【００２０】(Ｍ−Ｎ)ビット信号発生部９では、前記し
たＮビットのデジタル信号の値が、時間軸上において順
次に増加傾向、または順次に減少傾向を示して変化して
いる場合においては、順次の標本化周期毎のＮビットの
デジタル信号の値が同一の状態で続いた期間(区間）の
長さ(標本化周期の数によって示される）を、隣接する
区間について比較して、隣接する２つの区間の期間長が
互いに異なる場合には、前記の隣接する２つの区間の期
間長の短い方の区間の中点と、期間長が長い方の区間中
における前記した２つの区間の境界から前記した短い期
間長の１／２と対応する位置の点とを結ぶ直線を表わし
得る(Ｍ−Ｎ)ビットの付加デジタル信号を発生してそれ
を可変遅延部１０に供給し、また前記の隣接する２つの
区間が同一の期間長のときは、前記の２つの区間におけ
る互いの区間の中点間を結ぶ直線を表わし得る（Ｍ−
Ｎ）ビットの付加デジタル信号を発生して、それを可変
遅延部１０に供給し、さらに前記したＮビットのデジタ
ル信号の値が、極値と対応している区間におけるＮビッ
トのデジタル信号であった場合には、その区間の期間長
と対応して予め定められた（Ｍ−Ｎ）ビットの付加デジ
タル信号を、極値区間の波形データ発生部９１に設けら
れている波形データ発生用ＲＯＭから読出して、それを
可変遅延部１０に供給する。In the (M−N) -bit signal generator 9, when the value of the N-bit digital signal described above changes in a sequentially increasing tendency or a decreasing tendency on the time axis, , The length (indicated by the number of sampling cycles) of a period (section) in which the value of the N-bit digital signal for each successive sampling cycle continues in the same state is compared for adjacent sections, and When the period lengths of the two sections differ from each other, the midpoint of the section having the shorter period length between the adjacent two sections and the boundary between the two sections having the longer period length From the above, generates an additional digital signal of (M−N) bits that can represent a straight line connecting the half of the short period length and the point at the corresponding position, and supplies it to the variable delay unit 10; Two adjacent sections have the same period length Can may represent a straight line connecting the midpoints of each other section in the two sections (M-
The N) -bit additional digital signal is generated and supplied to the variable delay unit 10, and the value of the N-bit digital signal is the N-bit digital signal in the section corresponding to the extreme value. In such a case, an additional digital signal of (M−N) bits determined in advance corresponding to the period length of the section is output from the waveform data generating ROM provided in the waveform data generating section 91 of the extreme value section. It is read and supplied to the variable delay unit 10.
【００２１】（Ｍ−Ｎ）ビット信号発生部９で発生され
た（Ｍ−Ｎ）ビットの付加デジタル信号が供給された可
変遅延部１０では、前記した（Ｍ−Ｎ）ビットの付加デ
ジタル信号が加算回路７において所定のＮビットのデジ
タル信号の最下位桁に連続して、全体がＭビットのデジ
タル信号を生成させるようにするために必要な時間遅延
を（Ｍ−Ｎ）ビットの付加デジタル信号に与える。前記
した可変遅延部１０における前記のような時間遅延量
は、遅延制御信号発生部１１で発生させた遅延制御信号
によって可変遅延部１０が制御されることによって得ら
れる。すなわち、遅延制御信号発生部１１は、信号波形
の変化態様の検出部５から供給された信号波形変化情
報、信号波形変化態様情報、信号波形変化の間隔情報な
どに基づいて、前記した遅延制御信号を発生して、それ
を可変遅延部１０に供給する。それで、前記した加算回
路７からは、情報信号処理の対象にされているＮビット
のデジタル信号における最下位桁に、（Ｍ−Ｎ）ビット
信号発生部９で発生された（Ｍ−Ｎ）ビットの付加デジ
タル信号が連続した状態のＭビットのデジタル信号が送
出される。In the variable delay unit 10 supplied with the (M-N) -bit additional digital signal generated by the (M-N) -bit signal generating unit 9, the above-mentioned (M-N) -bit additional digital signal is output. In the adder circuit 7, an additional digital signal of (M−N) bits is added with a time delay required to generate a digital signal of M bits in succession to the least significant digit of the predetermined digital signal of N bits. Give to. The time delay amount in the variable delay unit 10 is obtained by controlling the variable delay unit 10 by the delay control signal generated by the delay control signal generation unit 11. That is, the delay control signal generation unit 11 uses the delay control signal based on the signal waveform change information, the signal waveform change mode information, the signal waveform change interval information, and the like supplied from the signal waveform change mode detection unit 5. Is generated and is supplied to the variable delay unit 10. Therefore, from the adder circuit 7 described above, the (M-N) -bit signal generated by the (M-N) -bit signal generating unit 9 is placed at the lowest digit of the N-bit digital signal that is the target of the information signal processing. The M-bit digital signal in the state where the additional digital signal of is continuous is transmitted.
【００２２】次に、図２を参照して信号波形の変化態様
の検出部８の具体的な構成態様と、動作とについて説明
する。図２において信号波形の変化態様の検出部８は、
信号波形変化情報の発生部８１と、信号波形変化態様情
報の発生部８２と、信号波形変化の間隔情報の発生部８
３とによって構成されている。そして信号波形の変化態
様の検出部８の入力端子１２には、情報信号処理の対象
にされているＮビットのデジタル信号が供給され、また
入力端子１３にはクロック信号パルスＰｆsが供給され
る。前記したクロック信号パルスＰｆsとしては、情報
信号処理の対象にされているデジタル信号を発生させる
際に使用された標本化周波数ｆｓと同一の繰返し周波数
を有するパルスが用いられるのであり、情報信号処理の
対象にされているデジタル信号が音響信号の場合には、
前記のクロック信号パルスＰｆsとして、例えば４４.１
ＫＨｚの繰返し周波数ｆsのパルスが使用される。Next, with reference to FIG. 2, a concrete configuration mode and operation of the detecting section 8 of the mode of changing the signal waveform will be described. In FIG. 2, the detection unit 8 for detecting the variation of the signal waveform is
Signal waveform change information generation section 81, signal waveform change mode information generation section 82, and signal waveform change interval information generation section 8
3 and 3. The N-bit digital signal to be processed by the information signal is supplied to the input terminal 12 of the signal waveform change detecting unit 8, and the clock signal pulse Pfs is supplied to the input terminal 13. As the clock signal pulse Pfs described above, a pulse having the same repetition frequency as the sampling frequency fs used when generating the digital signal targeted for the information signal processing is used. If the digital signal of interest is an acoustic signal,
As the clock signal pulse Pfs, for example, 44.1
Pulses with a repetition frequency fs of KHz are used.
【００２３】信号波形の変化態様の検出部８の入力端子
１２を介して信号波形変化情報の発生部８１に供給され
た情報信号処理の対象にされているＮビットのデジタル
信号は、マグニチュードコンパレータ８１２におけるＡ
入力端子と、Ｄ型フリップフロップ８１１のデータ端子
に与えられており、また前記のＤ型フリップフロップ８
１１のクロック端子には、入力端子１３を介してクロッ
ク信号Ｐｆｓが与えられている。前記のマグニチュード
コンパレータ８１２におけるＢ入力端子には、前記した
Ｄ型フリップフロップ８１１のＱ端子出力が供給され
る。それで、前記したＤ型フリップフロップ８１１は、
Ｄ型フリップフロップ８１１のクロック端子へ、入力端
子１３を介して標本化周期毎に順次のクロック信号Ｐｆ
ｓが供給される度毎に、前記したＤ型フリップフロップ
８１１のＱ端子から、１標本化周期前にＤ型フリップフ
ロップ８１１のデータ端子に与えられていたＮビットの
デジタルデータを出力して、それをマグニチュードコン
パレータ８１２におけるＢ入力端子に入力させることに
なる。The N-bit digital signal to be subjected to the information signal processing, which is supplied to the signal waveform change information generating section 81 through the input terminal 12 of the signal waveform change mode detecting section 8, is the magnitude comparator 812. At A
It is given to the input terminal and the data terminal of the D-type flip-flop 811.
The clock signal Pfs is supplied to the clock terminal 11 of the input terminal 11 through the input terminal 13. The B input terminal of the magnitude comparator 812 is supplied with the Q terminal output of the D-type flip-flop 811. Therefore, the D-type flip-flop 811 described above is
To the clock terminal of the D-type flip-flop 811, via the input terminal 13, a clock signal Pf which is sequentially provided for each sampling period.
Each time s is supplied, the N-bit digital data given to the data terminal of the D-type flip-flop 811 one sampling period before is output from the Q-terminal of the D-type flip-flop 811 described above, It will be input to the B input terminal of the magnitude comparator 812.
【００２４】前記のマグニチュードコンパレータ８１２
としては、それのＡ入力端子に供給されたＮビットのデ
ジタルデータＡと、それのＢ入力端子に供給されたＮビ
ットのデジタルデータＢとの大きさを比較して、デジタ
ルデータＡの方がデジタルデータＢよりも大きい場合に
は、出力端子Ａ＞Ｂだけをハイレベルの状態の出力Ｈと
し、他の出力端子Ａ＜Ｂと出力端子Ａ＝Ｂとの双方をロ
ーレベルの状態の出力Ｌとし、また、前記の入力端子
Ａ，Ｂに供給されたＮビットのデジタルデータにおける
デジタルデータＡとデジタルデータＢとが等しい場合に
は、出力端子Ａ＝Ｂだけをハイレベルの状態の出力Ｈと
し、他の出力端子Ａ＞Ｂと出力端子Ａ＜Ｂとの双方をロ
ーレベルの状態の出力Ｌとし、さらに、前記の前記の入
力端子Ａ，Ｂに供給されたＮビットのデジタルデータに
おけるデジタルデータＢの方がデジタルデータＡよりも
大きい場合には、出力端子Ａ＜Ｂだけをハイレベルの状
態の出力Ｈとし、他の出力端子Ａ＞Ｂと出力端子Ａ＝Ｂ
との双方をローレベルの状態の出力Ｌとするような動作
態様のマグニチュードコンパレータ７４ＨＣ８５を使用
することができる。The magnitude comparator 812 described above.
As a result, the size of the N-bit digital data A supplied to its A input terminal and the size of the N-bit digital data B supplied to its B input terminal are compared, and the digital data A is When it is larger than the digital data B, only the output terminal A> B is the output H in the high level state, and the other output terminals A <B and the output terminal A = B are both the output L in the low level state. When the digital data A and the digital data B in the N-bit digital data supplied to the input terminals A and B are equal, only the output terminal A = B is the output H in the high level state. , The other output terminals A> B and the output terminals A <B are both set to the output L in the low level state, and the digital data in the N-bit digital data supplied to the input terminals A and B is further set. If the B side is larger than the digital data A, the output terminal A <only the output H of the high-level state B, the other output terminal A> B and the output terminal A = B
It is possible to use the magnitude comparator 74HC85 in an operation mode in which both of the above are output L in the low level state.
【００２５】信号波形変化情報の発生部８１における前
記のマグニチュードコンパレータ８１２の出力端子Ａ＞
Ｂからの出力と、出力端子Ａ＜Ｂからの出力とは、排他
的論理和回路８１３に供給されている。また、前記した
前記のマグニチュードコンパレータ８１２の出力端子Ａ
＞Ｂからの出力は、信号波形変化態様情報の発生部８２
のＤ型フリップフロップ８２３のデータ端子にも供給さ
れている。そして、前記した排他的論理和回路８１３の
出力は、前記したマグニチュードコンパレータ８１２の
出力端子Ａ＞Ｂからの出力と、出力端子Ａ＜Ｂからの出
力との何れか一方がハイレベルの状態Ｈになった場合に
ハイレベルの状態Ｈとなる。 なお、図２中ではマグニ
チュードコンパレータ８１２の出力端子Ａ＞Ｂからの出
力と、出力端子Ａ＜Ｂからの出力とを排他的論理和回路
８１３に供給しているが、前記の排他的論理和回路８１
３の代わりにオア回路を使用しても、前記した排他的論
理和回路８１３を使用した場合と同一の動作が行なわれ
る（図２におけるマグニチュードコンパレータ８１２か
ら排他的論理和回路８１３の２つの入力端子に対して同
時にハイレベルの状態の信号が与えられる状態は起らな
いからである）。The output terminal A of the magnitude comparator 812 in the signal waveform change information generating section 81>
The output from B and the output from the output terminal A <B are supplied to the exclusive OR circuit 813. The output terminal A of the magnitude comparator 812 described above is also used.
The output from B is the signal waveform change mode information generation unit 82.
Is also supplied to the data terminal of the D-type flip-flop 823. Then, the output of the exclusive OR circuit 813 described above is set to a high level state H in which one of the output from the output terminal A> B and the output from the output terminal A <B of the magnitude comparator 812 is at a high level. When it becomes, it becomes the high level state H. In FIG. 2, the output from the output terminal A> B of the magnitude comparator 812 and the output from the output terminal A <B are supplied to the exclusive OR circuit 813. 81
Even if an OR circuit is used instead of 3, the same operation as in the case of using the exclusive OR circuit 813 described above (from the magnitude comparator 812 in FIG. 2 to the two input terminals of the exclusive OR circuit 813) is performed. This is because the state of being given a high-level signal at the same time does not occur).
【００２６】前記した排他的論理和回路８１３からの出
力信号は、アンド回路８１４に供給されており、また前
記のアンド回路８１４にはゲートパルスとしてＰｆｓバ
ーが供給されている。前記のゲートパルスＰｆｓバーは
既述したクロック信号パルスＰｆsと同一の繰返し周波
数でクロック信号パルスＰｆsと１８０度の位相差を有
するパルスである。それで、前記したアンド回路８１４
からは、Ｎビットのデジタル信号における１標本化周期
だけ隔てて時間軸上で隣接しているデジタルデータの値
が異なっている状態の場合に、ゲートパルスＰfsバーの
タイミングでクロック信号ＣＬＫが出力されることにな
る。The output signal from the exclusive OR circuit 813 is supplied to the AND circuit 814, and the AND circuit 814 is supplied with Pfs bar as a gate pulse. The gate pulse Pfs bar is a pulse having a phase difference of 180 degrees with the clock signal pulse Pfs at the same repetition frequency as the clock signal pulse Pfs described above. Therefore, the AND circuit 814 described above
In the case where the values of the adjacent digital data on the time axis are different from each other by one sampling period in the N-bit digital signal, the clock signal CLK is output at the timing of the gate pulse Pfs bar. Will be.
【００２７】信号波形の変化態様の検出部８の入力端子
１２に対して供給されたＮビットのデジタル信号の時間
軸上での変化に対応して、信号波形の変化態様の検出部
８における信号波形変化情報の発生部８１のアンド回路
８１４から出力されるクロック信号ＣＬＫの発生の状態
を図４を参照して説明すると次のとおりである。図４に
おいて図の上方に記載されているイ，ロ，ハ…オは、信
号波形の変化態様の検出部８の入力端子１２に対して供
給された情報信号処理の対象にされているＮビットのデ
ジタル信号の信号レベルを示している符号であり、ま
た、図４の下方に記載されているＰｆｓ1，Ｐｆｓ2，Ｐ
ｆｓ3…Ｐｆｓ19は、入力端子１３に供給されているク
ロック信号パルスＰｆsであり、さらに、Ｐｆｓ1バー,
Ｐｆｓ2バー,Ｐｆｓ3バー…Ｐｆｓ19バーは、アンド回
路８１４に供給されているゲートパルスである。In response to the change on the time axis of the N-bit digital signal supplied to the input terminal 12 of the signal waveform change mode detecting section 8, the signal in the signal waveform change mode detecting section 8 is changed. The state of generation of the clock signal CLK output from the AND circuit 814 of the waveform change information generation unit 81 will be described below with reference to FIG. In FIG. 4, a, b, h ... O described in the upper part of the drawing are N bits which are the target of the information signal processing supplied to the input terminal 12 of the detection unit 8 of the change state of the signal waveform. Pfs1, Pfs2, P shown at the bottom of FIG.
fs3 ... Pfs19 are clock signal pulses Pfs supplied to the input terminal 13, and Pfs1 bar,
Pfs2 bar, Pfs3 bar ... Pfs19 bar are gate pulses supplied to the AND circuit 814.
【００２８】前記した信号波形変化情報の発生部８１
に、入力端子１２を介して供給された情報信号処理の対
象にされているＮビットのデジタル信号が、マグニチュ
ードコンパレータ８１２におけるＡ入力端子と、Ｄ型フ
リップフロップ８１１のデータ端子に与えられる。そし
て、前記したＤ型フリップフロップ８１１のクロック端
子には、標本化周期毎に入力端子１３を介して順次のク
ロック信号Ｐｆｓ1，Ｐｆｓ2，Ｐｆｓ3…Ｐｆｓ19が供
給されるから、前記したＤ型フリップフロップ８１１の
Ｑ端子からは、１標本化周期Ｔｓ前にＤ型フリップフロ
ップ８１１のデータ端子に与えられていたＮビットの符
号情報（デジタルデータ）を出力して、それがマグニチ
ュードコンパレータ８１２におけるＢ入力端子に入力さ
れる。The above-mentioned signal waveform change information generating section 81
In addition, the N-bit digital signal, which is the target of the information signal processing and is supplied through the input terminal 12, is given to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811. Then, the clock terminal of the D-type flip-flop 811 is supplied with the serial clock signals Pfs1, Pfs2, Pfs3 ... The Q terminal of outputs the N-bit code information (digital data) given to the data terminal of the D-type flip-flop 811 one sampling period Ts before, and outputs it to the B input terminal of the magnitude comparator 812. Is entered.
【００２９】入力端子１２を介して供給された情報信号
処理の対象にされているＮビットのデジタル信号の信号
レベルが、時間軸上で図４に例示してあるようにイ，
ロ，ハ…のように変化しているとすると、クロック信号
Ｐｆｓ1の時刻にはマグニチュードコンパレータ８１２
におけるＡ入力端子と、Ｄ型フリップフロップ８１１の
データ端子には、信号レベル「イ」のデジタルデータが
与えられ、また、この場合にマグニチュードコンパレー
タ８１２におけるＢ入力端子に、Ｄ型フリップフロップ
８１１のＱ端子から与えられるデジタルデータは不定
「？」である。それで、クロック信号Ｐｆs1の時刻に、
マグニチュードコンパレータ８１２からの出力は不定
「？」である。As shown in FIG. 4 on the time axis, the signal level of the N-bit digital signal which is the object of the information signal processing supplied through the input terminal 12 is
Supposing that there is a change such as B, C ... At the time of the clock signal Pfs1, the magnitude comparator 812 is detected.
, And the data terminal of the D-type flip-flop 811 are provided with digital data of the signal level "a". The digital data given from the terminal is indefinite "?". So, at the time of the clock signal Pfs1,
The output from the magnitude comparator 812 is indeterminate “?”.
【００３０】次に、前記したクロック信号Ｐｆｓ1の時
刻から１標本化周期Ｔｓ後の時刻、すなわち、クロック
信号Ｐｆｓ2の時刻に、マグニチュードコンパレータ８
１２におけるＡ入力端子と、Ｄ型フリップフロップ８１
１のデータ端子には、信号レベル「ロ」のデジタルデー
タが与えられ、マグニチュードコンパレータ８１２にお
けるＢ入力端子には、Ｄ型フリップフロップ８１１のＱ
端子から信号レベル「イ」のデジタルデータが与与えら
れる。それで、クロック信号Ｐｆs2の時刻に、マグニチ
ュードコンパレータ８１２からの出力は、出力端子Ａ＞
Ｂだけがハイレベルの状態になる。そして、マグニチュ
ードコンパレータ８１２の出力端子Ａ＞Ｂだけがハイレ
ベルの状態になるのは、時間軸上においてデジタル信号
が増加の傾向（図５では、時間軸上においてデジタル信
号が増加の傾向にあることを、「＞」，「Ｕ」の符号で
示している。また、図４中でも「Ａ＞Ｂ（＞，Ｕ）」の
ような表示方法を採用している）にあることを意味して
いる。Next, at the time after one sampling period Ts from the time of the clock signal Pfs1, that is, at the time of the clock signal Pfs2, the magnitude comparator 8
A input terminal of 12 and the D-type flip-flop 81
The digital data of the signal level “b” is given to the data terminal of No. 1, and the B input terminal of the magnitude comparator 812 has the Q of the D-type flip-flop 811.
Digital data of signal level "a" is given from the terminal. Therefore, at the time of the clock signal Pfs2, the output from the magnitude comparator 812 is output terminal A>
Only B is in the high level state. Only the output terminal A> B of the magnitude comparator 812 is in the high level state because the digital signal tends to increase on the time axis (in FIG. 5, the digital signal tends to increase on the time axis. Are indicated by the symbols “>” and “U.” In addition, the display method such as “A> B (>, U)” is adopted in FIG. .
【００３１】前記のようにクロック信号Ｐｆs2の時刻
に、マグニチュードコンパレータ８１２の出力端子Ａ＞
Ｂだけがハイレベルの状態になったことにより、排他的
論理和回路８１３の出力は、クロック信号Ｐｆs2の時刻
にハイレベルの状態になる。それで前記のマグニチュー
ドコンパレータ８１２の出力が与えられているアンド回
路８１４は、ゲートパルスＰｆｓ2バーが与えられた時
刻に、ハイレベルの状態のクロック信号ＣＬＫ２を出力
する（図４参照）。As described above, at the time of the clock signal Pfs2, the output terminal A of the magnitude comparator 812>
Since only B is in the high level state, the output of the exclusive OR circuit 813 is in the high level state at the time of the clock signal Pfs2. Then, the AND circuit 814 to which the output of the magnitude comparator 812 is applied outputs the clock signal CLK2 in the high level state at the time when the gate pulse Pfs2 bar is applied (see FIG. 4).
【００３２】次いで、前記したクロック信号Ｐｆｓ2の
時刻から１標本化周期Ｔｓ後におけるクロック信号Ｐｆ
ｓ3の時刻に、マグニチュードコンパレータ８１２にお
けるＡ入力端子と、Ｄ型フリップフロップ８１１のデー
タ端子には、信号レベル「ロ」のデジタルデータが与え
られるが、このときにマグニチュードコンパレータ８１
２におけるＢ入力端子に、Ｄ型フリップフロップ８１１
のＱ端子から与えられるデジタルデータも信号レベル
「ロ」であるから、クロック信号Ｐｆs3の時刻における
マグニチュードコンパレータ８１２からの出力は、出力
端子Ａ＝Ｂだけがハイレベルの状態になり、したがっ
て、排他的論理和回路８１３の出力は、クロック信号Ｐ
ｆs3の時刻にローレベルの状態になり、それで前記のマ
グニチュードコンパレータ８１２からのローレベルの状
態の出力が与えられているアンド回路８１４に、ゲート
パルスＰｆｓバーが与えられても、ハイレベルの状態の
クロック信号ＣＬＫは出力されない。Next, the clock signal Pf after one sampling period Ts from the time of the clock signal Pfs2 described above.
At the time of s3, the digital data of the signal level "b" is given to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811, but at this time, the magnitude comparator 81
2 to the B input terminal, the D-type flip-flop 811
Since the digital data given from the Q terminal of the signal is also the signal level "b", the output from the magnitude comparator 812 at the time of the clock signal Pfs3 is in the high level state only at the output terminal A = B, and therefore the exclusive The output of the OR circuit 813 is the clock signal P.
Even when the gate pulse Pfs bar is given to the AND circuit 814 which is in the low level state at the time of fs3, and thus the output of the low level state from the magnitude comparator 812 is given, it is in the high level state. The clock signal CLK is not output.
【００３３】次に、前記したクロック信号Ｐｆｓ3の時
刻から１標本化周期Ｔｓ後におけるクロック信号Ｐｆｓ
4の時刻に、マグニチュードコンパレータ８１２におけ
るＡ入力端子と、Ｄ型フリップフロップ８１１のデータ
端子には、信号レベル「ハ」のデジタルデータが与えら
れ、マグニチュードコンパレータ８１２におけるＢ入力
端子には、Ｄ型フリップフロップ８１１のＱ端子から信
号レベル「ロ」のデジタルデータが与えられる。それ
で、クロック信号Ｐｆs4の時刻に、マグニチュードコン
パレータ８１２からの出力は、出力端子Ａ＞Ｂだけがハ
イレベルの状態になる。前記のようにクロック信号Ｐｆ
s4の時刻に、マグニチュードコンパレータ８１２の出力
端子Ａ＞Ｂだけがハイレベルの状態になったことによ
り、排他的論理和回路８１３の出力は、クロック信号Ｐ
ｆs4の時刻にハイレベルの状態になり、前記のマグニチ
ュードコンパレータ８１２の出力が与えられているアン
ド回路８１４はゲートパルスＰｆｓ4バーが与えられた
時刻に、ハイレベルの状態のクロック信号ＣＬＫ３を出
力する（図４参照）。Next, the clock signal Pfs after one sampling period Ts from the time of the clock signal Pfs3 described above.
At time 4, digital data of signal level “C” is given to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811, and the B input terminal of the magnitude comparator 812 is input to the D-type flip-flop. Digital data having a signal level "b" is given from the Q terminal of the block 811. Therefore, at the time of the clock signal Pfs4, the output from the magnitude comparator 812 is in the high level state only at the output terminal A> B. As described above, the clock signal Pf
At time s4, since only the output terminal A> B of the magnitude comparator 812 is in the high level state, the output of the exclusive OR circuit 813 outputs the clock signal P
The AND circuit 814, which is in the high level state at the time of fs4 and receives the output of the magnitude comparator 812, outputs the clock signal CLK3 in the high level state at the time when the gate pulse Pfs4 bar is applied ( (See FIG. 4).
【００３４】前記したクロック信号Ｐｆｓ4の時刻から
１標本化周期Ｔｓ後におけるクロック信号Ｐｆｓ5の時
刻に、マグニチュードコンパレータ８１２におけるＡ入
力端子と、Ｄ型フリップフロップ８１１のデータ端子に
は、信号レベル「ハ」のデジタルデータが与えられる
が、このときにマグニチュードコンパレータ８１２にお
けるＢ入力端子に、Ｄ型フリップフロップ８１１のＱ端
子から与えられるデジタルデータも信号レベル「ハ」で
あるから、クロック信号Ｐｆs5の時刻におけるマグニチ
ュードコンパレータ８１２からの出力は、出力端子Ａ＝
Ｂだけがハイレベルの状態になって、排他的論理和回路
８１３の出力は、クロック信号Ｐｆs5の時刻にローレベ
ルの状態になるから、アンド回路８１４に、ゲートパル
スＰｆｓバーが与えられても、ハイレベルの状態のクロ
ック信号ＣＬＫは出力されない。At the time of the clock signal Pfs5 after one sampling period Ts from the time of the clock signal Pfs4, the signal level "H" is applied to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811. The digital data given from the Q terminal of the D-type flip-flop 811 to the B input terminal of the magnitude comparator 812 at this time is also the signal level “C”, so the magnitude at the time of the clock signal Pfs5 The output from the comparator 812 is output terminal A =
Since only B becomes the high level state and the output of the exclusive OR circuit 813 becomes the low level state at the time of the clock signal Pfs5, even if the gate pulse Pfs bar is given to the AND circuit 814, The clock signal CLK in the high level state is not output.
【００３５】次に、前記したクロック信号Ｐｆｓ5の時
刻から１標本化周期Ｔｓ後におけるクロック信号Ｐｆｓ
6の時刻に、マグニチュードコンパレータ８１２におけ
るＡ入力端子と、Ｄ型フリップフロップ８１１のデータ
端子には、信号レベル「ニ」のデジタルデータが与えら
れ、マグニチュードコンパレータ８１２におけるＢ入力
端子には、Ｄ型フリップフロップ８１１のＱ端子から信
号レベル「ハ」のデジタルデータが与えられる。それ
で、クロック信号Ｐｆs6の時刻に、マグニチュードコン
パレータ８１２からの出力は、出力端子Ａ＞Ｂだけがハ
イレベルの状態になるから、排他的論理和回路８１３の
出力は、クロック信号Ｐｆs6の時刻にハイレベルの状態
になり、前記のマグニチュードコンパレータ８１２の出
力が与えられているアンド回路８１４はゲートパルスＰ
ｆｓ6バーが与えられた時刻に、ハイレベルの状態のク
ロック信号ＣＬＫ４を出力する（図４参照）。Next, the clock signal Pfs after one sampling period Ts from the time of the clock signal Pfs5 described above.
At time 6, digital data of signal level “d” is given to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811, and the B input terminal of the magnitude comparator 812 is fed to the D-type flip-flop. Digital data having a signal level “C” is given from the Q terminal of the block 811. Then, at the time of the clock signal Pfs6, the output from the magnitude comparator 812 is in the high level state only at the output terminal A> B, so that the output of the exclusive OR circuit 813 is at the high level at the time of the clock signal Pfs6. Then, the AND circuit 814, to which the output of the magnitude comparator 812 is applied, becomes the gate pulse P.
At the time when the fs6 bar is given, the high-level clock signal CLK4 is output (see FIG. 4).
【００３６】次いで、前記したクロック信号Ｐｆｓ6の
時刻から１標本化周期Ｔｓ後におけるクロック信号Ｐｆ
ｓ7の時刻に、マグニチュードコンパレータ８１２にお
けるＡ入力端子と、Ｄ型フリップフロップ８１１のデー
タ端子には、信号レベル「ホ」のデジタルデータが与え
られ、マグニチュードコンパレータ８１２におけるＢ入
力端子には、Ｄ型フリップフロップ８１１のＱ端子から
信号レベル「ニ」のデジタルデータが与与えられる。そ
れで、クロック信号Ｐｆs7の時刻に、マグニチュードコ
ンパレータ８１２からの出力は、出力端子Ａ＜Ｂだけが
ハイレベルの状態になる。Next, the clock signal Pf after one sampling period Ts from the time of the clock signal Pfs6 described above.
At time s7, digital data of the signal level “e” is given to the A input terminal of the magnitude comparator 812 and the data terminal of the D-type flip-flop 811, and the B input terminal of the magnitude comparator 812 is supplied to the D-type flip-flop. Digital data of signal level "d" is given from the Q terminal of the block 811. Therefore, at the time of the clock signal Pfs7, the output from the magnitude comparator 812 is in the high level state only at the output terminal A <B.
【００３７】そして、マグニチュードコンパレータ８１
２の出力端子Ａ＜Ｂだけがハイレベルの状態になるの
は、時間軸上においてデジタル信号が減少の傾向（図５
では、時間軸上においてデジタル信号が減少の傾向にあ
ることを、「＜」，「Ｄ」の符号で示している。また、
図４中でも「Ａ＜Ｂ（＜，Ｄ）」のような表示方法を採
用している）にあることを意味している。前記した排他
的論理和回路８１３の出力は、クロック信号Ｐｆs7の時
刻にハイレベルの状態になり、前記のマグニチュードコ
ンパレータ８１２の出力が与えられているアンド回路８
１４はゲートパルスＰｆｓ7バーが与えられた時刻に、
ハイレベルの状態のクロック信号ＣＬＫ５を出力する
（図４参照）。Then, the magnitude comparator 81
The reason why only the output terminal A <B of 2 becomes the high level is that the digital signal tends to decrease on the time axis (see FIG.
In the figure, the signs of “<” and “D” indicate that the digital signal tends to decrease on the time axis. Also,
Even in FIG. 4, the display method such as “A <B (<, D)” is adopted). The output of the exclusive OR circuit 813 is brought to a high level state at the time of the clock signal Pfs7, and the output of the magnitude comparator 812 is applied to the AND circuit 813.
14 is at the time when the gate pulse Pfs7 bar is given,
The clock signal CLK5 in the high level state is output (see FIG. 4).
【００３８】図４中に示されているクロック信号Ｐｆs8
〜Ｐｆs19の各時刻に行なわれる信号波形変化情報の発
生部８１の各部の動作は、クロック信号Ｐｆs1〜Ｐｆs7
の各時刻に行なわれた信号波形変化情報の発生部８１の
各部の動作についての説明から容易に理解できるところ
であるから、それの詳細な説明は省略する。これまでの
説明から判かるように、標本化周期毎に与えられる順次
のクロック信号Ｐｆsｉ（ただし、ｉは１，２，３…）
の時刻毎に行なわれるマグニチュードコンパレータ８１
２からの比較出力が、それの出力端子Ａ＞Ｂまたは出力
端子Ａ＜Ｂの一方だけがハイレベルの状態になるのは、
入力端子１２を介して供給された情報信号処理の対象に
されているＮビットのデジタル信号の信号レベルが、時
間軸上で増加傾向、または減少傾向になっているときだ
けである。The clock signal Pfs8 shown in FIG.
The operation of each section of the signal waveform change information generating section 81 performed at each time of ~ Pfs19 is performed by clock signals Pfs1 to Pfs7.
Since it can be easily understood from the description of the operation of each section of the signal waveform change information generation section 81 performed at each time, detailed description thereof will be omitted. As can be understood from the above description, the sequential clock signals Pfsi (where i is 1, 2, 3, ...) Given at each sampling period.
Magnitude comparator 81 performed at every time
Only one of the output terminal A> B or the output terminal A <B of the comparison output from 2 is in the high level state.
This is only when the signal level of the N-bit digital signal, which is the object of information signal processing and is supplied through the input terminal 12, tends to increase or decrease on the time axis.
【００３９】そして、信号波形変化情報の発生部８１の
アンド回路８１４からクロック信号ＣＬＫｉ（ただし、
ｉは１，２，３，４…）が出力されるのは、前記したマ
グニチュードコンパレータ８１２の出力端子Ａ＞Ｂまた
は出力端子Ａ＜Ｂの一方だけがハイレベルの状態とき、
すなわち入力端子１２を介して供給された情報信号処理
の対象にされているＮビットのデジタル信号の信号レベ
ルが、時間軸上で増加傾向、または減少傾向になってい
るときである。Then, from the AND circuit 814 of the signal waveform change information generating section 81, the clock signal CLKi (however,
i is 1, 2, 3, 4 ...) is output when only one of the output terminal A> B or the output terminal A <B of the magnitude comparator 812 is at a high level,
That is, this is when the signal level of the N-bit digital signal which is the target of the information signal processing supplied through the input terminal 12 tends to increase or decrease on the time axis.
【００４０】前記のようにして、信号波形変化情報の発
生部８１のアンド回路８１４から送出されたクロック信
号ＣＬＫｉ（ただし、ｉは１，２，３，４…）は、信号
波形変化態様情報の発生部８２のＤ型フリップフロップ
８２３〜８２５のクロック端子と、信号波形変化の間隔
情報の発生部８３のＤ型フリップフロップ８３９〜８４
１のクロック端子とに供給される。前記した信号波形変
化態様情報の発生部８２のＤ型フリップフロップ８２３
〜８２５は、前記のクロック信号ＣＬＫが与えられた時
点に、各フリップフロップ８２３〜８２５におけるデー
タ端子に供給されているデジタルデータを読込み、また
前記の信号波形変化の間隔情報の発生部８３のＤ型フリ
ップフロップ８３９〜８４１は、前記のクロック信号Ｃ
ＬＫが与えられた時点に、Ｄ型フリップフロップ８３９
〜８４１におけるデータ端子に供給されているデジタル
データを読込む。As described above, the clock signal CLKi (where i is 1, 2, 3, 4 ...) Transmitted from the AND circuit 814 of the signal waveform change information generating section 81 is the signal waveform change mode information. The clock terminals of the D-type flip-flops 823 to 825 of the generation unit 82 and the D-type flip-flops 839 to 84 of the generation unit 83 of the signal waveform change interval information.
1 clock terminal. The D-type flip-flop 823 of the signal waveform change mode information generation unit 82 described above.
.About.825 read the digital data supplied to the data terminals of the flip-flops 823 to 825 at the time when the clock signal CLK is given, and D of the signal waveform change interval information generating unit 83. Type flip-flops 839 to 841 are connected to the clock signal C.
At the time when LK is given, the D-type flip-flop 839
The digital data supplied to the data terminals at ~ 841 are read.
【００４１】そして前記した信号波形変化態様情報の発
生部８２におけるＤ型フリップフロップ８２３のデータ
端子には、信号波形変化情報の発生部８１のマグニチュ
ードコンパレータ８１２における出力端子Ａ＞Ｂに現わ
れた信号が供給されているから、前記のＤ型フリップフ
ロップ８２３は、前記した順次のクロック信号ＣＬＫｉ
（ただし、ｉは１，２，３，４…）が供給される度毎
に、前記した順次のクロック信号ＣＬＫｉ（ただし、ｉ
は１，２，３，４…）が発生した時点に、信号波形変化
情報の発生部８１のマグニチュードコンパレータ８１２
における出力端子Ａ＞Ｂに現われた信号の状態（ハイレ
ベルの状態、あるいはローレベルの状態）を読込むこと
になる。The signal appearing at the output terminal A> B of the magnitude comparator 812 of the signal waveform change information generating section 81 is applied to the data terminal of the D-type flip-flop 823 of the signal waveform change mode information generating section 82. Since it is supplied, the D-type flip-flop 823 receives the sequential clock signal CLKi.
(However, each time i is 1, 2, 3, 4 ...), the above-described sequential clock signal CLKi (where i is
, 1, 2, 3, 4 ...) When the magnitude comparator 812 of the signal waveform change information generation unit 81
The state (high level state or low level state) of the signal appearing at the output terminal A> B at is read.
【００４２】前記した順次のクロック信号ＣＬＫｉ（た
だし、ｉは１，２，３，４…）の発生の時点に、信号波
形変化情報の発生部８１のマグニチュードコンパレータ
８１２における出力端子Ａ＞Ｂに現われた信号の状態が
ハイレベルの状態になるのか、あるいはローレベルの状
態になるのかは、順次のクロック信号ＣＬＫｉ（ただし
ｉは１，２，３，４…）の発生の時点におけるデジタル
信号が、時間軸上で増加の傾向になっているのか、ある
いは時間軸上で減少の傾向になっているのかによって定
まっているのであり、前記の順次のクロック信号ＣＬＫ
ｉ（ただしｉは１，２，３，４…）の発生の時点におけ
るデジタル信号が、時間軸上で増加の傾向になっている
場合には、マグニチュードコンパレータ８１２における
出力端子Ａ＞Ｂに現われる信号の状態はハイレベルの状
態になっており、また前記とは逆に、順次のクロック信
号ＣＬＫｉ（ただしｉは１，２，３，４…）の発生の時
点におけるデジタル信号が、時間軸上で減少の傾向にな
っている場合には、マグニチュードコンパレータ８１２
における出力端子Ａ＞Ｂに現われた信号の状態はローレ
ベルの状態になっている。At the time of generation of the above-mentioned sequential clock signals CLKi (where i is 1, 2, 3, 4 ...), it appears at the output terminal A> B of the magnitude comparator 812 of the signal waveform change information generating section 81. Whether the state of the signal is a high level state or a low level state depends on whether the digital signal at the time of generation of the sequential clock signals CLKi (where i is 1, 2, 3, 4 ...) It is determined depending on whether the time axis has an increasing tendency or the time axis has a decreasing tendency.
When the digital signal at the time of occurrence of i (where i is 1, 2, 3, 4 ...) Has an increasing tendency on the time axis, a signal appearing at the output terminal A> B of the magnitude comparator 812. Is a high level state, and conversely to the above, the digital signals at the time of generation of sequential clock signals CLKi (where i is 1, 2, 3, 4 ...) If there is a decreasing tendency, the magnitude comparator 812
The state of the signal appearing at the output terminal A> B in is at a low level.
【００４３】前記の点を図４及び図５を参照して説明す
ると次のとおりである。すなわち、順次のクロック信号
ＣＬＫｉ（ただしｉは１，２，３，４…）の発生の時点
におけるデジタル信号が、時間軸上で増加の傾向になっ
ていて、クロック信号ＣＬＫ（ゲートパルスＰｆｓバ
ー）の時点で、ハイレベルの状態の信号が信号波形変化
態様情報の発生部８２におけるＤ型フリップフロップ８
２３に読込まれるのは、図４及び図５中に示すクロック
信号ＣＬＫの番号が２〜４，１２〜１４，１７，１８，
２１〜２７の各時刻（図４中では上向きの矢印で示して
あるクロック信号ＣＬＫの時刻）であり、また、順次の
クロック信号ＣＬＫｉ（ただしｉは１，２，３，４…）
の発生の時点におけるデジタル信号が、時間軸上で減少
の傾向になっていて、クロック信号ＣＬＫ（ゲートパル
スＰｆｓバー）の時点で、ローレベルの状態の信号が信
号波形変化態様情報の発生部８２におけるＤ型フリップ
フロップ８２３に読込まれるのは、図４及び図５中に示
すクロック信号ＣＬＫの番号が５〜１１，１５，１６，
１９，２０の各時刻（図４中では下向きの矢印で示して
あるクロック信号ＣＬＫの時刻）である。The above points will be described below with reference to FIGS. 4 and 5. That is, the digital signal at the time of generation of the sequential clock signals CLKi (where i is 1, 2, 3, 4, ...) Has a tendency to increase on the time axis, and the clock signal CLK (gate pulse Pfs bar). At this time, the signal in the high level state is the D-type flip-flop 8 in the signal waveform change mode information generating section 82.
23, the numbers of the clock signal CLK shown in FIGS. 4 and 5 are 2 to 4, 12 to 14, 17, 18,
21 to 27 (the time of the clock signal CLK indicated by the upward arrow in FIG. 4), and the sequential clock signals CLKi (where i is 1, 2, 3, 4 ...)
The digital signal at the time of the occurrence of the signal tends to decrease on the time axis, and at the time of the clock signal CLK (gate pulse Pfs bar), the signal in the low level state is the signal waveform change mode information generation unit 82. Are read into the D-type flip-flop 823 in which the numbers of the clock signal CLK shown in FIGS. 4 and 5 are 5 to 11, 15, 16 and
19 and 20 (the time of the clock signal CLK indicated by the downward arrow in FIG. 4).
【００４４】前記のように順次のクロック信号ＣＬＫｉ
(ただし、ｉは１，２，３，４…)が供給される度毎に、
信号波形変化態様情報の発生部８２におけるＤ型フリッ
プフロップ８２３のデータ端子に対して順次に供給され
た信号、すなわち、信号波形変化情報の発生部８１のマ
グニチュードコンパレータ８１２における出力端子Ａ＞
Ｂに現われた信号は、順次のクロック信号ＣＬＫｉ（た
だし、ｉは１，２，３，４…）が供給される度毎に、順
次にＤ型フリップフロップ８２４，８２５のデータ端子
に移されて行くが、その状態が図５中の「ＤＦＦ８２３
の入力」「ＤＦＦ８２３の出力」「ＤＦＦ８２４の出
力」「ＤＦＦ８２５の出力」の欄に例示されている。な
お、前記の欄中に記載されている「Ｕ」はハイレベルの
状態を意味し、また欄中に記載されている「Ｄ」はロー
レベルの状態を意味している。As described above, the sequential clock signals CLKi
(However, every time i is 1, 2, 3, 4 ...),
The signals sequentially supplied to the data terminals of the D-type flip-flops 823 in the signal waveform change mode information generation section 82, that is, the output terminal A of the magnitude comparator 812 of the signal waveform change information generation section 81>
The signal appearing at B is sequentially transferred to the data terminals of the D-type flip-flops 824 and 825 each time a sequential clock signal CLKi (where i is 1, 2, 3, 4 ...) Is supplied. Go, but the state is "DFF823 in FIG.
Input ”,“ output of DFF823 ”,“ output of DFF824 ”, and“ output of DFF825 ”. In addition, "U" described in the above column means a high level state, and "D" described in the column means a low level state.
【００４５】信号波形変化態様情報の発生部８２のＤ型
フリップフロップ８２３の出力と、Ｄ型フリップフロッ
プ８２４の出力とは、排他的論理和回路８２６に与えら
れ、また、Ｄ型フリップフロップ８２４の出力と、Ｄ型
フリップフロップ８２５の出力とは、排他的論理和回路
８２７に与えられていて、前記の各排他的論理和回路８
２６，８２７の出力は、図４中の「排他的論理和回路８
２６の出力」「排他的論理和回路８２７の出力」の欄に
示されているものとなる。なお、この欄中の「１」はハ
イレベルの状態を意味し、また「０」はローレベルの状
態を示している。図４中の「信号波形の極値の位置」の
欄に示されている「ニ」「ル」「カ」「タ」「ソ」
「ネ」等の表示は、図４の上方に示してある信号波形の
変化態様の検出部８の入力端子１２に対して供給された
情報信号処理の対象にされているＮビットのデジタル信
号の信号レベルを示している符号の内で、信号波形の極
値に対応している信号レベルの位置を示している。The output of the D-type flip-flop 823 and the output of the D-type flip-flop 824 of the signal waveform change mode information generating section 82 are given to the exclusive OR circuit 826, and also the output of the D-type flip-flop 824. The output and the output of the D-type flip-flop 825 are given to the exclusive OR circuit 827, and the exclusive OR circuit 8 is used.
The outputs of 26 and 827 are the "exclusive OR circuit 8" in FIG.
26 output ”and“ output of exclusive OR circuit 827 ”. Note that "1" in this column means a high level state, and "0" shows a low level state. “D”, “L”, “F”, “T”, “S” shown in the column of “Position of extreme value of signal waveform” in FIG.
The display of “N” or the like indicates the N-bit digital signal which is the target of the information signal processing and is supplied to the input terminal 12 of the detection unit 8 of the signal waveform change mode shown in the upper part of FIG. Among the symbols indicating the signal level, the position of the signal level corresponding to the extreme value of the signal waveform is shown.
【００４６】そして、信号波形の変化態様の検出部８の
入力端子１２に対して供給された情報信号処理の対象に
されているＮビットのデジタル信号における信号波形の
極値の位置のデジタルデータは、信号波形変化態様情報
における発生部８２の排他的論理和回路８２６の出力
が、ハイレベルの状態「１」になったときのクロック信
号ＣＬＫの番号よりも２だけ少ないクロック信号の番号
を有するクロック信号ＣＬＫによって、Ｄ型フリップフ
ロップ８２３に読込まれていることが判かる。また、信
号波形の変化態様の検出部８の入力端子１２に対して供
給された情報信号処理の対象にされているＮビットのデ
ジタル信号における信号波形の極値の位置のデジタルデ
ータは、前記した信号波形変化態様情報における発生部
８２の排他的論理和回路８２７の出力が、ハイレベルの
状態「１」になったときのクロック信号ＣＬＫの番号よ
りも３だけ少ないクロック信号の番号を有するクロック
信号ＣＬＫによって、Ｄ型フリップフロップ８２３に読
込まれているとして、前記の極値の位置を検出してもよ
い。それで前記した信号波形変化態様情報における発生
部８２中の排他的論理和回路８２６，８２７からの出力
信号は、後述されている（Ｍ−Ｎ）ビット信号発生部６
における信号処理のために必要とされる信号波形の極値
の位置情報として使用でき、また、後述されている遅延
制御信号発生器８における信号処理のために必要とされ
る信号波形の極値の位置情報としても使用できるのであ
る。Then, the digital data of the extreme position of the signal waveform in the N-bit digital signal to be subjected to the information signal processing, which is supplied to the input terminal 12 of the signal waveform change detecting section 8, is A clock having a clock signal number smaller by 2 than the clock signal CLK number when the output of the exclusive OR circuit 826 of the generation unit 82 in the signal waveform change mode information is in the high level state “1”. It can be seen from the signal CLK that the signal is read into the D-type flip-flop 823. In addition, the digital data of the extreme position of the signal waveform in the N-bit digital signal that is supplied to the input terminal 12 of the detection unit 8 of the signal waveform change mode and is subjected to the information signal processing is described above. A clock signal having a clock signal number that is smaller by 3 than the clock signal CLK number when the output of the exclusive OR circuit 827 of the generation unit 82 in the signal waveform change mode information is in the high level state “1”. The position of the extreme value may be detected on the assumption that the D flip-flop 823 is read by CLK. Therefore, the output signals from the exclusive OR circuits 816 and 827 in the generator 82 in the above-mentioned signal waveform change mode information are (MN) bit signal generator 6 which will be described later.
Can be used as position information of the extreme value of the signal waveform required for the signal processing in the above, and can also be used for the extreme value of the signal waveform required for the signal processing in the delay control signal generator 8 described later. It can also be used as position information.
【００４７】次に、信号波形変化情報の発生部８１のア
ンド回路８１４から送出されたクロック信号ＣＬＫｉ
（ただし、ｉは１，２，３，４…）が、クロック端子に
供給されている信号波形変化の間隔情報の発生部８３の
Ｄ型フリップフロップ８３９〜８４１におけるＤ型フリ
ップフロップ８３９のデータ端子には、標本化周期を有
するクロック信号パルスＰｆｓを被計数パルスとして計
数動作を行なっているアドレスカウンタ８３８から出力
されるアドレス値が供給されている。それで前記した信
号波形変化の間隔情報の発生部８３のＤ型フリップフロ
ップ８３９は、前記したクロック信号ＣＬＫｉ（ただ
し、ｉは１，２，３，４…）がクロック端子に供給され
た時点毎のアドレスカウンタ８３８の出力値（アドレス
値）を読込むことになる。Next, the clock signal CLKi sent from the AND circuit 814 of the signal waveform change information generating section 81.
(Where i is 1, 2, 3, 4 ...) is the data terminal of the D-type flip-flop 839 in the D-type flip-flops 839 to 841 of the generator 83 of the interval information of the signal waveform change supplied to the clock terminal. Is supplied with the address value output from the address counter 838 performing the counting operation with the clock signal pulse Pfs having the sampling period as the counted pulse. Then, the D-type flip-flop 839 of the signal waveform change interval information generating unit 83 generates the clock signal CLKi (where i is 1, 2, 3, 4 ...) At each time when the clock signal CLKi is supplied to the clock terminal. The output value (address value) of the address counter 838 will be read.
【００４８】前記したＤ型フリップフロップ８３９に読
込まれたアドレス値は、信号波形変化情報の発生部８１
のアンド回路８１４から送出された順次のクロック信号
ＣＬＫｉ（ただし、ｉは１，２，３，４…）が、Ｄ型フ
リップフロップ８３９〜８４１におけるクロック端子に
供給される度毎に、Ｄ型フリップフロップ８４０，８４
１に移されて行くことになる。前記した各Ｄ型フリップ
フロップ８３９〜８４１から出力されたアドレス値は、
それぞれ個別の出力端子１４，１７，１８に送出される
とともに、前記したＤ型フリップフロップ８３９から出
力されたアドレス値と、Ｄ型フリップフロップ８４０か
ら出力されたアドレス値とは減算器８４２に供給され、
また、前記したＤ型フリップフロップ８４０から出力さ
れたアドレス値と、Ｄ型フリップフロップ８４１から出
力されたアドレス値とは減算器８４３に供給される。The address value read into the D-type flip-flop 839 is used as the signal waveform change information generating section 81.
Of the D-type flip-flops 839 to 841 each time the sequential clock signals CLKi (where i is 1, 2, 3, 4 ...) Sent from the AND circuit 814 of the D-type flip-flops are supplied to the clock terminals of the D-type flip-flops 839 to 841. 840, 84
It will be moved to 1. The address value output from each of the D-type flip-flops 839 to 841 is
The address value output from the D-type flip-flop 839 and the address value output from the D-type flip-flop 840 are supplied to the subtractor 842 while being sent to the individual output terminals 14, 17, and 18, respectively. ,
The address value output from the D-type flip-flop 840 and the address value output from the D-type flip-flop 841 are supplied to the subtractor 843.
【００４９】前記した減算器８４２，８４３からの出力
値Ｎ1，Ｎ2は、時間軸上で隣り合うクロック信号ＣＬＫ
間におけるアドレス値の差であるが、前記したアドレス
カウンタ８３８は既述のように、標本化周期を有するク
ロック信号パルスＰｆｓを被計数パルスとして計数動作
を行なっているから、前記した減算器８４２，８４３か
らの出力値Ｎ1,Ｎ2の数値は、時間軸上で隣り合うクロ
ック信号ＣＬＫ間の間隔が、標本化周期Ｔｓの何倍であ
るのかを表わしている数値である。前記した減算器８４
２，８４３からの出力値Ｎ1，Ｎ2は、それぞれ出力端子
１５，２３に送出されるとともに比較器５４４にも供給
される。前記した比較器５４４では前記した２個の減算
器８４２，８４３からの出力値Ｎ1，Ｎ2を比較して、前
記した２つの数値Ｎ1，Ｎ2の内で小さい方の数値Ｎｓ
（Ｎ1，Ｎ2が同一の場合は、Ｎ1をＮsとする)を出力端
子１６に送出する。前記した信号波形変化の間隔情報の
発生部８３の各Ｄ型フリップフロップ８３９〜８４１か
ら出力されたアドレス値、及び比較器５４４からの出力
値Ｎｓ、ならびに各減算器８４２，８４３からの出力値
等は、後述されている（Ｍ−Ｎ）ビット信号発生部９に
おける信号処理のために必要とされる信号波形変化の間
隔情報として使用でき、また、後述されている遅延制御
信号発生器８における信号波形変化の間隔情報としても
使用できるのである。The output values N1 and N2 from the subtractors 842 and 843 are clock signals CLK adjacent to each other on the time axis.
As described above, the address counter 838 performs the counting operation using the clock signal pulse Pfs having the sampling period as the counted pulse, so that the subtractor 842 described above is used. The numerical values of the output values N1 and N2 from the 843 are numerical values showing how many times the interval between the adjacent clock signals CLK on the time axis is the sampling period Ts. The subtractor 84 described above
The output values N1 and N2 from 2,843 are sent to the output terminals 15 and 23, respectively, and are also supplied to the comparator 544. The comparator 544 compares the output values N1 and N2 from the two subtractors 842 and 843, and determines the smaller numerical value Ns of the two numerical values N1 and N2.
(When N1 and N2 are the same, N1 is set to Ns) is sent to the output terminal 16. The address value output from each of the D-type flip-flops 839 to 841 of the signal waveform change interval generation unit 83, the output value Ns from the comparator 544, the output values from the subtractors 842 and 843, etc. Can be used as interval information of a signal waveform change required for signal processing in the (M−N) -bit signal generator 9 described later, and can be used as a signal in the delay control signal generator 8 described later. It can also be used as interval information for waveform changes.
【００５０】次に、図３に示す（Ｍ−Ｎ）ビット信号発
生部９について説明する。(Ｍ−Ｎ)ビット信号発生部９
は、信号処理の対象にされているＮビットの符号情報の
値が時間軸上において順次に増加傾向、または順次に減
少傾向を示して変化している場合には、順次の標本化周
期毎のＮビットの符号情報の値が同一の状態で続いた期
間(区間）の長さ(標本化周期Ｔｓの数によって示され
る）が、隣接する２つの区間で互いに異なるときは、前
記の隣接する２つの区間の期間長の短い方の区間の中点
と、期間長が長い方の区間中における前記した２つの区
間の境界から前記した短い期間長の１／２と対応する位
置の点とを結ぶ直線を表わし得る（Ｍ−Ｎ）ビットの付
加符号情報を発生し、また、前記の隣接する２つの区間
が同一の期間長のときは、前記の２つの区間における互
いの区間の中点間を結ぶ直線を表わし得る（Ｍ−Ｎ）ビ
ットの付加符号情報を発生し、さらに、前記したＮビッ
トの符号情報の値が、極値と対応している区間における
Ｎビットの符号情報であった場合には、その区間の期間
長と対応して予め定められた（Ｍ−Ｎ）ビットの付加符
号情報を波形データ発生用ＲＯＭから読出し、前記のよ
うに発生された（Ｍ−Ｎ）ビットの付加符号情報を可変
遅延部１０に供給する動作を行なうことができるように
構成されている。Next, the (MN) bit signal generator 9 shown in FIG. 3 will be described. (M-N) bit signal generator 9
Indicates that if the value of the N-bit code information that is the target of signal processing changes in a sequentially increasing trend or a decreasing trend on the time axis, it changes for each successive sampling cycle. When the length of a period (section) (indicated by the number of sampling periods Ts) in which the value of the N-bit code information continues is different between two adjacent sections, the adjacent 2 The midpoint of the shorter section of the two sections is connected to the point at the position corresponding to 1/2 of the shorter section of the boundary of the two sections in the section of the longer section. When (M−N) -bit additional code information that can represent a straight line is generated, and when the two adjacent sections have the same period length, the midpoint between the sections of the two sections is (MN) bit additional code information that can represent a connecting straight line Further, when the value of the N-bit code information is generated and is the N-bit code information in the section corresponding to the extreme value, it is predetermined in correspondence with the period length of the section. The (MN) bit additional code information can be read from the waveform data generating ROM, and the operation of supplying the (MN) bit additional code information generated as described above to the variable delay unit 10 can be performed. Is configured.
【００５１】図３において、９１は極値区間の波形デー
タ発生部であり、この極値区間の波形データ発生部９１
には、図７の（ｂ）及び図８乃至図１０を参照して既述
したように、信号処理の対象にされているＮビットの符
号情報による極値と対応している区間の期間長に応じ
て、それぞれＮビットの符号情報による極値の区間で示
される矩形の面積と、略々、同じ面積となるような（Ｍ
−Ｎ）ビット符号情報を記憶させてある波形データ発生
用ＲＯＭが設けられている。また、９２は信号処理の対
象にされているＮビットの符号情報における１ＬＳＢの
値を被除数として、信号波形変化の間隔情報の発生部８
３における比較器８４４から出力端子１６を介して送出
されている数値Ｎｓ、すなわち、隣接する２つの区間の
長さの内で短い方の期間長（隣接する２つの区間の期間
長が同一の場合は、一方の区間の期間長）を、標本化周
期Ｔｓを単位として表わした数値Ｎｓを除数とする演算
を行なう「Ｎビットの１ＬＳＢ／Ｎｓの演算を行なう値
を発生させる演算部」である。In FIG. 3, reference numeral 91 denotes a waveform data generator for the extreme value section, and the waveform data generator 91 for the extreme value section.
As described above with reference to FIG. 7B and FIGS. 8 to 10, the period length of the section corresponding to the extreme value based on the N-bit code information that is the target of the signal processing. Accordingly, the area is approximately the same as the area of the rectangle indicated by the extreme value section based on the N-bit code information (M
-N) A waveform data generation ROM in which bit code information is stored is provided. Further, reference numeral 92 designates a value of 1LSB in the N-bit code information to be subjected to the signal processing as a dividend, and the generator 8 of the interval information of the signal waveform change.
Numerical value Ns sent from the comparator 844 in FIG. 3 via the output terminal 16, that is, the shorter period length of the lengths of two adjacent sections (when the period lengths of two adjacent sections are the same. Is a “calculation unit for generating a value for performing an N-bit 1LSB / Ns operation” that performs an operation in which a numerical value Ns representing the sampling period Ts as a unit is used as a divisor.
【００５２】９３は信号処理の対象にされているＮビッ
トの符号情報の値が時間軸上において順次に増加傾向、
または順次に減少傾向を示して変化している場合に、順
次の標本化周期毎のＮビットの符号情報の値が同一の状
態で続いた期間(区間）の長さが、隣接する２つの区間
について異なるとき、または同一のときで、かつ前記の
隣接する２つの区間に極値の区間を含んでいないとき
に、前記した２つの区間について、図７の（ａ）を参照
して既述したような手法を適用して（Ｍ−Ｎ）ビットの
付加符号情報を発生させる「極値区間以外の波形データ
発生部」であり、また、９４は例えばランダムアクセス
メモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、
マイクロプロセッサ等を含んで構成されている制御回路
である。また、９５はインバータ、９６，９７はセレク
タ、９８はオア回路である。Reference numeral 93 indicates a tendency that the value of the N-bit code information targeted for signal processing increases sequentially on the time axis,
Alternatively, when the values are sequentially decreasing and changing, the length of a period (section) in which the value of the N-bit code information for each successive sampling cycle is the same is two adjacent sections. 7 are different from each other, or the same, and when the two adjacent sections do not include an extreme value section, the two sections are already described with reference to FIG. This is a “waveform data generation unit other than the extreme value section” for generating (MN) bit additional code information by applying such a method, and 94 is, for example, a random access memory (RAM) or a read only memory ( ROM),
The control circuit includes a microprocessor and the like. Further, 95 is an inverter, 96 and 97 are selectors, and 98 is an OR circuit.
【００５３】（Ｍ−Ｎ）ビット信号発生部９における各
入力端子２４〜３３には、前記した信号波形の変化態様
の検出部８の出力端子１４〜２３から出力された信号が
供給されるのであるが、前記した（Ｍ−Ｎ）ビット信号
発生部９における各入力端子２４〜３３と、信号波形の
変化態様の検出部８の出力端子１４〜２３との接続関係
は、それぞれ、出力端子１４→入力端子３０、出力端子
１５→入力端子２４、出力端子１６→入力端子２６、出
力端子１７→入力端子３１、出力端子１８→入力端子３
２、出力端子１９→入力端子３３、出力端子２０→入力
端子２５、出力端子２１→入力端子２８、出力端子２２
→入力端子２７、出力端子２３→入力端子２９のように
なっている。The signals output from the output terminals 14 to 23 of the detecting section 8 in the above-described signal waveform change mode are supplied to the input terminals 24 to 33 of the (MN) bit signal generating section 9. However, the connection relationship between each of the input terminals 24 to 33 in the (M−N) -bit signal generator 9 and the output terminals 14 to 23 of the signal waveform change detecting unit 8 is the same as that of the output terminal 14 respectively. → input terminal 30, output terminal 15 → input terminal 24, output terminal 16 → input terminal 26, output terminal 17 → input terminal 31, output terminal 18 → input terminal 3
2, output terminal 19 → input terminal 33, output terminal 20 → input terminal 25, output terminal 21 → input terminal 28, output terminal 22
→ Input terminal 27, output terminal 23 → input terminal 29.
【００５４】制御回路９４による制御の下に動作する極
値区間の波形データ発生部９１、Ｎビットの１ＬＳＢ／
Ｎｓの演算を行なう値を発生させる演算部９２及び極値
区間以外の波形データ発生部９３において、前記した極
値区間の波形データ発生部９１は、入力端子２４に対し
て信号波形の変化態様の検出部８の出力端子１５から供
給される数値Ｎ1(減算器８４２の出力値Ｎ1)と、入力端
子２５に対して信号波形の変化態様の検出部８の出力端
子２０から供給される極値区間であることを示す信号と
により、前記の数値Ｎ1をアドレス情報として、極値区
間の期間長と対応して予め定められた（Ｍ−Ｎ）ビット
の付加符号情報を波形データ発生用ＲＯＭから読出して
極値区間の波形データ発生部９１からセレクタ９６に与
える。The waveform data generator 91 in the extreme value section operating under the control of the control circuit 94, N bits of 1 LSB /
In the calculation unit 92 that generates a value for performing the calculation of Ns and the waveform data generation unit 93 other than the extreme value section, the waveform data generation unit 91 in the extreme value section described above changes the signal waveform with respect to the input terminal 24. Numerical value N1 supplied from the output terminal 15 of the detection unit 8 (output value N1 of the subtractor 842) and the extreme value section supplied from the output terminal 20 of the detection unit 8 of the signal waveform change mode with respect to the input terminal 25. And a signal indicating that the above-mentioned numerical value N1 is used as address information to read additional code information of (M-N) bits predetermined from the waveform data generation ROM in correspondence with the period length of the extreme value section. From the waveform data generator 91 in the extreme value section to the selector 96.
【００５５】すなわち前記した入力端子２５に対して信
号波形の変化態様の検出部８の出力端子２０から供給さ
れる極値区間であることを示す信号が「１」である場合
に、入力端子２４に与えられている数値Ｎ1は、極値区
間の期間長(標本化周期Ｔｓの何倍の時間長か）を示し
ている｛図１１の（ｂ）を参照｝から、前記の数値Ｎ1
をアドレス情報に用いれば、予め、極値区間の期間長毎
に所定の極値区間の波形データ（図８乃至図１０に一部
を例示してある)を格納させてある極値区間の波形デー
タ発生用ＲＯＭからは、極値区間の期間長と対応した所
定の（Ｍ−Ｎ）ビットの付加符号情報｛極値区間が図１
１の（ｂ）に例示したような入力データと対応する(Ｍ
−Ｎ)ビットの付加符号情報は図１１の（ｃ）に例示し
たような波形の出力データとなる｝を出力させることが
できるのである。そして、極値区間において、入力端子
２５を介してセレクタ９６には、極値区間であることを
示す信号「１」が供給されているから、極値区間の波形
データ発生部９１から出力された（Ｍ−Ｎ）ビットの付
加符号情報は、前記のセレクタ９６と、オア回路９８と
を介して出力端子３５に送出されることになる。That is, when the signal indicating the extreme value section supplied from the output terminal 20 of the detecting section 8 of the variation of the signal waveform to the input terminal 25 is "1", the input terminal 24 The numerical value N1 given to the above indicates the period length of the extreme value section (how many times the sampling period Ts is multiplied) (see (b) of FIG. 11).
If is used as the address information, the waveform of the extreme value section in which the waveform data of a predetermined extreme value section (a part of which is illustrated in FIGS. 8 to 10) is stored in advance for each period length of the extreme value section. From the data generating ROM, additional (MN) -bit additional code information corresponding to the period length of the extreme value section (the extreme value section is shown in FIG.
It corresponds to the input data as exemplified in (b) of 1 (M
The -N) bit additional code information can be output as output data having a waveform as illustrated in FIG. 11C. Then, in the extreme value section, since the signal “1” indicating the extreme value section is supplied to the selector 96 via the input terminal 25, it is output from the waveform data generating section 91 in the extreme value section. The (MN) bit additional code information is sent to the output terminal 35 via the selector 96 and the OR circuit 98.
【００５６】次にＮビットの１ＬＳＢ／Ｎｓの演算を行
なう値を発生させる演算部９２は入力端子２６に対し
て、信号波形の変化態様の検出部８の出力端子１６から
供給される数値Ｎｓ(比較器８４４の出力値Ｎｓ)を用い
て、Ｎビットの１ＬＳＢ／Ｎｓの演算を行ない、その演
算結果を極値区間以外の波形データ発生部９３に供給す
るとともに、Ｎビットの１ＬＳＢ／Ｎｓの演算を行なう
値を発生させる演算部９２から極値区間以外の波形デー
タ発生部９３には前記した数値Ｎｓも供給する。前記の
極値区間以外の波形データ発生部９３には、入力端子２
７に対して信号波形の変化態様の検出部８の出力端子２
２から供給されるＡ＞Ｂ信号（Ｎビットの符号情報の値
が時間軸上において順次に増加傾向の場合には「１」，
Ｎビットの符号情報の値が時間軸上において順次に減少
傾向の場合には「０」の信号であり、図４及び図５中で
は、「＞」「Ｕ」，「＜」「Ｄ」で示してある）が供給
されており、極値区間以外の波形データ発生部９３では
前記のＡ＞Ｂ信号により、Ｎビットの符号情報の値が時
間軸上において順次に増加傾向にあるのか、または順次
に減少傾向にあるのかを判断して、波形データ発生の態
様を変更する。Next, an arithmetic unit 92 for generating a value for performing an arithmetic operation of 1 LSB / Ns of N bits, with respect to the input terminal 26, a numerical value Ns (supplied from the output terminal 16 of the detecting unit 8 of the change mode of the signal waveform). Using the output value Ns) of the comparator 844, an N-bit 1LSB / Ns operation is performed, and the operation result is supplied to the waveform data generation unit 93 other than the extreme value section and an N-bit 1LSB / Ns operation is performed. The above-mentioned numerical value Ns is also supplied to the waveform data generating section 93 other than the extreme value section from the calculating section 92 for generating a value for performing. The input terminal 2 is connected to the waveform data generator 93 other than the extreme value section.
7, the output terminal 2 of the detection unit 8 of the variation of the signal waveform
A> B signal supplied from 2 (if the value of N-bit code information has a tendency to sequentially increase on the time axis, “1”,
When the value of the N-bit code information has a decreasing tendency on the time axis, it is a signal of “0”, and in FIGS. 4 and 5, “>”, “U”, “<”, and “D” are used. Is supplied, and the waveform data generating section 93 other than the extreme value section has a tendency that the value of the N-bit code information sequentially increases on the time axis due to the A> B signal, or The mode of waveform data generation is changed by sequentially judging whether there is a decreasing tendency.
【００５７】図１２は極値区間以外の波形データ発生部
９３に、Ａ＞Ｂ信号が「１」の信号が供給されている状
態の場合、すなわち、Ｎビットの符号情報の値が時間軸
上において順次に増加傾向にある場合を一例にとり、極
値区間以外の波形データ発生部９３における波形データ
の発生の仕方を説明している図である。図１２の（ａ）
には、信号レベルが「ク」の区間はＮ1の期間長であ
り、前記の区間に隣接する区間が、信号レベルが「ヤ」
の区間はＮ2の期間長であって、前記の２つの隣接する
区間の期間長Ｎ1，Ｎ2の関係がＮ1＞Ｎ2である場合の例
を示してある。この場合に入力端子２６に対して信号波
形の変化態様の検出部８の出力端子１６を介して比較器
８４４から供給される数値ＮｓはＮ2である。図１２中
に例示してある数値Ｎｓ（＝Ｎ2）は、１６（標本化周
期Ｔｓ毎に発生されるクロック信号パルスＰｆｓが１６
個）である。FIG. 12 shows a case where the A> B signal of “1” is supplied to the waveform data generating section 93 other than the extreme value section, that is, the value of the N-bit code information is on the time axis. FIG. 9 is a diagram illustrating a method of generating waveform data in the waveform data generation unit 93 other than the extreme value section, taking as an example a case where the waveform data sequentially increases in FIG. FIG. 12 (a)
, The section whose signal level is "K" has a period length of N1, and the section adjacent to the above section has a signal level of "Y".
The section has a period length of N2, and the relationship between the period lengths N1 and N2 of the two adjacent sections is N1> N2. In this case, the numerical value Ns supplied from the comparator 844 to the input terminal 26 via the output terminal 16 of the signal waveform change detecting section 8 is N2. The numerical value Ns (= N2) illustrated in FIG. 12 is 16 (the clock signal pulse Pfs generated at every sampling period Ts is 16).
Individual).
【００５８】また、図１２中の「ク」の区間と「ヤ」の
区間との境界位置βは、入力端子３１に対して信号波形
の変化態様の検出部８の出力端子１７を介して供給され
ているアドレス値によって示され、また、「ヤ」の区間
の終端位置γは入力端子３０に対して信号波形の変化態
様の検出部８の出力端子１４を介して供給されているア
ドレス値によって示され、さらに「ク」の区間の始端位
置αは入力端子３２に対して信号波形の変化態様の検出
部８の出力端子１８を介して供給されているアドレス値
によって示される。極値区間以外の波形データ発生部９
３には、メモリや演算回路等を備えていて、前記した隣
接する２つの区間「ヤ」と「ク」との境界位置βから、
区間「ク」内のＮｓ／２の位置０と、区間「ヤ」内のＮ
ｓ／２の位置１６との間における１標本化周期毎に設定
された０，１，２，３…１６の各位置に対して、それぞ
れ次の算式で示されるような値を有する付加符号情報を
発生させる。Further, the boundary position β between the section "K" and the section "Y" in FIG. 12 is supplied to the input terminal 31 through the output terminal 17 of the signal waveform change detecting section 8. The terminal position γ of the section “Y” is indicated by the address value supplied to the input terminal 30 through the output terminal 14 of the signal waveform change detecting section 8. Further, the starting end position α of the section “K” is indicated by the address value supplied to the input terminal 32 via the output terminal 18 of the detecting section 8 of the change mode of the signal waveform. Waveform data generator 9 other than the extreme value section
3 is provided with a memory, an arithmetic circuit, etc., and from the boundary position β between the two adjacent sections “YA” and “KU”,
Position 0 of Ns / 2 in section "ku" and N in section "ya"
Additional code information having a value as shown in the following formula for each position of 0, 1, 2, 3, ... 16 set for each sampling cycle between the position 16 of s / 2 and Generate.
【００５９】まず、区間「ク」内に設定された０の位置
における付加符号情報の値は０とする。次に、区間
「ク」内に設定された１の位置における付加符号情報の
値は（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)とする。区
間「ク」内に設定された２の位置における付加符号情報
の値は２×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区
間「ク」内に設定された３の位置における付加符号情報
の値は３×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区
間「ク」内に設定された４の位置における付加符号情報
の値は４×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区
間「ク」内に設定された５の位置における付加符号情報
の値は５×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区
間「ク」内に設定された６の位置における付加符号情報
の値は６×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区
間「ク」内に設定された７の位置における付加符号情報
の値は７×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)とす
る。First, it is assumed that the value of the additional code information at the position of 0 set in the section "K" is 0. Next, the value of the additional code information at the position of 1 set in the section "K" is (N-bit 1 LSB) / Ns (= N2). The value of the additional code information at the position 2 set in the section “K” is 2 × (1 LSB of N bits) / Ns (= N2), and the additional code information at the position 3 set in the section “K” Is 3 × (1 LSB of N bits) / Ns (= N2), and the value of the additional code information at the position of 4 set in the section “K” is 4 × (1 LSB of N bits) / Ns (= N2 ), The value of the additional code information at the 5th position set in the section “K” is 5 × (1 LSB of N bits) / Ns (= N2), and the addition at the 6th position set in the section “K” The value of the code information is 6 × (1 LSB of N bits) / Ns (= N 2), and the value of the additional code information at the 7th position set in the section “K” is 7 × (1 LSB of N bits) / Ns ( = N2).
【００６０】次に図１２中の「ク」の区間と「ヤ」の区
間との境界位置β（８の位置）における付加符号情報の
値は［｛８×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝
−Ｎビットの１ＬＳＢ］とする。以下、区間「ヤ」内に
設定された９の位置における付加符号情報の値は［｛９
×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビット
の１ＬＳＢ］、区間「ヤ」内に設定された１０の位置に
おける付加符号情報の値は［｛１０×（Ｎビットの１Ｌ
ＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］、区間
「ヤ」内に設定された１１の位置における付加符号情報
の値は［｛１１×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ
2)｝−Ｎビットの１ＬＳＢ］、区間「ヤ」内に設定され
た１２の位置における付加符号情報の値は［｛１２×
（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの
１ＬＳＢ］、区間「ヤ」内に設定された１３の位置にお
ける付加符号情報の値は［｛１３×（Ｎビットの１ＬＳ
Ｂ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］、区間
「ヤ」内に設定された１４の位置における付加符号情報
の値は［｛１４×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ
2)｝−Ｎビットの１ＬＳＢ］、区間「ヤ」内に設定され
た１５の位置における付加符号情報の値は［｛１５×
（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの
１ＬＳＢ］、区間「ヤ」内に設定された１６の位置にお
ける付加符号情報の値は［｛１６×（Ｎビットの１ＬＳ
Ｂ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］とする。Next, the value of the additional code information at the boundary position β (position of 8) between the section "K" and the section "YA" in FIG. 12 is [{8 × (1 LSB of N bits) / Ns ( = N2)}
-N bits of 1 LSB]. Hereinafter, the value of the additional code information at the position 9 set in the section “YA” is [{9
× (N-bit 1 LSB) / Ns (= N 2)}-N-bit 1 LSB], the value of the additional code information at the 10 positions set in the section “YA” is [{10 × (N-bit 1 LSB]
SB) / Ns (= N2)}-N bits of 1 LSB], and the value of the additional code information at the 11 positions set in the section “YA” is [{11 × (1 LSB of N bits) / Ns (= N
2)}-N-bit 1 LSB], the value of the additional code information at the 12 positions set in the section “YA” is [{12 ×
(N-bit 1 LSB) / Ns (= N2)}-N-bit 1 LSB], the value of the additional code information at the 13 positions set in the section “YA” is [{13 × (N-bit 1 LSB]
B) / Ns (= N2)}-N bits of 1 LSB], the value of the additional code information at 14 positions set in the section "YA" is [{14 × (1 LSB of N bits) / Ns (= N
2)}-N-bit 1 LSB], and the value of the additional code information at the 15 positions set in the section “YA” is [{15 ×
(N-bit 1 LSB) / Ns (= N2)}-N-bit 1 LSB], the value of the additional code information at the 16 positions set in the section “YA” is [{16 × (N-bit 1 LSB]
B) / Ns (= N2)}-N bits of 1 LSB].
【００６１】前記のような演算が行なわれることによ
り、隣接する２つの区間「ク」「ヤ」における元のＮビ
ットの符号情報による信号波形は、Ｋ1→Ｋ2→Ｋ3→Ｋ4
→Ｋ5→Ｋ6→Ｋ7→Ｋ8によって示されるものであったの
に、前記のような演算が行なわれて、元のＮビットのデ
ジタル信号の最下位桁に（Ｍ−Ｎ）ビットの付加符号情
報が連続されたことにより、Ｋ1→Ｋ2→Ｋ3→Ｋ5→Ｋ7
→Ｋ8によって示されるような信号波形、すなわち極値
区間以外の波形データ発生部９３における前記のような
動作によって、図１２の（ａ）におけるδの位置とεの
位置との間の波形が、図１２の（ｂ）に示されるような
ものになる。By performing the above-described calculation, the signal waveform based on the original N-bit code information in the two adjacent sections "ku" and "ya" has a waveform of K1 → K2 → K3 → K4.
→ K5 → K6 → K7 → K8, but the above-mentioned operation is performed to add (MN) bit additional code information to the least significant digit of the original N-bit digital signal. By continuing, K1 → K2 → K3 → K5 → K7
→ The signal waveform as indicated by K8, that is, the waveform between the position of δ and the position of ε in FIG. As shown in FIG. 12B.
【００６２】図１２を参照して行なったこれまでの説明
は、極値区間以外の波形データ発生部９３に、Ａ＞Ｂ信
号が「１」の信号が供給されている状態の場合、すなわ
ち、Ｎビットの符号情報の値が時間軸上において順次に
増加傾向にある場合に関するものであったが、極値区間
以外の波形データ発生部９３に、Ａ＞Ｂ信号が「０」の
信号が供給されている状態の場合、すなわち、Ｎビット
の符号情報の値が時間軸上において順次に減少傾向にあ
る場合には、前記の算式が変更されるだけで（Ｍ−Ｎ）
ビットの付加符号情報の発生は、前記と同様に行なわれ
得ることは勿論である。今、図１２の（ａ）に示されて
いる「ク」の区間の方が、「ヤ」の区間に比べてＮビッ
トの１ＬＳＢだけ信号レベルが高かった場合を考えて、
隣接する２つの区間「ヤ」と「ク」との境界位置βか
ら、区間「ク」内のＮｓ／２の位置０と、区間「ヤ」内
のＮｓ／２の位置１６との間における１標本化周期毎に
設定された０，１，２，３…１６の各位置に対して、そ
れぞれ発生させるべき付加符号情報について示すと次の
とおりである。The description given so far with reference to FIG. 12 has been made in the case where the waveform data generating section 93 other than the extreme value section is supplied with the signal of A> B signal of "1", that is, As for the case where the value of the N-bit code information has a tendency to sequentially increase on the time axis, a signal of which A> B signal is “0” is supplied to the waveform data generator 93 other than the extreme value section. In the case of the state of being maintained, that is, in the case where the value of the N-bit code information tends to decrease sequentially on the time axis, the above formula is simply changed (M−N).
It goes without saying that the generation of the bit additional code information can be performed in the same manner as described above. Considering a case where the signal level in the section “K” shown in FIG. 12A is higher by 1 LSB of N bits than that in the section “Y”,
From the boundary position β between two adjacent sections “YA” and “KU”, 1 between the position 0 of Ns / 2 in the section “KU” and the position 16 of Ns / 2 in the section “YA”. The additional code information to be generated for each position of 0, 1, 2, 3, ... 16 set for each sampling period is as follows.
【００６３】まず区間「ク」内に設定された０の位置に
おける付加符号情報の値は、［｛１６×（Ｎビットの１
ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］の算
式によって求められる。また、「ク」内に設定された１
の位置における付加符号情報の値は［｛１５×（Ｎビッ
トの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳ
Ｂ］、以下、区間「ク」内に設定された２の位置におけ
る付加符号情報の値は［｛１４×（Ｎビットの１ＬＳ
Ｂ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］、区間
「ク」内に設定された３の位置における付加符号情報の
値は［｛１３×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ
2)｝−Ｎビットの１ＬＳＢ］、区間「ク」内に設定され
た４の位置における付加符号情報の値は［｛１２×（Ｎ
ビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１Ｌ
ＳＢ］、区間「ク」内に設定された５の位置における付
加符号情報の値は［｛１１×（Ｎビットの１ＬＳＢ）／
Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］、区間「ク」内
に設定された６の位置における付加符号情報の値は
［｛１０×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−
Ｎビットの１ＬＳＢ］、区間「ク」内に設定された７の
位置における付加符号情報の値は［｛９×（Ｎビットの
１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎビットの１ＬＳＢ］と
なり、また図１２中の「ク」の区間と「ヤ」の区間との
境界位置β（８の位置）における付加符号情報の値は
［｛８×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)｝−Ｎ
ビットの１ＬＳＢ］となる。First, the value of the additional code information at the position of 0 set in the section “K” is [{16 × (N-bit 1
LSB) / Ns (= N2)}-N-bit 1 LSB]. In addition, 1 set in "ku"
The value of the additional code information at the position of is [{15 × (1 LSB of N bits) / Ns (= N2)} − 1 LS of N bits
B], and hereinafter, the value of the additional code information at the position of 2 set in the section “K” is [{14 × (1 LS of N bits
B) / Ns (= N2)}-N bits of 1 LSB], the value of the additional code information at the position of 3 set in the section "K" is [{13 × (1 LSB of N bits) / Ns (= N
2)}-N-bit 1 LSB], and the value of the additional code information at the position of 4 set in the section “K” is [{12 × (N
Bit 1LSB) / Ns (= N2)}-N bit 1L
SB], the value of the additional code information at the position of 5 set in the section “K” is [{11 × (1 LSB of N bits) /
Ns (= N2)}-N-bit 1LSB], the value of the additional code information at the 6th position set in the section "K" is [{10 × (N-bit 1LSB) / Ns (= N2)}-
N bits of 1 LSB], the value of the additional code information at the 7th position set in the section “K” is [{9 × (N bits of 1 LSB) / Ns (= N2)} − N bits of 1 LSB], In addition, the value of the additional code information at the boundary position β (position of 8) between the section “KU” and the section “YA” in FIG. 12 is [{8 × (1 LSB of N bits) / Ns (= N2)}. -N
1LSB of bit].
【００６４】次に、区間「ヤ」内に設定された９の位置
における付加符号情報の値は、７×（Ｎビットの１ＬＳ
Ｂ）／Ｎｓ（＝Ｎ2)、区間「ヤ」内に設定された１０の
位置における付加符号情報の値は、６×（Ｎビットの１
ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間「ヤ」内に設定された１
１の位置における付加符号情報の値は、５×（Ｎビット
の１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間「ヤ」内に設定され
た１２の位置における付加符号情報の値は、４×（Ｎビ
ットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間「ヤ」内に設定
された１３の位置における付加符号情報の値は、３×
（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間「ヤ」内
に設定された１４の位置における付加符号情報の値は、
２×（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間
「ヤ」内に設定された１５の位置における付加符号情報
の値は、（Ｎビットの１ＬＳＢ）／Ｎｓ（＝Ｎ2)、区間
「ヤ」内に設定された１６の位置における付加符号情報
の値は０となる。Next, the value of the additional code information at the 9th position set in the section "YA" is 7 × (1 LS of N bits).
B) / Ns (= N 2), the value of the additional code information at the 10 positions set in the section “YA” is 6 × (1 of N bits).
LSB) / Ns (= N2), 1 set in the section "YA"
The value of the additional code information at the position 1 is 5 × (1 LSB of N bits) / Ns (= N 2), and the value of the additional code information at the 12 positions set in the section “YA” is 4 × (N 1LSB of bits) / Ns (= N2), the value of the additional code information at the 13 positions set in the section "YA" is 3 ×
(1 LSB of N bits) / Ns (= N2), the value of the additional code information at the 14 positions set in the section "YA" is:
2 × (N-bit 1 LSB) / Ns (= N 2), the value of the additional code information at the 15 positions set in the section “YA” is (N-bit 1 LSB) / Ns (= N 2), section “ The value of the additional code information at the 16 positions set in “Y” is 0.
【００６５】前記の極値区間以外の波形データ発生部９
３では、前記のような演算を行なって得た付加符号情報
を順次にメモリに記憶した後に、制御回路９４の制御動
作の下にメモリから読出された（Ｍ−Ｎ）ビットの付加
符号情報はセレクタ９７に与える。前記した入力端子２
５に対して信号波形の変化態様の検出部８の出力端子２
０から供給される極値区間であることを示す信号が
「０」である場合に、その信号がインバータ９５によっ
て「１」の信号としてセレクタ９７に与えられることに
より、極値区間以外の波形データ発生部９３で発生され
た（Ｍ−Ｎ）ビットの付加符号情報は前記のセレクタ９
７と、オア回路９８とを介して（Ｍ−Ｎ）ビット信号発
生部９の出力端子３５に送出されることになる。Waveform data generator 9 other than the above-mentioned extreme value section
3, the additional code information of the (M−N) bits read from the memory under the control operation of the control circuit 94 is stored in the memory after the additional code information obtained by performing the above operation is sequentially stored in the memory. It is given to the selector 97. Input terminal 2 described above
5, the output terminal 2 of the detection unit 8 of the variation of the signal waveform
When the signal supplied from 0 indicating the extreme value section is “0”, the signal is given to the selector 97 as the signal of “1” by the inverter 95, so that the waveform data other than the extreme value section is obtained. The (MN) -bit additional code information generated by the generator 93 is the selector 9 described above.
7 and the OR circuit 98, the signal is sent to the output terminal 35 of the (MN) bit signal generator 9.
【００６６】前述のように、信号処理の対象にされてい
るＮビットの符号情報の値が時間軸上において順次に増
加傾向、または順次に減少傾向を示して変化していて、
順次の標本化周期毎のＮビットの符号情報の値が同一の
状態で続いた期間(区間）の長さが、隣接する２つの区
間について異なるとき、または同一のときで、かつ前記
の隣接する２つの区間に極値の区間を含んでいないとき
には、前記の２つの区間について、極値区間以外の波形
データ発生部９３において、図７の（ａ）を参照して既
述したような手法を適用して（Ｍ−Ｎ）ビットの付加符
号情報を発生させ、また、信号処理の対象にされている
Ｎビットの符号情報による極値と対応している区間につ
いては、極値区間の期間長と対応して予め定められた波
形を有する（Ｍ−Ｎ）ビットの付加符号情報を、極値区
間の波形データ発生部９１で発生させるが、隣接する２
つの区間のー方の区間が極値区間の場合には、入力端子
２５を介して制御回路９４に供給された極値区間を示す
情報に基づいて、制御回路９４で発生させた制御信号
が、極値区間以外の波形データ発生部９３に与えられる
ことにより、極値区間以外の波形データ発生部９３では
極値区間を含む２つの区間についての演算結果がセレク
タ９７に与えられないようにする。As described above, the value of the N-bit code information which is the object of signal processing changes in a sequential increasing trend or a progressive decreasing trend on the time axis.
When the length of a period (section) in which the value of the N-bit code information for each successive sampling cycle is the same is different between two adjacent sections, or when they are the same, and the above-mentioned adjacent When the two sections do not include the extreme value section, the waveform data generating unit 93 other than the extreme value section uses the method described above with reference to FIG. (M−N) -bit additional code information is applied to generate the additional code information, and the period corresponding to the extreme value according to the N-bit code information targeted for signal processing is the period length of the extreme value interval. The additional code information of (M−N) bits having a predetermined waveform corresponding to is generated by the waveform data generating unit 91 in the extreme value section, but the adjacent 2
When one of the two sections is the extreme value section, the control signal generated by the control circuit 94 is based on the information indicating the extreme value section supplied to the control circuit 94 through the input terminal 25. By being applied to the waveform data generating section 93 other than the extreme value section, the waveform data generating section 93 other than the extreme value section prevents the selector 97 from being provided with the calculation results for the two sections including the extreme value section.
【００６７】前記のように（Ｍ−Ｎ）ビット信号発生部
９で発生された（Ｍ−Ｎ）ビットの付加符号情報は、可
変遅延部１０を介して加算回路７に供給されるが、前記
の可変遅延部１０では、遅延回路６において一定の時間
遅延を受けた状態のＮビットの符号情報の最下位桁に、
前記の（Ｍ−Ｎ）ビットの付加符号情報が連続する状態
で加算回路７で加算されて、全体がＭビットの符号情報
となるようにするための必要な時間遅延を（Ｍ−Ｎ）ビ
ットの付加符号情報に与える。前記した可変遅延部１０
としては、ランダムアクセスメモリを用いて、書込みの
タイミングと読出しのタイミングとを制御することによ
り、(Ｍ−Ｎ）ビットの付加符号情報に対して所定の時
間遅延を与えるようにすることができるのであり、可変
遅延部１０において（Ｍ−Ｎ）ビットの付加符号情報に
与える所定の時間遅延量は、遅延制御信号発生部１１で
発生される遅延制御信号によって定められる。The (M-N) -bit additional code information generated by the (M-N) -bit signal generator 9 as described above is supplied to the adder circuit 7 through the variable delay unit 10. In the variable delay unit 10 of, the least significant digit of the N-bit code information in the state where the delay circuit 6 has received a certain time delay,
The (M-N) -bit additional code information is added in a continuous state by the adder circuit 7 to provide a necessary time delay of (M-N) bits so that the entire code information becomes M-bit code information. Is added to the additional code information. Variable delay unit 10 described above
As for the above, it is possible to give a predetermined time delay to the additional code information of (M−N) bits by controlling the write timing and the read timing using the random access memory. The predetermined delay amount given to the (MN) -bit additional code information in the variable delay unit 10 is determined by the delay control signal generated by the delay control signal generation unit 11.
【００６８】図１３には、入力端子１に供給されたＮビ
ットの符号情報（図１３の左端に入力の波形Ｓで示す）
に対して、遅延回路３で一定の時間遅延を与えた状態の
Ｎビットの符号情報（図１３の中央付近の上部に波形Ｓ
ｄで示す）と、前記した入力端子１に供給されたＮビッ
トの符号情報（図１３の左端に入力の波形Ｓで示す）に
基づいて、信号波形の変化態様の検出部８と、（Ｍ−
Ｎ）ビット信号発生部９とによって発生させた（Ｍ−
Ｎ）ビットの付加符号情報を可変遅延部１０で所定の時
間だけ遅延させた信号（図１３の中央付近の下部に波形
Ｓａで示す）とが、加算回路７で加算されることによ
り、図１３の右端に出力として示されているようにＮビ
ットの符号情報の最下位桁に、前記の（Ｍ−Ｎ）ビット
の付加符号情報が連続する状態で加算回路７で加算され
て、全体がＭビットの符号情報とされる状態が図示説明
されている。図１３中の波形に示すａ〜ｈの符号は、各
波形間の対応を明らかにするためのものである。なお、
図１３の中央付近の下部に点線で示す階階波形Ｓａ’
は、図１２を参照して既述したように、隣接する２区間
の境界の位置から一方の区間内と対応して発生させるべ
き付加符号情報の値を得る際において、Ｎビットの１Ｌ
ＳＢの値を減算する以前のＳａの算出値を示している。In FIG. 13, N-bit code information supplied to the input terminal 1 (indicated by the input waveform S at the left end of FIG. 13).
On the other hand, N-bit code information in a state in which a certain time delay is given by the delay circuit 3 (waveform S in the upper part near the center of FIG.
based on the N-bit code information (indicated by the input waveform S at the left end of FIG. 13) supplied to the input terminal 1 described above, and −
(M-) generated by the (N) bit signal generator 9
The signal obtained by delaying the N) -bit additional code information by the variable delay unit 10 for a predetermined time (shown by the waveform Sa in the lower part near the center of FIG. 13) is added by the adding circuit 7, As shown as an output at the right end of the above, the (M−N) -bit additional code information is continuously added to the least significant digit of the N-bit code information by the adder circuit 7, and the whole is M. The state in which the bit code information is used is illustrated and described. The symbols a to h shown in the waveforms in FIG. 13 are for clarifying the correspondence between the waveforms. In addition,
Floor waveform Sa 'shown by a dotted line in the lower part near the center of FIG.
As described above with reference to FIG. 12, when obtaining the value of the additional code information to be generated corresponding to the inside of one section from the position of the boundary between two adjacent sections, 1L of N bits is used.
The calculated value of Sa before subtracting the value of SB is shown.
【００６９】すなわち、加算回路７において、Ｎビット
の符号情報と、（Ｍ−Ｎ）ビットの付加符号情報とが適
正な時間関係で加算されて、加算回路７から出力される
Ｍビットの符号情報が、図１３の右端に例示されている
ような波形のものにされるためには、入力端子１に供給
されたＮビットの符号情報（図１３の左端に入力の波形
Ｓで示す）に、遅延回路６で一定の時間遅延が与えられ
ている状態のＮビットの符号情報（図１３の中央付近の
上部に波形Ｓｄで示す）における順次の標本化周期毎の
付加符号情報の時間位置に対して、前記した入力端子１
に供給されたＮビットの符号情報（図１３の左端に入力
の波形Ｓで示す）に基づいて、信号波形の変化態様の検
出部８と、（Ｍ−Ｎ）ビット信号発生部９とによって発
生させた（Ｍ−Ｎ）ビットの付加符号情報を可変遅延部
１０で所定の時間だけ遅延させた信号（図１３の中央付
近の下部に波形Ｓａで示す）における順次の標本化周期
毎の付加符号情報の時間位置とが、正しく対応している
状態で加算回路７に供給されるように、可変遅延部１０
で（Ｍ−Ｎ）ビットの付加符号情報に与えられる遅延時
間が、遅延制御信号発生部１１で発生される遅延制御信
号によって制御されることが必要である。この点は極値
区間と対応して発生された（Ｍ−Ｎ）ビットの付加符号
情報についても同様である（図１１参照）。That is, in the adder circuit 7, the N-bit code information and the (M−N) -bit additional code information are added in a proper time relationship, and the M-bit code information output from the adder circuit 7 is added. However, in order to obtain the waveform as illustrated in the right end of FIG. 13, in the N-bit code information supplied to the input terminal 1 (shown by the input waveform S at the left end of FIG. 13), With respect to the time position of the additional code information for each successive sampling cycle in the N-bit code information (indicated by the waveform Sd in the upper part near the center of FIG. 13) in the state where a certain time delay is given by the delay circuit 6. And the input terminal 1 described above.
Generated by the detection unit 8 of the change mode of the signal waveform and the (M−N) -bit signal generation unit 9 based on the N-bit code information (shown by the input waveform S at the left end of FIG. 13) supplied to The additional code for each successive sampling cycle in the signal obtained by delaying the (MN) bit additional code information by the variable delay unit 10 for a predetermined time (shown by the waveform Sa in the lower part near the center of FIG. 13). The variable delay unit 10 is provided so that the time position of the information is correctly supplied to the adder circuit 7.
It is necessary that the delay time given to the (M−N) -bit additional code information is controlled by the delay control signal generated by the delay control signal generator 11. This point is the same for the additional code information of (M−N) bits generated corresponding to the extreme value section (see FIG. 11).
【００７０】それで、遅延制御信号発生部１１では、信
号波形の変化態様の検出部８の出力端子１４〜２３から
出力された信号の内で、出力端子２１から送出されたク
ロック信号ＣＬＫ、出力端子１６から送出されたＮｓの
値、出力端子１７から送出された２つの区間の境界位置
のアドレス値、出力端子１５から送出された極値区間の
期間長の情報、出力端子２０から送出された極値区間を
示す情報、端子１８から送出された区間の始端位置のア
ドレス値及びクロック信号Ｐｆｓ等を用いて、隣接する
２つの区間の境界の位置または極値区間の始端の位置か
ら標本化周期Ｔｓずつ離れた位置に存在する（Ｍ−Ｎ）
ビットの付加符号情報に与えるべき遅延時間を算出し、
その遅延時間が可変遅延部１０で（Ｍ−Ｎ）ビットの付
加符号情報へ与えられるような遅延制御信号を発生し
て、それを可変遅延部１０に供給する。Therefore, in the delay control signal generator 11, among the signals output from the output terminals 14 to 23 of the signal waveform change detecting section 8, the clock signal CLK output from the output terminal 21 and the output terminal 16, the value of Ns sent from the output terminal 16, the address value of the boundary position between the two sections sent from the output terminal 17, the information on the period length of the extreme value section sent from the output terminal 15, the pole sent from the output terminal 20. Using the information indicating the value section, the address value of the starting point position of the section sent from the terminal 18, the clock signal Pfs, etc., the sampling cycle Ts is calculated from the position of the boundary between two adjacent sections or the starting point of the extreme value section. Exist at positions separated from each other (MN)
Calculate the delay time to be given to the bit additional code information,
The variable delay unit 10 generates a delay control signal whose delay time is given to the (MN) bit additional code information, and supplies it to the variable delay unit 10.
【００７１】前記したビット数変換部３における加算回
路７から出力されたＭビットのデジタル信号は、Ｎビッ
トのデジタル信号と対応して復元されるアナログ信号
と、前記したＮビットのデジタル信号を得るのに用いら
れたアナログ信号との間に存在する２のＮ乗分の１の分
解能１ＬＳＢについて±０.５ＬＳＢの誤差範囲以内
で、前記したＮビットのデジタル信号に対応しているア
ナログ信号波形の積分値と、Ｍ＞Ｎの関係にあるＭビッ
トのデジタル信号に対応しているアナログ信号波形の積
分値とが等価となるようにビット数変換が行なわれてい
る状態のデジタル信号であり、前記のＭビットのデジタ
ル信号は、周波数スペククトル分析部４に供給され、前
記の周波数スペククトル分析部４において周波数スペク
トル分析が行なわれる。The M-bit digital signal output from the adder circuit 7 in the bit number converting section 3 is an analog signal restored corresponding to the N-bit digital signal, and the N-bit digital signal is obtained. Of the analog signal waveform corresponding to the aforementioned N-bit digital signal within an error range of ± 0.5 LSB for a resolution 1 LSB of 1 / N of 2 existing between the analog signal used for The digital signal is in a state in which the number of bits is converted such that the integrated value and the integrated value of the analog signal waveform corresponding to the M-bit digital signal having a relation of M> N are equivalent. The M-bit digital signal of is supplied to the frequency spectrum analysis unit 4, and the frequency spectrum analysis is performed in the frequency spectrum analysis unit 4.
【００７２】前記した周波数スペククトル分析部４は、
例えば高速フーリエ変換（ＦＦＴ）によって周波数スペ
クトル分析を行なうような構成態様のもの、あるいは多
数のデジタル帯域通過フィルタを用いた構成態様のも
の、もしくは、その他の構成態様のもの、の何れのもの
でも使用できる。周波数スペクトル分析部４では、それ
に前記したビット数変換部３から供給されたＭビットの
デジタル信号についての周波数スペクトル分析動作を行
なって、分析結果をＮビットのデジタル信号のダイナミ
ックレンジの出力データとして出力端子２と表示部５と
に与える。本発明の周波数スペクトル分析装置では、周
波数スペクトル分析の対象にされているＮビットのデジ
タル信号を、Ｍ＞Ｎの関係にあるＭビットのデジタル信
号にビット数変換した信号として、前記のＭビットのデ
ジタル信号について周波数スペクトル分析を行なうよう
にしたから、前記したＮビットのデジタル信号に対する
周波数スペクトル分析が、Ｎビットのデジタル信号につ
いて行なわれた場合に、Ｎビットのデジタル信号におけ
る最下位桁の信号と対応するような微小な信号レベルの
デジタル信号も、Ｍビットのデジタル信号に対する周波
数スペクトル分析時には、２の（Ｍ−Ｎ）乗の分解能で
滑らかな波形として周波数スペクトル分析されるので、
前記のようにＮビットのデジタル信号の周波数スペクト
ル分析を、Ｎビットのデジタル信号について行なった場
合に、Ｎビットのデジタル信号における最下位桁の信号
と対応するような微小な信号レベルのデジタル信号と対
応して周波数スペクトル分析結果中に表れた多くの高調
波成分｛図１４の（ｂ）参照｝を、図１４の（ａ）のよ
うに周波数スペクトルの分析結果中に表れないようにで
きる。The frequency spectrum analyzer 4 described above is
For example, any one of those configured to perform frequency spectrum analysis by Fast Fourier Transform (FFT), one configured using a large number of digital band pass filters, or one configured in other ways is used. it can. The frequency spectrum analysis unit 4 performs a frequency spectrum analysis operation on the M-bit digital signal supplied from the bit number conversion unit 3 and outputs the analysis result as output data of the dynamic range of the N-bit digital signal. It is given to the terminal 2 and the display unit 5. In the frequency spectrum analyzer of the present invention, the N-bit digital signal that is the target of the frequency spectrum analysis is converted into the M-bit digital signal having the relation of M> N by the number of bits, and the M-bit Since the frequency spectrum analysis is performed on the digital signal, when the frequency spectrum analysis on the N-bit digital signal is performed on the N-bit digital signal, it is determined that the least significant digit signal in the N-bit digital signal is obtained. A corresponding digital signal of a minute signal level is also subjected to frequency spectrum analysis as a smooth waveform with a resolution of 2 (M−N) power when performing frequency spectrum analysis on an M-bit digital signal.
As described above, when the frequency spectrum analysis of the N-bit digital signal is performed on the N-bit digital signal, a digital signal having a minute signal level corresponding to the least significant digit signal in the N-bit digital signal is obtained. Correspondingly, many harmonic components (see (b) of FIG. 14) appearing in the frequency spectrum analysis result can be prevented from appearing in the frequency spectrum analysis result as in (a) of FIG.
【００７３】なお、本発明の周波数スペクトル分析装置
の実施に当って、周波数スペクトル分析の対象にされて
いるＮビットのデジタル信号を、Ｍ＞Ｎの関係にあるＭ
ビットのデジタル信号にビット数変換を行なう手段とし
ては、ビット数変換の対象にされているＮビットのデジ
タル信号について、順次の隣接する１標本化周期を隔て
ているＮビットのデジタル信号間の差の変化態様の情報
を検出した結果に基づいて、予め定められたアナログ信
号波形と対応するように設定された（Ｍ−Ｎ）ビツトの
付加符号情報を発生させて、Ｎビットのデジタル信号を
Ｍ＞Ｎの関係にあるＭビットのデジタル信号にビット数
変換を行なうようにした既述のような手段には限られる
ことはなく、例えば、ビット数変換の対象にされている
Ｎビットのデジタル信号について、順次の隣接する１標
本化周期を隔てているＮビットのデジタル信号間の差の
変化態様に応じてスムージング処理を行なって、アナロ
グ信号波形と対応するように設定された（Ｍ−Ｎ）ビツ
トの付加符号情報を発生させて、Ｎビットのデジタル信
号をＭ＞Ｎの関係にあるＭビットのデジタル信号にビッ
ト数変換させるような手段が用いられてもよい。In the implementation of the frequency spectrum analyzer of the present invention, an N-bit digital signal to be subjected to frequency spectrum analysis is converted into M, which has a relation of M> N.
As a means for converting the bit number into a bit digital signal, a difference between N bit digital signals which are separated from each other by one adjacent sampling period is selected for the N bit digital signal subjected to the bit number conversion. On the basis of the result of detecting the information of the change mode, the additional code information of (M−N) bits set so as to correspond to the predetermined analog signal waveform is generated to convert the N-bit digital signal to M. The number of bits is not limited to the above-described means for converting the number of bits of an M-bit digital signal having a relationship of> N. For example, an N-bit digital signal to be subjected to the number of bits conversion. The smoothing process according to the change mode of the difference between the N-bit digital signals which are separated by one adjacent sampling period in sequence, and correspond to the analog signal waveform. A means for generating additional code information of (M−N) bits set so that the N-bit digital signal is converted into an M-bit digital signal having a relation of M> N by the number of bits is used. May be.
【００７４】[0074]
【発明の効果】以上、詳細に説明したところから明らか
なように本発明の周波数スペクトル分析装置は、Ｎビッ
トのデジタル信号を得るのに用いられたアナログ信号
と、前記のＮビットのデジタル信号を復元して得たアナ
ログ信号との間に存在する２のＮ乗分の１の分解能１Ｌ
ＳＢについて±０.５ＬＳＢの誤差範囲以内で、前記し
たＮビットのデジタル信号によって示されるアナログ信
号波形の積分値と、Ｍ＞Ｎの関係にあるＭビットのデジ
タル信号と対応しているアナログ信号波形の積分値とが
等価となるようにして、ビット数変換の対象にされてい
るＮビットのデジタル信号について、順次の隣接する１
標本化周期を隔てているＮビットのデジタル信号間の差
の変化態様の情報を検出した結果に基づいてアナログ信
号波形と対応するように設定された（Ｍ−Ｎ）ビットの
付加符号情報を前記したＮビットのデジタル信号の最下
位桁に連続させて、Ｍビットのデジタル信号にビット数
変換を行ない、前記したＭ＞Ｎの関係にあるＭビットの
デジタル信号についてＦＦＴ、あるいはデジタル帯域通
過フィルタ群によって周波数スペクトルの分析を行な
い、その分析結果をＮビットのデジタル信号のダイナミ
ックレンジで取出すようにしており、本発明の周波数ス
ペクトル分析装置では、周波数スペクトル分析の対象に
されているＮビットのデジタル信号を、Ｍ＞Ｎの関係に
あるＭビットのデジタル信号にビット数変換した信号と
して、前記のＭビットのデジタル信号について周波数ス
ペクトル分析を行なうようにしたから、従来、Ｎビット
のデジタル信号の周波数スペクトル分析を、Ｎビットの
デジタル信号について行なった場合には、既述のように
Ｎビットのデジタル信号における最下位桁の信号と対応
するような微小な信号レベルのデジタル信号によって多
くの高調波成分が周波数スペクトルの分析結果中に表れ
ていたが、前記したＮビットのデジタル信号に対する周
波数スペクトル分析における最下位桁の信号と対応する
ような微小な信号レベルのデジタル信号も、本発明によ
るＭビットのデジタル信号に対する周波数スペクトル分
析時には、２の（Ｍ−Ｎ）乗の分解能で滑らかな波形と
して周波数スペクトル分析されるので、前記のようにＮ
ビットのデジタル信号の周波数スペクトル分析を、Ｎビ
ットのデジタル信号について行なった場合に、Ｎビット
のデジタル信号における最下位桁の信号と対応するよう
な微小な信号レベルのデジタル信号と対応して発生した
多くの高調波成分は、周波数スペクトルの分析結果中に
表れないようにできるのであり、本発明によれば既述の
問題点は良好に解決できる。As is apparent from the above detailed description, the frequency spectrum analyzing apparatus of the present invention provides the analog signal used to obtain the N-bit digital signal and the N-bit digital signal. A resolution of 1 / N to the power of 2 existing between the restored analog signal and 1L
An analog signal waveform corresponding to an M-bit digital signal having a relation of M> N with an integral value of the analog signal waveform represented by the N-bit digital signal described above within an error range of ± 0.5 LSB with respect to SB. So that they are equivalent to the integrated value of N-bit digital signals that are subject to bit number conversion
The (M−N) -bit additional code information set so as to correspond to the analog signal waveform is detected based on the result of detecting the information of the change state of the difference between the N-bit digital signals separated by the sampling period. The N-bit digital signal is continuously connected to the least significant digit to convert the number of bits into the M-bit digital signal, and the FFT or digital band pass filter group is applied to the M-bit digital signal having the above M> N relationship. The frequency spectrum is analyzed by the method, and the analysis result is taken out in the dynamic range of the N-bit digital signal. In the frequency spectrum analyzer of the present invention, the N-bit digital signal to be subjected to the frequency spectrum analysis is obtained. As a signal obtained by converting the number of bits into an M-bit digital signal having a relation of M> N, Since the frequency spectrum analysis is performed on the N.sup.th digital signal, conventionally, when the frequency spectrum analysis of the N-bit digital signal is performed on the N-bit digital signal, as described above, Although many harmonic components were shown in the analysis result of the frequency spectrum due to the digital signal of the minute signal level corresponding to the signal of the least significant digit, the lowest frequency in the frequency spectrum analysis for the N-bit digital signal described above. A digital signal having a minute signal level corresponding to a digit signal is also subjected to frequency spectrum analysis as a smooth waveform with a resolution of 2 (M−N) when the frequency spectrum of the M-bit digital signal according to the present invention is analyzed. As described above, N
When the frequency spectrum analysis of the bit digital signal is performed on the N bit digital signal, it is generated corresponding to the digital signal of the minute signal level corresponding to the signal of the least significant digit in the N bit digital signal. Since many harmonic components can be prevented from appearing in the analysis result of the frequency spectrum, the present invention can satisfactorily solve the above-mentioned problems.
【図１】本発明の周波数スペクトル分析装置の概略構成
を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a frequency spectrum analyzer of the present invention.
【図２】本発明の周波数スペクトル分析装置の構成部分
の一部具体的構成例を示すブロック図である。FIG. 2 is a block diagram showing a partial specific configuration example of the components of the frequency spectrum analyzer of the present invention.
【図３】本発明の周波数スペクトル分析装置の構成部分
の一部具体的構成例を示すブロック図である。FIG. 3 is a block diagram showing a partial specific configuration example of the components of the frequency spectrum analyzer of the present invention.
【図４】装置の動作説明のための図である。FIG. 4 is a diagram for explaining the operation of the apparatus.
【図５】装置の動作説明のための図である。FIG. 5 is a diagram for explaining the operation of the apparatus.
【図６】装置の動作説明のための図である。FIG. 6 is a diagram for explaining the operation of the apparatus.
【図７】装置の動作説明のための図である。FIG. 7 is a diagram for explaining the operation of the apparatus.
【図８】装置の動作説明のための図である。FIG. 8 is a diagram for explaining the operation of the apparatus.
【図９】装置の動作説明のための図である。FIG. 9 is a diagram for explaining the operation of the apparatus.
【図１０】装置の動作説明のための図である。FIG. 10 is a diagram for explaining the operation of the apparatus.
【図１１】装置の動作説明のための図である。FIG. 11 is a diagram for explaining the operation of the apparatus.
【図１２】装置の動作説明のための図である。FIG. 12 is a diagram for explaining the operation of the apparatus.
【図１３】装置の動作説明のための図である。FIG. 13 is a diagram for explaining the operation of the apparatus.
【図１４】周波数スペクトル分析装置の出力の状態を例
示した図である。FIG. 14 is a diagram illustrating an output state of the frequency spectrum analyzer.
１…アナログ信号を２のＮ乗分の１の分解能でデジタル
信号に変換して得たＮビットのデジタル信号の入力端
子、２…周波数スペクトル分析装置から出力されるＮビ
ットのダイナミックレンジの出力データの出力端子、３
…ビット数変換部、４…周波数スペクトル分析部、５…
周波数スペクトル分析装置から出力されるＮビットのダ
イナミックレンジの出力データの表示部、６…遅延回
路、７…加算回路、８…信号波形の変換態様の検出部、
９…（Ｍ−Ｎ）ビット信号発生部、１０…可変遅延部、
１１…遅延制御信号発生部、1 ... N-bit digital signal input terminal obtained by converting an analog signal into a digital signal with a resolution of 1 / N. 2 ... N-bit dynamic range output data output from a frequency spectrum analyzer Output terminals, 3
... Bit number converter, 4 ... Frequency spectrum analyzer, 5 ...
A display unit of output data of N-bit dynamic range output from the frequency spectrum analyzer, 6 ... Delay circuit, 7 ... Adder circuit, 8 ... Signal waveform conversion mode detection unit,
9 ... (MN) bit signal generator, 10 ... Variable delay unit,
11 ... Delay control signal generator,
Claims (2)
でデジタル信号に変換して得たＮビットのデジタル信号
を周波数スペクトラムに分析する周波数スペクトル分析
装置であって、前記したＮビットのデジタル信号と対応
して復元されるアナログ信号と、前記したＮビットのデ
ジタル信号を得るのに用いられたアナログ信号との間に
存在する２のＮ乗分の１の分解能１ＬＳＢについて±
０.５ＬＳＢの誤差範囲以内で、前記したＮビットのデ
ジタル信号に対応しているアナログ信号波形の積分値
と、Ｍ＞Ｎの関係にあるＭビットのデジタル信号に対応
しているアナログ信号波形の積分値とが等価となるよう
にしてビット数変換を行なうビット数変換部と、前記し
たビット数変換部から出力されたＭビットのデジタル信
号について周波数スペクトラムに分析する周波数スペク
トル分析部と、前記の周波数スペクトル分析部からの出
力信号のダイナミックレンジを、Ｎビットのデジタル信
号のダイナミックレンジとする手段とからなる周波数ス
ペクトル分析装置。1. A frequency spectrum analyzer for analyzing an N-bit digital signal obtained by converting an analog signal into a digital signal with a resolution of 1 / N of 2 and analyzing the N-bit digital signal into a frequency spectrum. ± 1 for resolution 1LSB of 1 / N of 2 existing between the analog signal restored corresponding to the digital signal and the analog signal used to obtain the N-bit digital signal.
Within the error range of 0.5 LSB, the integrated value of the analog signal waveform corresponding to the above-mentioned N-bit digital signal and the analog signal waveform corresponding to the M-bit digital signal having a relation of M> N A bit number conversion unit that performs bit number conversion such that the integrated value becomes equivalent, a frequency spectrum analysis unit that analyzes the M-bit digital signal output from the bit number conversion unit into a frequency spectrum, and A frequency spectrum analyzer comprising means for setting a dynamic range of an output signal from the frequency spectrum analyzer to a dynamic range of an N-bit digital signal.
でデジタル信号に変換して得たＮビットのデジタル信号
を周波数スペクトラムに分析する周波数スペクトル分析
装置であって、アナログ信号を２のＮ乗分の１の分解能
でデジタル信号に変換して得たＮビットのデジタル信号
を、前記のＮビットのデジタル信号を得るのに用いられ
たアナログ信号と、前記のＮビットのデジタル信号を復
元して得たアナログ信号との間に存在する２のＮ乗分の
１の分解能１ＬＳＢについて±０.５ＬＳＢの誤差範囲
以内で、前記したＮビットのデジタル信号に対応してい
るアナログ信号波形の積分値と、Ｍ＞Ｎの関係にあるＭ
ビットのデジタル信号に対応しているアナログ信号波形
の積分値とが等価となるようにしてビット数変換を行な
うのに、ビット数変換の対象にされているＮビットのデ
ジタル信号について、順次の隣接する１標本化周期を隔
てているＮビットのデジタル信号間の差の変化態様の情
報を検出し、前記したＮビットのデジタル信号における
順次の隣接する１標本化周期を隔てているＮビットのデ
ジタル信号間の差の変化態様に応じて、アナログ信号波
形と対応するように設定された(Ｍ−Ｎ)ビットの付加符
号情報を発生させ、それを前記したＮビットのデジタル
信号の最下位桁に前記した(Ｍ−Ｎ)ビットの付加符号情
報を連続させてＭビットのデジタル信号を生成させるよ
うにしてビット数変換を行なうビット数変換部と、前記
したビット数変換部から出力されたＭビットのデジタル
信号について周波数スペクトラムに分析する周波数スペ
クトル分析部と、前記の周波数スペクトル分析部からの
出力信号のダイナミックレンジを、Ｎビットのデジタル
信号のダイナミックレンジとする手段とからなる周波数
スペクトル分析装置。2. A frequency spectrum analyzer for analyzing an N-bit digital signal obtained by converting an analog signal into a digital signal with a resolution of 1 / N of 2 and converting the analog signal into 2 An N-bit digital signal obtained by converting it into a digital signal with a resolution of 1 / N is restored to the analog signal used to obtain the N-bit digital signal and the N-bit digital signal. The integral of the analog signal waveform corresponding to the above-mentioned N-bit digital signal is within the error range of ± 0.5 LSB for the resolution 1 LSB of 1 / N of 2 existing between the analog signal obtained by M that has a relation of M> N with the value
The bit number conversion is performed so that the integrated value of the analog signal waveform corresponding to the bit digital signal becomes equivalent, and the N-bit digital signal that is the target of the bit number conversion is sequentially adjacent. Information of the change mode of the difference between the N-bit digital signals separated by one sampling period is detected, and the N-bit digital signals separated by the successive adjacent one sampling period in the N-bit digital signal are detected. Depending on the change mode of the difference between the signals, (MN) bit additional code information set so as to correspond to the analog signal waveform is generated, and this is used as the least significant digit of the N-bit digital signal. A bit number conversion unit for converting the bit number by continuously generating the (M−N) -bit additional code information and generating an M-bit digital signal, and the bit number conversion unit described above. A frequency spectrum analysis unit for analyzing the M-bit digital signal output from the frequency spectrum analysis unit, and means for setting the dynamic range of the output signal from the frequency spectrum analysis unit to the dynamic range of the N-bit digital signal. Frequency spectrum analyzer.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1125572A (en) * | 1997-07-07 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Optical disk player |
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1994
- 1994-09-27 JP JP25757294A patent/JP3171026B2/en not_active Expired - Fee Related
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| JPH1125572A (en) * | 1997-07-07 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Optical disk player |
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