JPH088996A - Fault detector - Google Patents

Abstract

PURPOSE:To confirm normality of a monitoring function in real time. CONSTITUTION:When a transmission line fault between processing blocks to be connected by 1 to 1 is detected, the output part of a processing block 1 is provided with a data addition part 10B for fault detection and data for fault detection showing 'normality' and 'abnormality' is alternately added to output data with a periodicity. The input part of the processing block is provided with a fault detection part 10 C and data for fault detection is alternately detected from input data with the same periodicity as that on the front step. A fault detection signal 104 showing 'no error' at the time of a detection and 'error' at the time of a detection impossible is made to be outputted, a fault detection signal 104 is monitored in a fault line concentration part 10E, 'no error' and 'error' are alternately discriminated with the periodicity, and the normality of the data addition part 10B for fault detection, the fault detection part 10C, the fault line concentration part 10 E and a transmission line 101 at the time of 'no error' and 'error' can be always monitored 7 in real time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、電子計算機または電
子交換機等のデータ処理装置に用いられ、データ伝送路
における障害発生を監視する障害監視装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault monitoring device used in a data processing device such as an electronic computer or an electronic exchange to monitor a fault occurrence in a data transmission line.

【０００２】[0002]

【従来の技術】周知のように、電子計算機または電子交
換機等のデータ処理装置にあっては、データ伝送路にお
ける障害発生を監視する障害監視装置が設けられてい
る。2. Description of the Related Art As is well known, a data processing device such as an electronic computer or an electronic exchange is provided with a fault monitoring device for monitoring the occurrence of a fault in a data transmission path.

【０００３】この障害監視装置の一例として、各処理ブ
ロック内に障害検出部と障害検出用データ付加部を設
け、前段ブロックの障害検出用データ付加部で出力デー
タに障害検出用データを付加し、後段ブロックで障害検
出用データの正常／異常を判別することにより、データ
伝送路における障害発生の有無を検出し、各ブロックの
障害検出部で得られる障害検出信号を障害集線部でまと
め、ＣＰＵ（中央制御装置）等の上位装置に通知すると
いう方式のものがある。As an example of this fault monitoring device, a fault detecting section and a fault detecting data adding section are provided in each processing block, and the fault detecting data adding section of the preceding block adds the fault detecting data to the output data. By determining whether the failure detection data is normal / abnormal in the subsequent block, it is detected whether or not a failure has occurred in the data transmission path, the failure detection signals obtained by the failure detection unit of each block are collected by the failure concentrator, and the CPU ( There is a system of notifying a higher-level device such as a central control device).

【０００４】この種の障害監視装置では、さらに上記障
害検出部、障害検出用データ付加部、障害集線部、障害
検出信号の伝送路における正常性を確認するため、上位
装置から障害検出用データ付加部に検査命令を任意にあ
るいは定期的に与え、障害検出部で障害が検出できるよ
うなデータを故意に付加するようにしている。すなわ
ち、上位装置からの検査命令により擬似的に障害を起こ
し、障害集線部から障害発生の通知が上がってくるか否
かで正常性を確認している。In this type of fault monitoring device, the fault detecting unit, the fault detecting data adding unit, the fault concentrating unit, and the fault detecting data adding unit for confirming the normality of the transmission line of the fault detecting signal are added from the host unit. An inspection command is given to the section arbitrarily or periodically, and data for allowing the failure detection section to detect a failure is intentionally added. That is, the normality is confirmed by checking whether or not a fault occurs artificially in response to a test command from the host device and a fault occurrence notice is sent from the fault concentrator.

【０００５】しかしながら、上記のような従来の障害監
視装置では、上位装置から障害検出用データ付加部に検
査命令を与えて、あたかも障害が発生したかのように擬
似的に異常を示すデータを付加させるようにし、上位装
置側で障害検出部が障害を検出して障害集線部から障害
発生の通知が返ってくるか否かを判別することで、監視
機能の正常性を確認する方式であるため、上位装置側の
ソフト処理が必要であり、しかもリアルタイムに監視機
能の正常性が確認できない。However, in the conventional fault monitoring device as described above, a test command is given from the host device to the fault detection data addition section to add data indicating a pseudo abnormality as if a fault had occurred. In this way, the normality of the monitoring function is confirmed by the fault detection unit on the upper device side detecting the fault and determining whether or not the fault concentration unit returns the fault occurrence notification. However, software processing on the host device side is required, and the normality of the monitoring function cannot be confirmed in real time.

【０００６】[0006]

【発明が解決しようとする課題】以上述べたように、従
来のデータ処理装置に用いられる障害監視装置は、監視
機能の正常性を確認するためには上位装置側のソフト処
理が必要であり、しかもリアルタイムにその正常性を確
認することができないという問題を有していた。As described above, the fault monitoring device used in the conventional data processing device requires software processing on the host device side to confirm the normality of the monitoring function. Moreover, there is a problem that the normality cannot be confirmed in real time.

【０００７】そこで、この発明は上記の課題を解決すべ
くなされたもので、上位装置側のソフト処理が不要で、
リアルタイムに監視機能の正常性を確認することのでき
る障害監視装置を提供することを目的とする。Therefore, the present invention has been made to solve the above-mentioned problems, and does not require software processing on the host device side.
It is an object of the present invention to provide a fault monitoring device capable of confirming the normality of the monitoring function in real time.

【０００８】[0008]

【課題を解決するための手段】上記目的を解決するため
に、第１の発明は、データ処理装置における１対１で接
続される処理ブロック間の伝送路障害を検出する障害検
出装置において、後段の処理ブロックへのデータに「正
常」、「異常」を表す障害検出用データを周期性をもっ
て交互に付加する障害検出用データ付加部と、前段の処
理ブロックからのデータから前記「正常」、「異常」を
表す障害検出用データを周期性をもって交互に検出し、
検出時には「エラー無し」、検出不能時には「エラー有
り」を表す障害検出信号を出力する障害検出部と、この
障害検出部から出力される障害検出信号を監視して「エ
ラー無し」、「エラー有り」を周期性をもって交互に判
別する障害集線部とを具備することを特徴とする。In order to solve the above-mentioned problems, a first invention is a failure detecting apparatus for detecting a failure in a transmission path between processing blocks connected in a one-to-one correspondence in a data processing apparatus. The fault detection data adding section that alternately adds fault detection data indicating "normal" and "abnormal" to the data to the processing block of the above, and the "normal", " Fault detection data representing "abnormal" is detected alternately with periodicity,
A fault detection unit that outputs a fault detection signal that indicates “no error” when detected and a fault detection signal when detection is not possible, and monitors the fault detection signal output from this fault detection unit for “no error” and “error present” And a fault concentrating portion for discriminating alternately with the periodicity.

【０００９】第２の発明は、データ処理装置における１
対複数、複数対１、複数対複数で接続される処理ブロッ
ク間の伝送路障害を検出する障害検出装置において、後
段の処理ブロックへのデータに「正常」、「異常」を表
す障害検出用データを任意の順序で付加すると共に、付
加したデータの内容を示す識別データを付加する障害検
出用データ付加部と、前段の処理ブロックからのデータ
に付加されている識別データを検出し、この識別データ
に対応する障害検出用データを検出して、検出時には
「エラー無し」、検出不能時には「エラー有り」を表す
障害検出信号を前記識別データと共に出力する障害検出
部と、この障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別する障害集線部とを具備することを特
徴とする。A second aspect of the present invention is a data processing apparatus according to the first aspect.
In a failure detection device that detects a transmission path failure between processing blocks connected by a plurality of pairs, a plurality of ones, and a plurality of pairs, failure detection data indicating "normal" or "abnormal" in data to a subsequent processing block. And the identification data attached to the data from the processing block in the preceding stage, and the identification data attached to the data from the preceding processing block are detected. The fault detection data corresponding to the above is detected, and a fault detection unit that outputs a fault detection signal indicating “no error” at the time of detection and “error present” at the time of undetectable together with the identification data, and is output from this fault detection unit. And a fault concentrating section that monitors "fault detection signal" based on the identification data to determine "no error" and "error".

【００１０】[0010]

【作用】第１の発明の障害検出装置では、１対１で接続
される処理ブロック間の伝送路障害を検出する場合に、
処理ブロックの出力部に障害検出用データ付加部を設け
て、後段の処理ブロックへのデータに「正常」、「異
常」を表す障害検出用データを周期性をもって交互に付
加しておき、処理ブロックの入力部に障害検出部を設け
て、前段の処理ブロックからのデータから「正常」、
「異常」を表す障害検出用データを前段側と同じ周期性
をもって交互に検出し、検出時には「エラー無し」、検
出不能時には「エラー有り」を表す障害検出信号を出力
するようにし、障害集線部で障害検出部から出力される
障害検出信号を監視して「エラー無し」、「エラー有
り」を周期性をもって交互に判別することにより、エラ
ー無し時とエラー有り時の障害検出用データ付加部と障
害検出部と障害集線部と伝送路の正常性をリアルタイム
に常時監視できるようにした。In the fault detecting apparatus according to the first aspect of the present invention, when detecting a transmission line fault between processing blocks connected one-to-one,
A fault detection data addition unit is provided in the output unit of the processing block, and fault detection data indicating "normal" and "abnormal" is alternately added to the data to the subsequent processing block with periodicity. The failure detection section is provided in the input section of the
Fault detection data indicating "abnormal" is alternately detected with the same periodicity as the preceding stage side, and a fault detection signal indicating "no error" when detected and "error present" when undetectable is output. By monitoring the failure detection signal output from the failure detection section and alternately determining "no error" and "error" with a periodicity, the error detection data addition section when there is no error and when there is an error The normality of the fault detector, fault concentrator, and transmission line can be constantly monitored in real time.

【００１１】第２の発明の障害検出装置は、１対複数、
複数対１、複数対複数で接続される処理ブロック間の伝
送路障害を検出する場合に、処理ブロックの出力部に障
害検出用データ付加部を設けて、後段の処理ブロックへ
のデータに「正常」、「異常」を表す障害検出用データ
を任意の順序で付加すると共に、付加したデータの内容
を示す識別データを付加し、処理ブロックの入力部に障
害検出部を設けて、前段の処理ブロックからのデータに
付加されている識別データを検出し、この識別データに
対応する障害検出用データを検出して、検出時には「エ
ラー無し」、検出不能時には「エラー有り」を表す障害
検出信号を前記識別データと共に出力するようにし、障
害集線部で障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別することにより、エラー無し時とエラ
ー有り時の障害検出用データ付加部と障害検出部と障害
集線部と伝送路の正常性をリアルタイムに常時監視でき
るようにした。The fault detecting apparatus of the second invention is one-to-many,
When detecting a transmission path failure between processing blocks connected in multiple-to-one or multiple-to-multiple connection, a failure detection data addition unit is provided at the output unit of the processing block, and the data to the subsequent processing block is "normal". , And "abnormal" fault detection data are added in an arbitrary order, identification data indicating the contents of the added data is added, and a fault detection unit is provided in the input unit of the processing block to provide the preceding processing block. The identification data added to the data from the above is detected, the fault detection data corresponding to this identification data is detected, and the fault detection signal indicating "no error" when detected and "error present" when undetectable Outputs together with the identification data, and monitors the failure detection signal output from the failure detection section in the failure concentration section based on the identification data to determine "no error" and "error" The Rukoto were to be constantly monitor the health of the fault detection data adding unit and the fault detector and fault current line portion when there is an error and when no error transmission line in real time.

【００１２】[0012]

【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００１３】まず、図１乃至図８を参照して、第１の実
施例について述べる。First, a first embodiment will be described with reference to FIGS.

【００１４】図１は、この発明に係る障害監視装置の実
施例として、データ処理装置の処理ブロックが１対１で
接続されている場合の構成を示すものである。FIG. 1 shows an embodiment of the fault monitoring apparatus according to the present invention in which the processing blocks of a data processing apparatus are connected in a one-to-one relationship.

【００１５】図１において、処理ブロック１，２はＣＰ
Ｕ等の上位装置３からの命令に応じて入力データを適宜
データ処理するもので、データ伝送路に対して直列に接
続されている。尚、データ伝送路には、各処理ブロック
の処理データと共にそのデータの先頭バイトでアクティ
ブとなるデータ同期信号及びビット周期のクロック信号
が伝送されるものとし、前後段の処理ブロックも特に図
示しないが１，２と同様に構成されているものとする。In FIG. 1, processing blocks 1 and 2 are CPs.
The input data is appropriately processed according to a command from the higher-level device 3 such as U, and is connected in series to the data transmission path. It is assumed that the data transmission path transmits the processing data of each processing block as well as the data synchronization signal which becomes active in the first byte of the data and the clock signal of the bit period, and the processing blocks in the preceding and succeeding stages are not particularly shown. It is assumed that it is configured in the same manner as 1 and 2.

【００１６】各処理ブロック１，２はそれぞれ入力部に
障害検出部１０Ａ，１０Ｃを備え、出力部に障害検出用
データ付加部１０Ｂ，１０Ｄを備える。制御部１０Ｆ
は、上位装置３からの初期化命令（例えば電源投入時、
処理復帰時等に発生される）を受けて、各処理ブロック
１，２の障害検出部１０Ａ，１０Ｃ及び障害検出用デー
タ付加部１０Ｂ，１０Ｄにそれぞれリセット信号１０５
を送る機能を有する。障害集線部１０Ｅは各処理ブロッ
ク１，２の障害検出部１０Ａ，１０Ｃからの障害検出信
号１０３，１０４をまとめて上位装置３に通知する機能
を有する。Each of the processing blocks 1 and 2 has a failure detecting section 10A, 10C at the input section and a failure detecting data adding section 10B, 10D at the output section. Control unit 10F
Is an initialization command from the host device 3 (for example, when the power is turned on,
(Regenerated when processing is restored), the reset signal 105 is sent to the failure detection units 10A and 10C and the failure detection data addition units 10B and 10D of the processing blocks 1 and 2, respectively.
Has the function of sending. The fault concentrating unit 10E has a function of collectively reporting the fault detection signals 103 and 104 from the fault detecting units 10A and 10C of the processing blocks 1 and 2 to the upper level device 3.

【００１７】上記障害検出用データ付加部１０Ｂ，１０
Ｄはいずれも処理データに周期的に変化する障害検出用
データを付加してデータ伝送路１０１，１０２に導出す
るもので、その付加データを制御部１０Ｆからのリセッ
ト信号１０５に応じて予め決められた値に初期化するよ
うになっている。The fault detecting data adding sections 10B, 10
D is for adding fault detection data that changes periodically to the processed data and deriving it to the data transmission lines 101 and 102, and the additional data is determined in advance according to the reset signal 105 from the control unit 10F. It is designed to be initialized to the specified value.

【００１８】上記障害検出部１０Ａ，１０Ｃはいずれも
データ伝送路１００，１０１からの入力データに付加さ
れている障害検出用データからデータ伝送路１００，１
０１の障害を検出するもので、障害検出時には障害検出
信号１０３，１０４を障害集線部１０Ｅに送出し、制御
部１０Ｆからのリセット信号１０５に応じて検出処理を
初期化するようになっている。Each of the fault detecting units 10A and 10C detects data from the fault detection data added to the input data from the data transmission lines 100 and 101.
The fault detection signal 01 is detected. When the fault is detected, the fault detection signals 103 and 104 are sent to the fault concentrator 10E, and the detection process is initialized according to the reset signal 105 from the controller 10F.

【００１９】図２は上記障害検出用データ付加部１０Ｂ
の具体的な構成を示すものである。尚、他の処理ブロッ
ク２の障害検出用データ付加部１０Ｄの構成は１０Ｂと
全く同じ構成であるので、ここでは説明を省略する。FIG. 2 shows the fault detecting data adding section 10B.
2 shows a specific configuration of. Since the configuration of the fault detection data addition unit 10D of the other processing block 2 is exactly the same as that of 10B, the description thereof is omitted here.

【００２０】図２において、入力データ（処理ブロック
１内の処理データであり、ここでは８ビットのパラレル
データとする）２００は第１の遅延回路２０Ａ、パリテ
ィ正常演算部２０Ｂ、パリティ擬正常演算部２０Ｃにそ
れぞれ供給され、データ同期信号２０１、リセット信号
２１３（図１の１０５）及びクロック信号２０２はコン
トロール部２０Ｅに供給され、さらにクロック信号２０
２は第２のレジスタ部２０Ｈにラッチ信号として供給さ
れ、データ同期信号２０１は第２の遅延回路２０Ｉに供
給される。In FIG. 2, input data (processed data in the processing block 1 and herein assumed to be 8-bit parallel data) 200 is a first delay circuit 20A, a parity normal operation unit 20B, a parity pseudo normal operation unit. 20C, the data synchronization signal 201, the reset signal 213 (105 in FIG. 1) and the clock signal 202 are supplied to the control unit 20E, and the clock signal 20
2 is supplied to the second register unit 20H as a latch signal, and the data synchronization signal 201 is supplied to the second delay circuit 20I.

【００２１】上記コントロール部２０Ｅはレジスタ、カ
ウンタ等で構成され、データ同期信号２０１、リセット
信号２１３及びクロック信号２０２に基づいて、パリテ
ィ正常演算部２０Ｂ、パリティ擬正常演算部２０Ｃに対
するリセット信号２１２、第１のレジスタ部２０Ｄに対
するラッチ信号２０４、第１及び第２のセレクタ部２０
Ｆ，２０Ｇに対する選択制御信号２０６，２０７を生成
するものである。The control unit 20E is composed of a register, a counter, etc., and based on the data synchronizing signal 201, the reset signal 213 and the clock signal 202, the reset signal 212 for the parity normal operation unit 20B and the parity pseudo normal operation unit 20C, the second. Latch signal 204 for the first register unit 20D, the first and second selector units 20
The selection control signals 206 and 207 for F and 20G are generated.

【００２２】第１の遅延回路２０Ａは入力データ２００
を所定期間遅延するもので、その遅延出力２０３の内の
ＬＳＢデータは第２のセレクタ部２０Ｇに供給され、上
位７ビットのデータは第２のレジスタ部２０Ｈに供給さ
れる。The first delay circuit 20A receives the input data 200
Is delayed for a predetermined period, the LSB data in the delayed output 203 is supplied to the second selector section 20G, and the higher 7-bit data is supplied to the second register section 20H.

【００２３】パリティ正常演算部２０Ｂは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ２０
０についてデータ毎（データ同期信号２０１がアクティ
ブになる単位）にパリティを演算するものである。パリ
ティ擬正常演算部２０Ｃは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ２００についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第１のレジスタ部２０Ｄに送られ、ラッ
チ信号２０４に応じてラッチされる。The normal parity operation unit 20B uses the normal parity as an odd parity and resets the input data 20 after reset.
For 0, the parity is calculated for each data (unit in which the data synchronization signal 201 becomes active). The parity pseudo-normal operation unit 20C calculates the parity for each data of the reset input data 200 with the abnormal parity as an even parity. The respective parity calculation results are sent to the first register section 20D and latched in response to the latch signal 204.

【００２４】ここでラッチされた２つのパリティデータ
は第１のセレクタ部２０Ｆに送られ、選択制御信号２０
６に応じて選択的に導出される。その選択データ２０５
は第２のセレクタ部２０Ｇに供給され、選択制御信号２
０７に応じて遅延回路２０Ａの出力２０３のＬＳＢデー
タと選択的に導出される。その選択データ２０８は第２
のレジスタ部２０Ｈに供給され、遅延回路２０Ａの出力
２０３の上位７ビットのデータと共にクロック信号２０
２に応じてラッチされる。The two parity data latched here are sent to the first selector section 20F, and the selection control signal 20 is sent.
It is selectively derived according to 6. The selection data 205
Is supplied to the second selector section 20G, and the selection control signal 2
In accordance with 07, it is selectively derived from the LSB data of the output 203 of the delay circuit 20A. The selection data 208 is the second
Of the clock signal 20 supplied to the register unit 20H of the delay circuit 20A and the 7-bit data of the output 203 of the delay circuit 20A.
Latched according to 2.

【００２５】ここでラッチされた８ビットのパラレルデ
ータ２１０は、第２の遅延回路２０Ｉによってタイミン
グ調整されたデータ同期信号２１１及びクロック信号２
０２と共に、伝送路１０１を通じて後段の処理ブロック
２へ出力される。The 8-bit parallel data 210 latched here is the data synchronizing signal 211 and the clock signal 2 whose timing is adjusted by the second delay circuit 20I.
02 is output to the subsequent processing block 2 through the transmission path 101.

【００２６】上記構成による障害検出用データ付加部１
０Ｂの動作を、図３及び図４を参照して説明する。Fault detection data adding section 1 having the above configuration
The operation of 0B will be described with reference to FIGS. 3 and 4.

【００２７】図３は入力データ２００のデータフォーマ
ットを示すもので、Ｐはパリティビットを示している。
このフォーマットでは、１０バイト１フレームとし、各
バイトの８ビットパラレルデータをヘキサ表示“０１，
０２，０３，０４，０５，０６，０７，０８，０９，１
０”で表している。パリティは先頭４バイトに対して付
与し、パリティビットＰを含む網掛け部分についてパリ
ティ演算が施されるものとする。図４は図２の障害検出
用データ付加部１０Ｂの各部の信号タイミング波形を示
すものである。FIG. 3 shows a data format of the input data 200, and P indicates a parity bit.
In this format, one frame of 10 bytes is used, and 8-bit parallel data of each byte is displayed in hexadecimal "01,
02, 03, 04, 05, 06, 07, 08, 09, 1
0 ". Parity is added to the first 4 bytes, and the parity calculation is performed on the shaded portion including the parity bit P. FIG. 4 shows the fault detection data addition unit 10B of FIG. 3 shows the signal timing waveforms of the respective parts of FIG.

【００２８】すなわち、クロック信号２０２とリセット
信号２１３が入力されると、コントロール部２０Ｅのレ
ジスタ、カウンタ等がリセットされる。続いて、入力デ
ータ２００のフレーム先頭バイトでアクティブとなるデ
ータ同期信号２０１がコントロール部２０Ｅに入力され
ると、コントロール部２０Ｅは、データ同期信号２０１
に基づいて、フレーム先頭でパリティ正常演算部２０
Ｂ、パリティ擬正常演算部２０Ｃにリセット信号２１２
を送り、フレーム毎にパリティを演算させる。That is, when the clock signal 202 and the reset signal 213 are input, the registers and counters of the control section 20E are reset. Subsequently, when the data synchronization signal 201 which becomes active at the first byte of the frame of the input data 200 is input to the control unit 20E, the control unit 20E causes the data synchronization signal 201
On the basis of the
B, reset signal 212 to the parity pseudo-normal operation unit 20C
To calculate the parity for each frame.

【００２９】パリティ演算部２０Ｂ，２０Ｃは、リセッ
ト信号２１２により入力データ２００の先頭（データ同
期信号２０１がアクティブの位置）の１クロック手前で
リセットされ、データ２００が入力されると、それぞれ
データ２００の先頭からパリティＰを演算し、演算結果
をコントロール部２０Ｅからのラッチ信号２０４の立ち
上がりで第１のレジスタ部２０Ｄにラッチされる。図４
のタイムチャートでは、ヘキサ表示で“０１，０２，０
３，０４，…の０４まで計算したときにラッチされる。The parity arithmetic units 20B and 20C are reset by the reset signal 212 one clock before the beginning of the input data 200 (the position where the data synchronization signal 201 is active), and when the data 200 is input, the data 200 is input. The parity P is calculated from the beginning, and the calculation result is latched in the first register unit 20D at the rising edge of the latch signal 204 from the control unit 20E. FIG.
In the time chart of, the hexadecimal display is “01, 02, 0
Latches when 04 is calculated from 3, 04, ....

【００３０】各パリティ演算結果は共に第１のセレクタ
部２０Ｆに入力され、コントロール部２０Ｅからの選択
制御信号２０６に応じてフレーム毎に交互に導出され
る。尚、この実施例では、選択制御信号２０６が“０”
のときはパリティ正常演算部２０Ｂ側の演算結果を選択
し、“１”のときはパリティ擬正常演算部２０Ｃ側の演
算結果を選択するものとする。The respective parity calculation results are both input to the first selector section 20F and are alternately derived for each frame according to the selection control signal 206 from the control section 20E. In this embodiment, the selection control signal 206 is "0".
When it is, the operation result on the normal parity operation unit 20B side is selected, and when it is "1", the operation result on the parity pseudo-normal operation unit 20C side is selected.

【００３１】図４のタイムチャートでは、同じデータ
（ヘキサ表示で“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”）を３回入力した場合を
示しており、正常パリティと非正常パリティを交互に選
択しているため、セレクタ２０Ｆで選択されるパリティ
データ２０５はフレーム毎に“０”と“１”の交互にな
っている。In the time chart of FIG. 4, the same data (“01, 02, 03, 04, 05, 0 in hexadecimal display”
6, 07, 08, 09, 10 ″) is input three times. Since the normal parity and the abnormal parity are alternately selected, the parity data 205 selected by the selector 20F is set for each frame. "0" and "1" are alternated.

【００３２】パリティ演算結果２０５は遅延回路２０Ａ
の出力２０３のパリティが付与されるＬＳＢのデータと
共に第２のセレクタ部２０Ｇに入力され、選択制御信号
２０７に応じて選択的に導出される。すなわち、第２の
セレクタ部２０Ｇはパリティビットを付加するときには
２０５側を選択し、その他のときには２０３側を選択す
る。The parity calculation result 205 is the delay circuit 20A.
Of the output 203 is input to the second selector unit 20G together with the LSB data to which the parity is added, and is selectively derived according to the selection control signal 207. That is, the second selector unit 20G selects the 205 side when adding a parity bit, and selects the 203 side at other times.

【００３３】第２のセレクタ部２０Ｇの出力２０８はパ
リティビットを含む８ビットパラレルの内のＬＳＢの１
ビットで、第２のレジスタ部２０Ｈに入力される。この
第２のレジスタ部２０Ｈには、遅延回路２０Ａの出力２
０３の内のパリティビットを含まない上位７ビットのデ
ータが入力され、両入力データはクロック信号２０２の
立ち上がりでラッチされて、８ビットのパラレルデータ
２１０として伝送路１０１を介して次段の処理ブロック
２に出力される。The output 208 of the second selector section 20G is 1 of the LSB of the 8-bit parallel including the parity bit.
Bits are input to the second register unit 20H. The output 2 of the delay circuit 20A is supplied to the second register section 20H.
Data of the upper 7 bits which do not include the parity bit of 03 is input, both input data are latched at the rising edge of the clock signal 202, and as parallel data 210 of 8 bits, the processing block of the next stage via the transmission path 101. 2 is output.

【００３４】ここで、図４のタイムチャートでは、デー
タ同期信号２０１の単位で同じデータ２００を入力して
いるため、第１のセレクタ部２０Ｆで正常パリティと非
正常パリティを交互に付与している。その結果、第２の
セレクタ部２０Ｇの出力２０８は選択制御信号２０７の
選択タイミングで論理値が反転している。よって、第２
のレジスタ部２０Ｈの出力データ２１０は、パリティ付
与のバイトの値がヘキサ表示で“０４”と“０５”（下
線は図中の網掛け部分出あることを示す）になっている
（正常パリティは奇数パリティなので“０４”が正
常）。Here, in the time chart of FIG. 4, since the same data 200 is input in the unit of the data synchronization signal 201, normal parity and abnormal parity are alternately given in the first selector section 20F. . As a result, the logical value of the output 208 of the second selector section 20G is inverted at the selection timing of the selection control signal 207. Therefore, the second
In the output data 210 of the register unit 20H, the value of the byte to which the parity is added is " 04 " and " 05 " in hexadecimal display (the underline indicates that the shaded portion in the figure is present) (normal parity is Since it is odd parity, "04" is normal.

【００３５】また、データ同期信号２１１は遅延回路２
０Ｉで出力データ２１０と位相を合わせられ、クロック
信号２０２と共に伝送路１０１を介して次段の処理ブロ
ック２に出力される。Further, the data synchronization signal 211 is the delay circuit 2
The output data 210 is phase-matched with 0I and is output to the processing block 2 of the next stage via the transmission path 101 together with the clock signal 202.

【００３６】図５は上記障害検出部１０Ｃの具体的な構
成を示すものである。尚、他の処理ブロック１の障害検
出部１０Ａの構成は１０Ｃと全く同じ構成であるので、
ここでは説明を省略する。FIG. 5 shows a specific configuration of the fault detecting section 10C. Since the configuration of the fault detection unit 10A of the other processing block 1 is exactly the same as that of 10C,
The description is omitted here.

【００３７】図５において、５０Ａは伝送路１０１を通
じて障害検出用データ付加部１０Ｂから送られてくるデ
ータ５００（図２の２１０）を入力してそのパリティを
演算するパリティ演算部であり、その演算結果５０４は
レジスタ５０Ｃに送られる。In FIG. 5, reference numeral 50A is a parity calculation unit for inputting the data 500 (210 in FIG. 2) sent from the failure detection data addition unit 10B through the transmission line 101 and calculating the parity thereof. The result 504 is sent to the register 50C.

【００３８】また、５０Ｂは伝送路１０１を通じて障害
検出用データ付加部１０Ｂから送られてくるクロック５
０１（図２の２０２）、データ同期信号２１１及び制御
部１０Ｆから送られてくるリセット信号５０３（図１の
１０５、図２の２１３）に基づいてパリティ演算部５０
Ａ及びレジスタ５０Ｃをコントロールするコントロール
部であり、パリティ演算部５０Ａにはパリティリセット
信号５０５を与え、レジスタ５０Ｃにはエラー同期信号
５０６を与える。Reference numeral 50B is a clock 5 sent from the fault detection data adding section 10B through the transmission line 101.
01 (202 in FIG. 2), the data synchronization signal 211, and the reset signal 503 (105 in FIG. 1, 213 in FIG. 2) sent from the control unit 10F.
A control unit for controlling A and the register 50C, which supplies a parity reset signal 505 to the parity calculation unit 50A and an error synchronization signal 506 to the register 50C.

【００３９】レジスタ５０Ｃはパリティ演算部５０Ａで
得られるパリティエラー信号５０４をコントロール部５
０Ｂからのエラー同期信号５０６により同期化するもの
で、ここで同期処理されたエラー信号５０７はエラー同
期信号５０６と共に障害集線部１０Ｅに送られる。The register 50C controls the parity error signal 504 obtained by the parity operation unit 50A to the control unit 5.
The synchronization is performed by the error synchronization signal 506 from 0B, and the error signal 507 subjected to the synchronization processing here is sent to the fault concentrator 10E together with the error synchronization signal 506.

【００４０】上記構成による障害検出部１０Ｃの動作
を、図６のタイムチャートを参照して説明する。The operation of the fault detecting section 10C having the above configuration will be described with reference to the time chart of FIG.

【００４１】まず、パリティ演算部５０Ａにデータ５０
０が入力され、コントロール部５０Ｂにクロック５０
１、データ同期信号５０２、リセット信号５０３がそれ
ぞれ入力されると、コントロール部５０Ｂはデータ毎
（ヘキサ表示で“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”と“０１，０２，０３，
０４，０５，０６，０７，０８，０９，１０”）に、パ
リティリセット信号５０５をパリティ演算部５０Ａに送
り、データ同期信号５０２の１クロック前でパリティ演
算をリセットする。これにより、パリティはデータの先
頭から演算されるようになる。First, data 50 is sent to the parity operation unit 50A.
0 is input and the clock 50 is input to the control unit 50B.
1, the data synchronization signal 502, and the reset signal 503 are input, the control unit 50B displays each data (“01, 02, 03, 04 , 05, 0 in hexadecimal display”).
6,07,08,09,10 "and" 01,02,03,
04, 05 , 06, 07 , 08, 09, 10 "), the parity reset signal 505 is sent to the parity operation unit 50A to reset the parity operation one clock before the data synchronization signal 502. Thereby, the parity is data. Will be calculated from the beginning.

【００４２】パリティ演算部５０Ａで入力データ５００
のパリティ演算された結果５０４は、エラー同期信号５
０６の立ち上がりでレジスタ５０Ｃにラッチされ、その
ラッチ出力（パリティエラー信号）５０７はエラー同期
信号５０６と共に出力される。Input data 500 in the parity operation unit 50A
The result 504 of the parity calculation of the error synchronization signal 5
It is latched in the register 50C at the rising edge of 06, and its latch output (parity error signal) 507 is output together with the error synchronization signal 506.

【００４３】ここで、入力データ５００のデータフォー
マットは図３に示すようになっているので、図６のタイ
ムチャートに示す入力データ５００は、ヘキサ表示で
“０１，０２，０３，０４，０５，０６，０７，０８，
０９，１０”と“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”と“０１，０２，０３，
０４，０５，０６，０７，０８，０９，１０”の状態で
レジスタ５０Ｃに入力される。奇数パリティで正解なの
で、エラー信号５０７はパリティ付与バイトが“０５”
のときに“Ｈ”レベルになる。このようにして生成され
たエラー信号５０７はエラー同期信号５０６と共に、異
常検出信号（図１の１０４）として障害集線部１０Ｅに
送られる。Here, since the data format of the input data 500 is as shown in FIG. 3, the input data 500 shown in the time chart of FIG. 6 is displayed in hexadecimal as "01, 02, 03, 04 , 05,". 06,07,08,
09, 10 "and" 01, 02, 03, 04, 05 , 0
6,07,08,09,10 "and" 01,02,03,
04 , 05, 06, 07, 08, 09, 10 "are input to the register 50C. Since the odd number parity is the correct answer, the error signal 507 has a parity addition byte of" 05 ".
At the time of, it becomes "H" level. The error signal 507 thus generated is sent to the fault concentrator 10E as an abnormality detection signal (104 in FIG. 1) together with the error synchronization signal 506.

【００４４】図７は上記障害集線部１０Ｅの具体的な構
成を示すものである。FIG. 7 shows a specific structure of the obstacle concentrator 10E.

【００４５】図７（ａ）において、７０Ａは交互波形異
常検出部、７０Ｂは障害保持回路であり、それぞれ各ブ
ロックの障害検出部１０Ａ，１０Ｃに対応して設けられ
る。尚、ここでは１０Ｃのみ対応する構成を示し、その
他に対する構成は同様であるので省略する。In FIG. 7A, reference numeral 70A is an alternate waveform abnormality detecting section, and 70B is a failure holding circuit, which are provided corresponding to the failure detecting sections 10A and 10C of each block, respectively. Incidentally, here, only the configuration corresponding to 10C is shown, and the configurations for the other components are the same, and therefore will be omitted.

【００４６】上記交互波形異常検出部７０Ａは、例えば
図７（ｂ）に示すように構成され、障害検出部１０Ｃか
ら送られてくるエラー信号７００（図５の５０７に対
応）をレジスタ（Ｄ型フリップフロップ）７０Ｃに入力
し、同時に送られてくるエラー同期信号７０１（図５の
５０６）の立上がりタイミングでラッチする。そして、
このラッチ出力をさらにレジスタ（Ｄ型フリップフロッ
プ）７０Ｄに入力し、上記エラー同期信号７０１の立上
がりタイミングでラッチする。さらに、両レジスタ７０
Ｃ，７０Ｄの各ラッチ出力についてＥＸ−ＮＯＲゲート
７０Ｆによって排他的論理和をとって反転出力する。こ
の論理出力７０４は上記障害保持回路７０Ｂに送られ
る。The alternate waveform abnormality detecting section 70A is constructed, for example, as shown in FIG. 7B, and stores the error signal 700 (corresponding to 507 in FIG. 5) sent from the failure detecting section 10C in a register (D type). It is input to the flip-flop) 70C and latched at the rising timing of the error synchronization signal 701 (506 in FIG. 5) sent at the same time. And
The latch output is further input to the register (D-type flip-flop) 70D and latched at the rising timing of the error synchronization signal 701. Furthermore, both registers 70
EX-NOR gate 70F takes the exclusive OR of the latched outputs of C and 70D, and outputs the inverted result. The logic output 704 is sent to the fault holding circuit 70B.

【００４７】上記障害保持回路７０Ｂは上記交互波形異
常検出部７０Ａの出力７０４からエラー発生を検出して
保持する機能を有する。ここで保持されたエラー検出信
号７０５は上位装置３に送られる。The fault holding circuit 70B has a function of detecting and holding an error occurrence from the output 704 of the alternating waveform abnormality detecting section 70A. The error detection signal 705 held here is sent to the higher-level device 3.

【００４８】上記構成による障害集線部１０Ｅの動作
を、図８のタイムチャートを参照して説明する。The operation of the obstacle concentrator 10E having the above structure will be described with reference to the time chart of FIG.

【００４９】まず、交互波形異常検出部７０Ａでは、障
害検出部１０Ｃからのエラー信号７００とエラー同期信
号７０１が入力されると、エラー信号７００を１段シフ
トしたものと２段シフトしたものとのＥＸ−ＮＯＲをと
ってエラー箇所を見つける。First, in the alternate waveform abnormality detecting section 70A, when the error signal 700 and the error synchronizing signal 701 are inputted from the failure detecting section 10C, the error signal 700 is shifted by one stage and shifted by two stages. Take the EX-NOR to find the error location.

【００５０】すなわち、エラー信号７００は正常で
“Ｌ”レベル、異常で“Ｈ”レベルであり、異常検出処
理が正常に動作している場合は“Ｌ”レベル、“Ｈ”レ
ベルに交互に反転するはずであり、異常検出処理自体に
異常が発生すると、図８に示すようにエラー信号７００
のエラーが交互に入力されなくなる。このため、エラー
発生箇所でＥＸ−ＮＯＲ出力７０４が“Ｈ”レベルのま
まになる。そこで、障害保持回路７０Ｂによりエラー発
生箇所でＥＸ−ＮＯＲ出力７０４のエラーを保持する。
このエラー保持信号７０５を上位装置３に送ることで、
上位装置３側で障害検出装置自体の正常性を判別するこ
とができるようになる。That is, the error signal 700 is normal and is "L" level, and abnormal is "H" level. When the abnormality detection process is operating normally, it is alternately inverted to "L" level and "H" level. If an abnormality occurs in the abnormality detection processing itself, as shown in FIG.
The error of will not be input alternately. Therefore, the EX-NOR output 704 remains at the "H" level at the error occurrence location. Therefore, the error holding circuit 70B holds the error of the EX-NOR output 704 at the error occurrence location.
By sending this error hold signal 705 to the host device 3,
The normality of the fault detection device itself can be discriminated on the higher-level device 3 side.

【００５１】したがって、上記構成による障害検出装置
によれば、障害検出用データ付加部、障害検出部、障害
集線部、伝送路の障害検出において、障害検出用のビッ
トまたはデータを正常と異常の交互に付与し、交互に検
出することにより、障害検出用データ付加部、伝送路、
障害検出部、障害集線部の各部の障害時（データ抜け、
データ挿入等）と非障害時の機能動作の正常性を、ソフ
トによる上位装置からの介入なしに、実動作上でリアル
タイムにハード的に簡単に判別でき、常時監視確認する
ことができる。Therefore, according to the fault detecting apparatus having the above-mentioned configuration, in the fault detecting data addition section, fault detecting section, fault concentrating section, and fault detection of the transmission line, the fault detecting bit or data alternates between normal and abnormal. To the fault detection data addition section, transmission line,
When a failure occurs in each part of the failure detection part and the failure concentration part (missing data,
The normality of the functional operation at the time of non-fault (data insertion etc.) and the normal operation can be easily determined in real time by hardware without any intervention from the host device by software and can be constantly monitored and confirmed.

【００５２】尚、上記実施例では障害検出用のビットま
たはデータを正常と異常の交互に付与するようにした
が、複数データに１回の割合にしても同様に実施可能で
ある。In the above embodiment, the failure detection bits or data are alternately assigned to normal and abnormal, but the present invention can be implemented in the same manner even if the data or data is used once.

【００５３】次に、図９乃至図１５を参照して、第２の
実施例について述べる。この実施例では、図１におい
て、データ処理装置の処理ブロックが１対複数、複数対
１あるいは複数対複数で接続されているものとする。Next, a second embodiment will be described with reference to FIGS. 9 to 15. In this embodiment, in FIG. 1, it is assumed that the processing blocks of the data processing device are connected in a one-to-many manner, a plurality-to-one manner or a plurality-to-many manner.

【００５４】図９は第２の実施例の障害検出用データ付
加部１０Ｂの具体的な構成を示すものである。尚、他の
処理ブロック２の障害検出用データ付加部１０Ｄの構成
は１０Ｂと全く同じ構成であるので、ここでは説明を省
略する。FIG. 9 shows a specific configuration of the fault detection data addition section 10B of the second embodiment. Since the configuration of the fault detection data addition unit 10D of the other processing block 2 is exactly the same as that of 10B, the description thereof is omitted here.

【００５５】図９において、入力データ（処理ブロック
１内の処理データであり、ここでは８ビットのパラレル
データとする）９００は遅延回路９０Ａ、パリティ正常
演算部９０Ｂ、パリティ擬正常演算部９０Ｃにそれぞれ
供給され、データ同期信号９０１、リセット信号９１３
（図１の１０５）及びクロック信号９０２はコントロー
ル部９０Ｅに供給され、さらにクロック信号９０２は第
２のレジスタ部９０Ｈにラッチ信号として供給され、デ
ータ同期信号９０１はパルス伸張回路９０Ｉに供給され
る。In FIG. 9, input data (processed data in the processing block 1 and herein assumed to be 8-bit parallel data) 900 is supplied to the delay circuit 90A, the parity normal operation unit 90B, and the parity pseudo normal operation unit 90C, respectively. Data synchronization signal 901 and reset signal 913 supplied
(105 in FIG. 1) and the clock signal 902 are supplied to the control unit 90E, the clock signal 902 is supplied to the second register unit 90H as a latch signal, and the data synchronization signal 901 is supplied to the pulse expansion circuit 90I.

【００５６】上記コントロール部９０Ｅはレジスタ、カ
ウンタ等で構成され、データ同期信号９０１、リセット
信号９１３及びクロック信号９０２に基づいて、パリテ
ィ正常演算部９０Ｂ、パリティ擬正常演算部９０Ｃに対
するリセット信号９１２、第１のレジスタ部９０Ｄに対
するラッチ信号９０４、第１のセレクタ部９０Ｆ及びパ
ルス伸張回路９０Ｉに対するランダム発生制御信号９０
６、第２のセレクタ部９０Ｇに対する選択制御信号９０
７を生成するものである。The control unit 90E is composed of a register, a counter, etc., and based on the data synchronization signal 901, the reset signal 913 and the clock signal 902, the reset signal 912 for the parity normal operation unit 90B and the parity pseudo normal operation unit 90C, Latch signal 904 for the first register unit 90D, random generation control signal 90 for the first selector unit 90F and pulse expansion circuit 90I
6. Selection control signal 90 for second selector section 90G
7 is generated.

【００５７】第１の遅延回路９０Ａは入力データ９００
を所定期間遅延するもので、その遅延出力９０３の内の
ＬＳＢデータは第２のセレクタ部９０Ｇに供給され、上
位７ビットのデータは第２のレジスタ部９０Ｈに供給さ
れる。The first delay circuit 90A receives the input data 900
Of the delay output 903 is supplied to the second selector section 90G, and the upper 7-bit data is supplied to the second register section 90H.

【００５８】パリティ正常演算部９０Ｂは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ９０
０についてデータ毎（データ同期信号９０１がアクティ
ブになる単位）にパリティを演算するものである。パリ
ティ擬正常演算部９０Ｃは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ９００についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第１のレジスタ部９０Ｄに送られ、ラッ
チ信号９０４に応じてラッチされる。The parity normal operation unit 90B sets the normal parity as an odd parity and resets the input data 90 after reset.
For 0, the parity is calculated for each data (unit in which the data synchronization signal 901 becomes active). The parity pseudo-normal operation unit 90C calculates the parity for each data of the reset input data 900 with the abnormal parity as an even parity. The respective parity calculation results are sent to the first register unit 90D and are latched according to the latch signal 904.

【００５９】ここでラッチされた２つのパリティデータ
は第１のセレクタ部９０Ｆに送られ、ランダム発生制御
信号９０６に応じてランダムに選択されて導出される。
その選択データ９０５は第２のセレクタ部９０Ｇに供給
され、選択制御信号９０７に応じて遅延回路９０Ａの出
力９０３のＬＳＢデータと選択的に導出される。その選
択データ９０８は第２のレジスタ部９０Ｈに供給され、
遅延回路９０Ａの出力９０３の上位７ビットのデータと
共にクロック信号９０２に応じてラッチされる。The two parity data latched here are sent to the first selector section 90F and randomly selected and derived according to the random generation control signal 906.
The selection data 905 is supplied to the second selector section 90G and is selectively derived from the LSB data of the output 903 of the delay circuit 90A according to the selection control signal 907. The selection data 908 is supplied to the second register unit 90H,
It is latched in accordance with the clock signal 902 together with the upper 7-bit data of the output 903 of the delay circuit 90A.

【００６０】ここでラッチされた８ビットのパラレルデ
ータ９１０は、パルス伸張回路９０Ｉによってランダム
に伸張処理されたデータ同期信号９１１と共に、伝送路
１０１を通じて後段の処理ブロック２へ出力される。The 8-bit parallel data 910 latched here is output to the subsequent processing block 2 through the transmission line 101 together with the data synchronization signal 911 which is randomly expanded by the pulse expansion circuit 90I.

【００６１】上記パルス伸張回路１０の具体的な構成を
図１０に示して説明する。A specific configuration of the pulse expansion circuit 10 will be described with reference to FIG.

【００６２】図１０において、データ同期信号９０１は
レジスタ（Ｄ型フリップフロップ）１００Ａに入力さ
れ、クロック信号９０９により１クロック分シフトさ
れ、そのシフト出力１００３はレジスタ（Ｄ型フリップ
フロップ）１００Ｂに入力され、クロック信号９０９に
より再び１クロック分シフトされる。両レジスタ１００
Ａ，１００Ｂの出力１００３，１００４はＯＲ（論理
和）ゲート１００ＣによってＥＸ−ＯＲをとられる。In FIG. 10, the data synchronization signal 901 is input to the register (D-type flip-flop) 100A, shifted by one clock by the clock signal 909, and the shift output 1003 is input to the register (D-type flip-flop) 100B. , The clock signal 909 again shifts by one clock. Both registers 100
The outputs 1003 and 1004 of A and 100B are EX-ORed by an OR (logical sum) gate 100C.

【００６３】このＥＸ−ＯＲ出力１００５はレジスタ
（Ｄ型フリップフロップ）１００Ｄに入力され、クロッ
ク信号９０９により１クロック分シフトされ、その出力
１００６はレジスタ１００Ｂの出力１００４と共にセレ
クタ１００Ｅに送られる。このセレクタ１００Ｅはラン
ダム発生制御信号９０６に応じて２系統の入力１００
４，１００５をランダムに選択出力する。このようにし
てデータ同期信号９０１をランダムにパルス伸張した信
号９１１は次段の処理ブロックの障害検出部にデータ同
期信号として送られる。The EX-OR output 1005 is input to the register (D-type flip-flop) 100D and is shifted by one clock by the clock signal 909, and its output 1006 is sent to the selector 100E together with the output 1004 of the register 100B. The selector 100E has two systems of inputs 100 according to the random generation control signal 906.
4,1005 are randomly selected and output. The signal 911 obtained by randomly pulse-expanding the data synchronization signal 901 in this manner is sent as a data synchronization signal to the failure detection unit of the processing block at the next stage.

【００６４】上記構成において、以下、図１１を参照し
てその動作を説明する。図１１は図９及び図１０の各部
出力タイミングを示すタイミングチャートである。尚、
図９において、図中点線で囲む部分は図２と同様の構成
であるので、ここではその説明を省略する。The operation of the above configuration will be described below with reference to FIG. FIG. 11 is a timing chart showing the output timing of each part of FIGS. 9 and 10. still,
In FIG. 9, a portion surrounded by a dotted line in the drawing has the same configuration as that in FIG. 2, and therefore its description is omitted here.

【００６５】まず、第１のセレクタ部９０Ｆにおいて、
コントロール部９０Ｅからのランダム発生制御信号９０
６により、パリティ正常演算部９０Ｂの出力とパリティ
擬正常演算部９０Ｃの出力をランダムに選択する。この
選択操作によって得られるパリティ演算結果９０５は、
遅延回路９０Ａの出力９０３のパリティが付与されるＬ
ＳＢのデータと共に第２のセレクタ部９０Ｇに入力さ
れ、選択制御信号９０７に応じて選択的に導出される。
すなわち、第２のセレクタ部９０Ｇはパリティビットを
付加するときには９０５側を選択し、その他のときには
９０３側を選択する。First, in the first selector section 90F,
Random generation control signal 90 from control unit 90E
6, the output of the parity normal operation unit 90B and the output of the parity pseudo normal operation unit 90C are randomly selected. The parity operation result 905 obtained by this selection operation is
L to which the parity of the output 903 of the delay circuit 90A is added
It is input to the second selector section 90G together with the SB data, and selectively derived according to the selection control signal 907.
That is, the second selector unit 90G selects the 905 side when adding a parity bit, and selects the 903 side at other times.

【００６６】第２のセレクタ部９０Ｇの出力９０８はパ
リティビットを含む８ビットパラレルの内のＬＳＢの１
ビットで、第２のレジスタ部９０Ｈに入力される。この
第２のレジスタ部９０Ｈには、遅延回路９０Ａの出力９
０３の内のパリティビットを含まない上位７ビットのデ
ータが入力され、両入力データはクロック信号９０２の
立ち上がりでラッチされて、８ビットのパラレルデータ
９１０として伝送路１０１を介して次段の処理ブロック
２に出力される。The output 908 of the second selector section 90G is 1 of LSB of 8-bit parallel including a parity bit.
The bit is input to the second register unit 90H. The output 9 of the delay circuit 90A is connected to the second register section 90H.
Data of the upper 7 bits not including the parity bit of 03 is input, both input data are latched at the rising edge of the clock signal 902, and as parallel data 910 of 8 bits, the processing block of the next stage via the transmission path 101. 2 is output.

【００６７】一方、データ同期信号９０１をレジスタ１
００Ａによりクロック信号９０９の立ち上がりでラッチ
したシフト出力１００３と、さらにレジスタ１００Ｂに
よりクロック信号９０９の立ち上がりでラッチしたシフ
ト出力１００４のＯＲをとる。このとき、ＯＲ出力１０
０５はクロック信号９０９の２クロック幅となる。ＯＲ
出力１００５をデータ出力９１０と位相を合わせるた
め、レジスタ１００Ｄでクロック信号９０９の立ち上が
りでラッチした後、２クロック幅のデータ同期信号１０
０６と１クロック幅のデータ同期信号１００４を、ラン
ダム発生制御信号９０６により選択する。このとき、ラ
ンダムにパリティ擬正常を付加させたデータ側が２クロ
ック幅のデータ同期信号１００６を選択する。On the other hand, the data synchronization signal 901 is sent to the register 1
The shift output 1003 latched at the rising edge of the clock signal 909 by 00A and the shift output 1004 latched at the rising edge of the clock signal 909 by the register 100B are ORed. At this time, OR output 10
05 is two clock widths of the clock signal 909. OR
In order to match the phase of the output 1005 with the data output 910, after latching at the rising edge of the clock signal 909 by the register 100D, the data synchronization signal 10 of 2 clock width
The data synchronization signal 1004 of 06 and 1 clock width is selected by the random generation control signal 906. At this time, the data side to which the parity pseudo normality is added at random selects the data synchronization signal 1006 having a 2-clock width.

【００６８】ここで、図１１のタイムチャートでは、出
力データ９１０において、ヘキサ表示でデータの４バイ
ト目が“０５”ときにパリティ擬正常付加させているた
め、出力データ同期信号９１１が２クロック幅となって
いる。Here, in the time chart of FIG. 11, since the pseudo pseudo normal is added to the output data 910 when the fourth byte of the data is "05" in the hexadecimal display, the output data synchronization signal 911 has a width of 2 clocks. Has become.

【００６９】図１２は第２の実施例の障害検出部１０Ｃ
の具体的な構成を示すものである。尚、他の処理ブロッ
ク１の障害検出部１０Ａの構成は１０Ｃと全く同じ構成
であるので、ここでは説明を省略する。FIG. 12 shows a fault detecting section 10C of the second embodiment.
2 shows a specific configuration of. Since the configuration of the fault detection unit 10A of the other processing block 1 is exactly the same as that of 10C, the description thereof is omitted here.

【００７０】図１２において、１２０Ａは伝送路１０１
を通じて障害検出用データ付加部１０Ｂから送られてく
るデータ１２００（図９の９１０）を入力してそのパリ
ティを演算するパリティ演算部であり、その演算結果１
２０４はレジスタ１２０Ｃに送られる。In FIG. 12, 120A is a transmission line 101.
Is a parity operation unit that inputs the data 1200 (910 in FIG. 9) sent from the failure detection data addition unit 10B through the operation unit and calculates the parity.
204 is sent to the register 120C.

【００７１】また、１２０Ｂは伝送路１０１を通じて障
害検出用データ付加部１０Ｂから送られてくるクロック
信号１２０１（図９の９０２）及びデータ同期信号１２
０２（図９の９１１）、制御部１０Ｆから送られてくる
リセット信号１２０３（図１の１０５）に基づいてパリ
ティ演算部１２０Ａ及びレジスタ１２０Ｃをコントロー
ルするコントロール部であり、パリティ演算部１２０Ａ
にはパリティリセット信号１２０５を与え、レジスタ１
２０Ｃにはエラー同期信号１２０６を与える。また、こ
のコントロール部１２０Ｂはクロック信号１２０１をエ
ラー同期クロック信号１２０８として出力する。Further, 120B is a clock signal 1201 (902 in FIG. 9) and a data synchronization signal 12 sent from the fault detection data adding section 10B through the transmission line 101.
02 (911 in FIG. 9), a control unit that controls the parity operation unit 120A and the register 120C based on the reset signal 1203 (105 in FIG. 1) sent from the control unit 10F.
A parity reset signal 1205 is given to the register 1
An error synchronization signal 1206 is given to 20C. The control unit 120B also outputs the clock signal 1201 as an error synchronization clock signal 1208.

【００７２】レジスタ１２０Ｃはパリティ演算部１２０
Ａで得られるパリティエラー信号１２０４をコントロー
ル部１２０Ｂからのエラー同期信号１２０６により同期
化する。ここで同期処理されたエラー信号１２０７はエ
ラー同期信号１２０６及びエラー同期クロック信号１２
０８と共に障害集線部１０Ｅに送られる。エラー同期ク
ロック信号１２０８は、障害集線部１０Ｅにおいて、エ
ラー同期信号１２０６のパルス幅を監視するために用い
られる。The register 120C is a parity operation unit 120.
The parity error signal 1204 obtained in A is synchronized with the error synchronization signal 1206 from the control unit 120B. The error signal 1207 subjected to the synchronization processing here is the error synchronization signal 1206 and the error synchronization clock signal 12
08 is sent to the obstacle concentrator 10E. The error synchronization clock signal 1208 is used to monitor the pulse width of the error synchronization signal 1206 in the fault concentrator 10E.

【００７３】上記構成による障害検出部１０Ｃの動作
は、図１３のタイムチャートに示すように、第１の実施
例の障害検出部１０Ｃの動作と全く同様であるが、コン
トロール部１２０Ｂからエラー同期クロック線１２０８
が出力される点が異なる。The operation of the fault detecting section 10C having the above-described structure is exactly the same as the operation of the fault detecting section 10C of the first embodiment, as shown in the time chart of FIG. Line 1208
The difference is that is output.

【００７４】図１４は第２の実施例の障害集線部１０Ｅ
の具体的な構成を示すものである。FIG. 14 shows the obstacle concentrator 10E of the second embodiment.
2 shows a specific configuration of.

【００７５】図１４（ａ）において、１４０Ａはパルス
幅監視部、１４０Ｂは障害保持回路であり、それぞれ各
ブロックの障害検出部１０Ａ，１０Ｃに対応して設けら
れる。尚、ここでは１０Ｃのみ対応する構成を示し、そ
の他に対する構成は同様であるので省略する。In FIG. 14 (a), 140A is a pulse width monitoring section and 140B is a failure holding circuit, which are provided corresponding to the failure detection sections 10A and 10C of each block, respectively. Incidentally, here, only the configuration corresponding to 10C is shown, and the configurations for other components are the same, and therefore the description thereof will be omitted.

【００７６】上記パルス幅監視部１４０Ａは、例えば図
１４（ｂ）に示すように構成され、障害検出部１０Ｃか
ら送られてくるエラー同期信号１４０１（図１２の１２
０６に対応）をレジスタ（Ｄ型フリップフロップ）１４
０Ｃに入力し、同時に送られてくるエラー同期クロック
信号１４０６（図１２の１２０８）の立上がりタイミン
グでラッチする。そして、このラッチ出力１４０７をさ
らにレジスタ（Ｄ型フリップフロップ）１４０Ｄに入力
し、上記エラー同期クロック信号１４０６の立上がりタ
イミングでラッチする。The pulse width monitoring section 140A is constructed, for example, as shown in FIG. 14B, and the error synchronization signal 1401 (12 in FIG. 12) sent from the failure detecting section 10C.
(Corresponding to 06) register (D-type flip-flop) 14
It is input to 0C and latched at the rising timing of the error synchronization clock signal 1406 (1208 in FIG. 12) sent at the same time. Then, the latch output 1407 is further input to the register (D-type flip-flop) 140D and latched at the rising timing of the error synchronization clock signal 1406.

【００７７】さらに、両レジスタ１４０Ｃ，１４０Ｄの
各ラッチ出力１４０７，１４０８についてＮＡＮＤゲー
ト１４０Ｅによって論理和をとって反転出力する。この
論理出力１４０９はエラー信号１４００と共にセレクタ
１４０Ｆに入力され、エラー信号１４００に応じて選択
的に導出される。Further, the NAND outputs of the respective latch outputs 1407 and 1408 of the two registers 140C and 140D are taken by the NAND gate 140E and inverted and output. The logic output 1409 is input to the selector 140F together with the error signal 1400 and selectively derived according to the error signal 1400.

【００７８】一方、コントロール部１４０Ｈはエラー同
期信号１４０１のパルス幅をエラー同期クロック信号１
４０６によりパルス幅監視タイミングを決定するもの
で、そのタイミング信号１４１１はレジスタ１４０Ｇに
送られる。このレジスタ１４０Ｇはセレクタ１４０Ｆの
選択出力１４１０をタイミング信号１４１１の立上がり
タイミングでラッチする。このラッチ出力１４０４は障
害保持回路１４０Ｂに送られる。On the other hand, the control unit 140H sets the pulse width of the error synchronization signal 1401 to the error synchronization clock signal 1
The pulse width monitoring timing is determined by 406, and the timing signal 1411 is sent to the register 140G. The register 140G latches the selection output 1410 of the selector 140F at the rising timing of the timing signal 1411. The latch output 1404 is sent to the fault holding circuit 140B.

【００７９】この記障害保持回路１４０Ｂは上記パルス
幅監視部１４０Ａの出力１４０４からエラー発生を検出
して保持する機能を有する。ここで保持されたエラー検
出信号１４０５は上位装置３に送られる。The fault holding circuit 140B has a function of detecting an error occurrence from the output 1404 of the pulse width monitoring unit 140A and holding it. The error detection signal 1405 held here is sent to the higher-level device 3.

【００８０】上記構成の障害集線部１０Ｅの動作を、図
１５のタイムチャートを参照して説明する。The operation of the fault concentrating section 10E having the above configuration will be described with reference to the time chart of FIG.

【００８１】まず、異常検出部１０Ｃからのエラー同期
信号１４０１はレジスタ１４０Ｃにおいてエラー同期ク
ロック信号１４０６の立ち上がりでラッチされ、さらに
レジスタ１４０Ｄにおいてエラー同期クロック信号１４
０６の立ち上がりでラッチされる。First, the error synchronization signal 1401 from the abnormality detection unit 10C is latched in the register 140C at the rising edge of the error synchronization clock signal 1406, and further, the error synchronization clock signal 14 in the register 140D.
It is latched at the rising edge of 06.

【００８２】ここで、両ラッチ出力１４０７，１４０８
のＮＡＮＤをとれば、２クロック幅のエラー同期信号１
４０１から、擬正常か否かを監視することができる。セ
レクタ１４０Ｆでは、エラー信号１４００が“Ｈ”レベ
ルの異常時には２クロック幅であるか監視している。Here, both latch outputs 1407 and 1408
If NAND is taken, the error synchronization signal 1 of 2 clock width
From 401, it is possible to monitor whether it is pseudo-normal. The selector 140F monitors whether the error signal 1400 has a width of 2 clocks when the error signal 1400 is abnormal at "H" level.

【００８３】具体的には、エラー信号１４００が“Ｈ”
レベル時は、セレクタ１４０ＦでＮＯＲ出力１４０９を
選択する。このとき、セレクタ１４０Ｆからは、２クロ
ック幅のエラー同期信号時は、擬正常を示す１クロック
幅の“Ｌ”レベルが出力され、１クロック幅のエラー同
期信号時はエラー障害時なのでエラー信号１４００その
ままの“Ｈ”レベルを出力する。このような選択出力１
４１０を入力したレジスタ１４０Ｇは、コントロール部
１４０Ｈからのクロック信号１４１１により、障害時は
“Ｈ”レベルを、障害無し時または擬正常時は“Ｌ”レ
ベルを出力するようになる。Specifically, the error signal 1400 is "H".
At the time of level, the NOR output 1409 is selected by the selector 140F. At this time, the selector 140F outputs an "L" level of one clock width indicating pseudo normality when the error synchronization signal of two clock width is output, and an error signal 1400 is output when the error synchronization signal of one clock width is an error fault. The "H" level as it is is output. Select output 1 like this
The register 140G to which 410 has been input outputs "H" level at the time of failure and "L" level at the time of no failure or pseudo normal by the clock signal 1411 from the control unit 140H.

【００８４】第１の実施例のように、障害検出用データ
を周期的に付加する手法は、１対１で接続されるような
装置では有用だが、障害検出用データ付加部と障害検出
部間でデータの方路を変えるような装置（スイッチ
等）、または複数の障害検出用データ付加部から一つの
障害検出部にデータを入力するような構成（多重伝送路
等）では、周期的に付加すると周期性が崩れる。例え
ば、「正常、異常、正常」データが入力された場合に、
「異常」データが抜けると「正常、正常」データとな
り、周期性が崩れる。Although the method of periodically adding the fault detection data as in the first embodiment is useful in a device which is connected in a one-to-one connection, the fault detection data addition unit and the fault detection unit are connected to each other. In a device (switch, etc.) that changes the data route in, or in a configuration in which data is input from one or more fault detection data addition units to one fault detection unit (multiplex transmission line, etc.), it is added periodically. Then the periodicity collapses. For example, when "normal, abnormal, normal" data is input,
If "abnormal" data is omitted, it becomes "normal, normal" data, and the periodicity is lost.

【００８５】このような場合には、第２の実施例のよう
に、障害検出用データをランダムに付加させる。この手
法によれば、上記の構成においても障害検出用データ付
加部、障害検出部、障害集線部、伝送路の各部の障害時
と非障害時の機能動作の正常性が、データの紛失、挿入
に左右されない。例えば、「正常、正常、異常」データ
が入力された場合に、「正常」データが抜けると「正
常、異常」データとなるが、「正常」データと「異常」
データの区別としてデータ同期信号に「正常」「異常」
の区別が記されているため、データの紛失、挿入に左右
されない。In such a case, the fault detection data is randomly added as in the second embodiment. According to this method, even in the above configuration, the normality of the functional operation of the fault detection data addition unit, the fault detection unit, the fault concentrator, and the transmission line components at the time of the fault and non-fault is due to the loss or insertion of data. Is not affected by For example, if "normal, normal, abnormal" data is input and the "normal" data is omitted, it becomes "normal, abnormal" data, but "normal" data and "abnormal" data
"Normal" or "abnormal" in the data sync signal as a data distinction
Since the distinction is written, it is not affected by data loss or insertion.

【００８６】したがって、第２の実施例の構成によれ
ば、１対複数、複数対１、複数対複数で接続される処理
ブロック間の伝送路障害を検出する場合でも、ソフトに
よる上位装置からの介在なしに、実動作上でリアルタイ
ムに障害監視が常時監視できる。Therefore, according to the configuration of the second embodiment, even in the case of detecting a transmission line fault between the processing blocks connected in a one-to-many manner, a plurality-to-one manner, and a plurality-to-many manner, the software is used to detect the failure from the host device. Fault monitoring can be constantly monitored in real time on the actual operation without intervention.

【００８７】尚、応用例として、この発明によれば、図
１の障害集線部１０Ｅと上位装置３とのインターフェー
スのデータバスにおいても、障害集線部、ＣＰＵバス、
ＣＰＵの正常性を常時監視するために、障害検出用デー
タ付加部と障害検出部を設け、ＣＰＵが下位装置の障害
をリードするときに、アクセスの度に障害検査用データ
に正常と異常を付加すれば、正常動作時と異常動作時の
障害を検出できる。As an application example, according to the present invention, even in the data bus of the interface between the fault concentrator 10E and the higher-level device 3 in FIG. 1, the fault concentrator, CPU bus,
In order to constantly monitor the normality of the CPU, a fault detection data addition unit and a fault detection unit are provided, and when the CPU reads the fault of the lower device, the normality and abnormality are added to the fault inspection data at each access. By doing so, it is possible to detect failures during normal operation and abnormal operation.

【００８８】また、ＦＩＦＯメモリのような書き込みと
読み出しがシーケンシャルなメモリの前段と後段でメモ
リ障害検出用の構成において、データと共に障害検出用
のビットを設けてデータの正常性を検出する場合にも、
障害検出用データ付加部、障害検出部、障害集線部を設
けることによって、正常動作時と異常動作時の障害検出
ができる。Further, in a configuration for detecting a memory failure at a front stage and a rear stage of a memory such as a FIFO memory in which writing and reading are sequential, when a bit for fault detection is provided together with data to detect the normality of data, ,
By providing the fault detection data adding section, the fault detecting section, and the fault concentrating section, faults can be detected during normal operation and abnormal operation.

【００８９】その他、この発明は上記実施例に限定され
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。Besides, it goes without saying that the present invention is not limited to the above-described embodiments, and can be similarly implemented even if various modifications are made without departing from the gist of the present invention.

【００９０】[0090]

【発明の効果】以上述べたようにこの発明によれば、上
位装置側のソフト処理が不要で、リアルタイムに監視機
能の正常性を確認することのできる障害監視装置を提供
することができる。As described above, according to the present invention, it is possible to provide a fault monitoring apparatus capable of confirming the normality of the monitoring function in real time without the need for software processing on the host apparatus side.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明に係る障害監視装置の第１の実施例と
して、データ処理装置の処理ブロックが１対１で接続さ
れている場合の構成を示すブロック回路図である。FIG. 1 is a block circuit diagram showing a configuration when a processing block of a data processing device is connected in a one-to-one connection as a first embodiment of a fault monitoring device according to the present invention.

【図２】同実施例の障害検出用データ付加部の具体的な
構成を示すブロック回路図である。FIG. 2 is a block circuit diagram showing a specific configuration of a fault detection data addition section of the embodiment.

【図３】同実施例の障害検出用データ付加部の入力デー
タのデータフォーマットを示す図である。FIG. 3 is a diagram showing a data format of input data of a failure detection data addition unit of the embodiment.

【図４】図２の障害検出用データ付加部の各部の信号タ
イミング波形を示す図である。4 is a diagram showing a signal timing waveform of each part of the fault detection data addition part of FIG. 2;

【図５】同実施例の障害検出部の具体的な構成を示すブ
ロック回路図である。FIG. 5 is a block circuit diagram showing a specific configuration of a failure detection unit of the same embodiment.

【図６】図５の障害検出部の各部の信号タイミング波形
を示す図である。6 is a diagram showing a signal timing waveform of each part of the failure detection unit of FIG.

【図７】同実施例の障害集線部の具体的な構成を示すブ
ロック回路図である。FIG. 7 is a block circuit diagram showing a specific configuration of a fault concentrator of the embodiment.

【図８】図７の障害集線部の各部の信号タイミング波形
を示す図である。8 is a diagram showing a signal timing waveform of each part of the obstacle concentrator of FIG.

【図９】この発明に係る第２の実施例の障害検出用デー
タ付加部の具体的な構成を示すブロック回路図である。FIG. 9 is a block circuit diagram showing a specific configuration of a fault detection data adding section according to a second example of the present invention.

【図１０】図９のパルス伸張回路の具体的な構成を示す
ブロック回路図である。10 is a block circuit diagram showing a specific configuration of the pulse expansion circuit of FIG.

【図１１】図９及び図１０の構成の障害検出用データ付
加部の各部の信号タイミング波形を示す図である。11 is a diagram showing signal timing waveforms of respective parts of the fault detection data adding section having the configurations of FIGS. 9 and 10. FIG.

【図１２】第２の実施例の障害検出部の具体的な構成を
示すブロック回路図である。FIG. 12 is a block circuit diagram showing a specific configuration of a failure detection unit of the second embodiment.

【図１３】図１２の構成の障害検出部の各部の信号タイ
ミング波形を示す図である。FIG. 13 is a diagram showing signal timing waveforms of respective parts of the failure detection unit configured as shown in FIG. 12;

【図１４】第２の実施例の障害集線部の具体的な構成を
示すブロック回路図である。FIG. 14 is a block circuit diagram showing a specific configuration of a fault line concentrator of the second embodiment.

【図１５】図１４の構成の障害集線部の各部の信号タイ
ミング波形を示す図である。15 is a diagram showing a signal timing waveform of each part of the fault concentrating section having the configuration of FIG. 14;

【符号の説明】[Explanation of symbols]

１，２…処理ブロック ３…上位装置 １０Ａ，１０Ｃ…障害検出部 １０Ｂ，１０Ｄ…障害検出用データ付加部 １０Ｆ…制御部 １０Ｅ…障害集線部 １００，１０１，１０２…データ伝送路 ２０Ａ，２０Ｉ…遅延回路 ２０Ｂ…パリティ正常演算部 ２０Ｃ…パリティ擬正常演算部 ２０Ｄ，２０Ｈ…レジスタ部 ２０Ｅ…コントロール部 ２０Ｆ，２０Ｇ…セレクタ部 ５０Ａ…パリティ演算部 ５０Ｂ…コントロール部 ５０Ｃ…レジスタ ７０Ａ…交互波形異常検出部 ７０Ｂ…障害保持回路 ７０Ｃ，７０Ｄ…レジスタ ７０Ｆ…ＥＸ−ＮＯＲゲート ９０Ａ…遅延回路 ９０Ｂ…パリティ正常演算部 ９０Ｃ…パリティ擬正常演算部 ９０Ｄ，９０Ｈ…レジスタ部 ９０Ｅ…コントロール部 ９０Ｆ，９０Ｇ…セレクタ部 ９０Ｉ…パルス伸張回路 １００Ａ，１００Ｂ，１００Ｄ…レジスタ １００Ｃ…ＯＲゲート １００Ｅ…セレクタ １２０Ａ…パリティ演算部 １２０Ｂ…コントロール部 １２０Ｃ…レジスタ １４０Ａ…パルス幅監視部 １４０Ｂ…障害保持回路 １４０Ｃ，１４０Ｄ，１４０Ｇ…レジスタ １４０Ｅ…ＮＡＮＤゲート １４０Ｆ…セレクタ １４０Ｈ…コントロール部 1, 2 ... Processing block 3 ... Host device 10A, 10C ... Fault detection unit 10B, 10D ... Fault detection data addition unit 10F ... Control unit 10E ... Fault concentrating unit 100, 101, 102 ... Data transmission path 20A, 20I ... Delay Circuit 20B ... Parity normal operation unit 20C ... Parity pseudo-normal operation unit 20D, 20H ... Register unit 20E ... Control unit 20F, 20G ... Selector unit 50A ... Parity operation unit 50B ... Control unit 50C ... Register 70A ... Alternate waveform abnormality detection unit 70B ... Fault holding circuit 70C, 70D ... Register 70F ... EX-NOR gate 90A ... Delay circuit 90B ... Parity normal operation part 90C ... Parity pseudo normal operation part 90D, 90H ... Register part 90E ... Control part 90F, 90G ... Selector part 90I ... Pulse stretching circuit 100A, 00B, 100D ... Register 100C ... OR gate 100E ... Selector 120A ... Parity computing section 120B ... Control section 120C ... Register 140A ... Pulse width monitoring section 140B ... Fault holding circuit 140C, 140D, 140G ... Register 140E ... NAND gate 140F ... Selector 140H … Control section

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 Ｂ Ｈ０４Ｌ 12/24 12/26 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Internal reference number FI Technical display location G06F 15/16 B H04L 12/24 12/26

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 データ処理装置における１対１で接続さ
れる処理ブロック間の伝送路障害を検出する障害検出装
置において、 後段の処理ブロックへのデータに「正常」、「異常」を
表す障害検出用データを周期性をもって交互に付加する
障害検出用データ付加部と、 前段の処理ブロックからのデータから前記「正常」、
「異常」を表す障害検出用データを周期性をもって交互
に検出し、検出時には「エラー無し」、検出不能時には
「エラー有り」を表す障害検出信号を出力する障害検出
部と、 この障害検出部から出力される障害検出信号を監視して
「エラー無し」、「エラー有り」を周期性をもって交互
に判別する障害集線部とを具備することを特徴とする障
害検出装置。1. A fault detection device for detecting a transmission line fault between processing blocks connected one-to-one in a data processing device, wherein a fault detection indicating "normal" or "abnormal" in data to a subsequent processing block is detected. Error detection data addition unit that alternately adds data for periodicity with the periodicity, and the "normal" from the data from the previous processing block,
A fault detection unit that alternately detects fault detection data indicating "abnormal" with a periodicity, and outputs a fault detection signal indicating "no error" at the time of detection, and "error" at the time of non-detection, and a fault detection unit from this fault detection unit. A fault detecting device comprising: a fault concentrator that monitors a fault detection signal that is output and alternately discriminates between "no error" and "presence of error" with periodicity. 【請求項２】 データ処理装置における１対複数、複数
対１、複数対複数で接続される処理ブロック間の伝送路
障害を検出する障害検出装置において、 後段の処理ブロックへのデータに「正常」、「異常」を
表す障害検出用データを任意の順序で付加すると共に、
付加したデータの内容を示す識別データを付加する障害
検出用データ付加部と、 前段の処理ブロックからのデータに付加されている識別
データを検出し、この識別データに対応する障害検出用
データを検出して、検出時には「エラー無し」、検出不
能時には「エラー有り」を表す障害検出信号を前記識別
データと共に出力する障害検出部と、 この障害検出部から出力される障害検出信号を前記識別
データに基づいて監視して「エラー無し」、「エラー有
り」を判別する障害集線部とを具備することを特徴とす
る障害検出装置。2. A failure detecting apparatus for detecting a transmission path failure between processing blocks connected in a one-to-many manner, a plurality-to-one manner, and a plurality-to-many manner in a data processing apparatus, wherein data to a subsequent processing block is "normal". , While adding fault detection data representing "abnormal" in any order,
A fault detection data addition unit that adds identification data indicating the content of the added data, and the identification data that is added to the data from the processing block in the previous stage is detected, and the fault detection data corresponding to this identification data is detected. Then, a failure detection unit that outputs a failure detection signal indicating “no error” at the time of detection and “error present” at the time of undetectable together with the identification data, and a failure detection signal output from this failure detection unit as the identification data. A fault detecting device, comprising: a fault concentrator that monitors on the basis of whether there is an error or whether there is an error. 【請求項３】 前記障害集線部は、判別結果を上位装置
に通知する機能を有することを特徴とする請求項１、２
いずれか記載の障害検出装置。3. The fault concentrator has a function of notifying a host device of a determination result.
The fault detection device according to any one of the above. 【請求項４】 さらに、前記障害検出用データ付加部及
び障害検出部の処理を初期化する初期化手段を備えるこ
とを特徴とする請求項１、２いずれか記載の障害検出装
置。4. The fault detection apparatus according to claim 1, further comprising an initialization unit that initializes the processing of the fault detection data addition unit and the fault detection unit.