JPH088996A - 障害検出装置 - Google Patents
障害検出装置Info
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- JPH088996A JPH088996A JP6132854A JP13285494A JPH088996A JP H088996 A JPH088996 A JP H088996A JP 6132854 A JP6132854 A JP 6132854A JP 13285494 A JP13285494 A JP 13285494A JP H088996 A JPH088996 A JP H088996A
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Abstract
(57)【要約】
【目的】 リアルタイムに監視機能の正常性を確認でき
るようにする。 【構成】 1対1で接続される処理ブロック1,2間の
伝送路障害を検出する場合に、処理ブロック1の出力部
に障害検出用データ付加部10Bを設けて、出力データ
に「正常」、「異常」を表す障害検出用データを周期性
をもって交互に付加し、処理ブロック2の入力部に障害
検出部10Cを設けて、入力データから障害検出用デー
タを前段側と同じ周期性をもって交互に検出し、検出時
には「エラー無し」、検出不能時には「エラー有り」を
表す障害検出信号104を出力するようにし、障害集線
部10Eで障害検出信号104を監視して「エラー無
し」、「エラー有り」を周期性をもって交互に判別し
て、エラー無し時とエラー有り時の障害検出用データ付
加部10Bと障害検出部10Cと障害集線部10Eと伝
送路101の正常性をリアルタイムに常時監視できるよ
うにした。
るようにする。 【構成】 1対1で接続される処理ブロック1,2間の
伝送路障害を検出する場合に、処理ブロック1の出力部
に障害検出用データ付加部10Bを設けて、出力データ
に「正常」、「異常」を表す障害検出用データを周期性
をもって交互に付加し、処理ブロック2の入力部に障害
検出部10Cを設けて、入力データから障害検出用デー
タを前段側と同じ周期性をもって交互に検出し、検出時
には「エラー無し」、検出不能時には「エラー有り」を
表す障害検出信号104を出力するようにし、障害集線
部10Eで障害検出信号104を監視して「エラー無
し」、「エラー有り」を周期性をもって交互に判別し
て、エラー無し時とエラー有り時の障害検出用データ付
加部10Bと障害検出部10Cと障害集線部10Eと伝
送路101の正常性をリアルタイムに常時監視できるよ
うにした。
Description
【0001】
【産業上の利用分野】この発明は、電子計算機または電
子交換機等のデータ処理装置に用いられ、データ伝送路
における障害発生を監視する障害監視装置に関する。
子交換機等のデータ処理装置に用いられ、データ伝送路
における障害発生を監視する障害監視装置に関する。
【0002】
【従来の技術】周知のように、電子計算機または電子交
換機等のデータ処理装置にあっては、データ伝送路にお
ける障害発生を監視する障害監視装置が設けられてい
る。
換機等のデータ処理装置にあっては、データ伝送路にお
ける障害発生を監視する障害監視装置が設けられてい
る。
【0003】この障害監視装置の一例として、各処理ブ
ロック内に障害検出部と障害検出用データ付加部を設
け、前段ブロックの障害検出用データ付加部で出力デー
タに障害検出用データを付加し、後段ブロックで障害検
出用データの正常/異常を判別することにより、データ
伝送路における障害発生の有無を検出し、各ブロックの
障害検出部で得られる障害検出信号を障害集線部でまと
め、CPU(中央制御装置)等の上位装置に通知すると
いう方式のものがある。
ロック内に障害検出部と障害検出用データ付加部を設
け、前段ブロックの障害検出用データ付加部で出力デー
タに障害検出用データを付加し、後段ブロックで障害検
出用データの正常/異常を判別することにより、データ
伝送路における障害発生の有無を検出し、各ブロックの
障害検出部で得られる障害検出信号を障害集線部でまと
め、CPU(中央制御装置)等の上位装置に通知すると
いう方式のものがある。
【0004】この種の障害監視装置では、さらに上記障
害検出部、障害検出用データ付加部、障害集線部、障害
検出信号の伝送路における正常性を確認するため、上位
装置から障害検出用データ付加部に検査命令を任意にあ
るいは定期的に与え、障害検出部で障害が検出できるよ
うなデータを故意に付加するようにしている。すなわ
ち、上位装置からの検査命令により擬似的に障害を起こ
し、障害集線部から障害発生の通知が上がってくるか否
かで正常性を確認している。
害検出部、障害検出用データ付加部、障害集線部、障害
検出信号の伝送路における正常性を確認するため、上位
装置から障害検出用データ付加部に検査命令を任意にあ
るいは定期的に与え、障害検出部で障害が検出できるよ
うなデータを故意に付加するようにしている。すなわ
ち、上位装置からの検査命令により擬似的に障害を起こ
し、障害集線部から障害発生の通知が上がってくるか否
かで正常性を確認している。
【0005】しかしながら、上記のような従来の障害監
視装置では、上位装置から障害検出用データ付加部に検
査命令を与えて、あたかも障害が発生したかのように擬
似的に異常を示すデータを付加させるようにし、上位装
置側で障害検出部が障害を検出して障害集線部から障害
発生の通知が返ってくるか否かを判別することで、監視
機能の正常性を確認する方式であるため、上位装置側の
ソフト処理が必要であり、しかもリアルタイムに監視機
能の正常性が確認できない。
視装置では、上位装置から障害検出用データ付加部に検
査命令を与えて、あたかも障害が発生したかのように擬
似的に異常を示すデータを付加させるようにし、上位装
置側で障害検出部が障害を検出して障害集線部から障害
発生の通知が返ってくるか否かを判別することで、監視
機能の正常性を確認する方式であるため、上位装置側の
ソフト処理が必要であり、しかもリアルタイムに監視機
能の正常性が確認できない。
【0006】
【発明が解決しようとする課題】以上述べたように、従
来のデータ処理装置に用いられる障害監視装置は、監視
機能の正常性を確認するためには上位装置側のソフト処
理が必要であり、しかもリアルタイムにその正常性を確
認することができないという問題を有していた。
来のデータ処理装置に用いられる障害監視装置は、監視
機能の正常性を確認するためには上位装置側のソフト処
理が必要であり、しかもリアルタイムにその正常性を確
認することができないという問題を有していた。
【0007】そこで、この発明は上記の課題を解決すべ
くなされたもので、上位装置側のソフト処理が不要で、
リアルタイムに監視機能の正常性を確認することのでき
る障害監視装置を提供することを目的とする。
くなされたもので、上位装置側のソフト処理が不要で、
リアルタイムに監視機能の正常性を確認することのでき
る障害監視装置を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を解決するため
に、第1の発明は、データ処理装置における1対1で接
続される処理ブロック間の伝送路障害を検出する障害検
出装置において、後段の処理ブロックへのデータに「正
常」、「異常」を表す障害検出用データを周期性をもっ
て交互に付加する障害検出用データ付加部と、前段の処
理ブロックからのデータから前記「正常」、「異常」を
表す障害検出用データを周期性をもって交互に検出し、
検出時には「エラー無し」、検出不能時には「エラー有
り」を表す障害検出信号を出力する障害検出部と、この
障害検出部から出力される障害検出信号を監視して「エ
ラー無し」、「エラー有り」を周期性をもって交互に判
別する障害集線部とを具備することを特徴とする。
に、第1の発明は、データ処理装置における1対1で接
続される処理ブロック間の伝送路障害を検出する障害検
出装置において、後段の処理ブロックへのデータに「正
常」、「異常」を表す障害検出用データを周期性をもっ
て交互に付加する障害検出用データ付加部と、前段の処
理ブロックからのデータから前記「正常」、「異常」を
表す障害検出用データを周期性をもって交互に検出し、
検出時には「エラー無し」、検出不能時には「エラー有
り」を表す障害検出信号を出力する障害検出部と、この
障害検出部から出力される障害検出信号を監視して「エ
ラー無し」、「エラー有り」を周期性をもって交互に判
別する障害集線部とを具備することを特徴とする。
【0009】第2の発明は、データ処理装置における1
対複数、複数対1、複数対複数で接続される処理ブロッ
ク間の伝送路障害を検出する障害検出装置において、後
段の処理ブロックへのデータに「正常」、「異常」を表
す障害検出用データを任意の順序で付加すると共に、付
加したデータの内容を示す識別データを付加する障害検
出用データ付加部と、前段の処理ブロックからのデータ
に付加されている識別データを検出し、この識別データ
に対応する障害検出用データを検出して、検出時には
「エラー無し」、検出不能時には「エラー有り」を表す
障害検出信号を前記識別データと共に出力する障害検出
部と、この障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別する障害集線部とを具備することを特
徴とする。
対複数、複数対1、複数対複数で接続される処理ブロッ
ク間の伝送路障害を検出する障害検出装置において、後
段の処理ブロックへのデータに「正常」、「異常」を表
す障害検出用データを任意の順序で付加すると共に、付
加したデータの内容を示す識別データを付加する障害検
出用データ付加部と、前段の処理ブロックからのデータ
に付加されている識別データを検出し、この識別データ
に対応する障害検出用データを検出して、検出時には
「エラー無し」、検出不能時には「エラー有り」を表す
障害検出信号を前記識別データと共に出力する障害検出
部と、この障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別する障害集線部とを具備することを特
徴とする。
【0010】
【作用】第1の発明の障害検出装置では、1対1で接続
される処理ブロック間の伝送路障害を検出する場合に、
処理ブロックの出力部に障害検出用データ付加部を設け
て、後段の処理ブロックへのデータに「正常」、「異
常」を表す障害検出用データを周期性をもって交互に付
加しておき、処理ブロックの入力部に障害検出部を設け
て、前段の処理ブロックからのデータから「正常」、
「異常」を表す障害検出用データを前段側と同じ周期性
をもって交互に検出し、検出時には「エラー無し」、検
出不能時には「エラー有り」を表す障害検出信号を出力
するようにし、障害集線部で障害検出部から出力される
障害検出信号を監視して「エラー無し」、「エラー有
り」を周期性をもって交互に判別することにより、エラ
ー無し時とエラー有り時の障害検出用データ付加部と障
害検出部と障害集線部と伝送路の正常性をリアルタイム
に常時監視できるようにした。
される処理ブロック間の伝送路障害を検出する場合に、
処理ブロックの出力部に障害検出用データ付加部を設け
て、後段の処理ブロックへのデータに「正常」、「異
常」を表す障害検出用データを周期性をもって交互に付
加しておき、処理ブロックの入力部に障害検出部を設け
て、前段の処理ブロックからのデータから「正常」、
「異常」を表す障害検出用データを前段側と同じ周期性
をもって交互に検出し、検出時には「エラー無し」、検
出不能時には「エラー有り」を表す障害検出信号を出力
するようにし、障害集線部で障害検出部から出力される
障害検出信号を監視して「エラー無し」、「エラー有
り」を周期性をもって交互に判別することにより、エラ
ー無し時とエラー有り時の障害検出用データ付加部と障
害検出部と障害集線部と伝送路の正常性をリアルタイム
に常時監視できるようにした。
【0011】第2の発明の障害検出装置は、1対複数、
複数対1、複数対複数で接続される処理ブロック間の伝
送路障害を検出する場合に、処理ブロックの出力部に障
害検出用データ付加部を設けて、後段の処理ブロックへ
のデータに「正常」、「異常」を表す障害検出用データ
を任意の順序で付加すると共に、付加したデータの内容
を示す識別データを付加し、処理ブロックの入力部に障
害検出部を設けて、前段の処理ブロックからのデータに
付加されている識別データを検出し、この識別データに
対応する障害検出用データを検出して、検出時には「エ
ラー無し」、検出不能時には「エラー有り」を表す障害
検出信号を前記識別データと共に出力するようにし、障
害集線部で障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別することにより、エラー無し時とエラ
ー有り時の障害検出用データ付加部と障害検出部と障害
集線部と伝送路の正常性をリアルタイムに常時監視でき
るようにした。
複数対1、複数対複数で接続される処理ブロック間の伝
送路障害を検出する場合に、処理ブロックの出力部に障
害検出用データ付加部を設けて、後段の処理ブロックへ
のデータに「正常」、「異常」を表す障害検出用データ
を任意の順序で付加すると共に、付加したデータの内容
を示す識別データを付加し、処理ブロックの入力部に障
害検出部を設けて、前段の処理ブロックからのデータに
付加されている識別データを検出し、この識別データに
対応する障害検出用データを検出して、検出時には「エ
ラー無し」、検出不能時には「エラー有り」を表す障害
検出信号を前記識別データと共に出力するようにし、障
害集線部で障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別することにより、エラー無し時とエラ
ー有り時の障害検出用データ付加部と障害検出部と障害
集線部と伝送路の正常性をリアルタイムに常時監視でき
るようにした。
【0012】
【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。
細に説明する。
【0013】まず、図1乃至図8を参照して、第1の実
施例について述べる。
施例について述べる。
【0014】図1は、この発明に係る障害監視装置の実
施例として、データ処理装置の処理ブロックが1対1で
接続されている場合の構成を示すものである。
施例として、データ処理装置の処理ブロックが1対1で
接続されている場合の構成を示すものである。
【0015】図1において、処理ブロック1,2はCP
U等の上位装置3からの命令に応じて入力データを適宜
データ処理するもので、データ伝送路に対して直列に接
続されている。尚、データ伝送路には、各処理ブロック
の処理データと共にそのデータの先頭バイトでアクティ
ブとなるデータ同期信号及びビット周期のクロック信号
が伝送されるものとし、前後段の処理ブロックも特に図
示しないが1,2と同様に構成されているものとする。
U等の上位装置3からの命令に応じて入力データを適宜
データ処理するもので、データ伝送路に対して直列に接
続されている。尚、データ伝送路には、各処理ブロック
の処理データと共にそのデータの先頭バイトでアクティ
ブとなるデータ同期信号及びビット周期のクロック信号
が伝送されるものとし、前後段の処理ブロックも特に図
示しないが1,2と同様に構成されているものとする。
【0016】各処理ブロック1,2はそれぞれ入力部に
障害検出部10A,10Cを備え、出力部に障害検出用
データ付加部10B,10Dを備える。制御部10F
は、上位装置3からの初期化命令(例えば電源投入時、
処理復帰時等に発生される)を受けて、各処理ブロック
1,2の障害検出部10A,10C及び障害検出用デー
タ付加部10B,10Dにそれぞれリセット信号105
を送る機能を有する。障害集線部10Eは各処理ブロッ
ク1,2の障害検出部10A,10Cからの障害検出信
号103,104をまとめて上位装置3に通知する機能
を有する。
障害検出部10A,10Cを備え、出力部に障害検出用
データ付加部10B,10Dを備える。制御部10F
は、上位装置3からの初期化命令(例えば電源投入時、
処理復帰時等に発生される)を受けて、各処理ブロック
1,2の障害検出部10A,10C及び障害検出用デー
タ付加部10B,10Dにそれぞれリセット信号105
を送る機能を有する。障害集線部10Eは各処理ブロッ
ク1,2の障害検出部10A,10Cからの障害検出信
号103,104をまとめて上位装置3に通知する機能
を有する。
【0017】上記障害検出用データ付加部10B,10
Dはいずれも処理データに周期的に変化する障害検出用
データを付加してデータ伝送路101,102に導出す
るもので、その付加データを制御部10Fからのリセッ
ト信号105に応じて予め決められた値に初期化するよ
うになっている。
Dはいずれも処理データに周期的に変化する障害検出用
データを付加してデータ伝送路101,102に導出す
るもので、その付加データを制御部10Fからのリセッ
ト信号105に応じて予め決められた値に初期化するよ
うになっている。
【0018】上記障害検出部10A,10Cはいずれも
データ伝送路100,101からの入力データに付加さ
れている障害検出用データからデータ伝送路100,1
01の障害を検出するもので、障害検出時には障害検出
信号103,104を障害集線部10Eに送出し、制御
部10Fからのリセット信号105に応じて検出処理を
初期化するようになっている。
データ伝送路100,101からの入力データに付加さ
れている障害検出用データからデータ伝送路100,1
01の障害を検出するもので、障害検出時には障害検出
信号103,104を障害集線部10Eに送出し、制御
部10Fからのリセット信号105に応じて検出処理を
初期化するようになっている。
【0019】図2は上記障害検出用データ付加部10B
の具体的な構成を示すものである。尚、他の処理ブロッ
ク2の障害検出用データ付加部10Dの構成は10Bと
全く同じ構成であるので、ここでは説明を省略する。
の具体的な構成を示すものである。尚、他の処理ブロッ
ク2の障害検出用データ付加部10Dの構成は10Bと
全く同じ構成であるので、ここでは説明を省略する。
【0020】図2において、入力データ(処理ブロック
1内の処理データであり、ここでは8ビットのパラレル
データとする)200は第1の遅延回路20A、パリテ
ィ正常演算部20B、パリティ擬正常演算部20Cにそ
れぞれ供給され、データ同期信号201、リセット信号
213(図1の105)及びクロック信号202はコン
トロール部20Eに供給され、さらにクロック信号20
2は第2のレジスタ部20Hにラッチ信号として供給さ
れ、データ同期信号201は第2の遅延回路20Iに供
給される。
1内の処理データであり、ここでは8ビットのパラレル
データとする)200は第1の遅延回路20A、パリテ
ィ正常演算部20B、パリティ擬正常演算部20Cにそ
れぞれ供給され、データ同期信号201、リセット信号
213(図1の105)及びクロック信号202はコン
トロール部20Eに供給され、さらにクロック信号20
2は第2のレジスタ部20Hにラッチ信号として供給さ
れ、データ同期信号201は第2の遅延回路20Iに供
給される。
【0021】上記コントロール部20Eはレジスタ、カ
ウンタ等で構成され、データ同期信号201、リセット
信号213及びクロック信号202に基づいて、パリテ
ィ正常演算部20B、パリティ擬正常演算部20Cに対
するリセット信号212、第1のレジスタ部20Dに対
するラッチ信号204、第1及び第2のセレクタ部20
F,20Gに対する選択制御信号206,207を生成
するものである。
ウンタ等で構成され、データ同期信号201、リセット
信号213及びクロック信号202に基づいて、パリテ
ィ正常演算部20B、パリティ擬正常演算部20Cに対
するリセット信号212、第1のレジスタ部20Dに対
するラッチ信号204、第1及び第2のセレクタ部20
F,20Gに対する選択制御信号206,207を生成
するものである。
【0022】第1の遅延回路20Aは入力データ200
を所定期間遅延するもので、その遅延出力203の内の
LSBデータは第2のセレクタ部20Gに供給され、上
位7ビットのデータは第2のレジスタ部20Hに供給さ
れる。
を所定期間遅延するもので、その遅延出力203の内の
LSBデータは第2のセレクタ部20Gに供給され、上
位7ビットのデータは第2のレジスタ部20Hに供給さ
れる。
【0023】パリティ正常演算部20Bは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ20
0についてデータ毎(データ同期信号201がアクティ
ブになる単位)にパリティを演算するものである。パリ
ティ擬正常演算部20Cは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ200についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第1のレジスタ部20Dに送られ、ラッ
チ信号204に応じてラッチされる。
ィを奇数パリティとして、リセット後の入力データ20
0についてデータ毎(データ同期信号201がアクティ
ブになる単位)にパリティを演算するものである。パリ
ティ擬正常演算部20Cは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ200についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第1のレジスタ部20Dに送られ、ラッ
チ信号204に応じてラッチされる。
【0024】ここでラッチされた2つのパリティデータ
は第1のセレクタ部20Fに送られ、選択制御信号20
6に応じて選択的に導出される。その選択データ205
は第2のセレクタ部20Gに供給され、選択制御信号2
07に応じて遅延回路20Aの出力203のLSBデー
タと選択的に導出される。その選択データ208は第2
のレジスタ部20Hに供給され、遅延回路20Aの出力
203の上位7ビットのデータと共にクロック信号20
2に応じてラッチされる。
は第1のセレクタ部20Fに送られ、選択制御信号20
6に応じて選択的に導出される。その選択データ205
は第2のセレクタ部20Gに供給され、選択制御信号2
07に応じて遅延回路20Aの出力203のLSBデー
タと選択的に導出される。その選択データ208は第2
のレジスタ部20Hに供給され、遅延回路20Aの出力
203の上位7ビットのデータと共にクロック信号20
2に応じてラッチされる。
【0025】ここでラッチされた8ビットのパラレルデ
ータ210は、第2の遅延回路20Iによってタイミン
グ調整されたデータ同期信号211及びクロック信号2
02と共に、伝送路101を通じて後段の処理ブロック
2へ出力される。
ータ210は、第2の遅延回路20Iによってタイミン
グ調整されたデータ同期信号211及びクロック信号2
02と共に、伝送路101を通じて後段の処理ブロック
2へ出力される。
【0026】上記構成による障害検出用データ付加部1
0Bの動作を、図3及び図4を参照して説明する。
0Bの動作を、図3及び図4を参照して説明する。
【0027】図3は入力データ200のデータフォーマ
ットを示すもので、Pはパリティビットを示している。
このフォーマットでは、10バイト1フレームとし、各
バイトの8ビットパラレルデータをヘキサ表示“01,
02,03,04,05,06,07,08,09,1
0”で表している。パリティは先頭4バイトに対して付
与し、パリティビットPを含む網掛け部分についてパリ
ティ演算が施されるものとする。図4は図2の障害検出
用データ付加部10Bの各部の信号タイミング波形を示
すものである。
ットを示すもので、Pはパリティビットを示している。
このフォーマットでは、10バイト1フレームとし、各
バイトの8ビットパラレルデータをヘキサ表示“01,
02,03,04,05,06,07,08,09,1
0”で表している。パリティは先頭4バイトに対して付
与し、パリティビットPを含む網掛け部分についてパリ
ティ演算が施されるものとする。図4は図2の障害検出
用データ付加部10Bの各部の信号タイミング波形を示
すものである。
【0028】すなわち、クロック信号202とリセット
信号213が入力されると、コントロール部20Eのレ
ジスタ、カウンタ等がリセットされる。続いて、入力デ
ータ200のフレーム先頭バイトでアクティブとなるデ
ータ同期信号201がコントロール部20Eに入力され
ると、コントロール部20Eは、データ同期信号201
に基づいて、フレーム先頭でパリティ正常演算部20
B、パリティ擬正常演算部20Cにリセット信号212
を送り、フレーム毎にパリティを演算させる。
信号213が入力されると、コントロール部20Eのレ
ジスタ、カウンタ等がリセットされる。続いて、入力デ
ータ200のフレーム先頭バイトでアクティブとなるデ
ータ同期信号201がコントロール部20Eに入力され
ると、コントロール部20Eは、データ同期信号201
に基づいて、フレーム先頭でパリティ正常演算部20
B、パリティ擬正常演算部20Cにリセット信号212
を送り、フレーム毎にパリティを演算させる。
【0029】パリティ演算部20B,20Cは、リセッ
ト信号212により入力データ200の先頭(データ同
期信号201がアクティブの位置)の1クロック手前で
リセットされ、データ200が入力されると、それぞれ
データ200の先頭からパリティPを演算し、演算結果
をコントロール部20Eからのラッチ信号204の立ち
上がりで第1のレジスタ部20Dにラッチされる。図4
のタイムチャートでは、ヘキサ表示で“01,02,0
3,04,…の04まで計算したときにラッチされる。
ト信号212により入力データ200の先頭(データ同
期信号201がアクティブの位置)の1クロック手前で
リセットされ、データ200が入力されると、それぞれ
データ200の先頭からパリティPを演算し、演算結果
をコントロール部20Eからのラッチ信号204の立ち
上がりで第1のレジスタ部20Dにラッチされる。図4
のタイムチャートでは、ヘキサ表示で“01,02,0
3,04,…の04まで計算したときにラッチされる。
【0030】各パリティ演算結果は共に第1のセレクタ
部20Fに入力され、コントロール部20Eからの選択
制御信号206に応じてフレーム毎に交互に導出され
る。尚、この実施例では、選択制御信号206が“0”
のときはパリティ正常演算部20B側の演算結果を選択
し、“1”のときはパリティ擬正常演算部20C側の演
算結果を選択するものとする。
部20Fに入力され、コントロール部20Eからの選択
制御信号206に応じてフレーム毎に交互に導出され
る。尚、この実施例では、選択制御信号206が“0”
のときはパリティ正常演算部20B側の演算結果を選択
し、“1”のときはパリティ擬正常演算部20C側の演
算結果を選択するものとする。
【0031】図4のタイムチャートでは、同じデータ
(ヘキサ表示で“01,02,03,04,05,0
6,07,08,09,10”)を3回入力した場合を
示しており、正常パリティと非正常パリティを交互に選
択しているため、セレクタ20Fで選択されるパリティ
データ205はフレーム毎に“0”と“1”の交互にな
っている。
(ヘキサ表示で“01,02,03,04,05,0
6,07,08,09,10”)を3回入力した場合を
示しており、正常パリティと非正常パリティを交互に選
択しているため、セレクタ20Fで選択されるパリティ
データ205はフレーム毎に“0”と“1”の交互にな
っている。
【0032】パリティ演算結果205は遅延回路20A
の出力203のパリティが付与されるLSBのデータと
共に第2のセレクタ部20Gに入力され、選択制御信号
207に応じて選択的に導出される。すなわち、第2の
セレクタ部20Gはパリティビットを付加するときには
205側を選択し、その他のときには203側を選択す
る。
の出力203のパリティが付与されるLSBのデータと
共に第2のセレクタ部20Gに入力され、選択制御信号
207に応じて選択的に導出される。すなわち、第2の
セレクタ部20Gはパリティビットを付加するときには
205側を選択し、その他のときには203側を選択す
る。
【0033】第2のセレクタ部20Gの出力208はパ
リティビットを含む8ビットパラレルの内のLSBの1
ビットで、第2のレジスタ部20Hに入力される。この
第2のレジスタ部20Hには、遅延回路20Aの出力2
03の内のパリティビットを含まない上位7ビットのデ
ータが入力され、両入力データはクロック信号202の
立ち上がりでラッチされて、8ビットのパラレルデータ
210として伝送路101を介して次段の処理ブロック
2に出力される。
リティビットを含む8ビットパラレルの内のLSBの1
ビットで、第2のレジスタ部20Hに入力される。この
第2のレジスタ部20Hには、遅延回路20Aの出力2
03の内のパリティビットを含まない上位7ビットのデ
ータが入力され、両入力データはクロック信号202の
立ち上がりでラッチされて、8ビットのパラレルデータ
210として伝送路101を介して次段の処理ブロック
2に出力される。
【0034】ここで、図4のタイムチャートでは、デー
タ同期信号201の単位で同じデータ200を入力して
いるため、第1のセレクタ部20Fで正常パリティと非
正常パリティを交互に付与している。その結果、第2の
セレクタ部20Gの出力208は選択制御信号207の
選択タイミングで論理値が反転している。よって、第2
のレジスタ部20Hの出力データ210は、パリティ付
与のバイトの値がヘキサ表示で“04”と“05”(下
線は図中の網掛け部分出あることを示す)になっている
(正常パリティは奇数パリティなので“04”が正
常)。
タ同期信号201の単位で同じデータ200を入力して
いるため、第1のセレクタ部20Fで正常パリティと非
正常パリティを交互に付与している。その結果、第2の
セレクタ部20Gの出力208は選択制御信号207の
選択タイミングで論理値が反転している。よって、第2
のレジスタ部20Hの出力データ210は、パリティ付
与のバイトの値がヘキサ表示で“04”と“05”(下
線は図中の網掛け部分出あることを示す)になっている
(正常パリティは奇数パリティなので“04”が正
常)。
【0035】また、データ同期信号211は遅延回路2
0Iで出力データ210と位相を合わせられ、クロック
信号202と共に伝送路101を介して次段の処理ブロ
ック2に出力される。
0Iで出力データ210と位相を合わせられ、クロック
信号202と共に伝送路101を介して次段の処理ブロ
ック2に出力される。
【0036】図5は上記障害検出部10Cの具体的な構
成を示すものである。尚、他の処理ブロック1の障害検
出部10Aの構成は10Cと全く同じ構成であるので、
ここでは説明を省略する。
成を示すものである。尚、他の処理ブロック1の障害検
出部10Aの構成は10Cと全く同じ構成であるので、
ここでは説明を省略する。
【0037】図5において、50Aは伝送路101を通
じて障害検出用データ付加部10Bから送られてくるデ
ータ500(図2の210)を入力してそのパリティを
演算するパリティ演算部であり、その演算結果504は
レジスタ50Cに送られる。
じて障害検出用データ付加部10Bから送られてくるデ
ータ500(図2の210)を入力してそのパリティを
演算するパリティ演算部であり、その演算結果504は
レジスタ50Cに送られる。
【0038】また、50Bは伝送路101を通じて障害
検出用データ付加部10Bから送られてくるクロック5
01(図2の202)、データ同期信号211及び制御
部10Fから送られてくるリセット信号503(図1の
105、図2の213)に基づいてパリティ演算部50
A及びレジスタ50Cをコントロールするコントロール
部であり、パリティ演算部50Aにはパリティリセット
信号505を与え、レジスタ50Cにはエラー同期信号
506を与える。
検出用データ付加部10Bから送られてくるクロック5
01(図2の202)、データ同期信号211及び制御
部10Fから送られてくるリセット信号503(図1の
105、図2の213)に基づいてパリティ演算部50
A及びレジスタ50Cをコントロールするコントロール
部であり、パリティ演算部50Aにはパリティリセット
信号505を与え、レジスタ50Cにはエラー同期信号
506を与える。
【0039】レジスタ50Cはパリティ演算部50Aで
得られるパリティエラー信号504をコントロール部5
0Bからのエラー同期信号506により同期化するもの
で、ここで同期処理されたエラー信号507はエラー同
期信号506と共に障害集線部10Eに送られる。
得られるパリティエラー信号504をコントロール部5
0Bからのエラー同期信号506により同期化するもの
で、ここで同期処理されたエラー信号507はエラー同
期信号506と共に障害集線部10Eに送られる。
【0040】上記構成による障害検出部10Cの動作
を、図6のタイムチャートを参照して説明する。
を、図6のタイムチャートを参照して説明する。
【0041】まず、パリティ演算部50Aにデータ50
0が入力され、コントロール部50Bにクロック50
1、データ同期信号502、リセット信号503がそれ
ぞれ入力されると、コントロール部50Bはデータ毎
(ヘキサ表示で“01,02,03,04,05,0
6,07,08,09,10”と“01,02,03,
04,05,06,07,08,09,10”)に、パ
リティリセット信号505をパリティ演算部50Aに送
り、データ同期信号502の1クロック前でパリティ演
算をリセットする。これにより、パリティはデータの先
頭から演算されるようになる。
0が入力され、コントロール部50Bにクロック50
1、データ同期信号502、リセット信号503がそれ
ぞれ入力されると、コントロール部50Bはデータ毎
(ヘキサ表示で“01,02,03,04,05,0
6,07,08,09,10”と“01,02,03,
04,05,06,07,08,09,10”)に、パ
リティリセット信号505をパリティ演算部50Aに送
り、データ同期信号502の1クロック前でパリティ演
算をリセットする。これにより、パリティはデータの先
頭から演算されるようになる。
【0042】パリティ演算部50Aで入力データ500
のパリティ演算された結果504は、エラー同期信号5
06の立ち上がりでレジスタ50Cにラッチされ、その
ラッチ出力(パリティエラー信号)507はエラー同期
信号506と共に出力される。
のパリティ演算された結果504は、エラー同期信号5
06の立ち上がりでレジスタ50Cにラッチされ、その
ラッチ出力(パリティエラー信号)507はエラー同期
信号506と共に出力される。
【0043】ここで、入力データ500のデータフォー
マットは図3に示すようになっているので、図6のタイ
ムチャートに示す入力データ500は、ヘキサ表示で
“01,02,03,04,05,06,07,08,
09,10”と“01,02,03,04,05,0
6,07,08,09,10”と“01,02,03,
04,05,06,07,08,09,10”の状態で
レジスタ50Cに入力される。奇数パリティで正解なの
で、エラー信号507はパリティ付与バイトが“05”
のときに“H”レベルになる。このようにして生成され
たエラー信号507はエラー同期信号506と共に、異
常検出信号(図1の104)として障害集線部10Eに
送られる。
マットは図3に示すようになっているので、図6のタイ
ムチャートに示す入力データ500は、ヘキサ表示で
“01,02,03,04,05,06,07,08,
09,10”と“01,02,03,04,05,0
6,07,08,09,10”と“01,02,03,
04,05,06,07,08,09,10”の状態で
レジスタ50Cに入力される。奇数パリティで正解なの
で、エラー信号507はパリティ付与バイトが“05”
のときに“H”レベルになる。このようにして生成され
たエラー信号507はエラー同期信号506と共に、異
常検出信号(図1の104)として障害集線部10Eに
送られる。
【0044】図7は上記障害集線部10Eの具体的な構
成を示すものである。
成を示すものである。
【0045】図7(a)において、70Aは交互波形異
常検出部、70Bは障害保持回路であり、それぞれ各ブ
ロックの障害検出部10A,10Cに対応して設けられ
る。尚、ここでは10Cのみ対応する構成を示し、その
他に対する構成は同様であるので省略する。
常検出部、70Bは障害保持回路であり、それぞれ各ブ
ロックの障害検出部10A,10Cに対応して設けられ
る。尚、ここでは10Cのみ対応する構成を示し、その
他に対する構成は同様であるので省略する。
【0046】上記交互波形異常検出部70Aは、例えば
図7(b)に示すように構成され、障害検出部10Cか
ら送られてくるエラー信号700(図5の507に対
応)をレジスタ(D型フリップフロップ)70Cに入力
し、同時に送られてくるエラー同期信号701(図5の
506)の立上がりタイミングでラッチする。そして、
このラッチ出力をさらにレジスタ(D型フリップフロッ
プ)70Dに入力し、上記エラー同期信号701の立上
がりタイミングでラッチする。さらに、両レジスタ70
C,70Dの各ラッチ出力についてEX−NORゲート
70Fによって排他的論理和をとって反転出力する。こ
の論理出力704は上記障害保持回路70Bに送られ
る。
図7(b)に示すように構成され、障害検出部10Cか
ら送られてくるエラー信号700(図5の507に対
応)をレジスタ(D型フリップフロップ)70Cに入力
し、同時に送られてくるエラー同期信号701(図5の
506)の立上がりタイミングでラッチする。そして、
このラッチ出力をさらにレジスタ(D型フリップフロッ
プ)70Dに入力し、上記エラー同期信号701の立上
がりタイミングでラッチする。さらに、両レジスタ70
C,70Dの各ラッチ出力についてEX−NORゲート
70Fによって排他的論理和をとって反転出力する。こ
の論理出力704は上記障害保持回路70Bに送られ
る。
【0047】上記障害保持回路70Bは上記交互波形異
常検出部70Aの出力704からエラー発生を検出して
保持する機能を有する。ここで保持されたエラー検出信
号705は上位装置3に送られる。
常検出部70Aの出力704からエラー発生を検出して
保持する機能を有する。ここで保持されたエラー検出信
号705は上位装置3に送られる。
【0048】上記構成による障害集線部10Eの動作
を、図8のタイムチャートを参照して説明する。
を、図8のタイムチャートを参照して説明する。
【0049】まず、交互波形異常検出部70Aでは、障
害検出部10Cからのエラー信号700とエラー同期信
号701が入力されると、エラー信号700を1段シフ
トしたものと2段シフトしたものとのEX−NORをと
ってエラー箇所を見つける。
害検出部10Cからのエラー信号700とエラー同期信
号701が入力されると、エラー信号700を1段シフ
トしたものと2段シフトしたものとのEX−NORをと
ってエラー箇所を見つける。
【0050】すなわち、エラー信号700は正常で
“L”レベル、異常で“H”レベルであり、異常検出処
理が正常に動作している場合は“L”レベル、“H”レ
ベルに交互に反転するはずであり、異常検出処理自体に
異常が発生すると、図8に示すようにエラー信号700
のエラーが交互に入力されなくなる。このため、エラー
発生箇所でEX−NOR出力704が“H”レベルのま
まになる。そこで、障害保持回路70Bによりエラー発
生箇所でEX−NOR出力704のエラーを保持する。
このエラー保持信号705を上位装置3に送ることで、
上位装置3側で障害検出装置自体の正常性を判別するこ
とができるようになる。
“L”レベル、異常で“H”レベルであり、異常検出処
理が正常に動作している場合は“L”レベル、“H”レ
ベルに交互に反転するはずであり、異常検出処理自体に
異常が発生すると、図8に示すようにエラー信号700
のエラーが交互に入力されなくなる。このため、エラー
発生箇所でEX−NOR出力704が“H”レベルのま
まになる。そこで、障害保持回路70Bによりエラー発
生箇所でEX−NOR出力704のエラーを保持する。
このエラー保持信号705を上位装置3に送ることで、
上位装置3側で障害検出装置自体の正常性を判別するこ
とができるようになる。
【0051】したがって、上記構成による障害検出装置
によれば、障害検出用データ付加部、障害検出部、障害
集線部、伝送路の障害検出において、障害検出用のビッ
トまたはデータを正常と異常の交互に付与し、交互に検
出することにより、障害検出用データ付加部、伝送路、
障害検出部、障害集線部の各部の障害時(データ抜け、
データ挿入等)と非障害時の機能動作の正常性を、ソフ
トによる上位装置からの介入なしに、実動作上でリアル
タイムにハード的に簡単に判別でき、常時監視確認する
ことができる。
によれば、障害検出用データ付加部、障害検出部、障害
集線部、伝送路の障害検出において、障害検出用のビッ
トまたはデータを正常と異常の交互に付与し、交互に検
出することにより、障害検出用データ付加部、伝送路、
障害検出部、障害集線部の各部の障害時(データ抜け、
データ挿入等)と非障害時の機能動作の正常性を、ソフ
トによる上位装置からの介入なしに、実動作上でリアル
タイムにハード的に簡単に判別でき、常時監視確認する
ことができる。
【0052】尚、上記実施例では障害検出用のビットま
たはデータを正常と異常の交互に付与するようにした
が、複数データに1回の割合にしても同様に実施可能で
ある。
たはデータを正常と異常の交互に付与するようにした
が、複数データに1回の割合にしても同様に実施可能で
ある。
【0053】次に、図9乃至図15を参照して、第2の
実施例について述べる。この実施例では、図1におい
て、データ処理装置の処理ブロックが1対複数、複数対
1あるいは複数対複数で接続されているものとする。
実施例について述べる。この実施例では、図1におい
て、データ処理装置の処理ブロックが1対複数、複数対
1あるいは複数対複数で接続されているものとする。
【0054】図9は第2の実施例の障害検出用データ付
加部10Bの具体的な構成を示すものである。尚、他の
処理ブロック2の障害検出用データ付加部10Dの構成
は10Bと全く同じ構成であるので、ここでは説明を省
略する。
加部10Bの具体的な構成を示すものである。尚、他の
処理ブロック2の障害検出用データ付加部10Dの構成
は10Bと全く同じ構成であるので、ここでは説明を省
略する。
【0055】図9において、入力データ(処理ブロック
1内の処理データであり、ここでは8ビットのパラレル
データとする)900は遅延回路90A、パリティ正常
演算部90B、パリティ擬正常演算部90Cにそれぞれ
供給され、データ同期信号901、リセット信号913
(図1の105)及びクロック信号902はコントロー
ル部90Eに供給され、さらにクロック信号902は第
2のレジスタ部90Hにラッチ信号として供給され、デ
ータ同期信号901はパルス伸張回路90Iに供給され
る。
1内の処理データであり、ここでは8ビットのパラレル
データとする)900は遅延回路90A、パリティ正常
演算部90B、パリティ擬正常演算部90Cにそれぞれ
供給され、データ同期信号901、リセット信号913
(図1の105)及びクロック信号902はコントロー
ル部90Eに供給され、さらにクロック信号902は第
2のレジスタ部90Hにラッチ信号として供給され、デ
ータ同期信号901はパルス伸張回路90Iに供給され
る。
【0056】上記コントロール部90Eはレジスタ、カ
ウンタ等で構成され、データ同期信号901、リセット
信号913及びクロック信号902に基づいて、パリテ
ィ正常演算部90B、パリティ擬正常演算部90Cに対
するリセット信号912、第1のレジスタ部90Dに対
するラッチ信号904、第1のセレクタ部90F及びパ
ルス伸張回路90Iに対するランダム発生制御信号90
6、第2のセレクタ部90Gに対する選択制御信号90
7を生成するものである。
ウンタ等で構成され、データ同期信号901、リセット
信号913及びクロック信号902に基づいて、パリテ
ィ正常演算部90B、パリティ擬正常演算部90Cに対
するリセット信号912、第1のレジスタ部90Dに対
するラッチ信号904、第1のセレクタ部90F及びパ
ルス伸張回路90Iに対するランダム発生制御信号90
6、第2のセレクタ部90Gに対する選択制御信号90
7を生成するものである。
【0057】第1の遅延回路90Aは入力データ900
を所定期間遅延するもので、その遅延出力903の内の
LSBデータは第2のセレクタ部90Gに供給され、上
位7ビットのデータは第2のレジスタ部90Hに供給さ
れる。
を所定期間遅延するもので、その遅延出力903の内の
LSBデータは第2のセレクタ部90Gに供給され、上
位7ビットのデータは第2のレジスタ部90Hに供給さ
れる。
【0058】パリティ正常演算部90Bは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ90
0についてデータ毎(データ同期信号901がアクティ
ブになる単位)にパリティを演算するものである。パリ
ティ擬正常演算部90Cは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ900についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第1のレジスタ部90Dに送られ、ラッ
チ信号904に応じてラッチされる。
ィを奇数パリティとして、リセット後の入力データ90
0についてデータ毎(データ同期信号901がアクティ
ブになる単位)にパリティを演算するものである。パリ
ティ擬正常演算部90Cは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ900についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第1のレジスタ部90Dに送られ、ラッ
チ信号904に応じてラッチされる。
【0059】ここでラッチされた2つのパリティデータ
は第1のセレクタ部90Fに送られ、ランダム発生制御
信号906に応じてランダムに選択されて導出される。
その選択データ905は第2のセレクタ部90Gに供給
され、選択制御信号907に応じて遅延回路90Aの出
力903のLSBデータと選択的に導出される。その選
択データ908は第2のレジスタ部90Hに供給され、
遅延回路90Aの出力903の上位7ビットのデータと
共にクロック信号902に応じてラッチされる。
は第1のセレクタ部90Fに送られ、ランダム発生制御
信号906に応じてランダムに選択されて導出される。
その選択データ905は第2のセレクタ部90Gに供給
され、選択制御信号907に応じて遅延回路90Aの出
力903のLSBデータと選択的に導出される。その選
択データ908は第2のレジスタ部90Hに供給され、
遅延回路90Aの出力903の上位7ビットのデータと
共にクロック信号902に応じてラッチされる。
【0060】ここでラッチされた8ビットのパラレルデ
ータ910は、パルス伸張回路90Iによってランダム
に伸張処理されたデータ同期信号911と共に、伝送路
101を通じて後段の処理ブロック2へ出力される。
ータ910は、パルス伸張回路90Iによってランダム
に伸張処理されたデータ同期信号911と共に、伝送路
101を通じて後段の処理ブロック2へ出力される。
【0061】上記パルス伸張回路10の具体的な構成を
図10に示して説明する。
図10に示して説明する。
【0062】図10において、データ同期信号901は
レジスタ(D型フリップフロップ)100Aに入力さ
れ、クロック信号909により1クロック分シフトさ
れ、そのシフト出力1003はレジスタ(D型フリップ
フロップ)100Bに入力され、クロック信号909に
より再び1クロック分シフトされる。両レジスタ100
A,100Bの出力1003,1004はOR(論理
和)ゲート100CによってEX−ORをとられる。
レジスタ(D型フリップフロップ)100Aに入力さ
れ、クロック信号909により1クロック分シフトさ
れ、そのシフト出力1003はレジスタ(D型フリップ
フロップ)100Bに入力され、クロック信号909に
より再び1クロック分シフトされる。両レジスタ100
A,100Bの出力1003,1004はOR(論理
和)ゲート100CによってEX−ORをとられる。
【0063】このEX−OR出力1005はレジスタ
(D型フリップフロップ)100Dに入力され、クロッ
ク信号909により1クロック分シフトされ、その出力
1006はレジスタ100Bの出力1004と共にセレ
クタ100Eに送られる。このセレクタ100Eはラン
ダム発生制御信号906に応じて2系統の入力100
4,1005をランダムに選択出力する。このようにし
てデータ同期信号901をランダムにパルス伸張した信
号911は次段の処理ブロックの障害検出部にデータ同
期信号として送られる。
(D型フリップフロップ)100Dに入力され、クロッ
ク信号909により1クロック分シフトされ、その出力
1006はレジスタ100Bの出力1004と共にセレ
クタ100Eに送られる。このセレクタ100Eはラン
ダム発生制御信号906に応じて2系統の入力100
4,1005をランダムに選択出力する。このようにし
てデータ同期信号901をランダムにパルス伸張した信
号911は次段の処理ブロックの障害検出部にデータ同
期信号として送られる。
【0064】上記構成において、以下、図11を参照し
てその動作を説明する。図11は図9及び図10の各部
出力タイミングを示すタイミングチャートである。尚、
図9において、図中点線で囲む部分は図2と同様の構成
であるので、ここではその説明を省略する。
てその動作を説明する。図11は図9及び図10の各部
出力タイミングを示すタイミングチャートである。尚、
図9において、図中点線で囲む部分は図2と同様の構成
であるので、ここではその説明を省略する。
【0065】まず、第1のセレクタ部90Fにおいて、
コントロール部90Eからのランダム発生制御信号90
6により、パリティ正常演算部90Bの出力とパリティ
擬正常演算部90Cの出力をランダムに選択する。この
選択操作によって得られるパリティ演算結果905は、
遅延回路90Aの出力903のパリティが付与されるL
SBのデータと共に第2のセレクタ部90Gに入力さ
れ、選択制御信号907に応じて選択的に導出される。
すなわち、第2のセレクタ部90Gはパリティビットを
付加するときには905側を選択し、その他のときには
903側を選択する。
コントロール部90Eからのランダム発生制御信号90
6により、パリティ正常演算部90Bの出力とパリティ
擬正常演算部90Cの出力をランダムに選択する。この
選択操作によって得られるパリティ演算結果905は、
遅延回路90Aの出力903のパリティが付与されるL
SBのデータと共に第2のセレクタ部90Gに入力さ
れ、選択制御信号907に応じて選択的に導出される。
すなわち、第2のセレクタ部90Gはパリティビットを
付加するときには905側を選択し、その他のときには
903側を選択する。
【0066】第2のセレクタ部90Gの出力908はパ
リティビットを含む8ビットパラレルの内のLSBの1
ビットで、第2のレジスタ部90Hに入力される。この
第2のレジスタ部90Hには、遅延回路90Aの出力9
03の内のパリティビットを含まない上位7ビットのデ
ータが入力され、両入力データはクロック信号902の
立ち上がりでラッチされて、8ビットのパラレルデータ
910として伝送路101を介して次段の処理ブロック
2に出力される。
リティビットを含む8ビットパラレルの内のLSBの1
ビットで、第2のレジスタ部90Hに入力される。この
第2のレジスタ部90Hには、遅延回路90Aの出力9
03の内のパリティビットを含まない上位7ビットのデ
ータが入力され、両入力データはクロック信号902の
立ち上がりでラッチされて、8ビットのパラレルデータ
910として伝送路101を介して次段の処理ブロック
2に出力される。
【0067】一方、データ同期信号901をレジスタ1
00Aによりクロック信号909の立ち上がりでラッチ
したシフト出力1003と、さらにレジスタ100Bに
よりクロック信号909の立ち上がりでラッチしたシフ
ト出力1004のORをとる。このとき、OR出力10
05はクロック信号909の2クロック幅となる。OR
出力1005をデータ出力910と位相を合わせるた
め、レジスタ100Dでクロック信号909の立ち上が
りでラッチした後、2クロック幅のデータ同期信号10
06と1クロック幅のデータ同期信号1004を、ラン
ダム発生制御信号906により選択する。このとき、ラ
ンダムにパリティ擬正常を付加させたデータ側が2クロ
ック幅のデータ同期信号1006を選択する。
00Aによりクロック信号909の立ち上がりでラッチ
したシフト出力1003と、さらにレジスタ100Bに
よりクロック信号909の立ち上がりでラッチしたシフ
ト出力1004のORをとる。このとき、OR出力10
05はクロック信号909の2クロック幅となる。OR
出力1005をデータ出力910と位相を合わせるた
め、レジスタ100Dでクロック信号909の立ち上が
りでラッチした後、2クロック幅のデータ同期信号10
06と1クロック幅のデータ同期信号1004を、ラン
ダム発生制御信号906により選択する。このとき、ラ
ンダムにパリティ擬正常を付加させたデータ側が2クロ
ック幅のデータ同期信号1006を選択する。
【0068】ここで、図11のタイムチャートでは、出
力データ910において、ヘキサ表示でデータの4バイ
ト目が“05”ときにパリティ擬正常付加させているた
め、出力データ同期信号911が2クロック幅となって
いる。
力データ910において、ヘキサ表示でデータの4バイ
ト目が“05”ときにパリティ擬正常付加させているた
め、出力データ同期信号911が2クロック幅となって
いる。
【0069】図12は第2の実施例の障害検出部10C
の具体的な構成を示すものである。尚、他の処理ブロッ
ク1の障害検出部10Aの構成は10Cと全く同じ構成
であるので、ここでは説明を省略する。
の具体的な構成を示すものである。尚、他の処理ブロッ
ク1の障害検出部10Aの構成は10Cと全く同じ構成
であるので、ここでは説明を省略する。
【0070】図12において、120Aは伝送路101
を通じて障害検出用データ付加部10Bから送られてく
るデータ1200(図9の910)を入力してそのパリ
ティを演算するパリティ演算部であり、その演算結果1
204はレジスタ120Cに送られる。
を通じて障害検出用データ付加部10Bから送られてく
るデータ1200(図9の910)を入力してそのパリ
ティを演算するパリティ演算部であり、その演算結果1
204はレジスタ120Cに送られる。
【0071】また、120Bは伝送路101を通じて障
害検出用データ付加部10Bから送られてくるクロック
信号1201(図9の902)及びデータ同期信号12
02(図9の911)、制御部10Fから送られてくる
リセット信号1203(図1の105)に基づいてパリ
ティ演算部120A及びレジスタ120Cをコントロー
ルするコントロール部であり、パリティ演算部120A
にはパリティリセット信号1205を与え、レジスタ1
20Cにはエラー同期信号1206を与える。また、こ
のコントロール部120Bはクロック信号1201をエ
ラー同期クロック信号1208として出力する。
害検出用データ付加部10Bから送られてくるクロック
信号1201(図9の902)及びデータ同期信号12
02(図9の911)、制御部10Fから送られてくる
リセット信号1203(図1の105)に基づいてパリ
ティ演算部120A及びレジスタ120Cをコントロー
ルするコントロール部であり、パリティ演算部120A
にはパリティリセット信号1205を与え、レジスタ1
20Cにはエラー同期信号1206を与える。また、こ
のコントロール部120Bはクロック信号1201をエ
ラー同期クロック信号1208として出力する。
【0072】レジスタ120Cはパリティ演算部120
Aで得られるパリティエラー信号1204をコントロー
ル部120Bからのエラー同期信号1206により同期
化する。ここで同期処理されたエラー信号1207はエ
ラー同期信号1206及びエラー同期クロック信号12
08と共に障害集線部10Eに送られる。エラー同期ク
ロック信号1208は、障害集線部10Eにおいて、エ
ラー同期信号1206のパルス幅を監視するために用い
られる。
Aで得られるパリティエラー信号1204をコントロー
ル部120Bからのエラー同期信号1206により同期
化する。ここで同期処理されたエラー信号1207はエ
ラー同期信号1206及びエラー同期クロック信号12
08と共に障害集線部10Eに送られる。エラー同期ク
ロック信号1208は、障害集線部10Eにおいて、エ
ラー同期信号1206のパルス幅を監視するために用い
られる。
【0073】上記構成による障害検出部10Cの動作
は、図13のタイムチャートに示すように、第1の実施
例の障害検出部10Cの動作と全く同様であるが、コン
トロール部120Bからエラー同期クロック線1208
が出力される点が異なる。
は、図13のタイムチャートに示すように、第1の実施
例の障害検出部10Cの動作と全く同様であるが、コン
トロール部120Bからエラー同期クロック線1208
が出力される点が異なる。
【0074】図14は第2の実施例の障害集線部10E
の具体的な構成を示すものである。
の具体的な構成を示すものである。
【0075】図14(a)において、140Aはパルス
幅監視部、140Bは障害保持回路であり、それぞれ各
ブロックの障害検出部10A,10Cに対応して設けら
れる。尚、ここでは10Cのみ対応する構成を示し、そ
の他に対する構成は同様であるので省略する。
幅監視部、140Bは障害保持回路であり、それぞれ各
ブロックの障害検出部10A,10Cに対応して設けら
れる。尚、ここでは10Cのみ対応する構成を示し、そ
の他に対する構成は同様であるので省略する。
【0076】上記パルス幅監視部140Aは、例えば図
14(b)に示すように構成され、障害検出部10Cか
ら送られてくるエラー同期信号1401(図12の12
06に対応)をレジスタ(D型フリップフロップ)14
0Cに入力し、同時に送られてくるエラー同期クロック
信号1406(図12の1208)の立上がりタイミン
グでラッチする。そして、このラッチ出力1407をさ
らにレジスタ(D型フリップフロップ)140Dに入力
し、上記エラー同期クロック信号1406の立上がりタ
イミングでラッチする。
14(b)に示すように構成され、障害検出部10Cか
ら送られてくるエラー同期信号1401(図12の12
06に対応)をレジスタ(D型フリップフロップ)14
0Cに入力し、同時に送られてくるエラー同期クロック
信号1406(図12の1208)の立上がりタイミン
グでラッチする。そして、このラッチ出力1407をさ
らにレジスタ(D型フリップフロップ)140Dに入力
し、上記エラー同期クロック信号1406の立上がりタ
イミングでラッチする。
【0077】さらに、両レジスタ140C,140Dの
各ラッチ出力1407,1408についてNANDゲー
ト140Eによって論理和をとって反転出力する。この
論理出力1409はエラー信号1400と共にセレクタ
140Fに入力され、エラー信号1400に応じて選択
的に導出される。
各ラッチ出力1407,1408についてNANDゲー
ト140Eによって論理和をとって反転出力する。この
論理出力1409はエラー信号1400と共にセレクタ
140Fに入力され、エラー信号1400に応じて選択
的に導出される。
【0078】一方、コントロール部140Hはエラー同
期信号1401のパルス幅をエラー同期クロック信号1
406によりパルス幅監視タイミングを決定するもの
で、そのタイミング信号1411はレジスタ140Gに
送られる。このレジスタ140Gはセレクタ140Fの
選択出力1410をタイミング信号1411の立上がり
タイミングでラッチする。このラッチ出力1404は障
害保持回路140Bに送られる。
期信号1401のパルス幅をエラー同期クロック信号1
406によりパルス幅監視タイミングを決定するもの
で、そのタイミング信号1411はレジスタ140Gに
送られる。このレジスタ140Gはセレクタ140Fの
選択出力1410をタイミング信号1411の立上がり
タイミングでラッチする。このラッチ出力1404は障
害保持回路140Bに送られる。
【0079】この記障害保持回路140Bは上記パルス
幅監視部140Aの出力1404からエラー発生を検出
して保持する機能を有する。ここで保持されたエラー検
出信号1405は上位装置3に送られる。
幅監視部140Aの出力1404からエラー発生を検出
して保持する機能を有する。ここで保持されたエラー検
出信号1405は上位装置3に送られる。
【0080】上記構成の障害集線部10Eの動作を、図
15のタイムチャートを参照して説明する。
15のタイムチャートを参照して説明する。
【0081】まず、異常検出部10Cからのエラー同期
信号1401はレジスタ140Cにおいてエラー同期ク
ロック信号1406の立ち上がりでラッチされ、さらに
レジスタ140Dにおいてエラー同期クロック信号14
06の立ち上がりでラッチされる。
信号1401はレジスタ140Cにおいてエラー同期ク
ロック信号1406の立ち上がりでラッチされ、さらに
レジスタ140Dにおいてエラー同期クロック信号14
06の立ち上がりでラッチされる。
【0082】ここで、両ラッチ出力1407,1408
のNANDをとれば、2クロック幅のエラー同期信号1
401から、擬正常か否かを監視することができる。セ
レクタ140Fでは、エラー信号1400が“H”レベ
ルの異常時には2クロック幅であるか監視している。
のNANDをとれば、2クロック幅のエラー同期信号1
401から、擬正常か否かを監視することができる。セ
レクタ140Fでは、エラー信号1400が“H”レベ
ルの異常時には2クロック幅であるか監視している。
【0083】具体的には、エラー信号1400が“H”
レベル時は、セレクタ140FでNOR出力1409を
選択する。このとき、セレクタ140Fからは、2クロ
ック幅のエラー同期信号時は、擬正常を示す1クロック
幅の“L”レベルが出力され、1クロック幅のエラー同
期信号時はエラー障害時なのでエラー信号1400その
ままの“H”レベルを出力する。このような選択出力1
410を入力したレジスタ140Gは、コントロール部
140Hからのクロック信号1411により、障害時は
“H”レベルを、障害無し時または擬正常時は“L”レ
ベルを出力するようになる。
レベル時は、セレクタ140FでNOR出力1409を
選択する。このとき、セレクタ140Fからは、2クロ
ック幅のエラー同期信号時は、擬正常を示す1クロック
幅の“L”レベルが出力され、1クロック幅のエラー同
期信号時はエラー障害時なのでエラー信号1400その
ままの“H”レベルを出力する。このような選択出力1
410を入力したレジスタ140Gは、コントロール部
140Hからのクロック信号1411により、障害時は
“H”レベルを、障害無し時または擬正常時は“L”レ
ベルを出力するようになる。
【0084】第1の実施例のように、障害検出用データ
を周期的に付加する手法は、1対1で接続されるような
装置では有用だが、障害検出用データ付加部と障害検出
部間でデータの方路を変えるような装置(スイッチ
等)、または複数の障害検出用データ付加部から一つの
障害検出部にデータを入力するような構成(多重伝送路
等)では、周期的に付加すると周期性が崩れる。例え
ば、「正常、異常、正常」データが入力された場合に、
「異常」データが抜けると「正常、正常」データとな
り、周期性が崩れる。
を周期的に付加する手法は、1対1で接続されるような
装置では有用だが、障害検出用データ付加部と障害検出
部間でデータの方路を変えるような装置(スイッチ
等)、または複数の障害検出用データ付加部から一つの
障害検出部にデータを入力するような構成(多重伝送路
等)では、周期的に付加すると周期性が崩れる。例え
ば、「正常、異常、正常」データが入力された場合に、
「異常」データが抜けると「正常、正常」データとな
り、周期性が崩れる。
【0085】このような場合には、第2の実施例のよう
に、障害検出用データをランダムに付加させる。この手
法によれば、上記の構成においても障害検出用データ付
加部、障害検出部、障害集線部、伝送路の各部の障害時
と非障害時の機能動作の正常性が、データの紛失、挿入
に左右されない。例えば、「正常、正常、異常」データ
が入力された場合に、「正常」データが抜けると「正
常、異常」データとなるが、「正常」データと「異常」
データの区別としてデータ同期信号に「正常」「異常」
の区別が記されているため、データの紛失、挿入に左右
されない。
に、障害検出用データをランダムに付加させる。この手
法によれば、上記の構成においても障害検出用データ付
加部、障害検出部、障害集線部、伝送路の各部の障害時
と非障害時の機能動作の正常性が、データの紛失、挿入
に左右されない。例えば、「正常、正常、異常」データ
が入力された場合に、「正常」データが抜けると「正
常、異常」データとなるが、「正常」データと「異常」
データの区別としてデータ同期信号に「正常」「異常」
の区別が記されているため、データの紛失、挿入に左右
されない。
【0086】したがって、第2の実施例の構成によれ
ば、1対複数、複数対1、複数対複数で接続される処理
ブロック間の伝送路障害を検出する場合でも、ソフトに
よる上位装置からの介在なしに、実動作上でリアルタイ
ムに障害監視が常時監視できる。
ば、1対複数、複数対1、複数対複数で接続される処理
ブロック間の伝送路障害を検出する場合でも、ソフトに
よる上位装置からの介在なしに、実動作上でリアルタイ
ムに障害監視が常時監視できる。
【0087】尚、応用例として、この発明によれば、図
1の障害集線部10Eと上位装置3とのインターフェー
スのデータバスにおいても、障害集線部、CPUバス、
CPUの正常性を常時監視するために、障害検出用デー
タ付加部と障害検出部を設け、CPUが下位装置の障害
をリードするときに、アクセスの度に障害検査用データ
に正常と異常を付加すれば、正常動作時と異常動作時の
障害を検出できる。
1の障害集線部10Eと上位装置3とのインターフェー
スのデータバスにおいても、障害集線部、CPUバス、
CPUの正常性を常時監視するために、障害検出用デー
タ付加部と障害検出部を設け、CPUが下位装置の障害
をリードするときに、アクセスの度に障害検査用データ
に正常と異常を付加すれば、正常動作時と異常動作時の
障害を検出できる。
【0088】また、FIFOメモリのような書き込みと
読み出しがシーケンシャルなメモリの前段と後段でメモ
リ障害検出用の構成において、データと共に障害検出用
のビットを設けてデータの正常性を検出する場合にも、
障害検出用データ付加部、障害検出部、障害集線部を設
けることによって、正常動作時と異常動作時の障害検出
ができる。
読み出しがシーケンシャルなメモリの前段と後段でメモ
リ障害検出用の構成において、データと共に障害検出用
のビットを設けてデータの正常性を検出する場合にも、
障害検出用データ付加部、障害検出部、障害集線部を設
けることによって、正常動作時と異常動作時の障害検出
ができる。
【0089】その他、この発明は上記実施例に限定され
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。
【0090】
【発明の効果】以上述べたようにこの発明によれば、上
位装置側のソフト処理が不要で、リアルタイムに監視機
能の正常性を確認することのできる障害監視装置を提供
することができる。
位装置側のソフト処理が不要で、リアルタイムに監視機
能の正常性を確認することのできる障害監視装置を提供
することができる。
【図1】この発明に係る障害監視装置の第1の実施例と
して、データ処理装置の処理ブロックが1対1で接続さ
れている場合の構成を示すブロック回路図である。
して、データ処理装置の処理ブロックが1対1で接続さ
れている場合の構成を示すブロック回路図である。
【図2】同実施例の障害検出用データ付加部の具体的な
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図3】同実施例の障害検出用データ付加部の入力デー
タのデータフォーマットを示す図である。
タのデータフォーマットを示す図である。
【図4】図2の障害検出用データ付加部の各部の信号タ
イミング波形を示す図である。
イミング波形を示す図である。
【図5】同実施例の障害検出部の具体的な構成を示すブ
ロック回路図である。
ロック回路図である。
【図6】図5の障害検出部の各部の信号タイミング波形
を示す図である。
を示す図である。
【図7】同実施例の障害集線部の具体的な構成を示すブ
ロック回路図である。
ロック回路図である。
【図8】図7の障害集線部の各部の信号タイミング波形
を示す図である。
を示す図である。
【図9】この発明に係る第2の実施例の障害検出用デー
タ付加部の具体的な構成を示すブロック回路図である。
タ付加部の具体的な構成を示すブロック回路図である。
【図10】図9のパルス伸張回路の具体的な構成を示す
ブロック回路図である。
ブロック回路図である。
【図11】図9及び図10の構成の障害検出用データ付
加部の各部の信号タイミング波形を示す図である。
加部の各部の信号タイミング波形を示す図である。
【図12】第2の実施例の障害検出部の具体的な構成を
示すブロック回路図である。
示すブロック回路図である。
【図13】図12の構成の障害検出部の各部の信号タイ
ミング波形を示す図である。
ミング波形を示す図である。
【図14】第2の実施例の障害集線部の具体的な構成を
示すブロック回路図である。
示すブロック回路図である。
【図15】図14の構成の障害集線部の各部の信号タイ
ミング波形を示す図である。
ミング波形を示す図である。
1,2…処理ブロック 3…上位装置 10A,10C…障害検出部 10B,10D…障害検出用データ付加部 10F…制御部 10E…障害集線部 100,101,102…データ伝送路 20A,20I…遅延回路 20B…パリティ正常演算部 20C…パリティ擬正常演算部 20D,20H…レジスタ部 20E…コントロール部 20F,20G…セレクタ部 50A…パリティ演算部 50B…コントロール部 50C…レジスタ 70A…交互波形異常検出部 70B…障害保持回路 70C,70D…レジスタ 70F…EX−NORゲート 90A…遅延回路 90B…パリティ正常演算部 90C…パリティ擬正常演算部 90D,90H…レジスタ部 90E…コントロール部 90F,90G…セレクタ部 90I…パルス伸張回路 100A,100B,100D…レジスタ 100C…ORゲート 100E…セレクタ 120A…パリティ演算部 120B…コントロール部 120C…レジスタ 140A…パルス幅監視部 140B…障害保持回路 140C,140D,140G…レジスタ 140E…NANDゲート 140F…セレクタ 140H…コントロール部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G06F 15/16 B H04L 12/24 12/26
Claims (4)
- 【請求項1】 データ処理装置における1対1で接続さ
れる処理ブロック間の伝送路障害を検出する障害検出装
置において、 後段の処理ブロックへのデータに「正常」、「異常」を
表す障害検出用データを周期性をもって交互に付加する
障害検出用データ付加部と、 前段の処理ブロックからのデータから前記「正常」、
「異常」を表す障害検出用データを周期性をもって交互
に検出し、検出時には「エラー無し」、検出不能時には
「エラー有り」を表す障害検出信号を出力する障害検出
部と、 この障害検出部から出力される障害検出信号を監視して
「エラー無し」、「エラー有り」を周期性をもって交互
に判別する障害集線部とを具備することを特徴とする障
害検出装置。 - 【請求項2】 データ処理装置における1対複数、複数
対1、複数対複数で接続される処理ブロック間の伝送路
障害を検出する障害検出装置において、 後段の処理ブロックへのデータに「正常」、「異常」を
表す障害検出用データを任意の順序で付加すると共に、
付加したデータの内容を示す識別データを付加する障害
検出用データ付加部と、 前段の処理ブロックからのデータに付加されている識別
データを検出し、この識別データに対応する障害検出用
データを検出して、検出時には「エラー無し」、検出不
能時には「エラー有り」を表す障害検出信号を前記識別
データと共に出力する障害検出部と、 この障害検出部から出力される障害検出信号を前記識別
データに基づいて監視して「エラー無し」、「エラー有
り」を判別する障害集線部とを具備することを特徴とす
る障害検出装置。 - 【請求項3】 前記障害集線部は、判別結果を上位装置
に通知する機能を有することを特徴とする請求項1、2
いずれか記載の障害検出装置。 - 【請求項4】 さらに、前記障害検出用データ付加部及
び障害検出部の処理を初期化する初期化手段を備えるこ
とを特徴とする請求項1、2いずれか記載の障害検出装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6132854A JPH088996A (ja) | 1994-06-15 | 1994-06-15 | 障害検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6132854A JPH088996A (ja) | 1994-06-15 | 1994-06-15 | 障害検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH088996A true JPH088996A (ja) | 1996-01-12 |
Family
ID=15091081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6132854A Pending JPH088996A (ja) | 1994-06-15 | 1994-06-15 | 障害検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088996A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102548858A (zh) * | 2009-10-30 | 2012-07-04 | 田中干雄 | 止回阀和密封袋以及其制造方法 |
JP2020021313A (ja) * | 2018-08-01 | 2020-02-06 | 富士通株式会社 | データ処理装置および診断方法 |
-
1994
- 1994-06-15 JP JP6132854A patent/JPH088996A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102548858A (zh) * | 2009-10-30 | 2012-07-04 | 田中干雄 | 止回阀和密封袋以及其制造方法 |
JP2020021313A (ja) * | 2018-08-01 | 2020-02-06 | 富士通株式会社 | データ処理装置および診断方法 |
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