JPH088996A - 障害検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 リアルタイムに監視機能の正常性を確認でき
るようにする。 【構成】 １対１で接続される処理ブロック１，２間の
伝送路障害を検出する場合に、処理ブロック１の出力部
に障害検出用データ付加部１０Ｂを設けて、出力データ
に「正常」、「異常」を表す障害検出用データを周期性
をもって交互に付加し、処理ブロック２の入力部に障害
検出部１０Ｃを設けて、入力データから障害検出用デー
タを前段側と同じ周期性をもって交互に検出し、検出時
には「エラー無し」、検出不能時には「エラー有り」を
表す障害検出信号１０４を出力するようにし、障害集線
部１０Ｅで障害検出信号１０４を監視して「エラー無
し」、「エラー有り」を周期性をもって交互に判別し
て、エラー無し時とエラー有り時の障害検出用データ付
加部１０Ｂと障害検出部１０Ｃと障害集線部１０Ｅと伝
送路１０１の正常性をリアルタイムに常時監視できるよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電子計算機または電
子交換機等のデータ処理装置に用いられ、データ伝送路
における障害発生を監視する障害監視装置に関する。

【０００２】

【従来の技術】周知のように、電子計算機または電子交
換機等のデータ処理装置にあっては、データ伝送路にお
ける障害発生を監視する障害監視装置が設けられてい
る。

【０００３】この障害監視装置の一例として、各処理ブ
ロック内に障害検出部と障害検出用データ付加部を設
け、前段ブロックの障害検出用データ付加部で出力デー
タに障害検出用データを付加し、後段ブロックで障害検
出用データの正常／異常を判別することにより、データ
伝送路における障害発生の有無を検出し、各ブロックの
障害検出部で得られる障害検出信号を障害集線部でまと
め、ＣＰＵ（中央制御装置）等の上位装置に通知すると
いう方式のものがある。

【０００４】この種の障害監視装置では、さらに上記障
害検出部、障害検出用データ付加部、障害集線部、障害
検出信号の伝送路における正常性を確認するため、上位
装置から障害検出用データ付加部に検査命令を任意にあ
るいは定期的に与え、障害検出部で障害が検出できるよ
うなデータを故意に付加するようにしている。すなわ
ち、上位装置からの検査命令により擬似的に障害を起こ
し、障害集線部から障害発生の通知が上がってくるか否
かで正常性を確認している。

【０００５】しかしながら、上記のような従来の障害監
視装置では、上位装置から障害検出用データ付加部に検
査命令を与えて、あたかも障害が発生したかのように擬
似的に異常を示すデータを付加させるようにし、上位装
置側で障害検出部が障害を検出して障害集線部から障害
発生の通知が返ってくるか否かを判別することで、監視
機能の正常性を確認する方式であるため、上位装置側の
ソフト処理が必要であり、しかもリアルタイムに監視機
能の正常性が確認できない。

【０００６】

【発明が解決しようとする課題】以上述べたように、従
来のデータ処理装置に用いられる障害監視装置は、監視
機能の正常性を確認するためには上位装置側のソフト処
理が必要であり、しかもリアルタイムにその正常性を確
認することができないという問題を有していた。

【０００７】そこで、この発明は上記の課題を解決すべ
くなされたもので、上位装置側のソフト処理が不要で、
リアルタイムに監視機能の正常性を確認することのでき
る障害監視装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を解決するため
に、第１の発明は、データ処理装置における１対１で接
続される処理ブロック間の伝送路障害を検出する障害検
出装置において、後段の処理ブロックへのデータに「正
常」、「異常」を表す障害検出用データを周期性をもっ
て交互に付加する障害検出用データ付加部と、前段の処
理ブロックからのデータから前記「正常」、「異常」を
表す障害検出用データを周期性をもって交互に検出し、
検出時には「エラー無し」、検出不能時には「エラー有
り」を表す障害検出信号を出力する障害検出部と、この
障害検出部から出力される障害検出信号を監視して「エ
ラー無し」、「エラー有り」を周期性をもって交互に判
別する障害集線部とを具備することを特徴とする。

【０００９】第２の発明は、データ処理装置における１
対複数、複数対１、複数対複数で接続される処理ブロッ
ク間の伝送路障害を検出する障害検出装置において、後
段の処理ブロックへのデータに「正常」、「異常」を表
す障害検出用データを任意の順序で付加すると共に、付
加したデータの内容を示す識別データを付加する障害検
出用データ付加部と、前段の処理ブロックからのデータ
に付加されている識別データを検出し、この識別データ
に対応する障害検出用データを検出して、検出時には
「エラー無し」、検出不能時には「エラー有り」を表す
障害検出信号を前記識別データと共に出力する障害検出
部と、この障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別する障害集線部とを具備することを特
徴とする。

【００１０】

【作用】第１の発明の障害検出装置では、１対１で接続
される処理ブロック間の伝送路障害を検出する場合に、
処理ブロックの出力部に障害検出用データ付加部を設け
て、後段の処理ブロックへのデータに「正常」、「異
常」を表す障害検出用データを周期性をもって交互に付
加しておき、処理ブロックの入力部に障害検出部を設け
て、前段の処理ブロックからのデータから「正常」、
「異常」を表す障害検出用データを前段側と同じ周期性
をもって交互に検出し、検出時には「エラー無し」、検
出不能時には「エラー有り」を表す障害検出信号を出力
するようにし、障害集線部で障害検出部から出力される
障害検出信号を監視して「エラー無し」、「エラー有
り」を周期性をもって交互に判別することにより、エラ
ー無し時とエラー有り時の障害検出用データ付加部と障
害検出部と障害集線部と伝送路の正常性をリアルタイム
に常時監視できるようにした。

【００１１】第２の発明の障害検出装置は、１対複数、
複数対１、複数対複数で接続される処理ブロック間の伝
送路障害を検出する場合に、処理ブロックの出力部に障
害検出用データ付加部を設けて、後段の処理ブロックへ
のデータに「正常」、「異常」を表す障害検出用データ
を任意の順序で付加すると共に、付加したデータの内容
を示す識別データを付加し、処理ブロックの入力部に障
害検出部を設けて、前段の処理ブロックからのデータに
付加されている識別データを検出し、この識別データに
対応する障害検出用データを検出して、検出時には「エ
ラー無し」、検出不能時には「エラー有り」を表す障害
検出信号を前記識別データと共に出力するようにし、障
害集線部で障害検出部から出力される障害検出信号を前
記識別データに基づいて監視して「エラー無し」、「エ
ラー有り」を判別することにより、エラー無し時とエラ
ー有り時の障害検出用データ付加部と障害検出部と障害
集線部と伝送路の正常性をリアルタイムに常時監視でき
るようにした。

【００１２】

【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。

【００１３】まず、図１乃至図８を参照して、第１の実
施例について述べる。

【００１４】図１は、この発明に係る障害監視装置の実
施例として、データ処理装置の処理ブロックが１対１で
接続されている場合の構成を示すものである。

【００１５】図１において、処理ブロック１，２はＣＰ
Ｕ等の上位装置３からの命令に応じて入力データを適宜
データ処理するもので、データ伝送路に対して直列に接
続されている。尚、データ伝送路には、各処理ブロック
の処理データと共にそのデータの先頭バイトでアクティ
ブとなるデータ同期信号及びビット周期のクロック信号
が伝送されるものとし、前後段の処理ブロックも特に図
示しないが１，２と同様に構成されているものとする。

【００１６】各処理ブロック１，２はそれぞれ入力部に
障害検出部１０Ａ，１０Ｃを備え、出力部に障害検出用
データ付加部１０Ｂ，１０Ｄを備える。制御部１０Ｆ
は、上位装置３からの初期化命令（例えば電源投入時、
処理復帰時等に発生される）を受けて、各処理ブロック
１，２の障害検出部１０Ａ，１０Ｃ及び障害検出用デー
タ付加部１０Ｂ，１０Ｄにそれぞれリセット信号１０５
を送る機能を有する。障害集線部１０Ｅは各処理ブロッ
ク１，２の障害検出部１０Ａ，１０Ｃからの障害検出信
号１０３，１０４をまとめて上位装置３に通知する機能
を有する。

【００１７】上記障害検出用データ付加部１０Ｂ，１０
Ｄはいずれも処理データに周期的に変化する障害検出用
データを付加してデータ伝送路１０１，１０２に導出す
るもので、その付加データを制御部１０Ｆからのリセッ
ト信号１０５に応じて予め決められた値に初期化するよ
うになっている。

【００１８】上記障害検出部１０Ａ，１０Ｃはいずれも
データ伝送路１００，１０１からの入力データに付加さ
れている障害検出用データからデータ伝送路１００，１
０１の障害を検出するもので、障害検出時には障害検出
信号１０３，１０４を障害集線部１０Ｅに送出し、制御
部１０Ｆからのリセット信号１０５に応じて検出処理を
初期化するようになっている。

【００１９】図２は上記障害検出用データ付加部１０Ｂ
の具体的な構成を示すものである。尚、他の処理ブロッ
ク２の障害検出用データ付加部１０Ｄの構成は１０Ｂと
全く同じ構成であるので、ここでは説明を省略する。

【００２０】図２において、入力データ（処理ブロック
１内の処理データであり、ここでは８ビットのパラレル
データとする）２００は第１の遅延回路２０Ａ、パリテ
ィ正常演算部２０Ｂ、パリティ擬正常演算部２０Ｃにそ
れぞれ供給され、データ同期信号２０１、リセット信号
２１３（図１の１０５）及びクロック信号２０２はコン
トロール部２０Ｅに供給され、さらにクロック信号２０
２は第２のレジスタ部２０Ｈにラッチ信号として供給さ
れ、データ同期信号２０１は第２の遅延回路２０Ｉに供
給される。

【００２１】上記コントロール部２０Ｅはレジスタ、カ
ウンタ等で構成され、データ同期信号２０１、リセット
信号２１３及びクロック信号２０２に基づいて、パリテ
ィ正常演算部２０Ｂ、パリティ擬正常演算部２０Ｃに対
するリセット信号２１２、第１のレジスタ部２０Ｄに対
するラッチ信号２０４、第１及び第２のセレクタ部２０
Ｆ，２０Ｇに対する選択制御信号２０６，２０７を生成
するものである。

【００２２】第１の遅延回路２０Ａは入力データ２００
を所定期間遅延するもので、その遅延出力２０３の内の
ＬＳＢデータは第２のセレクタ部２０Ｇに供給され、上
位７ビットのデータは第２のレジスタ部２０Ｈに供給さ
れる。

【００２３】パリティ正常演算部２０Ｂは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ２０
０についてデータ毎（データ同期信号２０１がアクティ
ブになる単位）にパリティを演算するものである。パリ
ティ擬正常演算部２０Ｃは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ２００についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第１のレジスタ部２０Ｄに送られ、ラッ
チ信号２０４に応じてラッチされる。

【００２４】ここでラッチされた２つのパリティデータ
は第１のセレクタ部２０Ｆに送られ、選択制御信号２０
６に応じて選択的に導出される。その選択データ２０５
は第２のセレクタ部２０Ｇに供給され、選択制御信号２
０７に応じて遅延回路２０Ａの出力２０３のＬＳＢデー
タと選択的に導出される。その選択データ２０８は第２
のレジスタ部２０Ｈに供給され、遅延回路２０Ａの出力
２０３の上位７ビットのデータと共にクロック信号２０
２に応じてラッチされる。

【００２５】ここでラッチされた８ビットのパラレルデ
ータ２１０は、第２の遅延回路２０Ｉによってタイミン
グ調整されたデータ同期信号２１１及びクロック信号２
０２と共に、伝送路１０１を通じて後段の処理ブロック
２へ出力される。

【００２６】上記構成による障害検出用データ付加部１
０Ｂの動作を、図３及び図４を参照して説明する。

【００２７】図３は入力データ２００のデータフォーマ
ットを示すもので、Ｐはパリティビットを示している。
このフォーマットでは、１０バイト１フレームとし、各
バイトの８ビットパラレルデータをヘキサ表示“０１，
０２，０３，０４，０５，０６，０７，０８，０９，１
０”で表している。パリティは先頭４バイトに対して付
与し、パリティビットＰを含む網掛け部分についてパリ
ティ演算が施されるものとする。図４は図２の障害検出
用データ付加部１０Ｂの各部の信号タイミング波形を示
すものである。

【００２８】すなわち、クロック信号２０２とリセット
信号２１３が入力されると、コントロール部２０Ｅのレ
ジスタ、カウンタ等がリセットされる。続いて、入力デ
ータ２００のフレーム先頭バイトでアクティブとなるデ
ータ同期信号２０１がコントロール部２０Ｅに入力され
ると、コントロール部２０Ｅは、データ同期信号２０１
に基づいて、フレーム先頭でパリティ正常演算部２０
Ｂ、パリティ擬正常演算部２０Ｃにリセット信号２１２
を送り、フレーム毎にパリティを演算させる。

【００２９】パリティ演算部２０Ｂ，２０Ｃは、リセッ
ト信号２１２により入力データ２００の先頭（データ同
期信号２０１がアクティブの位置）の１クロック手前で
リセットされ、データ２００が入力されると、それぞれ
データ２００の先頭からパリティＰを演算し、演算結果
をコントロール部２０Ｅからのラッチ信号２０４の立ち
上がりで第１のレジスタ部２０Ｄにラッチされる。図４
のタイムチャートでは、ヘキサ表示で“０１，０２，０
３，０４，…の０４まで計算したときにラッチされる。

【００３０】各パリティ演算結果は共に第１のセレクタ
部２０Ｆに入力され、コントロール部２０Ｅからの選択
制御信号２０６に応じてフレーム毎に交互に導出され
る。尚、この実施例では、選択制御信号２０６が“０”
のときはパリティ正常演算部２０Ｂ側の演算結果を選択
し、“１”のときはパリティ擬正常演算部２０Ｃ側の演
算結果を選択するものとする。

【００３１】図４のタイムチャートでは、同じデータ
（ヘキサ表示で“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”）を３回入力した場合を
示しており、正常パリティと非正常パリティを交互に選
択しているため、セレクタ２０Ｆで選択されるパリティ
データ２０５はフレーム毎に“０”と“１”の交互にな
っている。

【００３２】パリティ演算結果２０５は遅延回路２０Ａ
の出力２０３のパリティが付与されるＬＳＢのデータと
共に第２のセレクタ部２０Ｇに入力され、選択制御信号
２０７に応じて選択的に導出される。すなわち、第２の
セレクタ部２０Ｇはパリティビットを付加するときには
２０５側を選択し、その他のときには２０３側を選択す
る。

【００３３】第２のセレクタ部２０Ｇの出力２０８はパ
リティビットを含む８ビットパラレルの内のＬＳＢの１
ビットで、第２のレジスタ部２０Ｈに入力される。この
第２のレジスタ部２０Ｈには、遅延回路２０Ａの出力２
０３の内のパリティビットを含まない上位７ビットのデ
ータが入力され、両入力データはクロック信号２０２の
立ち上がりでラッチされて、８ビットのパラレルデータ
２１０として伝送路１０１を介して次段の処理ブロック
２に出力される。

【００３４】ここで、図４のタイムチャートでは、デー
タ同期信号２０１の単位で同じデータ２００を入力して
いるため、第１のセレクタ部２０Ｆで正常パリティと非
正常パリティを交互に付与している。その結果、第２の
セレクタ部２０Ｇの出力２０８は選択制御信号２０７の
選択タイミングで論理値が反転している。よって、第２
のレジスタ部２０Ｈの出力データ２１０は、パリティ付
与のバイトの値がヘキサ表示で“０４”と“０５”（下
線は図中の網掛け部分出あることを示す）になっている
（正常パリティは奇数パリティなので“０４”が正
常）。

【００３５】また、データ同期信号２１１は遅延回路２
０Ｉで出力データ２１０と位相を合わせられ、クロック
信号２０２と共に伝送路１０１を介して次段の処理ブロ
ック２に出力される。

【００３６】図５は上記障害検出部１０Ｃの具体的な構
成を示すものである。尚、他の処理ブロック１の障害検
出部１０Ａの構成は１０Ｃと全く同じ構成であるので、
ここでは説明を省略する。

【００３７】図５において、５０Ａは伝送路１０１を通
じて障害検出用データ付加部１０Ｂから送られてくるデ
ータ５００（図２の２１０）を入力してそのパリティを
演算するパリティ演算部であり、その演算結果５０４は
レジスタ５０Ｃに送られる。

【００３８】また、５０Ｂは伝送路１０１を通じて障害
検出用データ付加部１０Ｂから送られてくるクロック５
０１（図２の２０２）、データ同期信号２１１及び制御
部１０Ｆから送られてくるリセット信号５０３（図１の
１０５、図２の２１３）に基づいてパリティ演算部５０
Ａ及びレジスタ５０Ｃをコントロールするコントロール
部であり、パリティ演算部５０Ａにはパリティリセット
信号５０５を与え、レジスタ５０Ｃにはエラー同期信号
５０６を与える。

【００３９】レジスタ５０Ｃはパリティ演算部５０Ａで
得られるパリティエラー信号５０４をコントロール部５
０Ｂからのエラー同期信号５０６により同期化するもの
で、ここで同期処理されたエラー信号５０７はエラー同
期信号５０６と共に障害集線部１０Ｅに送られる。

【００４０】上記構成による障害検出部１０Ｃの動作
を、図６のタイムチャートを参照して説明する。

【００４１】まず、パリティ演算部５０Ａにデータ５０
０が入力され、コントロール部５０Ｂにクロック５０
１、データ同期信号５０２、リセット信号５０３がそれ
ぞれ入力されると、コントロール部５０Ｂはデータ毎
（ヘキサ表示で“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”と“０１，０２，０３，
０４，０５，０６，０７，０８，０９，１０”）に、パ
リティリセット信号５０５をパリティ演算部５０Ａに送
り、データ同期信号５０２の１クロック前でパリティ演
算をリセットする。これにより、パリティはデータの先
頭から演算されるようになる。

【００４２】パリティ演算部５０Ａで入力データ５００
のパリティ演算された結果５０４は、エラー同期信号５
０６の立ち上がりでレジスタ５０Ｃにラッチされ、その
ラッチ出力（パリティエラー信号）５０７はエラー同期
信号５０６と共に出力される。

【００４３】ここで、入力データ５００のデータフォー
マットは図３に示すようになっているので、図６のタイ
ムチャートに示す入力データ５００は、ヘキサ表示で
“０１，０２，０３，０４，０５，０６，０７，０８，
０９，１０”と“０１，０２，０３，０４，０５，０
６，０７，０８，０９，１０”と“０１，０２，０３，
０４，０５，０６，０７，０８，０９，１０”の状態で
レジスタ５０Ｃに入力される。奇数パリティで正解なの
で、エラー信号５０７はパリティ付与バイトが“０５”
のときに“Ｈ”レベルになる。このようにして生成され
たエラー信号５０７はエラー同期信号５０６と共に、異
常検出信号（図１の１０４）として障害集線部１０Ｅに
送られる。

【００４４】図７は上記障害集線部１０Ｅの具体的な構
成を示すものである。

【００４５】図７（ａ）において、７０Ａは交互波形異
常検出部、７０Ｂは障害保持回路であり、それぞれ各ブ
ロックの障害検出部１０Ａ，１０Ｃに対応して設けられ
る。尚、ここでは１０Ｃのみ対応する構成を示し、その
他に対する構成は同様であるので省略する。

【００４６】上記交互波形異常検出部７０Ａは、例えば
図７（ｂ）に示すように構成され、障害検出部１０Ｃか
ら送られてくるエラー信号７００（図５の５０７に対
応）をレジスタ（Ｄ型フリップフロップ）７０Ｃに入力
し、同時に送られてくるエラー同期信号７０１（図５の
５０６）の立上がりタイミングでラッチする。そして、
このラッチ出力をさらにレジスタ（Ｄ型フリップフロッ
プ）７０Ｄに入力し、上記エラー同期信号７０１の立上
がりタイミングでラッチする。さらに、両レジスタ７０
Ｃ，７０Ｄの各ラッチ出力についてＥＸ−ＮＯＲゲート
７０Ｆによって排他的論理和をとって反転出力する。こ
の論理出力７０４は上記障害保持回路７０Ｂに送られ
る。

【００４７】上記障害保持回路７０Ｂは上記交互波形異
常検出部７０Ａの出力７０４からエラー発生を検出して
保持する機能を有する。ここで保持されたエラー検出信
号７０５は上位装置３に送られる。

【００４８】上記構成による障害集線部１０Ｅの動作
を、図８のタイムチャートを参照して説明する。

【００４９】まず、交互波形異常検出部７０Ａでは、障
害検出部１０Ｃからのエラー信号７００とエラー同期信
号７０１が入力されると、エラー信号７００を１段シフ
トしたものと２段シフトしたものとのＥＸ−ＮＯＲをと
ってエラー箇所を見つける。

【００５０】すなわち、エラー信号７００は正常で
“Ｌ”レベル、異常で“Ｈ”レベルであり、異常検出処
理が正常に動作している場合は“Ｌ”レベル、“Ｈ”レ
ベルに交互に反転するはずであり、異常検出処理自体に
異常が発生すると、図８に示すようにエラー信号７００
のエラーが交互に入力されなくなる。このため、エラー
発生箇所でＥＸ−ＮＯＲ出力７０４が“Ｈ”レベルのま
まになる。そこで、障害保持回路７０Ｂによりエラー発
生箇所でＥＸ−ＮＯＲ出力７０４のエラーを保持する。
このエラー保持信号７０５を上位装置３に送ることで、
上位装置３側で障害検出装置自体の正常性を判別するこ
とができるようになる。

【００５１】したがって、上記構成による障害検出装置
によれば、障害検出用データ付加部、障害検出部、障害
集線部、伝送路の障害検出において、障害検出用のビッ
トまたはデータを正常と異常の交互に付与し、交互に検
出することにより、障害検出用データ付加部、伝送路、
障害検出部、障害集線部の各部の障害時（データ抜け、
データ挿入等）と非障害時の機能動作の正常性を、ソフ
トによる上位装置からの介入なしに、実動作上でリアル
タイムにハード的に簡単に判別でき、常時監視確認する
ことができる。

【００５２】尚、上記実施例では障害検出用のビットま
たはデータを正常と異常の交互に付与するようにした
が、複数データに１回の割合にしても同様に実施可能で
ある。

【００５３】次に、図９乃至図１５を参照して、第２の
実施例について述べる。この実施例では、図１におい
て、データ処理装置の処理ブロックが１対複数、複数対
１あるいは複数対複数で接続されているものとする。

【００５４】図９は第２の実施例の障害検出用データ付
加部１０Ｂの具体的な構成を示すものである。尚、他の
処理ブロック２の障害検出用データ付加部１０Ｄの構成
は１０Ｂと全く同じ構成であるので、ここでは説明を省
略する。

【００５５】図９において、入力データ（処理ブロック
１内の処理データであり、ここでは８ビットのパラレル
データとする）９００は遅延回路９０Ａ、パリティ正常
演算部９０Ｂ、パリティ擬正常演算部９０Ｃにそれぞれ
供給され、データ同期信号９０１、リセット信号９１３
（図１の１０５）及びクロック信号９０２はコントロー
ル部９０Ｅに供給され、さらにクロック信号９０２は第
２のレジスタ部９０Ｈにラッチ信号として供給され、デ
ータ同期信号９０１はパルス伸張回路９０Ｉに供給され
る。

【００５６】上記コントロール部９０Ｅはレジスタ、カ
ウンタ等で構成され、データ同期信号９０１、リセット
信号９１３及びクロック信号９０２に基づいて、パリテ
ィ正常演算部９０Ｂ、パリティ擬正常演算部９０Ｃに対
するリセット信号９１２、第１のレジスタ部９０Ｄに対
するラッチ信号９０４、第１のセレクタ部９０Ｆ及びパ
ルス伸張回路９０Ｉに対するランダム発生制御信号９０
６、第２のセレクタ部９０Ｇに対する選択制御信号９０
７を生成するものである。

【００５７】第１の遅延回路９０Ａは入力データ９００
を所定期間遅延するもので、その遅延出力９０３の内の
ＬＳＢデータは第２のセレクタ部９０Ｇに供給され、上
位７ビットのデータは第２のレジスタ部９０Ｈに供給さ
れる。

【００５８】パリティ正常演算部９０Ｂは、正常パリテ
ィを奇数パリティとして、リセット後の入力データ９０
０についてデータ毎（データ同期信号９０１がアクティ
ブになる単位）にパリティを演算するものである。パリ
ティ擬正常演算部９０Ｃは、異常パリティを偶数パリテ
ィとして、リセット後の入力データ９００についてデー
タ毎にパリティを演算するものである。それぞれのパリ
ティ演算結果は第１のレジスタ部９０Ｄに送られ、ラッ
チ信号９０４に応じてラッチされる。

【００５９】ここでラッチされた２つのパリティデータ
は第１のセレクタ部９０Ｆに送られ、ランダム発生制御
信号９０６に応じてランダムに選択されて導出される。
その選択データ９０５は第２のセレクタ部９０Ｇに供給
され、選択制御信号９０７に応じて遅延回路９０Ａの出
力９０３のＬＳＢデータと選択的に導出される。その選
択データ９０８は第２のレジスタ部９０Ｈに供給され、
遅延回路９０Ａの出力９０３の上位７ビットのデータと
共にクロック信号９０２に応じてラッチされる。

【００６０】ここでラッチされた８ビットのパラレルデ
ータ９１０は、パルス伸張回路９０Ｉによってランダム
に伸張処理されたデータ同期信号９１１と共に、伝送路
１０１を通じて後段の処理ブロック２へ出力される。

【００６１】上記パルス伸張回路１０の具体的な構成を
図１０に示して説明する。

【００６２】図１０において、データ同期信号９０１は
レジスタ（Ｄ型フリップフロップ）１００Ａに入力さ
れ、クロック信号９０９により１クロック分シフトさ
れ、そのシフト出力１００３はレジスタ（Ｄ型フリップ
フロップ）１００Ｂに入力され、クロック信号９０９に
より再び１クロック分シフトされる。両レジスタ１００
Ａ，１００Ｂの出力１００３，１００４はＯＲ（論理
和）ゲート１００ＣによってＥＸ−ＯＲをとられる。

【００６３】このＥＸ−ＯＲ出力１００５はレジスタ
（Ｄ型フリップフロップ）１００Ｄに入力され、クロッ
ク信号９０９により１クロック分シフトされ、その出力
１００６はレジスタ１００Ｂの出力１００４と共にセレ
クタ１００Ｅに送られる。このセレクタ１００Ｅはラン
ダム発生制御信号９０６に応じて２系統の入力１００
４，１００５をランダムに選択出力する。このようにし
てデータ同期信号９０１をランダムにパルス伸張した信
号９１１は次段の処理ブロックの障害検出部にデータ同
期信号として送られる。

【００６４】上記構成において、以下、図１１を参照し
てその動作を説明する。図１１は図９及び図１０の各部
出力タイミングを示すタイミングチャートである。尚、
図９において、図中点線で囲む部分は図２と同様の構成
であるので、ここではその説明を省略する。

【００６５】まず、第１のセレクタ部９０Ｆにおいて、
コントロール部９０Ｅからのランダム発生制御信号９０
６により、パリティ正常演算部９０Ｂの出力とパリティ
擬正常演算部９０Ｃの出力をランダムに選択する。この
選択操作によって得られるパリティ演算結果９０５は、
遅延回路９０Ａの出力９０３のパリティが付与されるＬ
ＳＢのデータと共に第２のセレクタ部９０Ｇに入力さ
れ、選択制御信号９０７に応じて選択的に導出される。
すなわち、第２のセレクタ部９０Ｇはパリティビットを
付加するときには９０５側を選択し、その他のときには
９０３側を選択する。

【００６６】第２のセレクタ部９０Ｇの出力９０８はパ
リティビットを含む８ビットパラレルの内のＬＳＢの１
ビットで、第２のレジスタ部９０Ｈに入力される。この
第２のレジスタ部９０Ｈには、遅延回路９０Ａの出力９
０３の内のパリティビットを含まない上位７ビットのデ
ータが入力され、両入力データはクロック信号９０２の
立ち上がりでラッチされて、８ビットのパラレルデータ
９１０として伝送路１０１を介して次段の処理ブロック
２に出力される。

【００６７】一方、データ同期信号９０１をレジスタ１
００Ａによりクロック信号９０９の立ち上がりでラッチ
したシフト出力１００３と、さらにレジスタ１００Ｂに
よりクロック信号９０９の立ち上がりでラッチしたシフ
ト出力１００４のＯＲをとる。このとき、ＯＲ出力１０
０５はクロック信号９０９の２クロック幅となる。ＯＲ
出力１００５をデータ出力９１０と位相を合わせるた
め、レジスタ１００Ｄでクロック信号９０９の立ち上が
りでラッチした後、２クロック幅のデータ同期信号１０
０６と１クロック幅のデータ同期信号１００４を、ラン
ダム発生制御信号９０６により選択する。このとき、ラ
ンダムにパリティ擬正常を付加させたデータ側が２クロ
ック幅のデータ同期信号１００６を選択する。

【００６８】ここで、図１１のタイムチャートでは、出
力データ９１０において、ヘキサ表示でデータの４バイ
ト目が“０５”ときにパリティ擬正常付加させているた
め、出力データ同期信号９１１が２クロック幅となって
いる。

【００６９】図１２は第２の実施例の障害検出部１０Ｃ
の具体的な構成を示すものである。尚、他の処理ブロッ
ク１の障害検出部１０Ａの構成は１０Ｃと全く同じ構成
であるので、ここでは説明を省略する。

【００７０】図１２において、１２０Ａは伝送路１０１
を通じて障害検出用データ付加部１０Ｂから送られてく
るデータ１２００（図９の９１０）を入力してそのパリ
ティを演算するパリティ演算部であり、その演算結果１
２０４はレジスタ１２０Ｃに送られる。

【００７１】また、１２０Ｂは伝送路１０１を通じて障
害検出用データ付加部１０Ｂから送られてくるクロック
信号１２０１（図９の９０２）及びデータ同期信号１２
０２（図９の９１１）、制御部１０Ｆから送られてくる
リセット信号１２０３（図１の１０５）に基づいてパリ
ティ演算部１２０Ａ及びレジスタ１２０Ｃをコントロー
ルするコントロール部であり、パリティ演算部１２０Ａ
にはパリティリセット信号１２０５を与え、レジスタ１
２０Ｃにはエラー同期信号１２０６を与える。また、こ
のコントロール部１２０Ｂはクロック信号１２０１をエ
ラー同期クロック信号１２０８として出力する。

【００７２】レジスタ１２０Ｃはパリティ演算部１２０
Ａで得られるパリティエラー信号１２０４をコントロー
ル部１２０Ｂからのエラー同期信号１２０６により同期
化する。ここで同期処理されたエラー信号１２０７はエ
ラー同期信号１２０６及びエラー同期クロック信号１２
０８と共に障害集線部１０Ｅに送られる。エラー同期ク
ロック信号１２０８は、障害集線部１０Ｅにおいて、エ
ラー同期信号１２０６のパルス幅を監視するために用い
られる。

【００７３】上記構成による障害検出部１０Ｃの動作
は、図１３のタイムチャートに示すように、第１の実施
例の障害検出部１０Ｃの動作と全く同様であるが、コン
トロール部１２０Ｂからエラー同期クロック線１２０８
が出力される点が異なる。

【００７４】図１４は第２の実施例の障害集線部１０Ｅ
の具体的な構成を示すものである。

【００７５】図１４（ａ）において、１４０Ａはパルス
幅監視部、１４０Ｂは障害保持回路であり、それぞれ各
ブロックの障害検出部１０Ａ，１０Ｃに対応して設けら
れる。尚、ここでは１０Ｃのみ対応する構成を示し、そ
の他に対する構成は同様であるので省略する。

【００７６】上記パルス幅監視部１４０Ａは、例えば図
１４（ｂ）に示すように構成され、障害検出部１０Ｃか
ら送られてくるエラー同期信号１４０１（図１２の１２
０６に対応）をレジスタ（Ｄ型フリップフロップ）１４
０Ｃに入力し、同時に送られてくるエラー同期クロック
信号１４０６（図１２の１２０８）の立上がりタイミン
グでラッチする。そして、このラッチ出力１４０７をさ
らにレジスタ（Ｄ型フリップフロップ）１４０Ｄに入力
し、上記エラー同期クロック信号１４０６の立上がりタ
イミングでラッチする。

【００７７】さらに、両レジスタ１４０Ｃ，１４０Ｄの
各ラッチ出力１４０７，１４０８についてＮＡＮＤゲー
ト１４０Ｅによって論理和をとって反転出力する。この
論理出力１４０９はエラー信号１４００と共にセレクタ
１４０Ｆに入力され、エラー信号１４００に応じて選択
的に導出される。

【００７８】一方、コントロール部１４０Ｈはエラー同
期信号１４０１のパルス幅をエラー同期クロック信号１
４０６によりパルス幅監視タイミングを決定するもの
で、そのタイミング信号１４１１はレジスタ１４０Ｇに
送られる。このレジスタ１４０Ｇはセレクタ１４０Ｆの
選択出力１４１０をタイミング信号１４１１の立上がり
タイミングでラッチする。このラッチ出力１４０４は障
害保持回路１４０Ｂに送られる。

【００７９】この記障害保持回路１４０Ｂは上記パルス
幅監視部１４０Ａの出力１４０４からエラー発生を検出
して保持する機能を有する。ここで保持されたエラー検
出信号１４０５は上位装置３に送られる。

【００８０】上記構成の障害集線部１０Ｅの動作を、図
１５のタイムチャートを参照して説明する。

【００８１】まず、異常検出部１０Ｃからのエラー同期
信号１４０１はレジスタ１４０Ｃにおいてエラー同期ク
ロック信号１４０６の立ち上がりでラッチされ、さらに
レジスタ１４０Ｄにおいてエラー同期クロック信号１４
０６の立ち上がりでラッチされる。

【００８２】ここで、両ラッチ出力１４０７，１４０８
のＮＡＮＤをとれば、２クロック幅のエラー同期信号１
４０１から、擬正常か否かを監視することができる。セ
レクタ１４０Ｆでは、エラー信号１４００が“Ｈ”レベ
ルの異常時には２クロック幅であるか監視している。

【００８３】具体的には、エラー信号１４００が“Ｈ”
レベル時は、セレクタ１４０ＦでＮＯＲ出力１４０９を
選択する。このとき、セレクタ１４０Ｆからは、２クロ
ック幅のエラー同期信号時は、擬正常を示す１クロック
幅の“Ｌ”レベルが出力され、１クロック幅のエラー同
期信号時はエラー障害時なのでエラー信号１４００その
ままの“Ｈ”レベルを出力する。このような選択出力１
４１０を入力したレジスタ１４０Ｇは、コントロール部
１４０Ｈからのクロック信号１４１１により、障害時は
“Ｈ”レベルを、障害無し時または擬正常時は“Ｌ”レ
ベルを出力するようになる。

【００８４】第１の実施例のように、障害検出用データ
を周期的に付加する手法は、１対１で接続されるような
装置では有用だが、障害検出用データ付加部と障害検出
部間でデータの方路を変えるような装置（スイッチ
等）、または複数の障害検出用データ付加部から一つの
障害検出部にデータを入力するような構成（多重伝送路
等）では、周期的に付加すると周期性が崩れる。例え
ば、「正常、異常、正常」データが入力された場合に、
「異常」データが抜けると「正常、正常」データとな
り、周期性が崩れる。

【００８５】このような場合には、第２の実施例のよう
に、障害検出用データをランダムに付加させる。この手
法によれば、上記の構成においても障害検出用データ付
加部、障害検出部、障害集線部、伝送路の各部の障害時
と非障害時の機能動作の正常性が、データの紛失、挿入
に左右されない。例えば、「正常、正常、異常」データ
が入力された場合に、「正常」データが抜けると「正
常、異常」データとなるが、「正常」データと「異常」
データの区別としてデータ同期信号に「正常」「異常」
の区別が記されているため、データの紛失、挿入に左右
されない。

【００８６】したがって、第２の実施例の構成によれ
ば、１対複数、複数対１、複数対複数で接続される処理
ブロック間の伝送路障害を検出する場合でも、ソフトに
よる上位装置からの介在なしに、実動作上でリアルタイ
ムに障害監視が常時監視できる。

【００８７】尚、応用例として、この発明によれば、図
１の障害集線部１０Ｅと上位装置３とのインターフェー
スのデータバスにおいても、障害集線部、ＣＰＵバス、
ＣＰＵの正常性を常時監視するために、障害検出用デー
タ付加部と障害検出部を設け、ＣＰＵが下位装置の障害
をリードするときに、アクセスの度に障害検査用データ
に正常と異常を付加すれば、正常動作時と異常動作時の
障害を検出できる。

【００８８】また、ＦＩＦＯメモリのような書き込みと
読み出しがシーケンシャルなメモリの前段と後段でメモ
リ障害検出用の構成において、データと共に障害検出用
のビットを設けてデータの正常性を検出する場合にも、
障害検出用データ付加部、障害検出部、障害集線部を設
けることによって、正常動作時と異常動作時の障害検出
ができる。

【００８９】その他、この発明は上記実施例に限定され
るものではなく、この発明の要旨を逸脱しない範囲で種
々変形しても同様に実施可能であることはいうまでもな
い。

【００９０】

【発明の効果】以上述べたようにこの発明によれば、上
位装置側のソフト処理が不要で、リアルタイムに監視機
能の正常性を確認することのできる障害監視装置を提供
することができる。

【図面の簡単な説明】

【図１】この発明に係る障害監視装置の第１の実施例と
して、データ処理装置の処理ブロックが１対１で接続さ
れている場合の構成を示すブロック回路図である。

【図２】同実施例の障害検出用データ付加部の具体的な
構成を示すブロック回路図である。

【図３】同実施例の障害検出用データ付加部の入力デー
タのデータフォーマットを示す図である。

【図４】図２の障害検出用データ付加部の各部の信号タ
イミング波形を示す図である。

【図５】同実施例の障害検出部の具体的な構成を示すブ
ロック回路図である。

【図６】図５の障害検出部の各部の信号タイミング波形
を示す図である。

【図７】同実施例の障害集線部の具体的な構成を示すブ
ロック回路図である。

【図８】図７の障害集線部の各部の信号タイミング波形
を示す図である。

【図９】この発明に係る第２の実施例の障害検出用デー
タ付加部の具体的な構成を示すブロック回路図である。

【図１０】図９のパルス伸張回路の具体的な構成を示す
ブロック回路図である。

【図１１】図９及び図１０の構成の障害検出用データ付
加部の各部の信号タイミング波形を示す図である。

【図１２】第２の実施例の障害検出部の具体的な構成を
示すブロック回路図である。

【図１３】図１２の構成の障害検出部の各部の信号タイ
ミング波形を示す図である。

【図１４】第２の実施例の障害集線部の具体的な構成を
示すブロック回路図である。

【図１５】図１４の構成の障害集線部の各部の信号タイ
ミング波形を示す図である。

【符号の説明】

１，２…処理ブロック ３…上位装置 １０Ａ，１０Ｃ…障害検出部 １０Ｂ，１０Ｄ…障害検出用データ付加部 １０Ｆ…制御部 １０Ｅ…障害集線部 １００，１０１，１０２…データ伝送路 ２０Ａ，２０Ｉ…遅延回路 ２０Ｂ…パリティ正常演算部 ２０Ｃ…パリティ擬正常演算部 ２０Ｄ，２０Ｈ…レジスタ部 ２０Ｅ…コントロール部 ２０Ｆ，２０Ｇ…セレクタ部 ５０Ａ…パリティ演算部 ５０Ｂ…コントロール部 ５０Ｃ…レジスタ ７０Ａ…交互波形異常検出部 ７０Ｂ…障害保持回路 ７０Ｃ，７０Ｄ…レジスタ ７０Ｆ…ＥＸ−ＮＯＲゲート ９０Ａ…遅延回路 ９０Ｂ…パリティ正常演算部 ９０Ｃ…パリティ擬正常演算部 ９０Ｄ，９０Ｈ…レジスタ部 ９０Ｅ…コントロール部 ９０Ｆ，９０Ｇ…セレクタ部 ９０Ｉ…パルス伸張回路 １００Ａ，１００Ｂ，１００Ｄ…レジスタ １００Ｃ…ＯＲゲート １００Ｅ…セレクタ １２０Ａ…パリティ演算部 １２０Ｂ…コントロール部 １２０Ｃ…レジスタ １４０Ａ…パルス幅監視部 １４０Ｂ…障害保持回路 １４０Ｃ，１４０Ｄ，１４０Ｇ…レジスタ １４０Ｅ…ＮＡＮＤゲート １４０Ｆ…セレクタ １４０Ｈ…コントロール部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 Ｂ Ｈ０４Ｌ 12/24 12/26

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ処理装置における１対１で接続さ
   れる処理ブロック間の伝送路障害を検出する障害検出装
   置において、 後段の処理ブロックへのデータに「正常」、「異常」を
   表す障害検出用データを周期性をもって交互に付加する
   障害検出用データ付加部と、 前段の処理ブロックからのデータから前記「正常」、
   「異常」を表す障害検出用データを周期性をもって交互
   に検出し、検出時には「エラー無し」、検出不能時には
   「エラー有り」を表す障害検出信号を出力する障害検出
   部と、 この障害検出部から出力される障害検出信号を監視して
   「エラー無し」、「エラー有り」を周期性をもって交互
   に判別する障害集線部とを具備することを特徴とする障
   害検出装置。
2. 【請求項２】 データ処理装置における１対複数、複数
   対１、複数対複数で接続される処理ブロック間の伝送路
   障害を検出する障害検出装置において、 後段の処理ブロックへのデータに「正常」、「異常」を
   表す障害検出用データを任意の順序で付加すると共に、
   付加したデータの内容を示す識別データを付加する障害
   検出用データ付加部と、 前段の処理ブロックからのデータに付加されている識別
   データを検出し、この識別データに対応する障害検出用
   データを検出して、検出時には「エラー無し」、検出不
   能時には「エラー有り」を表す障害検出信号を前記識別
   データと共に出力する障害検出部と、 この障害検出部から出力される障害検出信号を前記識別
   データに基づいて監視して「エラー無し」、「エラー有
   り」を判別する障害集線部とを具備することを特徴とす
   る障害検出装置。
3. 【請求項３】 前記障害集線部は、判別結果を上位装置
   に通知する機能を有することを特徴とする請求項１、２
   いずれか記載の障害検出装置。
4. 【請求項４】 さらに、前記障害検出用データ付加部及
   び障害検出部の処理を初期化する初期化手段を備えるこ
   とを特徴とする請求項１、２いずれか記載の障害検出装
   置。