JPH0888329A - Manufacture of semiconductor device - Google Patents
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- JPH0888329A JPH0888329A JP6222776A JP22277694A JPH0888329A JP H0888329 A JPH0888329 A JP H0888329A JP 6222776 A JP6222776 A JP 6222776A JP 22277694 A JP22277694 A JP 22277694A JP H0888329 A JPH0888329 A JP H0888329A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特にキャパシタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a method of manufacturing a capacitor.
【０００２】[0002]
【従来の技術】従来より、半導体メモリの一つとして、
トランジスタとキャパシタとを組み合わせたＤＲＡＭが
知られている。近年、半導体集積回路の高集積化に伴
い、回路の微細化が進むとともに製造工程数も大幅に増
大している。このため、製造コストが大幅に上昇してい
る。2. Description of the Related Art Conventionally, as one of semiconductor memories,
A DRAM in which a transistor and a capacitor are combined is known. In recent years, with the high integration of semiconductor integrated circuits, miniaturization of circuits has progressed, and the number of manufacturing steps has increased significantly. For this reason, the manufacturing cost has increased significantly.
【０００３】ここで従来用いられていスタックトキャパ
シタのストレジノードの形成方法について図５に示す工
程断面図を用いて説明する。まず、トランジスタ、ビッ
ト線及び層間絶縁膜を形成する（図１３（ａ））。次
に、フォトレジストをマスクとしてソース・ドレインに
コンタクトホールを反応性イオンエッチングにより形成
する（図１３（ｂ））。その後、全面にポリＳｉを成膜
する（図１３（ｃ））。さらにフォトレジストをマスク
として反応性イオンエッチングによってポリＳｉを加工
しストレジノードを形成する（図１３（ｄ））。Here, a conventional method of forming a storage node of a stacked capacitor will be described with reference to process sectional views shown in FIG. First, a transistor, a bit line, and an interlayer insulating film are formed (FIG. 13A). Next, using the photoresist as a mask, contact holes are formed in the source / drain by reactive ion etching (FIG. 13B). Then, a poly-Si film is formed on the entire surface (FIG. 13C). Further, poly-Si is processed by reactive ion etching using the photoresist as a mask to form a storage node (FIG. 13 (d)).
【０００４】フォトリソグラフィーは枚葉式で検査が入
り、所望の形状が形成されないとフォトレジストを剥離
して再度繰り返す必要があり、半導体製造工程では最も
コストのかかる工程の一つである。一方、膜の加工に用
いる反応性イオンエッチングはコストが高いだけでな
く、基板等に損傷が入りやすく、また、加工表面が金属
等によって汚染されやすい。このため、半導体装置の信
頼性を悪化させる原因となる。フォトリソグラフィーと
反応性イオンエッチングの工程回数が多いとコストの上
昇と性能悪化を招くことになる。Photolithography is a single-wafer inspection, and if the desired shape is not formed, the photoresist must be peeled off and repeated again, which is one of the most expensive steps in the semiconductor manufacturing process. On the other hand, the reactive ion etching used for processing the film is not only expensive, but also easily damages the substrate and the like, and the processed surface is easily contaminated with metal or the like. Therefore, it becomes a cause of deteriorating the reliability of the semiconductor device. If the number of steps of photolithography and reactive ion etching is large, the cost will increase and the performance will deteriorate.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、前記実情に
鑑みてなされたもので、コストの削減と信頼性の高いキ
ャパシタの製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a method of manufacturing a capacitor that is cost-reduced and highly reliable.
【０００６】[0006]
【課題を解決するための手段】そこで本発明では層間絶
縁膜をエッチング速度の異なる２層の膜で形成した後、
ウェットエッチング等とケミカルメカニカルポリッシン
グ等を用いることによってフォトリソグラフィーと反応
性イオンエッチングの工程回数を減らすことにより、前
記目的を達成するようにしている。Therefore, according to the present invention, after the interlayer insulating film is formed of two layers having different etching rates,
By using wet etching or the like and chemical mechanical polishing or the like, the number of steps of photolithography and reactive ion etching is reduced to achieve the above object.
【０００７】即ち、本発明は半導体基板上に第１の絶縁
膜を形成する工程と、この第１の絶縁膜上に第２の絶縁
膜を形成する工程と、この第２の絶縁膜上にマスクパタ
ーンを形成する工程と、このマスクパターンを耐エッチ
ングマスクとして前記第１及び第２の絶縁膜を異方性エ
ッチングしてコンタクトホールを形成する工程と、前記
第１及び第２の絶縁膜を第２の絶縁膜のエッチング速度
が第１の絶縁膜のそれよりも大きな条件で、等方的にエ
ッチングする工程と、前記コンタクトホールを埋め込む
ように第１の導電膜を形成する工程と、前記第２の絶縁
膜をエッチング除去する工程とを含むことを特徴とする
半導体装置の製造方法を提供する。That is, according to the present invention, a step of forming a first insulating film on a semiconductor substrate, a step of forming a second insulating film on the first insulating film, and a step of forming a second insulating film on the second insulating film. A step of forming a mask pattern; a step of anisotropically etching the first and second insulating films using the mask pattern as an etching resistant mask to form a contact hole; and a step of forming the first and second insulating films. Isotropically etching under the condition that the etching rate of the second insulating film is higher than that of the first insulating film; forming the first conductive film so as to fill the contact hole; And a step of removing the second insulating film by etching.
【０００８】また、上記した本発明において、前記コン
タクトホールを形成する工程の後に、前記マスクパター
ンを除去することが好ましい。また、前記第１の導電膜
を前記基板全面に形成し、その後、前記第２の絶縁膜上
の前記第１の導電膜を選択的に除去することが好まし
い。Further, in the above-mentioned present invention, it is preferable that the mask pattern is removed after the step of forming the contact hole. Further, it is preferable that the first conductive film is formed on the entire surface of the substrate, and then the first conductive film on the second insulating film is selectively removed.
【０００９】また、前記第１の導電膜を選択的に除去す
る工程は、ポリッシングにより行うことが好ましい。ま
た、前記第１の導電膜を選択的に除去する工程は、前記
マスクパターンまたは前記第２の絶縁膜またはその両方
の膜のエッチング除去によるリフトオフ法により行うこ
とが好ましい。また、前記第１の導電膜上に第３の絶縁
膜を形成し、この第３の絶縁膜上に第２の導電膜を形成
することにより、キャパシタを形成することが好まし
い。Further, the step of selectively removing the first conductive film is preferably performed by polishing. Further, the step of selectively removing the first conductive film is preferably performed by a lift-off method by etching and removing the mask pattern, the second insulating film, or both films. Further, it is preferable that a capacitor is formed by forming a third insulating film on the first conductive film and forming a second conductive film on the third insulating film.
【００１０】[0010]
【作用】層間絶縁膜を２層で構成し、上層の層間絶縁膜
のエッチング速度が下層の層間絶縁膜より速くなるよう
にすることによってコンタクトホールを開孔した後にウ
エットエッチングで上層の層間絶縁膜の口径を下層の層
間絶縁膜の口径よりも大きくすることができ、キャパシ
タ面積を大きくすることができる。また、ケミカルメカ
ニカルポリッシングをこれに組み合わせることにより、
フォトリソグラフィーと反応性イオンエッチングを行わ
ずにストレジノードの加工をすることができ、性能向上
とコスト削減を図ることができる。[Function] The interlayer insulating film is composed of two layers, and the etching rate of the upper interlayer insulating film is made higher than that of the lower interlayer insulating film, so that the contact hole is opened and then the upper interlayer insulating film is wet-etched. Can be made larger than the diameter of the lower interlayer insulating film, and the capacitor area can be increased. Also, by combining it with chemical mechanical polishing,
The storage node can be processed without performing photolithography and reactive ion etching, which can improve performance and reduce cost.
【００１１】[0011]
【実施例】以下、本発明の実施例について詳細に説明す
る。図１〜図３は本発明の第１の実施例を説明するため
の工程断面図である。まず、第１の実施例では、ｐタイ
プＳｉ基板１上に素子分離領域２を形成した後、トラン
ジスタのゲート絶縁膜３１、ゲート電極（ワード線）３
２、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らに通常のＣＶＤによりＳｉＯ2 膜５を堆積し、酸化セ
リウム等の金属酸化物からなる研磨粒子などを含む研磨
剤を用いてケミカルメカニカルポリッシングによってＳ
ｉＯ2 膜表面を平坦化する（図１（ａ））。その後、Ｂ
ＰＳＧ膜７を通常のＣＶＤ法によって堆積する（図１
（ｂ））。次に、フォトレジストをマスクにして反応性
イオンエッチングによってコンタクトホールを形成する
（図１（ｃ））。さらに、フッ素を含むウェットエッチ
ング液、例えば希ＨＦ（濃度は、例えば１体積％、０．
５体積％等）を用いてコンタクトホールの径を拡大する
（図２（ａ））。即ち、この工程により上層の絶縁膜で
あるＢＰＳＧ膜７の開口径は広がるとともに、下層の絶
縁膜であるＳｉＯ2 膜の上部開口端は同時に丸くなる。
次に、全面にポリＳｉ膜８を堆積する（図２（ｂ））。
このポリＳｉにＡｓをイオン注入して活性化させた後、
ケミカルメカニカルポリッシングによってＢＰＳＧ上の
ポリＳｉを除去する（図２（ｃ））。次に、ＢＰＳＧ膜
を希ＨＦ等によって除去する（図３（ａ））。さらに、
選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜９を形成
する（図３（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3
膜（ＢＳＴＯ膜）１０を堆積し、酸素雰囲気中で熱処理
をした後、Ｐｔ膜１１を堆積し、フォトレジストをマス
クとして反応性イオンエッチングによりＰｔ膜１１とＢ
ＳＴＯ膜１０をパターニングする（図３（ｃ））。EXAMPLES Examples of the present invention will be described in detail below. 1 to 3 are process cross-sectional views for explaining a first embodiment of the present invention. First, in the first embodiment, after forming the element isolation region 2 on the p-type Si substrate 1, the gate insulating film 31 of the transistor and the gate electrode (word line) 3 are formed.
2. An n + diffusion layer region 4 to be a source / drain region is formed. After that, a SiO 2 film 5 is deposited as a first interlayer insulating film by a CVD method to form a bit line, and then a SiO 2 film 5 is further deposited by a normal CVD, and polishing is performed using a metal oxide such as cerium oxide. S by chemical mechanical polishing using an abrasive containing particles
The surface of the iO 2 film is flattened (FIG. 1A). Then B
The PSG film 7 is deposited by a normal CVD method (see FIG. 1).
(B)). Next, a contact hole is formed by reactive ion etching using the photoresist as a mask (FIG. 1C). Furthermore, a wet etching solution containing fluorine, for example, dilute HF (concentration is, for example, 1% by volume, 0.
5% by volume) to enlarge the diameter of the contact hole (FIG. 2A). That is, by this step, the opening diameter of the BPSG film 7 which is the upper insulating film is expanded, and the upper opening end of the SiO 2 film which is the lower insulating film is simultaneously rounded.
Next, the poly-Si film 8 is deposited on the entire surface (FIG. 2B).
After activating As by ion-implanting As into this poly-Si,
Poly-Si on BPSG is removed by chemical mechanical polishing (FIG. 2 (c)). Next, the BPSG film is removed by diluted HF or the like (FIG. 3A). further,
The W film 9 is formed only on the surface of poly-Si by the selective CVD method (FIG. 3B). After that, Ba x Sr 1-x TiO 3
A film (BSTO film) 10 is deposited, heat-treated in an oxygen atmosphere, and then a Pt film 11 is deposited, and the Pt film 11 and the B film are formed by reactive ion etching using a photoresist as a mask.
The STO film 10 is patterned (FIG. 3C).
【００１２】図４〜図６は本発明の第２の実施例を説明
するための工程断面図である。第２の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、ソース・ドレイン領域となるｎ+ 拡散層領域４を
形成する。その後、第１の層間絶縁膜としてＣＶＤ法に
よってＳｉＯ2 膜５を堆積し、ビット線を形成した後、
さらにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメ
カニカルポリッシングによってＳｉＯ2膜表面を平坦化
する（図４（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図４（ｂ））。次に、フォトレジス
トをマスクにして反応性イオンエッチングによってコン
タクトホールを形成する（図４（ｃ））。さらに、第１
の実施例と同様に、希ＨＦを用いてコンタクトホールの
径を拡大する（図５（ａ））。次に、全面にポリＳｉ膜
８を堆積する（図５（ｂ））。このポリＳｉにＡｓをイ
オン注入して活性化させた後、ケミカルメカニカルポリ
ッシングによってＢＰＳＧ上のポリＳｉを除去する（図
５（ｃ））。次にＢＰＳＧ膜を希ＨＦによってエッチン
グ除去し、円筒状のストレジノードを形成する（図６
（ａ））。さらに、選択ＣＶＤ法によってポリＳｉ表面
にのみＷ膜９を形成する（図６（ｂ））。その後、Ｔａ
2 Ｏ5 膜１０を堆積し、酸素雰囲気中で熱処理をした
後、Ｗ膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＷ膜１１とＴａ2 Ｏ5 膜
１０をパターニングする（図６（ｃ））。4 to 6 are process sectional views for explaining the second embodiment of the present invention. In the second embodiment, after forming the element isolation region 2 on the p-type Si substrate 1, the gate insulating film 31 of the transistor and the gate electrode (word line) are formed.
32, an n + diffusion layer region 4 serving as a source / drain region is formed. After that, a SiO 2 film 5 is deposited as a first interlayer insulating film by a CVD method to form a bit line,
Further, the SiO 2 film 5 is deposited by CVD, and the surface of the SiO 2 film is flattened by chemical mechanical polishing (FIG. 4A). After that, the BPSG film 7 is deposited by the CVD method (FIG. 4B). Next, a contact hole is formed by reactive ion etching using the photoresist as a mask (FIG. 4C). Furthermore, the first
In the same manner as in the above example, the diameter of the contact hole is enlarged by using dilute HF (FIG. 5A). Next, the poly-Si film 8 is deposited on the entire surface (FIG. 5B). After As is ion-implanted into this poly-Si to activate it, the poly-Si on the BPSG is removed by chemical mechanical polishing (FIG. 5C). Next, the BPSG film is removed by etching with dilute HF to form a cylindrical storage node (FIG. 6).
(A)). Further, the W film 9 is formed only on the surface of the poly-Si by the selective CVD method (FIG. 6B). Then Ta
After depositing the 2 O 5 film 10 and performing heat treatment in an oxygen atmosphere, the W film 11 is deposited, and the W film 11 and the Ta 2 O 5 film 10 are patterned by reactive ion etching using a photoresist as a mask (see FIG. 6 (c)).
【００１３】図７〜図９は本発明の第３の実施例を説明
するための工程断面図である。第３の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、シリコン窒化膜からなるゲートキャップ材１２、
シリコン窒化膜からなるゲートサイドウォール１３、ソ
ース・ドレイン領域となるｎ+ 拡散層領域４を形成す
る。その後、第１の層間絶縁膜としてＣＶＤ法によって
ＳｉＯ2 膜５を堆積し、ピット線を形成した後、さらに
ＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカニカ
ルポリッシングによってＳｉＯ2 膜表面を平坦化する
（図７（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法によ
って堆積する（図７（ｂ））。次に、フォトレジストを
マスクにして反応性イオンエッチングによってコンタク
トホールを形成する（図７（ｃ））。さらに、ＮＨ4
Ｆ、或いはこれを水で希釈したものを用いて第１の実施
例と同様にコンタクトホールの径を拡大する（図８
（ａ））。次に、全面にポリＳｉ膜８を堆積する（図８
（ｂ））。このポリＳｉにＡｓをイオン注入して活性化
させた後、ケミカルメカニカルポリッシングによってＢ
ＰＳＧ上のポリＳｉを除去する（図８（ｃ））。次にＢ
ＰＳＧ膜を希ＨＦによってエッチング除去する（図９
（ａ））。さらに、選択メッキ法によってポリＳｉ表面
にのみＰｔ膜９を形成する（図９（ｂ））。その後、Ｂ
ａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴＯ膜）１０を堆積し、
酸素雰囲気中で熱処理をした後、Ｉｎx Ｓｎy Ｏz （Ｉ
ＴＯ）膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＩＴＯ膜１１とＢＳＴＯ
膜１０をパターニングする（図９（ｃ））。7 to 9 are process sectional views for explaining the third embodiment of the present invention. In the third embodiment, after forming the element isolation region 2 on the p-type Si substrate 1, the gate insulating film 31 of the transistor and the gate electrode (word line) are formed.
32, a gate cap material 12 made of a silicon nitride film,
A gate sidewall 13 made of a silicon nitride film and an n + diffusion layer region 4 to be source / drain regions are formed. After that, a SiO 2 film 5 is deposited as a first interlayer insulating film by a CVD method to form pit lines, and then a SiO 2 film 5 is further deposited by CVD, and the surface of the SiO 2 film is flattened by chemical mechanical polishing. (FIG. 7 (a)). After that, the BPSG film 7 is deposited by the CVD method (FIG. 7B). Next, a contact hole is formed by reactive ion etching using the photoresist as a mask (FIG. 7C). In addition, NH 4
As in the first embodiment, the diameter of the contact hole is enlarged by using F or the one diluted with water (FIG. 8).
(A)). Next, a poly-Si film 8 is deposited on the entire surface (FIG. 8).
(B)). After activating As by ion-implanting As into this poly-Si, B is formed by chemical mechanical polishing.
Poly-Si on PSG is removed (FIG. 8 (c)). Then B
The PSG film is removed by etching with diluted HF (FIG. 9).
(A)). Further, the Pt film 9 is formed only on the surface of poly-Si by the selective plating method (FIG. 9B). Then B
a x Sr 1-x TiO 3 film (BSTO film) 10 is deposited,
After heat treatment in an oxygen atmosphere, In x Sn y O z (I
(TO) film 11 is deposited, and the ITO film 11 and BSTO are formed by reactive ion etching using a photoresist as a mask.
The film 10 is patterned (FIG. 9C).
【００１４】本実施例では、コンタクトホールの口径を
大きくするためのエッチング時にゲートのキャップ材及
びゲートのサイドウォールを構成するシリコン窒化膜が
ストッパーとなって図９（ｃ）のようにより大きなスト
レジノードを形成することができる。In this embodiment, the silicon nitride film forming the gate cap material and the gate sidewall serves as a stopper at the time of etching for increasing the diameter of the contact hole, and a larger storage node is formed as shown in FIG. 9C. Can be formed.
【００１５】図１０〜図１２は本発明の第４の実施例を
説明するための工程断面図である。第４の実施例では、
ｐタイプＳｉ基板１上に素子分離領域２を形成した後、
トランジスタのゲート絶縁膜３１、ゲート電極（ワード
線）３２、シリコン窒化膜からなるゲートキャップ材１
２、シリコン窒化膜からなるゲートサイドウォール１
３、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカ
ニカルポリッシングによってＳｉＯ2 膜表面を平坦化す
る（図１０（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図１０（ｂ））。次に、フォトレジ
ストをマスクにして反応性イオンエッチングによってコ
ンタクトホールを形成する（図１０（ｃ））。さらに、
ＮＨ4 Ｆ或いはこれを水で希釈したものを用いて第１の
実施例と同様にコンタクトホールの径を拡大する（図１
１（ａ））。次に、全面にポリＳｉ膜８を堆積する（図
１１（ｂ））。このポリＳｉにＡｓをイオン注入して活
性化させた後、ケミカルメカニカルポリッシングによっ
てＢＰＳＧ上のポリＳｉを除去し、円筒状のストレジノ
ードを形成する（図１１（ｃ））。次に、ＢＰＳＧ膜を
希ＨＦによってエッチング除去する（図１２（ａ））。
さらに、選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜
を形成した後、酸化してＷＯ3 膜９を形成する（図１２
（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴ
Ｏ膜）１０を堆積し、酸素雰囲気中で熱処理をした後、
Ｐｔ膜１１を堆積し、フォトレジストをマスクとして反
応性イオンエッチングによりＰｔ膜１１とＢＳＴＯ膜１
０をパターニングする（図１２（ｃ））。10 to 12 are process sectional views for explaining the fourth embodiment of the present invention. In the fourth embodiment,
After forming the element isolation region 2 on the p-type Si substrate 1,
Gate insulating film 31 of transistor, gate electrode (word line) 32, gate cap material 1 made of silicon nitride film
2. Gate sidewall 1 made of silicon nitride film
3. An n + diffusion layer region 4 to be a source / drain region is formed. After that, a SiO 2 film 5 is deposited as a first interlayer insulating film by a CVD method to form a bit line, and then a SiO 2 film 5 is further deposited by CVD and the surface of the SiO 2 film is flattened by chemical mechanical polishing. (FIG. 10 (a)). Then, the BPSG film 7 is deposited by the CVD method (FIG. 10B). Next, a contact hole is formed by reactive ion etching using the photoresist as a mask (FIG. 10C). further,
The diameter of the contact hole is enlarged in the same manner as in the first embodiment by using NH 4 F or the one diluted with water (FIG. 1).
1 (a)). Next, the poly-Si film 8 is deposited on the entire surface (FIG. 11B). After As is ion-implanted into this poly-Si to activate it, the poly-Si on the BPSG is removed by chemical mechanical polishing to form a cylindrical storage node (FIG. 11C). Next, the BPSG film is removed by etching with diluted HF (FIG. 12A).
Further, a W film is formed only on the surface of the poly-Si by the selective CVD method and then oxidized to form a WO 3 film 9 (FIG. 12).
(B)). After that, a Ba x Sr 1-x TiO 3 film (BST
(O film) 10 is deposited and heat-treated in an oxygen atmosphere,
The Pt film 11 and BSTO film 1 are deposited by reactive ion etching using a photoresist as a mask.
0 is patterned (FIG. 12C).
【００１６】以上、ストレジノードの形成方法に関して
説明したが、本発明はこれに限らず、かさ状の柱状導電
体を形成する方法に対して適用できる。また、本発明は
上記した実施例に限定されず、例えばマスクパターンと
して、フォトレジストマスクの代わりに絶縁材料、例え
ば窒化シリコン等からなるマスクパターンを用いてもよ
い。この場合、上記マスクパターンを残したまま、第１
及び第２の絶縁膜を上記実施例と同様の方法により等方
エッチングしてもよい。さらに、全面に第１の導電膜と
してのポリＳｉ膜を形成し、上記窒化シリコン等のマス
クパターンの除去によるリフトオフ法により第２の絶縁
膜としてのＢＰＳＧ膜上のポリＳｉ膜を選択的に除去す
ることも可能である。この際、Ｃｌ2 等の塩素系ガスを
プラズマダウンフローで供給するドライエッチング法を
用いるとよい。Although the method for forming the storage node has been described above, the present invention is not limited to this, and can be applied to a method for forming a columnar conductor having a bulky shape. Further, the present invention is not limited to the above embodiments, and for example, as the mask pattern, a mask pattern made of an insulating material such as silicon nitride may be used instead of the photoresist mask. In this case, the first mask is left with the mask pattern left.
Alternatively, the second insulating film may be isotropically etched by the same method as in the above embodiment. Further, a poly-Si film as a first conductive film is formed on the entire surface, and the poly-Si film on the BPSG film as a second insulating film is selectively removed by a lift-off method by removing the mask pattern of silicon nitride or the like. It is also possible to do so. At this time, it is preferable to use a dry etching method in which a chlorine-based gas such as Cl 2 is supplied by plasma downflow.
【００１７】また、マスクパターンを除去した後、第１
の導電膜としてのポリＳｉ膜を全面に堆積し、この後、
第２の絶縁膜のエッチング除去によるリフトオフ法によ
り該ポリＳｉ膜を除去することも可能である。これらの
工程により、工程数の削減を効果的に行うことが可能で
ある。After removing the mask pattern, the first
A poly-Si film as a conductive film is deposited on the entire surface, and thereafter,
It is also possible to remove the poly-Si film by the lift-off method by etching and removing the second insulating film. By these steps, it is possible to effectively reduce the number of steps.
【００１８】さらに、第１の導電膜は全面にブランケッ
ト状に成膜する以外にコンタクトホールに選択的に成膜
することも可能である。この場合、例えばＷＦ6 とＳｉ
Ｈ4との混合ガスを用いてコンタクトホール内部に選択
的にＷ（タングステン）を堆積せしめることができる。
また、上記コンタクトホール外部にＷがオーバフローす
るまで、選択成長せしめ、コンタクトホール外のＷをポ
リッシング法、エッチバック法等の方法により選択的に
除去してもよい。Further, the first conductive film may be selectively formed in the contact hole instead of being formed in a blanket shape on the entire surface. In this case, for example, WF 6 and Si
W (tungsten) can be selectively deposited inside the contact hole by using a mixed gas with H 4 .
Further, W may be selectively grown until the W overflows outside the contact hole, and W outside the contact hole may be selectively removed by a method such as a polishing method or an etchback method.
【００１９】さらに、第１，第２の絶縁膜としてのＳｉ
Ｏ2 膜やＢＰＳＧ膜を等方性エッチングする方法とし
て、ウエットエッチングの他にドライエッチングを用い
ることも可能である。例えば、ＣＨＦ3 ガスとＯ2 ガス
との混合ガス或いはＣＦ4 ガスとＯ2 ガスとの混合ガス
をプラズマ化してダウンフローで基板に供給する方法を
用いると好ましい。Further, Si as the first and second insulating films
As a method for isotropically etching the O 2 film and the BPSG film, dry etching can be used instead of wet etching. For example, it is preferable to use a method in which a mixed gas of CHF 3 gas and O 2 gas or a mixed gas of CF 4 gas and O 2 gas is made into plasma and supplied to the substrate by downflow.
【００２０】また、層間絶縁膜はＣＶＤ法によって形成
されたＳｉＯ2 とＢＰＳＧに限らず、エッチングレート
の異なるものなら上層をエッチングレートの速い絶縁膜
となるように組み合わせれば、本発明を実施できる。The interlayer insulating film is not limited to SiO 2 and BPSG formed by the CVD method, and if the etching rates are different, the upper layer can be combined to form an insulating film having a high etching rate, and the present invention can be implemented. .
【００２１】さらに、ストレジノードを形成した後に
Ｗ、Ｐｔ、ＷＯ3 等を形成したが、Ｓｉ系以外の導電性
膜なら何でもよく、また、高誘電率絶縁膜を形成する際
及びその後の熱処理の際にＳｉ表面が酸化されないよう
な条件にすれば、ポリＳｉ上に直接高誘電率絶縁膜を堆
積してもよい。Furthermore, although W, Pt, WO 3 and the like are formed after forming the storage node, any conductive film other than Si may be used, and when forming the high dielectric constant insulating film and the subsequent heat treatment. The high dielectric constant insulating film may be directly deposited on the poly-Si under the condition that the Si surface is not oxidized.
【００２２】さらに、高誘電率絶縁膜としてＴａ2 Ｏ5
やＢＳＴＯを用いたが、ＳＴＯ、ＢＴＯ、ＰＺＴ、ＰＬ
ＺＴ等他の絶縁体を用いることができる。また、上部電
極としてＰｔ、Ｗ、ＩＴＯ等を用いたが、これらの代わ
りにＣ、ＴｉＮ、ＷＮ、ＭｏＮ、ＷＯ3 、Ｎｉ、Ａｇ、
Ｐｄ、Ｃｕ、Ａｌ等を用いてもよい。その他、本発明の
要旨を逸脱しない範囲で種々変形して実施可能である。Furthermore, as a high dielectric constant insulating film, Ta 2 O 5 is used.
And BSTO were used, but STO, BTO, PZT, PL
Other insulators such as ZT can be used. Further, although Pt, W, ITO and the like were used as the upper electrode, C, TiN, WN, MoN, WO 3 , Ni, Ag, and
You may use Pd, Cu, Al, etc. In addition, various modifications can be made without departing from the scope of the present invention.
【００２３】[0023]
【発明の効果】以上説明してきたように、本発明の方法
によれば、フォトリソグラフィーと反応性イオンエッチ
ングの工程回数を減らすことにより、コストが削減され
るとともに、信頼性の高い半導体装置を製造することが
できる。As described above, according to the method of the present invention, by reducing the number of steps of photolithography and reactive ion etching, cost is reduced and a highly reliable semiconductor device is manufactured. can do.
【図１】 本発明による第１の実施例である半導体装置
の構造を製造工程順に示す断面図。FIG. 1 is a sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention in the order of manufacturing steps.
【図２】 図１に続く工程断面図。FIG. 2 is a process cross-sectional view subsequent to FIG.
【図３】 図２に続く工程断面図。FIG. 3 is a process sectional view subsequent to FIG. 2;
【図４】 本発明による第２の実施例である半導体装置
の構造を製造工程順に示す断面図。FIG. 4 is a sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention in the order of manufacturing steps.
【図５】 図４に続く工程断面図。5A and 5B are process cross-sectional views subsequent to FIG.
【図６】 図５に続く工程断面図。6A and 6B are process cross-sectional views subsequent to FIG.
【図７】 本発明による第３の実施例である半導体装置
の構造を工程順に示す断面図。FIG. 7 is a sectional view showing the structure of a semiconductor device according to a third embodiment of the present invention in the order of steps.
【図８】 図７に続く工程断面図。FIG. 8 is a process sectional view subsequent to FIG. 7;
【図９】 図８に続く工程断面図。FIG. 9 is a process sectional view subsequent to FIG. 8;
【図１０】 本発明による第４の実施例である半導体装
置の構造を工程順に示す断面図。FIG. 10 is a sectional view showing the structure of a semiconductor device according to a fourth embodiment of the present invention in the order of steps.
【図１１】 図１６に続く工程断面図。FIG. 11 is a process sectional view subsequent to FIG. 16;
【図１２】 図１１に続く工程断面図。FIG. 12 is a process sectional view subsequent to FIG. 11;
【図１３】 従来技術による半導体装置の構造を製造工
程順に示す断面図。FIG. 13 is a cross-sectional view showing the structure of a semiconductor device according to a conventional technique in order of manufacturing steps.
【符号の説明】 １…シリコン基板 ２…素子分離酸化膜 ３１…ゲート絶縁膜 ３２…ゲート電極 ４…拡散層 ５…第１層間絶縁膜 ６…ビット線 ７…第２層間絶縁膜 ８…ｎ+ 多結晶シリコン ９…第１導電層 １０…高誘電率金属酸化膜 １１…第２導電層 １２…ゲートキャップ材 １３…ゲートサイドウォール[Description of Reference Signs] 1 ... Silicon substrate 2 ... Element isolation oxide film 31 ... Gate insulating film 32 ... Gate electrode 4 ... Diffusion layer 5 ... First interlayer insulating film 6 ... Bit line 7 ... Second interlayer insulating film 8 ... N + Polycrystalline silicon 9 ... First conductive layer 10 ... High dielectric constant metal oxide film 11 ... Second conductive layer 12 ... Gate cap material 13 ... Gate sidewall
Claims (6)
工程と、この第１の絶縁膜上に第２の絶縁膜を形成する
工程と、この第２の絶縁膜上にマスクパターンを形成す
る工程と、このマスクパターンを耐エッチングマスクと
して前記第１及び第２の絶縁膜を異方性エッチングして
コンタクトホールを形成する工程と、前記第１及び第２
の絶縁膜を第２の絶縁膜のエッチング速度が第１の絶縁
膜のそれよりも大きな条件で、等方的にエッチングする
工程と、前記コンタクトホールを埋め込むように第１の
導電膜を形成する工程と、前記第２の絶縁膜をエッチン
グ除去する工程とを含むことを特徴とする半導体装置の
製造方法。1. A step of forming a first insulating film on a semiconductor substrate, a step of forming a second insulating film on the first insulating film, and a mask pattern on the second insulating film. Forming a contact hole by anisotropically etching the first and second insulating films using the mask pattern as an etching resistant mask; and the first and second
Isotropically etched under the condition that the etching rate of the second insulating film is higher than that of the first insulating film, and the first conductive film is formed so as to fill the contact hole. A method of manufacturing a semiconductor device, comprising: a step; and a step of removing the second insulating film by etching.
後に、前記マスクパターンを除去することを特徴とする
請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the mask pattern is removed after the step of forming the contact hole.
し、その後、前記第２の絶縁膜上の前記第１の導電膜を
選択的に除去することを特徴とする請求項１記載の半導
体装置の製造方法。3. The first conductive film is formed on the entire surface of the substrate, and then the first conductive film on the second insulating film is selectively removed. Of manufacturing a semiconductor device of.
程は、ポリッシングにより行うことを特徴とする請求項
３記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the step of selectively removing the first conductive film is performed by polishing.
程は、前記マスクパターン又は前記第２の絶縁膜または
その両方の膜のエッチング除去によるリフトオフ法によ
り行うことを特徴とする請求項３記載の半導体装置の製
造方法。5. The lift-off method by etching and removing the mask pattern, the second insulating film, or both films is performed in the step of selectively removing the first conductive film. 3. The method for manufacturing a semiconductor device according to 3.
成し、この第３の絶縁膜上に第２の導電膜を形成するこ
とにより、キャパシタを形成することを特徴とする請求
項１記載の半導体装置の製造方法。6. A capacitor is formed by forming a third insulating film on the first conductive film and forming a second conductive film on the third insulating film. The method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222776A JPH0888329A (en) | 1994-09-19 | 1994-09-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222776A JPH0888329A (en) | 1994-09-19 | 1994-09-19 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888329A true JPH0888329A (en) | 1996-04-02 |
Family
ID=16787718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222776A Pending JPH0888329A (en) | 1994-09-19 | 1994-09-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888329A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303397A (en) * | 1997-04-17 | 1998-11-13 | Samsung Electron Co Ltd | Method for forming platinum metal layer and capacitor manufacturing method using the same |
| KR20040039592A (en) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor of a semiconductor device |
| JP2006253532A (en) * | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | Method for manufacturing semiconductor device |
| JP2008022035A (en) * | 1998-08-07 | 2008-01-31 | Toshiba Corp | Semiconductor device, and manufacturing method of the same |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
-
1994
- 1994-09-19 JP JP6222776A patent/JPH0888329A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
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