JPH0888203A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0888203A JPH0888203A JP7212251A JP21225195A JPH0888203A JP H0888203 A JPH0888203 A JP H0888203A JP 7212251 A JP7212251 A JP 7212251A JP 21225195 A JP21225195 A JP 21225195A JP H0888203 A JPH0888203 A JP H0888203A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、長方形、特に短冊
形を有したチップとなる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which is a chip having a rectangular shape, particularly a strip shape.
【０００２】[0002]
【従来の技術】ＬＳＩのような半導体装置製造に於ける
フォトリソ工程では、解像度と精度を要する露光作業に
は１／５あるいは１／１０縮小投影露光装置（ステッパ
ー）を用いて、又精度を特に必要としない露光作業では
１：１プロジェクションアライナー（ＰＪＡ）を併用し
た、いわゆるハイブリッドアライメント方式が、装置コ
スト、スループットの点から一般化されている。2. Description of the Related Art In a photolithography process in the manufacture of a semiconductor device such as an LSI, a 1/5 or 1/10 reduction projection exposure apparatus (stepper) is used for an exposure operation requiring resolution and accuracy. A so-called hybrid alignment system using a 1: 1 projection aligner (PJA) in exposure work that is not necessary is generalized from the viewpoint of apparatus cost and throughput.
【０００３】従ってオートアライメントマークは、後工
程に順じてステッパー用とＰＪＡ用の両方をウェハー基
板に転写しておく必要がある。ステッパー用のアライメ
ントマーク領域は、幅が３０μｍもあればよく、チップ
の空きスペースやスクライブラインに入れても、チップ
の収率、集積度などに大きな影響を与えない。一方ＰＪ
Ａ用オートアライメントマークの一例を図３に示すが、
３１は前工程でステッパーもしくはＰＪＡで半導体ウェ
ハー基板上に転写されたＰＪＡ用オートアライメントマ
ークで、３２はＰＪＡ用ガラスマスク上のオートアライ
メントマークで、各々を、ウェハーファセットに平行な
左右の両端に配置し、これにレーザー光３３をスキャン
させ、その反射信号から、間隔３４〜３７を全て同じく
する様にしてオートアライメントを行なう。このオート
アライメントマークをひとつ入れるにも、幅は１６０μ
ｍ〜２００μｍで長さは６００μｍ位の領域が必要とな
る。ステッパーでレチクル上にあるＰＪＡのオートアラ
イメントマークやＴＥＧ（Test Element Gropu）のパ
ターンを露光ショット毎入れるのは収率の面で得策でな
い。Therefore, it is necessary to transfer both the stepper and the PJA for the auto alignment mark to the wafer substrate in accordance with the subsequent steps. The alignment mark region for the stepper may have a width of 30 μm, and even if it is placed in a vacant space of the chip or a scribe line, it does not have a great influence on the chip yield and the degree of integration. On the other hand, PJ
An example of the auto alignment mark for A is shown in FIG.
Reference numeral 31 is an auto alignment mark for PJA transferred onto a semiconductor wafer substrate by a stepper or PJA in the previous process, and 32 is an auto alignment mark on a glass mask for PJA, which are arranged on both left and right ends parallel to the wafer facet. Then, the laser beam 33 is scanned on this, and the automatic alignment is performed based on the reflected signal so that the intervals 34 to 37 are all the same. 160 μm width to put one auto alignment mark
An area of about m to 200 μm and a length of about 600 μm is required. It is not advisable to insert a PJA auto-alignment mark or TEG (Test Element Gropu) pattern on a reticle for each exposure shot with a stepper in terms of yield.
【０００４】従来、半導体装置の製造に当たって、オー
トアライメントマークの挿入に関しては多くの提案がな
されている。例えば、特開昭６０−３５５１４の様に、
スクライブラインを変形させて、オートアライメントマ
ークを入れたり、特開昭６０−１１９７７４の様にチッ
プの長手方向に入れているが、チップ短辺方向の設計自
由度がなくなる上、短辺寸法が小さくなるほどウェハー
内収率が低下してしまう。そこで一般にステッパーでＰ
ＪＡ用のオートアライメントマークをいれるには、図４
の様に、レチクル４８の有効領域には製品となるＩＣパ
ターン４１と、少なくともオートアライメントマークや
プロセスモニター用のトランジスター等の入ったＴＥＧ
（Test Element Gropu）パターン４２を配置し、これ
は製品となるＩＣチップの大きさの整数倍の領域をとっ
てあり、予め設定されたショットマップに従い、まずレ
チクル４８上のＴＥＧチップ４２をシャッター４３で覆
い、残りの全ＩＣパターン４１のみをウェハー基板４５
にレチクル単位４６毎露光していくが、この時、ＴＥＧ
パターン４２を入れようとするウェハー上のショットエ
リア４４は、少なくとも左右の両端に空けておき（図４
（ａ））、次に全ＩＣパターン４１と、ＴＥＧパターン
４２の両方をエリア４４の一部４７にショットしてから
（図４（ｂ））、更にエリア４４余りスペース４９に入
る数量だけ、レチクル４８上のＩＣパターン４１を残す
様に、シャッター４３で隠してからショットして行き
（図４（Ｃ））、これがレチクルを用いるステッバーの
露光作業毎に繰り返されて行く。Conventionally, in the manufacture of semiconductor devices, many proposals have been made regarding the insertion of an auto alignment mark. For example, as in JP-A-60-35514,
The scribe line is deformed to put an auto alignment mark or it is put in the longitudinal direction of the chip as in JP-A-60-119774. However, the degree of freedom in designing in the short side direction of the chip is lost and the short side size is small. Indeed, the yield within the wafer decreases. So in general, stepper
To insert the automatic alignment mark for JA, see Fig. 4.
Like the above, in the effective area of the reticle 48, the IC pattern 41 to be the product and at least the TEG including the transistor for the auto alignment mark and the process monitor are included.
A (Test Element Gropu) pattern 42 is arranged, which has an area that is an integral multiple of the size of an IC chip to be a product. According to a preset shot map, the TEG chip 42 on the reticle 48 is first shuttered by the shutter 43. And cover only the rest of the IC pattern 41 with the wafer substrate 45.
The reticle unit 46 is exposed to the
The shot area 44 on the wafer on which the pattern 42 is to be placed is left open at least at both left and right ends (see FIG.
(A)) Next, after shot both the entire IC pattern 41 and the TEG pattern 42 in a part 47 of the area 44 (FIG. 4B), the number of reticles is increased by the amount that can fit in the area 44 and the space 49. The IC pattern 41 on 48 is concealed by the shutter 43 so as to be left, and then shot (FIG. 4C), and this is repeated for each exposure operation of the stever using the reticle.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
シャッターを用いる方式では、ショットプログラムが複
雑になることや、モード毎にシャッターの広さを変えて
やる事が必要でスループットに問題がある。又、シャッ
ターを動作させる為にパーティクルが発生してレチクル
上に乗って共通欠陥となり、歩留りに致命的影響を与え
る事が多い。However, in the conventional method using a shutter, there is a problem in the throughput because the shot program becomes complicated and the width of the shutter needs to be changed for each mode. In addition, particles are generated to operate the shutter and ride on the reticle to become a common defect, which often has a fatal effect on the yield.
【０００６】本発明は、このような従来の半導体装置の
問題点を解決するもので、その目的とするところは、収
率、歩留りが良く、製造が容易な半導体装置を提供する
ことにある。The present invention solves the above problems of the conventional semiconductor device, and an object of the present invention is to provide a semiconductor device which has a good yield and a high yield and is easy to manufacture.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
短冊形チップが配列された半導体ウェハーに於いて、該
長辺間に挟まれたスクライブライン幅より、短辺間には
さまれたスクライブライン幅を広くした事を特徴とす
る。The semiconductor device of the present invention comprises:
In a semiconductor wafer in which strip-shaped chips are arranged, a scribe line width sandwiched between short sides is made wider than a scribe line width sandwiched between the long sides.
【０００８】[0008]
【発明の実施の形態】本発明の一実施例として、サーマ
ルへッド用のドライバーＩＣをＰｏｌｙ−Ｓｉゲートの
ＣＭＯＳプロセスを用いて製造したが、図１の様に、５
倍レチクル１１の有効領域１５ｍｍ口の中に、１．２５
×７．２５ｍｍの短冊形ＩＣパターン１２を、短辺を左
右水平方向に配置してある。シリコンウェハー基板１３
に転写されたＩＣパターン１２領域の拡大概略図を図２
に示すが、長辺間のスクライブライン２３の幅はダイシ
ングに必要な６０μｍとしてある。一方短辺間のスクラ
イブライン２４の幅は１６０μｍとして、この中にＰＪ
Ａ用のオートアライメントマーク２５やプロセスモニタ
ー用トランジスターや抵抗等のＴＥＧパターン２６を配
置してある。このレチクル１１を用いて、ステッパーで
シリコンのウェハー基板上１３に、レチクルの全ＩＣパ
ターンを、ひとつのショット単位１６として、ステップ
露光をして行く。尚、ウェル、フィールド、Ｐｏｌｙ−
ＳｉやＡｌ電極、コンタクト形成等のアライメント精度
の厳しい工程はステッパーを用い、これを基準にして、
ミラープロジェクションアライナーで、ストッパー、チ
ャンネルドープ及ぴソース、ドレインやＰＡＤ形成を行
ないＩＣチップを４インチウェハー基板１３に作り込ん
だ。この時レチクル上の有効領域に含まれるチップ数は
２２個で、一枚のウェハー基板上の露光ショット数は３
８ショットで、有効チップは７５８個となり、複雑なシ
ョットプログラムやシャッターの開閉動作が不要になっ
た。従来のシャッター方式では、全て６０μｍのスクラ
イブライン幅としてもレチクル上のチップ数は２０個
で、ショット数は、左右２個所のオートアライメントマ
ークを入れるだけでも４５ショット必要で、その有効チ
ップ数は７５４個であったことから、有効チップを減ら
さずにアライメント工数を減らすことが出来、更に、致
命的なパーティクルによる共通欠陥を皆無に出来て、歩
留りを飛躍的に向上することが出来た。又、プロセスモ
ニター用のトランジスター等が露出ショット毎入るの
で、ウェハー内の特性バラツキが評価でき、多くのデー
ター収集が可能となって品質向上を図ることが出来た。
尚、短辺間、長辺間共スクライブラインの幅を１６０μ
ｍとしたものは、有効チップが６６２となってしまい、
ウェハー内の収率は急に悪くなってしまう。DESCRIPTION OF THE PREFERRED EMBODIMENTS As an embodiment of the present invention, a driver IC for a thermal head is manufactured by using a CMOS process of a Poly-Si gate.
In the 15 mm effective area of the double reticle 11, 1.25
A strip-shaped IC pattern 12 having a size of 7.25 mm is arranged with its short sides in the horizontal direction. Silicon wafer substrate 13
FIG. 2 is an enlarged schematic view of the IC pattern 12 area transferred to FIG.
As shown in the figure, the width of the scribe line 23 between the long sides is set to 60 μm required for dicing. On the other hand, the width of the scribe line 24 between the short sides is 160 μm, and the PJ
An automatic alignment mark 25 for A, a TEG pattern 26 such as a process monitor transistor and a resistor are arranged. Using this reticle 11, step exposure is performed on a silicon wafer substrate 13 with a stepper, using the entire reticle IC pattern as one shot unit 16. In addition, well, field, Poly-
Steps with strict alignment accuracy, such as Si and Al electrodes and contact formation, use a stepper.
Using a mirror projection aligner, a stopper, channel doping, source, drain, and PAD were formed, and an IC chip was formed on the 4-inch wafer substrate 13. At this time, the number of chips included in the effective area on the reticle is 22, and the number of exposure shots on one wafer substrate is 3
After 8 shots, the number of effective chips became 758, and complicated shot programs and shutter opening / closing operations became unnecessary. In the conventional shutter method, the number of chips on the reticle is 20 even if the scribe line width is all 60 μm, and the number of shots is 45 even if only two auto alignment marks are provided on the left and right, and the effective number of chips is 754. Because of the number of chips, the number of alignment steps could be reduced without reducing the number of effective chips, and further, the common defects due to fatal particles could be eliminated, and the yield could be significantly improved. Further, since a process monitor transistor and the like are inserted at each exposure shot, variations in characteristics within the wafer can be evaluated, and a large amount of data can be collected, and quality can be improved.
The width of the scribe line between the short side and the long side is 160 μm.
With m, the effective chip becomes 662,
The yield in the wafer suddenly worsens.
【０００９】又、本発明は、実施例に示したサーマルへ
ッドのドライバーＩＣに限らず、蛍光表示体、液晶表示
体、プラズマ表示体等のドライバーＩＣやラインセンサ
ー、あるいはメモリー等の特に短冊形の半導体装置に適
用出来、又、シリコンウェハー基板に限らずセラミッ
ク、ガラス等の絶縁物上に形成した薄膜トランジスター
をもちいたセンサー等にも応用出来、ウェハー基板の径
も４インチに限定されない。特に長辺が５ｍｍ以上で短
辺が２．５ｍｍ以下の様な短冊形で、長辺と短辺の寸法
比が大きく、短辺寸法が小さいほど配置収率上有効であ
り、フォトリソ工程の露光作業がハイブリッドアライメ
ント方式による半導体装置には特に適用出来るものであ
る。The present invention is not limited to the driver IC of the thermal head shown in the embodiments, but may be a driver IC such as a fluorescent display, a liquid crystal display, a plasma display or a line sensor, or a particularly strip such as a memory. The present invention can be applied to a semiconductor device in the form of a wafer, and can be applied not only to a silicon wafer substrate but also to a sensor using a thin film transistor formed on an insulator such as ceramic or glass, and the diameter of the wafer substrate is not limited to 4 inches. In particular, it is a rectangular shape having a long side of 5 mm or more and a short side of 2.5 mm or less. The dimension ratio between the long side and the short side is large, and the smaller the shorter side, the more effective the arrangement yield is. The operation is particularly applicable to a semiconductor device using a hybrid alignment method.
【００１０】[0010]
【発明の効果】以上により、本発明によれば、まず、ウ
ェハー基板からのチップ収率を減らす事なくアライメン
ト工程を容易にすることが可能で、又レチクル上にパー
ティクルを落とす原因となるシャッター開閉も不要で、
共通欠陥の発生も無くして歩留りの向上が図れ、品質の
良い半導体装置を提供出来るものである。As described above, according to the present invention, first, the alignment process can be facilitated without reducing the chip yield from the wafer substrate, and the shutter opening / closing that causes particles to drop on the reticle is performed. Is unnecessary,
The yield can be improved without the occurrence of common defects, and a high quality semiconductor device can be provided.
【図１】本発明に係わる一実施例の概略図である。FIG. 1 is a schematic view of one embodiment according to the present invention.
【図２】本発明に係わる一実施例の概略図である。FIG. 2 is a schematic view of one embodiment according to the present invention.
【図３】プロジェクションアライナーのオートアライメ
ントマークの一例である。FIG. 3 is an example of an automatic alignment mark of a projection aligner.
【図４】（ａ）〜（ｃ）は 従来の半導体装置の製造に
係わる一例を示す概略図である。FIGS. 4A to 4C are schematic views showing an example related to the manufacture of a conventional semiconductor device.
１１，４８・・・・・レチクル １２，２２，４１・・ＩＣパターン ４３・・・・・・・・シャッター １３，４５・・・・・ウェハー基板 １４，２３・・・・・長辺間のスクライブライン １５，２４・・・・・短辺間のスクライブライン ２６，４２・・・・・ＴＥＧパターン 11, 48 ... Reticle 12, 22, 41 ... IC pattern 43 ... Shutter 13, 45 ... Wafer substrate 14, 23. Scribe line 15,24 ... Scribe line between short sides 26,42 ... TEG pattern
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成７年９月２０日[Submission date] September 20, 1995
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体ウェハ上
の複数の長方形の半導体チップの配列に関する。 BACKGROUND OF THE INVENTION The present invention, on a semiconductor wafer
Of a plurality of rectangular semiconductor chips.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置は、
半導体ウェハにマトリクス状に配列された複数の長方形
の半導体チップと前記複数の半導体チップをマトリクス
状に区分しているスクライブラインとを有する半導体装
置であって、前記半導体チップの長辺は前記半導体チッ
プの短辺の長さの２倍以上の長さを有し、かつ隣り合う
前記半導体チップの長辺間のスクライブライン幅に比べ
て隣り合う前記半導体チップの短辺間のスクライブライ
ン幅が大きいことを特徴とする。 The semiconductor device of the present invention comprises:
Multiple rectangles arranged in a matrix on a semiconductor wafer
Matrix of semiconductor chips and the plurality of semiconductor chips
Semiconductor device having a scribe line dividing into
And the long side of the semiconductor chip is the semiconductor chip.
Have a length at least twice the length of the short side of the
Compared with the scribe line width between the long sides of the semiconductor chip
Scribe lines between the short sides of the adjacent semiconductor chips.
It is characterized by a large width.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】又、本発明は、実施例に示したサーマルへ
ッドのドライバーＩＣに限らず、蛍光表示体、液晶表示
体、プラズマ表示体等のドライバーＩＣやラインセンサ
ー、あるいはメモリー等の特に短冊形の半導体チップを
有する半導体装置に適用出来、又、シリコンウェハー基
板に限らずセラミック、ガラス等の絶縁物上に形成した
薄膜トランジスターをもちいたセンサー等にも応用出
来、ウェハー基板の径も４インチに限定されない。特に
長辺が５ｍｍ以上で短辺が２．５ｍｍ以下の様な短冊形
で、長辺と短辺の寸法比が大きく、短辺寸法が小さいほ
ど配置収率上有効であり、フォトリソ工程の露光作業が
ハイブリッドアライメント方式による半導体装置には特
に適用出来るものである。The present invention is not limited to the thermal head driver IC shown in the embodiment, but may be a driver IC such as a fluorescent display, a liquid crystal display, or a plasma display, a line sensor, or a particularly rectangular strip such as a memory. Shaped semiconductor chip
It can be applied not only to a silicon wafer substrate but also to a sensor using a thin film transistor formed on an insulator such as ceramic or glass, and the diameter of the wafer substrate is not limited to 4 inches. In particular, it is a rectangular shape having a long side of 5 mm or more and a short side of 2.5 mm or less. The dimension ratio between the long side and the short side is large, and the smaller the shorter side, the more effective the arrangement yield is. The operation is particularly applicable to a semiconductor device using a hybrid alignment method.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/78 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 21/78 C
Claims (1)
ーに於いて、該チップ長辺間に挟まれたスクライブライ
ン幅より、短辺間に挟まれたスクライブライン幅を広く
した事を特徴とする半導体装置。1. In a semiconductor wafer in which strip-shaped chips are arranged, the scribe line width sandwiched between the short sides is made wider than the scribe line width sandwiched between the long sides of the chip. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212251A JP2626635B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212251A JP2626635B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8515187A Division JP2652015B2 (en) | 1987-04-07 | 1987-04-07 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888203A true JPH0888203A (en) | 1996-04-02 |
| JP2626635B2 JP2626635B2 (en) | 1997-07-02 |
Family
ID=16619482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212251A Expired - Lifetime JP2626635B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626635B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046047A (en) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS61263116A (en) * | 1985-05-16 | 1986-11-21 | Sumitomo Electric Ind Ltd | Semiconductor device |
-
1995
- 1995-08-21 JP JP7212251A patent/JP2626635B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046047A (en) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS61263116A (en) * | 1985-05-16 | 1986-11-21 | Sumitomo Electric Ind Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626635B2 (en) | 1997-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |