JPH088716A - ゲート回路 - Google Patents
ゲート回路Info
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- JPH088716A JPH088716A JP6136932A JP13693294A JPH088716A JP H088716 A JPH088716 A JP H088716A JP 6136932 A JP6136932 A JP 6136932A JP 13693294 A JP13693294 A JP 13693294A JP H088716 A JPH088716 A JP H088716A
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- output
- inverter
- signal
- circuit
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Abstract
(57)【要約】
【目的】一又は複数の入力信号を、回路構成を同一と
し、スレッショルド電圧を異にする2個の論理回路部で
別々に論理処理し、一方の論理回路部の出力でプルアッ
プ用の電界効果トランジスタを制御し、他方の論理回路
部の出力でプルダウン用の電界効果トランジスタを制御
するゲート回路に関し、信号出力端がフローティング状
態とならないようにし、動作の安定性を確保する。 【構成】出力側にラッチ回路34を設け、入力信号IN
が遷移する場合において、pMOSトランジスタ32=
OFF、nMOSトランジスタ33=OFFとなってし
まう場合においても、信号出力端37をラッチ回路34
でHレベル又はLレベルに維持する。
し、スレッショルド電圧を異にする2個の論理回路部で
別々に論理処理し、一方の論理回路部の出力でプルアッ
プ用の電界効果トランジスタを制御し、他方の論理回路
部の出力でプルダウン用の電界効果トランジスタを制御
するゲート回路に関し、信号出力端がフローティング状
態とならないようにし、動作の安定性を確保する。 【構成】出力側にラッチ回路34を設け、入力信号IN
が遷移する場合において、pMOSトランジスタ32=
OFF、nMOSトランジスタ33=OFFとなってし
まう場合においても、信号出力端37をラッチ回路34
でHレベル又はLレベルに維持する。
Description
【0001】
【産業上の利用分野】本発明は、一又は複数の入力信号
を、回路構成を同一とし、スレッショルド電圧を異にす
る2個の論理回路部で別々に論理処理し、一方の論理回
路部の出力でプルアップ用の電界効果トランジスタを制
御し、他方の論理回路部の出力でプルダウン用の電界効
果トランジスタを制御するゲート回路に関する。
を、回路構成を同一とし、スレッショルド電圧を異にす
る2個の論理回路部で別々に論理処理し、一方の論理回
路部の出力でプルアップ用の電界効果トランジスタを制
御し、他方の論理回路部の出力でプルダウン用の電界効
果トランジスタを制御するゲート回路に関する。
【0002】
【従来の技術】従来、この種のゲート回路として、例え
ば、図20にその回路図を示すようなものが知られてい
る。
ば、図20にその回路図を示すようなものが知られてい
る。
【0003】図20中、1は入力信号INが入力される
信号入力端、2、3は入力信号INを反転処理するイン
バータであり、4、5は負荷素子をなすエンハンスメン
ト形のpMOSトランジスタ、6、7は駆動素子をなす
エンハンスメント形のnMOSトランジスタである。
信号入力端、2、3は入力信号INを反転処理するイン
バータであり、4、5は負荷素子をなすエンハンスメン
ト形のpMOSトランジスタ、6、7は駆動素子をなす
エンハンスメント形のnMOSトランジスタである。
【0004】ここに、インバータ2は、そのスレッショ
ルド電圧VTH1を比較的高く設定され、入力信号INの
立ち上がり、即ち、Lレベル(低レベル)からHレベル
(高レベル)への変化に対して鈍感であるように構成さ
れている。
ルド電圧VTH1を比較的高く設定され、入力信号INの
立ち上がり、即ち、Lレベル(低レベル)からHレベル
(高レベル)への変化に対して鈍感であるように構成さ
れている。
【0005】これに対して、インバータ3は、そのスレ
ッショルド電圧VTH2を比較的低く設定され、入力信号
INの立ち下がり、即ち、HレベルからLレベルへの変
化に対して鈍感であるように構成されている。
ッショルド電圧VTH2を比較的低く設定され、入力信号
INの立ち下がり、即ち、HレベルからLレベルへの変
化に対して鈍感であるように構成されている。
【0006】また、8はインバータ2の出力によりON
(導通)、OFF(非導通)が制御されるプルアップ用
の出力トランジスタをなすエンハンスメント形のpMO
Sトランジスタである。
(導通)、OFF(非導通)が制御されるプルアップ用
の出力トランジスタをなすエンハンスメント形のpMO
Sトランジスタである。
【0007】また、9はインバータ3の出力によりO
N、OFFが制御されるプルダウン用の出力トランジス
タをなすエンハンスメント形のnMOSトランジスタ、
10は出力信号OUTが出力される信号出力端である。
N、OFFが制御されるプルダウン用の出力トランジス
タをなすエンハンスメント形のnMOSトランジスタ、
10は出力信号OUTが出力される信号出力端である。
【0008】このゲート回路においては、入力信号IN
がLレベルからHレベルに立ち上がると、図21に示す
ように、pMOSトランジスタ4=OFF、nMOSト
ランジスタ6=ON、インバータ2の出力=Lレベル、
pMOSトランジスタ8=ONとなる。
がLレベルからHレベルに立ち上がると、図21に示す
ように、pMOSトランジスタ4=OFF、nMOSト
ランジスタ6=ON、インバータ2の出力=Lレベル、
pMOSトランジスタ8=ONとなる。
【0009】また、pMOSトランジスタ5=OFF、
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、出
力信号OUT=Hレベルとなる。
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、出
力信号OUT=Hレベルとなる。
【0010】これに対して、入力信号INがHレベルか
らLレベルに立ち下がると、図22に示すように、pM
OSトランジスタ4=ON、nMOSトランジスタ6=
OFF、インバータ2の出力=Hレベル、pMOSトラ
ンジスタ8=OFFとなる。
らLレベルに立ち下がると、図22に示すように、pM
OSトランジスタ4=ON、nMOSトランジスタ6=
OFF、インバータ2の出力=Hレベル、pMOSトラ
ンジスタ8=OFFとなる。
【0011】また、pMOSトランジスタ5=ON、n
MOSトランジスタ7=OFF、インバータ3の出力=
Hレベル、nMOSトランジスタ9=ONとなり、出力
信号OUT=Lレベルとなる。
MOSトランジスタ7=OFF、インバータ3の出力=
Hレベル、nMOSトランジスタ9=ONとなり、出力
信号OUT=Lレベルとなる。
【0012】このように、このゲート回路は、入力信号
INに対してバッファとして機能するものであるが、イ
ンバータ2は入力信号INの立ち上がりに鈍感、インバ
ータ3は入力信号INの立ち下がりに鈍感であるように
されているので、図23に示すような入出力特性を得る
ことができ、耐ノイズ性を高めることができる。
INに対してバッファとして機能するものであるが、イ
ンバータ2は入力信号INの立ち上がりに鈍感、インバ
ータ3は入力信号INの立ち下がりに鈍感であるように
されているので、図23に示すような入出力特性を得る
ことができ、耐ノイズ性を高めることができる。
【0013】
【発明が解決しようとする課題】しかし、このゲート回
路においては、入力信号INがLレベルからHレベルに
立ち上がる場合において、入力信号INの電圧がインバ
ータ3のスレッショルド電圧VTH3とインバータ2のス
レッショルド電圧VTH2との間にある場合、pMOSト
ランジスタ4=ON、nMOSトランジスタ6=OF
F、インバータ2の出力=Hレベルとなり、pMOSト
ランジスタ8=OFFとなる。
路においては、入力信号INがLレベルからHレベルに
立ち上がる場合において、入力信号INの電圧がインバ
ータ3のスレッショルド電圧VTH3とインバータ2のス
レッショルド電圧VTH2との間にある場合、pMOSト
ランジスタ4=ON、nMOSトランジスタ6=OF
F、インバータ2の出力=Hレベルとなり、pMOSト
ランジスタ8=OFFとなる。
【0014】また、pMOSトランジスタ5=OFF、
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、信
号出力端10がフローティング状態となってしまう。
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、信
号出力端10がフローティング状態となってしまう。
【0015】また、入力信号INがHレベルからLレベ
ルに立ち下がる場合において、入力信号INがインバー
タ2のスレッショルド電圧VTH2とインバータ3のスレ
ッショルド電圧VTH3との間にある場合においても、p
MOSトランジスタ4=ON、nMOSトランジスタ6
=OFF、インバータ2の出力=Hレベル、pMOSト
ランジスタ8=OFFとなる。
ルに立ち下がる場合において、入力信号INがインバー
タ2のスレッショルド電圧VTH2とインバータ3のスレ
ッショルド電圧VTH3との間にある場合においても、p
MOSトランジスタ4=ON、nMOSトランジスタ6
=OFF、インバータ2の出力=Hレベル、pMOSト
ランジスタ8=OFFとなる。
【0016】また、pMOSトランジスタ5=OFF、
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、こ
の場合においても、信号出力端10がフローティング状
態となってしまう。
nMOSトランジスタ7=ON、インバータ3の出力=
Lレベル、nMOSトランジスタ9=OFFとなり、こ
の場合においても、信号出力端10がフローティング状
態となってしまう。
【0017】このように、このゲート回路においては、
入力信号INのレベルが遷移する場合、信号出力端10
がフローティング状態となってしまうので、信号出力端
10に接続されている配線の電圧が変動し易く、安定し
た動作を確保することができない場合があるという問題
点があった。
入力信号INのレベルが遷移する場合、信号出力端10
がフローティング状態となってしまうので、信号出力端
10に接続されている配線の電圧が変動し易く、安定し
た動作を確保することができない場合があるという問題
点があった。
【0018】このような問題点は、図20に示すゲート
回路のみならず、一又は複数の入力信号を、回路構成を
同一とし、スレッショルド電圧を異にする2個の論理回
路部で別々に論理処理し、一方の論理回路部の出力でプ
ルアップ用の電界効果トランジスタを制御し、他方の論
理回路部の出力でプルダウン用の電界効果トランジスタ
を制御するゲート回路一般に存在していた。
回路のみならず、一又は複数の入力信号を、回路構成を
同一とし、スレッショルド電圧を異にする2個の論理回
路部で別々に論理処理し、一方の論理回路部の出力でプ
ルアップ用の電界効果トランジスタを制御し、他方の論
理回路部の出力でプルダウン用の電界効果トランジスタ
を制御するゲート回路一般に存在していた。
【0019】本発明は、かかる点に鑑み、この種のゲー
ト回路であって、論理回路部の出力によりON、OFF
が制御されるプルアップ用及びプルダウン用の電界効果
トランジスタがともにOFF状態となってしまう場合に
おいても、信号出力端がフローティング状態とならない
ようにし、動作の安定性を確保することができるように
したゲート回路を提供することを目的とする。
ト回路であって、論理回路部の出力によりON、OFF
が制御されるプルアップ用及びプルダウン用の電界効果
トランジスタがともにOFF状態となってしまう場合に
おいても、信号出力端がフローティング状態とならない
ようにし、動作の安定性を確保することができるように
したゲート回路を提供することを目的とする。
【0020】
【課題を解決するための手段】図1は本発明の原理説明
図であり、図中、12、13は一又は複数の入力信号I
N1、IN2・・・INnを論理処理する論理回路部で
あり、これら論理回路部12、13は、回路構成を同一
とし、スレッショルド電圧を異にしている。
図であり、図中、12、13は一又は複数の入力信号I
N1、IN2・・・INnを論理処理する論理回路部で
あり、これら論理回路部12、13は、回路構成を同一
とし、スレッショルド電圧を異にしている。
【0021】また、14は高電圧側の電源電圧VCCを
供給する電源線、15は低電圧側の電源電圧VSSを供
給する電源線である。
供給する電源線、15は低電圧側の電源電圧VSSを供
給する電源線である。
【0022】また、16は論理回路部12の出力により
ON、OFFが制御されるプルアップ用の電界効果トラ
ンジスタ、17は論理回路部13の出力によりON、O
FFが制御されるプルダウン用の電界効果トランジスタ
である。
ON、OFFが制御されるプルアップ用の電界効果トラ
ンジスタ、17は論理回路部13の出力によりON、O
FFが制御されるプルダウン用の電界効果トランジスタ
である。
【0023】また、18は電界効果トランジスタ16、
17によるプルアップ動作、プルダウン動作の対象とな
る配線、19はインバータ20、21をリング状に接続
してなるラッチ回路である。
17によるプルアップ動作、プルダウン動作の対象とな
る配線、19はインバータ20、21をリング状に接続
してなるラッチ回路である。
【0024】また、22は出力信号OUTが出力される
信号出力端であり、この信号出力端22は、配線18に
設定しても良いし、インバータ20の出力側に設定して
も良い。
信号出力端であり、この信号出力端22は、配線18に
設定しても良いし、インバータ20の出力側に設定して
も良い。
【0025】即ち、本発明によるゲート回路は、一又は
複数の入力信号IN1、IN2・・・INnを論理処理
する論理回路部12と、この論理回路部12の出力によ
り導通、非導通が制御され、配線18に対してプルアッ
プ動作を行う電界効果トランジスタ16と、論理回路部
12と回路構成を同一、かつ、スレッショルド電圧を異
にし、一又は複数の入力信号IN1、IN2・・・IN
nを論理処理する論理回路部13と、この論理回路部1
3の出力により導通、非導通が制御され、配線18に対
してプルダウン動作を行う電界効果トランジスタ17
と、インバータ20、21をリング状に接続し、インバ
ータ20の入力端を配線18に接続されたラッチ回路1
9とを設け、配線18又はインバータ20の出力端に出
力信号OUTを得るように構成したものである。
複数の入力信号IN1、IN2・・・INnを論理処理
する論理回路部12と、この論理回路部12の出力によ
り導通、非導通が制御され、配線18に対してプルアッ
プ動作を行う電界効果トランジスタ16と、論理回路部
12と回路構成を同一、かつ、スレッショルド電圧を異
にし、一又は複数の入力信号IN1、IN2・・・IN
nを論理処理する論理回路部13と、この論理回路部1
3の出力により導通、非導通が制御され、配線18に対
してプルダウン動作を行う電界効果トランジスタ17
と、インバータ20、21をリング状に接続し、インバ
ータ20の入力端を配線18に接続されたラッチ回路1
9とを設け、配線18又はインバータ20の出力端に出
力信号OUTを得るように構成したものである。
【0026】
【作用】本発明においては、論理回路部12によりO
N、OFFが制御される電界効果トランジスタ16及び
論理回路部13によりON、OFFが制御される電界効
果トランジスタ17がともにOFF状態となったとして
も、配線18にはラッチ回路19が接続されているの
で、信号出力端22の電位は、ラッチ回路19によりH
レベル又はLレベルに維持され、信号出力端22がフロ
ーティング状態となることはない。
N、OFFが制御される電界効果トランジスタ16及び
論理回路部13によりON、OFFが制御される電界効
果トランジスタ17がともにOFF状態となったとして
も、配線18にはラッチ回路19が接続されているの
で、信号出力端22の電位は、ラッチ回路19によりH
レベル又はLレベルに維持され、信号出力端22がフロ
ーティング状態となることはない。
【0027】
【実施例】以下、図2〜図19を参照して、本発明の第
1実施例〜第5実施例について説明する。
1実施例〜第5実施例について説明する。
【0028】第1実施例・・図2〜図6 図2は本発明の第1実施例の構成を示す回路図であり、
図中、25は入力信号INが入力される信号入力端であ
る。
図中、25は入力信号INが入力される信号入力端であ
る。
【0029】また、26、27は入力信号INを反転処
理するインバータであり、28、29は負荷素子をなす
エンハンスメント形のpMOSトランジスタ、30、3
1は駆動素子をなすエンハンスメント形のnMOSトラ
ンジスタである。
理するインバータであり、28、29は負荷素子をなす
エンハンスメント形のpMOSトランジスタ、30、3
1は駆動素子をなすエンハンスメント形のnMOSトラ
ンジスタである。
【0030】ここに、インバータ26は、そのスレッシ
ョルド電圧VTH26を比較的高く設定され、入力信号IN
の立ち上がり、即ち、LレベルからHレベルへの変化に
対して鈍感であるように構成されている。
ョルド電圧VTH26を比較的高く設定され、入力信号IN
の立ち上がり、即ち、LレベルからHレベルへの変化に
対して鈍感であるように構成されている。
【0031】これに対して、インバータ27は、そのス
レッショルド電圧VTH27を比較的低く設定され、入力信
号INの立ち下がり、即ち、HレベルからLレベルへの
変化に対して鈍感であるように構成されている。
レッショルド電圧VTH27を比較的低く設定され、入力信
号INの立ち下がり、即ち、HレベルからLレベルへの
変化に対して鈍感であるように構成されている。
【0032】また、32はインバータ26の出力により
ON、OFFが制御され、そのドレイン側に対してプル
アップ動作を行うエンハンスメント形のpMOSトラン
ジスタである。
ON、OFFが制御され、そのドレイン側に対してプル
アップ動作を行うエンハンスメント形のpMOSトラン
ジスタである。
【0033】また、33はインバータ27の出力により
ON、OFFが制御され、そのドレイン側に対してプル
ダウン動作を行うエンハンスメント形のnMOSトラン
ジスタである。
ON、OFFが制御され、そのドレイン側に対してプル
ダウン動作を行うエンハンスメント形のnMOSトラン
ジスタである。
【0034】また、34はインバータ35、36をリン
グ接続してなるラッチ回路、37は出力信号OUTが出
力される信号出力端である。
グ接続してなるラッチ回路、37は出力信号OUTが出
力される信号出力端である。
【0035】このゲート回路においては、入力信号IN
がLレベルからHレベルに立ち上がると、図3に示すよ
うに、pMOSトランジスタ28=OFF、nMOSト
ランジスタ30=ON、インバータ26の出力=Lレベ
ルとなり、pMOSトランジスタ32=ONとなる。
がLレベルからHレベルに立ち上がると、図3に示すよ
うに、pMOSトランジスタ28=OFF、nMOSト
ランジスタ30=ON、インバータ26の出力=Lレベ
ルとなり、pMOSトランジスタ32=ONとなる。
【0036】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベルとなり、nMOSトランジスタ33=
OFFとなる。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベルとなり、nMOSトランジスタ33=
OFFとなる。
【0037】この結果、この場合には、ノード38=H
レベルとなり、ラッチ回路34は、これをラッチし、ラ
ッチ回路34の出力、即ち、出力信号OUT=Lレベル
となる。
レベルとなり、ラッチ回路34は、これをラッチし、ラ
ッチ回路34の出力、即ち、出力信号OUT=Lレベル
となる。
【0038】これに対して、入力信号INがHレベルか
らLレベルに立ち下がる場合には、図4に示すように、
pMOSトランジスタ28=ON、nMOSトランジス
タ30=OFF、インバータ26の出力=Hレベルとな
り、pMOSトランジスタ32=OFFとなる。
らLレベルに立ち下がる場合には、図4に示すように、
pMOSトランジスタ28=ON、nMOSトランジス
タ30=OFF、インバータ26の出力=Hレベルとな
り、pMOSトランジスタ32=OFFとなる。
【0039】また、pMOSトランジスタ29=ON、
nMOSトランジスタ31=OFF、インバータ27の
出力=Hレベルとなり、nMOSトランジスタ33=O
Nとなる。
nMOSトランジスタ31=OFF、インバータ27の
出力=Hレベルとなり、nMOSトランジスタ33=O
Nとなる。
【0040】この結果、この場合には、ノード38=L
レベルとなり、ラッチ回路34は、これをラッチし、ラ
ッチ回路34の出力、即ち、出力信号OUT=Hレベル
となる。
レベルとなり、ラッチ回路34は、これをラッチし、ラ
ッチ回路34の出力、即ち、出力信号OUT=Hレベル
となる。
【0041】このように、このゲート回路は入力信号I
Nに対してインバータとして機能するが、インバータ2
6は入力信号INの立ち上がりに鈍感、インバータ27
は入力信号INの立ち下がりに鈍感であるように構成さ
れているので、耐ノイズ性は、従来通り確保することが
できる。
Nに対してインバータとして機能するが、インバータ2
6は入力信号INの立ち上がりに鈍感、インバータ27
は入力信号INの立ち下がりに鈍感であるように構成さ
れているので、耐ノイズ性は、従来通り確保することが
できる。
【0042】また、このゲート回路においては、入力信
号INがLレベルからHレベルに立ち上がる場合におい
て、入力信号INの電圧がインバータ27のスレッショ
ルド電圧VTH27とインバータ26のスレッショルド電圧
VTH26との間にある場合には、図5に示すように、pM
OSトランジスタ28=ON、nMOSトランジスタ3
0=OFF、インバータ26の出力=Hレベルとなり、
pMOSトランジスタ32=OFFとなってしまう。
号INがLレベルからHレベルに立ち上がる場合におい
て、入力信号INの電圧がインバータ27のスレッショ
ルド電圧VTH27とインバータ26のスレッショルド電圧
VTH26との間にある場合には、図5に示すように、pM
OSトランジスタ28=ON、nMOSトランジスタ3
0=OFF、インバータ26の出力=Hレベルとなり、
pMOSトランジスタ32=OFFとなってしまう。
【0043】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
【0044】しかし、この場合には、ラッチ回路34
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Hレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Hレベルを維持
し、その後、入力信号IN=Hになると、これに対応し
て、Lレベルとなる。
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Hレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Hレベルを維持
し、その後、入力信号IN=Hになると、これに対応し
て、Lレベルとなる。
【0045】また、入力信号INがHレベルからLレベ
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ26のスレッショルド電圧VTH26とインバータ
27のスレッショルド電圧VTH27との間にある場合に
は、図6に示すように、pMOSトランジスタ28=O
N、nMOSトランジスタ30=OFF、インバータ2
6の出力=Hレベルとなり、pMOSトランジスタ32
=OFFとなってしまう。
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ26のスレッショルド電圧VTH26とインバータ
27のスレッショルド電圧VTH27との間にある場合に
は、図6に示すように、pMOSトランジスタ28=O
N、nMOSトランジスタ30=OFF、インバータ2
6の出力=Hレベルとなり、pMOSトランジスタ32
=OFFとなってしまう。
【0046】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
【0047】しかし、この場合には、ラッチ回路34
は、入力信号IN=Hレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Lになると、これに対応し
て、Hレベルとなる。
は、入力信号IN=Hレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Lになると、これに対応し
て、Hレベルとなる。
【0048】このように、この第1実施例によれば、入
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
【0049】第2実施例・・図7 図7は本発明の第2実施例の構成を示す回路図である。
この第2実施例においては、pMOSトランジスタ32
のドレインと、ノード38との間に、クロックCLKに
よりON、OFFが制御されるエンハンスメント形のp
MOSトランジスタ40が直列に接続されている。
この第2実施例においては、pMOSトランジスタ32
のドレインと、ノード38との間に、クロックCLKに
よりON、OFFが制御されるエンハンスメント形のp
MOSトランジスタ40が直列に接続されている。
【0050】また、ノード38とnMOSトランジスタ
33のドレインとの間に、クロックCLKと反転関係に
ある反転クロック信号/CLKによりON、OFFが制
御されるエンハンスメント形のnMOSトランジスタ4
1が直列に接続されている。その他については、第1実
施例と同様に構成されている。
33のドレインとの間に、クロックCLKと反転関係に
ある反転クロック信号/CLKによりON、OFFが制
御されるエンハンスメント形のnMOSトランジスタ4
1が直列に接続されている。その他については、第1実
施例と同様に構成されている。
【0051】この第2実施例によれば、第1実施例と同
様に、入力信号INが遷移する場合、信号出力端37の
電位はラッチ回路34によりHレベル又はLレベルに維
持され、信号出力端37がフローティング状態となるこ
とはないので、安定した動作を確保することができる。
様に、入力信号INが遷移する場合、信号出力端37の
電位はラッチ回路34によりHレベル又はLレベルに維
持され、信号出力端37がフローティング状態となるこ
とはないので、安定した動作を確保することができる。
【0052】また、クロック信号CLK=Hレベル、反
転クロック信号/CLK=Lレベルとし、pMOSトラ
ンジスタ40=OFF、nMOSトランジスタ41=O
FFとすることにより、入力信号INの変化に関係な
く、ラッチ回路34がラッチしている信号を出力信号O
UTとして出力するレジスタとして機能させることがで
きる。
転クロック信号/CLK=Lレベルとし、pMOSトラ
ンジスタ40=OFF、nMOSトランジスタ41=O
FFとすることにより、入力信号INの変化に関係な
く、ラッチ回路34がラッチしている信号を出力信号O
UTとして出力するレジスタとして機能させることがで
きる。
【0053】第3実施例・・図8〜図12 図8は本発明の第3実施例の構成を示す回路図である。
この第3実施例においては、ラッチ回路34のインバー
タ35の出力端は信号出力端37に接続されておらず、
信号出力端37はノード38に接続されており、その他
については、図2に示す第1実施例と同様に構成されて
いる。
この第3実施例においては、ラッチ回路34のインバー
タ35の出力端は信号出力端37に接続されておらず、
信号出力端37はノード38に接続されており、その他
については、図2に示す第1実施例と同様に構成されて
いる。
【0054】このゲート回路においては、入力信号IN
がLレベルからHレベルに立ち上がると、図9に示すよ
うに、pMOSトランジスタ28=OFF、nMOSト
ランジスタ30=ON、インバータ26の出力=Lレベ
ルとなり、pMOSトランジスタ32=ONとなる。
がLレベルからHレベルに立ち上がると、図9に示すよ
うに、pMOSトランジスタ28=OFF、nMOSト
ランジスタ30=ON、インバータ26の出力=Lレベ
ルとなり、pMOSトランジスタ32=ONとなる。
【0055】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となり、この場合には、出力信号OUT=Hレベルにな
ると共に、ラッチ回路34は、このHレベルをラッチ
し、インバータ35の出力=Lレベル、インバータ36
の出力=Hレベルとする。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となり、この場合には、出力信号OUT=Hレベルにな
ると共に、ラッチ回路34は、このHレベルをラッチ
し、インバータ35の出力=Lレベル、インバータ36
の出力=Hレベルとする。
【0056】これに対して、入力信号INがHレベルか
らLレベルに立ち下がると、図10に示すように、pM
OSトランジスタ28=ON、nMOSトランジスタ3
0=OFF、インバータ26の出力=Hレベルとなり、
pMOSトランジスタ32=OFFとなる。
らLレベルに立ち下がると、図10に示すように、pM
OSトランジスタ28=ON、nMOSトランジスタ3
0=OFF、インバータ26の出力=Hレベルとなり、
pMOSトランジスタ32=OFFとなる。
【0057】また、pMOSトランジスタ29=ON、
nMOSトランジスタ31=OFF、インバータ27の
出力=Hレベル、nMOSトランジスタ33=ONとな
り、この場合には、出力信号OUT=Lレベルになると
共に、ラッチ回路34は、このLレベルをラッチし、イ
ンバータ35の出力=Hレベル、インバータ36の出力
=Lレベルとする。
nMOSトランジスタ31=OFF、インバータ27の
出力=Hレベル、nMOSトランジスタ33=ONとな
り、この場合には、出力信号OUT=Lレベルになると
共に、ラッチ回路34は、このLレベルをラッチし、イ
ンバータ35の出力=Hレベル、インバータ36の出力
=Lレベルとする。
【0058】このように、このゲート回路は入力信号I
Nに対してバッファとして機能するが、インバータ26
は入力信号INの立ち上がりに鈍感、インバータ27は
入力信号INの立ち下がりに鈍感であるように構成され
ているので、耐ノイズ性は、従来通り確保することがで
きる。
Nに対してバッファとして機能するが、インバータ26
は入力信号INの立ち上がりに鈍感、インバータ27は
入力信号INの立ち下がりに鈍感であるように構成され
ているので、耐ノイズ性は、従来通り確保することがで
きる。
【0059】また、このゲート回路においては、入力信
号INがLレベルからHレベルに立ち上がる場合におい
て、入力信号INの電圧がインバータ27のスレッショ
ルド電圧VTH27とインバータ26のスレッショルド電圧
VTH26との間にある場合には、図11に示すように、p
MOSトランジスタ28=ON、nMOSトランジスタ
30=OFF、インバータ26の出力=Hレベルとな
り、pMOSトランジスタ32=OFFとなってしま
う。
号INがLレベルからHレベルに立ち上がる場合におい
て、入力信号INの電圧がインバータ27のスレッショ
ルド電圧VTH27とインバータ26のスレッショルド電圧
VTH26との間にある場合には、図11に示すように、p
MOSトランジスタ28=ON、nMOSトランジスタ
30=OFF、インバータ26の出力=Hレベルとな
り、pMOSトランジスタ32=OFFとなってしま
う。
【0060】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
【0061】しかし、この場合には、ラッチ回路34
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Hレベルになると、これに
対応して、Hレベルになる。
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Hレベルになると、これに
対応して、Hレベルになる。
【0062】また、入力信号INがHレベルからLレベ
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ26のスレッショルド電圧VTH26とインバータ
27のスレッショルド電圧VTH27との間にある場合に
は、図12に示すように、pMOSトランジスタ28=
ON、nMOSトランジスタ30=OFF、インバータ
26の出力=Hレベルとなり、pMOSトランジスタ3
2=OFFとなってしまう。
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ26のスレッショルド電圧VTH26とインバータ
27のスレッショルド電圧VTH27との間にある場合に
は、図12に示すように、pMOSトランジスタ28=
ON、nMOSトランジスタ30=OFF、インバータ
26の出力=Hレベルとなり、pMOSトランジスタ3
2=OFFとなってしまう。
【0063】また、pMOSトランジスタ29=OF
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
F、nMOSトランジスタ31=ON、インバータ27
の出力=Lレベル、nMOSトランジスタ33=OFF
となってしまう。
【0064】しかし、この場合には、ラッチ回路34
は、入力信号IN=Hレベルの場合であるときの、出力
信号OUT=Hレベルをラッチしているので、信号出力
端37はフローティング状態にはならず、Hレベルを維
持し、その後、入力信号IN=Lレベルになると、これ
に対応して、Lレベルとなる。
は、入力信号IN=Hレベルの場合であるときの、出力
信号OUT=Hレベルをラッチしているので、信号出力
端37はフローティング状態にはならず、Hレベルを維
持し、その後、入力信号IN=Lレベルになると、これ
に対応して、Lレベルとなる。
【0065】このように、この第3実施例によれば、入
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
【0066】第4実施例・・図13〜図18 図13は本発明の第4実施例の構成を示す回路図であ
る。この第4実施例においては、入力信号INの遷移に
関係なく、ラッチ回路34がラッチする信号を出力信号
OUTとして出力させるための入出力制御回路43が設
けられている。
る。この第4実施例においては、入力信号INの遷移に
関係なく、ラッチ回路34がラッチする信号を出力信号
OUTとして出力させるための入出力制御回路43が設
けられている。
【0067】また、図8に示すインバータ26、27の
代わりに、入出力制御回路43により活性、非活性が制
御されるインバータ44、45が設けられており、その
他については、図8に示す第3実施例と同様に構成され
ている。
代わりに、入出力制御回路43により活性、非活性が制
御されるインバータ44、45が設けられており、その
他については、図8に示す第3実施例と同様に構成され
ている。
【0068】入出力制御回路43において、RSは入出
力制御信号、46は入出力制御信号RSとラッチ回路3
4がラッチする信号、即ち、出力信号OUTとをNOR
処理するNOR回路である。
力制御信号、46は入出力制御信号RSとラッチ回路3
4がラッチする信号、即ち、出力信号OUTとをNOR
処理するNOR回路である。
【0069】また、47は入出力制御信号RSを反転す
るインバータ、48は入出力制御信号RSとラッチ回路
34がラッチする信号、即ち、出力信号OUTとをNA
ND処理するNAND回路である。
るインバータ、48は入出力制御信号RSとラッチ回路
34がラッチする信号、即ち、出力信号OUTとをNA
ND処理するNAND回路である。
【0070】また、49はNOR回路46の出力により
ON、OFFが制御されるエンハンスメント形のpMO
Sトランジスタであり、このpMOSトランジスタ49
は、そのソースをVCC電源線に接続され、ドレインを
pMOSトランジスタ32のゲートに接続されている。
ON、OFFが制御されるエンハンスメント形のpMO
Sトランジスタであり、このpMOSトランジスタ49
は、そのソースをVCC電源線に接続され、ドレインを
pMOSトランジスタ32のゲートに接続されている。
【0071】また、50はNAND回路48の出力によ
りON、OFFが制御されるエンハンスメント形のnM
OSトランジスタであり、このnMOSトランジスタ5
0は、そのドレインをnMOSトランジスタ33のゲー
トに接続され、ソースを接地されている。
りON、OFFが制御されるエンハンスメント形のnM
OSトランジスタであり、このnMOSトランジスタ5
0は、そのドレインをnMOSトランジスタ33のゲー
トに接続され、ソースを接地されている。
【0072】また、インバータ44、45において、5
1、52は負荷素子をなすエンハンスメント形のpMO
Sトランジスタ、53、54は駆動素子をなすエンハン
スメント形のnMOSトランジスタである。
1、52は負荷素子をなすエンハンスメント形のpMO
Sトランジスタ、53、54は駆動素子をなすエンハン
スメント形のnMOSトランジスタである。
【0073】また、55はNOR回路46の出力により
ON、OFFが制御され、インバータ44の活性、非活
性を制御するエンハンスメント形のnMOSトランジス
タである。
ON、OFFが制御され、インバータ44の活性、非活
性を制御するエンハンスメント形のnMOSトランジス
タである。
【0074】また、56はNAND回路48の出力によ
りON、OFFが制御され、インバータ45の活性、非
活性を制御するエンハンスメント形のpMOSトランジ
スタである。
りON、OFFが制御され、インバータ45の活性、非
活性を制御するエンハンスメント形のpMOSトランジ
スタである。
【0075】ここに、インバータ44は、そのスレッシ
ョルド電圧VTH44を比較的高く設定され、入力信号IN
の立ち上がり、即ち、LレベルからHレベルへの変化に
対して鈍感であるように構成されている。
ョルド電圧VTH44を比較的高く設定され、入力信号IN
の立ち上がり、即ち、LレベルからHレベルへの変化に
対して鈍感であるように構成されている。
【0076】これに対して、インバータ45は、そのス
レッショルド電圧VTH45を比較的低く設定され、入力信
号INの立ち下がり、即ち、HレベルからLレベルへの
変化に対して鈍感であるように構成されている。
レッショルド電圧VTH45を比較的低く設定され、入力信
号INの立ち下がり、即ち、HレベルからLレベルへの
変化に対して鈍感であるように構成されている。
【0077】この第4実施例においては、図14に示す
ように、入出力制御信号RS=Lレベルの場合、NOR
回路46及びNAND回路48は、出力信号OUTに対
してインバータとして動作する。
ように、入出力制御信号RS=Lレベルの場合、NOR
回路46及びNAND回路48は、出力信号OUTに対
してインバータとして動作する。
【0078】ここに、出力信号OUT=Lレベルの場
合、NOR回路46の出力=Hレベル、nMOSトラン
ジスタ55=ONとなり、インバータ44=活性状態に
されると共に、pMOSトランジスタ49=OFFとさ
れる。
合、NOR回路46の出力=Hレベル、nMOSトラン
ジスタ55=ONとなり、インバータ44=活性状態に
されると共に、pMOSトランジスタ49=OFFとさ
れる。
【0079】また、NAND回路48の出力=Hレベ
ル、pMOSトランジスタ56=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ON、nMOSトランジスタ33のゲート
=Lレベル、nMOSトランジスタ33=OFFとされ
る。
ル、pMOSトランジスタ56=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ON、nMOSトランジスタ33のゲート
=Lレベル、nMOSトランジスタ33=OFFとされ
る。
【0080】この場合において、入力信号IN=Lレベ
ルの場合には、pMOSトランジスタ51=ON、nM
OSトランジスタ53=OFFとなり、インバータ44
の出力=Hレベル、pMOSトランジスタ32=OFF
となり、出力信号OUT=Lレベルの状態が維持され
る。
ルの場合には、pMOSトランジスタ51=ON、nM
OSトランジスタ53=OFFとなり、インバータ44
の出力=Hレベル、pMOSトランジスタ32=OFF
となり、出力信号OUT=Lレベルの状態が維持され
る。
【0081】この状態から、図15に示すように、入力
信号IN=Hレベルになると、pMOSトランジスタ5
1=OFF、nMOSトランジスタ53=ON、インバ
ータ44の出力=Lレベル、pMOSトランジスタ32
=ON、出力信号OUT=Hレベルとなると共に、この
Hレベルがラッチ回路34にラッチされ、インバータ3
5の出力=Lレベル、インバータ36の出力=Hレベル
とされる。
信号IN=Hレベルになると、pMOSトランジスタ5
1=OFF、nMOSトランジスタ53=ON、インバ
ータ44の出力=Lレベル、pMOSトランジスタ32
=ON、出力信号OUT=Hレベルとなると共に、この
Hレベルがラッチ回路34にラッチされ、インバータ3
5の出力=Lレベル、インバータ36の出力=Hレベル
とされる。
【0082】この結果、NOR回路46の出力=Lレベ
ル、nMOSトランジスタ55=OFFとなり、インバ
ータ44=非活性状態にされると共に、pMOSトラン
ジスタ49=ONとなり、pMOSトランジスタ32の
ゲート=Hレベル、pMOSトランジスタ32=OFF
とされる。
ル、nMOSトランジスタ55=OFFとなり、インバ
ータ44=非活性状態にされると共に、pMOSトラン
ジスタ49=ONとなり、pMOSトランジスタ32の
ゲート=Hレベル、pMOSトランジスタ32=OFF
とされる。
【0083】また、NAND回路48の出力=Lレベ
ル、pMOSトランジスタ56=ONとなり、インバー
タ45=活性状態にされると共に、nMOSトランジス
タ50=OFFとされる。
ル、pMOSトランジスタ56=ONとなり、インバー
タ45=活性状態にされると共に、nMOSトランジス
タ50=OFFとされる。
【0084】この場合、入力信号IN=Hレベルにある
から、pMOSトランジスタ52=OFF、nMOSト
ランジスタ54=ON、インバータ45の出力=Lレベ
ルとなり、nMOSトランジスタ33のゲート=Lレベ
ル、nMOSトランジスタ33=OFFが維持され、出
力信号OUT=Hレベルが維持される。
から、pMOSトランジスタ52=OFF、nMOSト
ランジスタ54=ON、インバータ45の出力=Lレベ
ルとなり、nMOSトランジスタ33のゲート=Lレベ
ル、nMOSトランジスタ33=OFFが維持され、出
力信号OUT=Hレベルが維持される。
【0085】また、図16に示すように、入出力制御信
号RS=Lレベルの場合において、出力信号OUT=H
レベルの場合、NOR回路46の出力=Lレベル、nM
OSトランジスタ55=OFFとなり、インバータ44
=非活性状態とされる。
号RS=Lレベルの場合において、出力信号OUT=H
レベルの場合、NOR回路46の出力=Lレベル、nM
OSトランジスタ55=OFFとなり、インバータ44
=非活性状態とされる。
【0086】また、pMOSトランジスタ49=ON、
pMOSトランジスタ32のゲート=Hレベルとなり、
pMOSトランジスタ32=OFFとされる。
pMOSトランジスタ32のゲート=Hレベルとなり、
pMOSトランジスタ32=OFFとされる。
【0087】また、NAND回路48の出力=Lレベ
ル、pMOSトランジスタ56=ONとなり、インバー
タ45=活性状態にされると共に、nMOSトランジス
タ50=OFFとされる。
ル、pMOSトランジスタ56=ONとなり、インバー
タ45=活性状態にされると共に、nMOSトランジス
タ50=OFFとされる。
【0088】この場合において、入力信号IN=Hレベ
ルの場合には、pMOSトランジスタ52=OFF、n
MOSトランジスタ54=ONとなり、インバータ45
の出力=Lレベル、nMOSトランジスタ33=OFF
となり、出力信号OUT=Hレベルの状態が維持され
る。
ルの場合には、pMOSトランジスタ52=OFF、n
MOSトランジスタ54=ONとなり、インバータ45
の出力=Lレベル、nMOSトランジスタ33=OFF
となり、出力信号OUT=Hレベルの状態が維持され
る。
【0089】この状態から、図17に示すように、入力
信号IN=Lレベルになると、pMOSトランジスタ5
2=ON、nMOSトランジスタ56=OFF、インバ
ータ45の出力=Hレベルとなり、nMOSトランジス
タ33=ON、出力信号OUT=Lレベルとなると共
に、このLレベルがラッチ回路34にラッチされ、イン
バータ35の出力=Hレベル、インバータ36の出力=
Lレベルとされる。
信号IN=Lレベルになると、pMOSトランジスタ5
2=ON、nMOSトランジスタ56=OFF、インバ
ータ45の出力=Hレベルとなり、nMOSトランジス
タ33=ON、出力信号OUT=Lレベルとなると共
に、このLレベルがラッチ回路34にラッチされ、イン
バータ35の出力=Hレベル、インバータ36の出力=
Lレベルとされる。
【0090】この結果、NOR回路46の出力=Hレベ
ル、nMOSトランジスタ55=ONとなり、インバー
タ44=活性状態にされると共に、pMOSトランジス
タ49=OFFとされる。
ル、nMOSトランジスタ55=ONとなり、インバー
タ44=活性状態にされると共に、pMOSトランジス
タ49=OFFとされる。
【0091】この場合、入力信号IN=Lレベルにある
から、pMOSトランジスタ51=ON、nMOSトラ
ンジスタ53=OFF、インバータ44の出力=Hレベ
ルとなり、pMOSトランジスタ32のゲート=Hレベ
ル、pMOSトランジスタ32=OFFが維持される。
から、pMOSトランジスタ51=ON、nMOSトラ
ンジスタ53=OFF、インバータ44の出力=Hレベ
ルとなり、pMOSトランジスタ32のゲート=Hレベ
ル、pMOSトランジスタ32=OFFが維持される。
【0092】また、NAND回路48の出力=Hレベ
ル、pMOSトランジスタ53=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ON、nMOSトランジスタ33のゲート
=Lレベル、nMOSトランジスタ33=OFFとされ
る。
ル、pMOSトランジスタ53=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ON、nMOSトランジスタ33のゲート
=Lレベル、nMOSトランジスタ33=OFFとされ
る。
【0093】このように、このゲート回路は、入出力制
御信号RS=Lレベルとされる場合には、入力信号IN
に対してバッファとして機能することになる。
御信号RS=Lレベルとされる場合には、入力信号IN
に対してバッファとして機能することになる。
【0094】また、図18に示すように、入出力制御信
号RS=Hレベルとされる場合には、NOR回路46=
Lレベル、pMOSトランジスタ55=OFFとなり、
インバータ44=非活性状態にされると共に、pMOS
トランジスタ49=ONとなり、pMOSトランジスタ
32のゲート=Hレベル、pMOSトランジスタ32=
OFFとされる。
号RS=Hレベルとされる場合には、NOR回路46=
Lレベル、pMOSトランジスタ55=OFFとなり、
インバータ44=非活性状態にされると共に、pMOS
トランジスタ49=ONとなり、pMOSトランジスタ
32のゲート=Hレベル、pMOSトランジスタ32=
OFFとされる。
【0095】また、NAND回路48の出力=Hレベ
ル、pMOSトランジスタ56=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ONとなり、nMOSトランジスタ33の
ゲート=Lレベル、nMOSトランジスタ33=OFF
とされる。
ル、pMOSトランジスタ56=OFFとなり、インバ
ータ45=非活性状態にされると共に、nMOSトラン
ジスタ50=ONとなり、nMOSトランジスタ33の
ゲート=Lレベル、nMOSトランジスタ33=OFF
とされる。
【0096】この場合、入力信号INの遷移に関係な
く、ラッチ回路34がラッチしている信号が出力信号O
UTとして出力されることになる。
く、ラッチ回路34がラッチしている信号が出力信号O
UTとして出力されることになる。
【0097】このように、このゲート回路は、入出力制
御信号RS=Lレベルとされる場合には、入力信号IN
に対してバッファとして機能し、入出力制御信号RS=
Hレベルとされる場合には、入力信号INの変化に関係
なく、ラッチ回路34がラッチしている信号を出力信号
OUTとして出力するレジスタとして機能する。
御信号RS=Lレベルとされる場合には、入力信号IN
に対してバッファとして機能し、入出力制御信号RS=
Hレベルとされる場合には、入力信号INの変化に関係
なく、ラッチ回路34がラッチしている信号を出力信号
OUTとして出力するレジスタとして機能する。
【0098】ここに、インバータ44は入力信号INの
立ち上がりに鈍感、インバータ45は入力信号INの立
ち下がりに鈍感であるようにされているので、このゲー
ト回路が入力信号INに対してバッファとして機能する
場合、耐ノイズ性は、従来通り確保することができる。
立ち上がりに鈍感、インバータ45は入力信号INの立
ち下がりに鈍感であるようにされているので、このゲー
ト回路が入力信号INに対してバッファとして機能する
場合、耐ノイズ性は、従来通り確保することができる。
【0099】また、このゲート回路が入力信号INに対
してバッファとして機能する場合において、入力信号I
NがLレベルからHレベルに立ち上がる場合、入力信号
INの電圧がインバータ45のスレッショルド電圧V
TH45とインバータ44のスレッショルド電圧VTH44との
間にある場合には、pMOSトランジスタ51=ON、
nMOSトランジスタ53=OFF、インバータ44の
出力=Hレベルとなり、pMOSトランジスタ32=O
FFとなってしまう。
してバッファとして機能する場合において、入力信号I
NがLレベルからHレベルに立ち上がる場合、入力信号
INの電圧がインバータ45のスレッショルド電圧V
TH45とインバータ44のスレッショルド電圧VTH44との
間にある場合には、pMOSトランジスタ51=ON、
nMOSトランジスタ53=OFF、インバータ44の
出力=Hレベルとなり、pMOSトランジスタ32=O
FFとなってしまう。
【0100】この場合、nMOSトランジスタ33のゲ
ート=Lレベル、nMOSトランジスタ33=OFFと
されている。
ート=Lレベル、nMOSトランジスタ33=OFFと
されている。
【0101】しかし、この場合には、ラッチ回路34
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Hレベルになると、これに
対応して、Hレベルとなる。
は、入力信号IN=Lレベルの場合であるときの出力信
号OUT=Lレベルをラッチしているので、信号出力端
37はフローティング状態にはならず、Lレベルを維持
し、その後、入力信号IN=Hレベルになると、これに
対応して、Hレベルとなる。
【0102】また、入力信号INがHレベルからLレベ
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ44のスレッショルド電圧VTH44とインバータ
45のスレッショルド電圧VTH45との間にある場合に
は、pMOSトランジスタ52=ON、nMOSトラン
ジスタ54=OFF、インバータ45の出力=Lレベル
となり、nMOSトランジスタ33=OFFとなってし
まう。
ルに立ち下がる場合において、入力信号INの電圧がイ
ンバータ44のスレッショルド電圧VTH44とインバータ
45のスレッショルド電圧VTH45との間にある場合に
は、pMOSトランジスタ52=ON、nMOSトラン
ジスタ54=OFF、インバータ45の出力=Lレベル
となり、nMOSトランジスタ33=OFFとなってし
まう。
【0103】この場合、pMOSトランジスタ32のゲ
ート=Lレベル、pMOSトランジスタ32=OFFと
されている。
ート=Lレベル、pMOSトランジスタ32=OFFと
されている。
【0104】しかし、この場合には、ラッチ回路34
は、入力信号IN=Hレベルの場合であるときの、出力
信号OUT=Hレベルをラッチしているので、信号出力
端37はフローティング状態にはならず、Hレベルを維
持し、その後、入力信号IN=Lレベルになると、これ
に対応して、Lレベルとなる。
は、入力信号IN=Hレベルの場合であるときの、出力
信号OUT=Hレベルをラッチしているので、信号出力
端37はフローティング状態にはならず、Hレベルを維
持し、その後、入力信号IN=Lレベルになると、これ
に対応して、Lレベルとなる。
【0105】このように、この第4実施例によれば、入
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
力信号INが遷移する場合、信号出力端37の電位はラ
ッチ回路34によりHレベル又はLレベルに維持され、
信号出力端37がフローティング状態になることがない
ので、安定した動作を確保することができる。
【0106】また、入出力制御信号RS=Hレベルとす
る場合には、入力信号INの遷移に関係なく、ラッチ回
路34がラッチしている信号を出力信号OUTとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。
る場合には、入力信号INの遷移に関係なく、ラッチ回
路34がラッチしている信号を出力信号OUTとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。
【0107】第5実施例・・図19 図19は本発明の第5実施例の構成を示す回路図であ
る。この第5実施例は、図13に示す第4実施例が設け
るインバータ44、45の代わりに、2個の入力信号I
N1、IN2についてNAND処理するNAND回路5
8、59を設け、その他については、図13に示す第4
実施例と同様に構成したものである。
る。この第5実施例は、図13に示す第4実施例が設け
るインバータ44、45の代わりに、2個の入力信号I
N1、IN2についてNAND処理するNAND回路5
8、59を設け、その他については、図13に示す第4
実施例と同様に構成したものである。
【0108】ここに、NAND回路58、59におい
て、60〜63は負荷素子をなすエンハンスメント形の
pMOSトランジスタ、64〜67は駆動素子をなすエ
ンハンスメント形のnMOSトランジスタである。
て、60〜63は負荷素子をなすエンハンスメント形の
pMOSトランジスタ、64〜67は駆動素子をなすエ
ンハンスメント形のnMOSトランジスタである。
【0109】また、68はNOR回路46の出力により
ON、OFFが制御され、NAND回路58の活性、非
活性を制御するエンハンスメント形のnMOSトランジ
スタである。
ON、OFFが制御され、NAND回路58の活性、非
活性を制御するエンハンスメント形のnMOSトランジ
スタである。
【0110】また、69、70はNAND回路48の出
力によりON、OFFが制御され、NAND回路59の
活性、非活性を制御するエンハンスメント形のpMOS
トランジスタである。
力によりON、OFFが制御され、NAND回路59の
活性、非活性を制御するエンハンスメント形のpMOS
トランジスタである。
【0111】なお、NAND回路58は、そのスレッシ
ョルド電圧VTH58を比較的高く設定され、入力信号IN
1、IN2の立ち上がり、即ち、LレベルからHレベル
への変化に対して鈍感であるように構成されている。
ョルド電圧VTH58を比較的高く設定され、入力信号IN
1、IN2の立ち上がり、即ち、LレベルからHレベル
への変化に対して鈍感であるように構成されている。
【0112】また、NAND回路59は、そのスレッシ
ョルド電圧VTH59を比較的低く設定され、入力信号IN
1、IN2の立ち下がり、即ち、HレベルからLレベル
への変化に対して鈍感であるように構成されている。
ョルド電圧VTH59を比較的低く設定され、入力信号IN
1、IN2の立ち下がり、即ち、HレベルからLレベル
への変化に対して鈍感であるように構成されている。
【0113】この第5実施例は、入出力制御信号RS=
Lレベルとされる場合には、入力信号IN1、IN2に
対してNAND回路として機能し、入出力制御信号RS
=Hレベルとされる場合には、入力信号IN1、IN2
の変化に関係なく、ラッチ回路34がラッチしている信
号を出力信号OUTとして出力するレジスタとして機能
する。
Lレベルとされる場合には、入力信号IN1、IN2に
対してNAND回路として機能し、入出力制御信号RS
=Hレベルとされる場合には、入力信号IN1、IN2
の変化に関係なく、ラッチ回路34がラッチしている信
号を出力信号OUTとして出力するレジスタとして機能
する。
【0114】この第5実施例によれば、NAND回路と
して動作させる場合において、入力信号INが遷移する
場合には、第4実施例の場合と同様に、信号出力端37
の電位はラッチ回路34によりHレベル又はLレベルに
維持され、信号出力端37がフローティング状態になる
ことがないので、安定した動作を確保することができ
る。
して動作させる場合において、入力信号INが遷移する
場合には、第4実施例の場合と同様に、信号出力端37
の電位はラッチ回路34によりHレベル又はLレベルに
維持され、信号出力端37がフローティング状態になる
ことがないので、安定した動作を確保することができ
る。
【0115】また、入出力制御信号RS=Hレベルとす
る場合には、入力信号INの遷移に関係なく、ラッチ回
路34がラッチしている信号を出力信号OUTとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。
る場合には、入力信号INの遷移に関係なく、ラッチ回
路34がラッチしている信号を出力信号OUTとして出
力するレジスタとして機能させることができるので、そ
の適用範囲を広げることができる。
【0116】
【発明の効果】以上のように、本発明によれば、一又は
複数の入力信号を、回路構成を同一とし、スレッショル
ド電圧を異にする2個の論理回路部で別々に論理処理
し、一方の論理回路部の出力でプルアップ用の電界効果
トランジスタを制御し、他方の論理回路部の出力でプル
ダウン用の電界効果トランジスタを制御するゲート回路
において、プルアップ用及びプルダウン用の電界効果ト
ランジスタがともにOFF状態となったとしても、これ
ら電界効果トランジスタによるプルアップ動作及びプル
ダウン動作の対象となる配線にはラッチ回路が接続され
ていることから、信号出力端の電位は、このラッチ回路
によりHレベル又はLレベルに維持され、信号出力端が
フローティング状態とならないようにされているので、
動作の安定性を確保することができる。
複数の入力信号を、回路構成を同一とし、スレッショル
ド電圧を異にする2個の論理回路部で別々に論理処理
し、一方の論理回路部の出力でプルアップ用の電界効果
トランジスタを制御し、他方の論理回路部の出力でプル
ダウン用の電界効果トランジスタを制御するゲート回路
において、プルアップ用及びプルダウン用の電界効果ト
ランジスタがともにOFF状態となったとしても、これ
ら電界効果トランジスタによるプルアップ動作及びプル
ダウン動作の対象となる配線にはラッチ回路が接続され
ていることから、信号出力端の電位は、このラッチ回路
によりHレベル又はLレベルに維持され、信号出力端が
フローティング状態とならないようにされているので、
動作の安定性を確保することができる。
【0117】なお、プルアップ用の電界効果トランジス
タに、所定の制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続すると共に、プルダ
ウン用の電界効果トランジスタに、所定の制御信号と反
転関係にある制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続する場合には、入力
信号の遷移に関係なく、ラッチ回路にラッチされている
信号を出力信号として出力するレジスタとして機能させ
ることができ、その適用範囲を広げることができる。
タに、所定の制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続すると共に、プルダ
ウン用の電界効果トランジスタに、所定の制御信号と反
転関係にある制御信号により導通、非導通が制御される
電界効果トランジスタを直列に接続する場合には、入力
信号の遷移に関係なく、ラッチ回路にラッチされている
信号を出力信号として出力するレジスタとして機能させ
ることができ、その適用範囲を広げることができる。
【0118】また、2個の論理回路部を非活性状態に制
御すると共に、プルアップ用及びプルダウン用の2個の
電界効果トランジスタを非導通状態に制御する入出力制
御回路を設ける場合においても、入力信号の遷移に関係
なく、ラッチ回路にラッチされている信号を出力信号と
して出力するレジスタとして機能させることができ、そ
の適用範囲を広げることができる。
御すると共に、プルアップ用及びプルダウン用の2個の
電界効果トランジスタを非導通状態に制御する入出力制
御回路を設ける場合においても、入力信号の遷移に関係
なく、ラッチ回路にラッチされている信号を出力信号と
して出力するレジスタとして機能させることができ、そ
の適用範囲を広げることができる。
【図1】本発明の原理説明図である。
【図2】本発明の第1実施例の構成を示す回路図であ
る。
る。
【図3】本発明の第1実施例の動作を説明するための回
路図である。
路図である。
【図4】本発明の第1実施例の動作を説明するための回
路図である。
路図である。
【図5】本発明の第1実施例の動作を説明するための回
路図である。
路図である。
【図6】本発明の第1実施例の動作を説明するための回
路図である。
路図である。
【図7】本発明の第2実施例の構成を示す回路図であ
る。
る。
【図8】本発明の第3実施例の構成を示す回路図であ
る。
る。
【図9】本発明の第3実施例の動作を説明するための回
路図である。
路図である。
【図10】本発明の第3実施例の動作を説明するための
回路図である。
回路図である。
【図11】本発明の第3実施例の動作を説明するための
回路図である。
回路図である。
【図12】本発明の第3実施例の動作を説明するための
回路図である。
回路図である。
【図13】本発明の第4実施例の構成を示す回路図であ
る。
る。
【図14】本発明の第4実施例の動作を説明するための
回路図である。
回路図である。
【図15】本発明の第4実施例の動作を説明するための
回路図である。
回路図である。
【図16】本発明の第4実施例の動作を説明するための
回路図である。
回路図である。
【図17】本発明の第4実施例の動作を説明するための
回路図である。
回路図である。
【図18】本発明の第4実施例の動作を説明するための
回路図である。
回路図である。
【図19】本発明の第5実施例の構成を示す回路図であ
る。
る。
【図20】従来のゲート回路の一例の構成を示す回路図
である。
である。
【図21】図20に示すゲート回路の動作を説明するた
めの回路図である。
めの回路図である。
【図22】図20に示すゲート回路の動作を説明するた
めの回路図である。
めの回路図である。
【図23】図20に示すゲート回路の入出力特性を示す
図である。
図である。
(図1) 12、13 論理回路部 14、15 電源線 16、17 電界効果トランジスタ 18 配線 19 ラッチ回路 20、21 インバータ 22 信号出力端 IN1、IN2、INn 入力信号 OUT 出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/003 Z
Claims (3)
- 【請求項1】一又は複数の入力信号(IN1、IN2・
・・INn)を論理処理する第1の論理回路部(12)
と、この第1の論理回路部(12)の出力により導通、
非導通が制御され、所定の配線(18)に対してプルア
ップ動作を行う第1の電界効果トランジスタ(16)
と、前記第1の論理回路部(12)と回路構成を同一、
かつ、スレッショルド電圧を異にし、前記一又は複数の
入力信号(IN1、IN2・・・INn)を論理処理す
る第2の論理回路部(13)と、この第2の論理回路部
(13)の出力により導通、非導通が制御され、前記所
定の配線(18)に対してプルダウン動作を行う第2の
電界効果トランジスタ(17)と、第1及び第2のイン
バータ(20、21)をリング状に接続し、前記第1の
インバータ(20)の入力端を前記所定の配線(18)
に接続されたラッチ回路(19)とを設け、前記所定の
配線(18)又は前記第1のインバータ(20)の出力
端に出力信号(OUT)を得るように構成されているこ
とを特徴とするゲート回路。 - 【請求項2】前記第1の電界効果トランジスタ(16)
には、所定の制御信号により導通、非導通が制御される
第3の電界効果トランジスタが直列に接続され、前記第
2の電界効果トランジスタ(17)には、前記所定の制
御信号と反転関係にある制御信号により導通、非導通が
制御される第4の電界効果トランジスタが直列に接続さ
れていることを特徴とする請求項1記載のゲート回路。 - 【請求項3】所定の制御信号により制御され、前記第
1、第2の論理回路部(12、13)を非活性状態に制
御すると共に、前記第1、第2の電界効果トランジスタ
(16、17)を非導通状態に制御する入出力制御回路
を設けて構成されていることを特徴とする請求項1記載
のゲート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6136932A JPH088716A (ja) | 1994-06-20 | 1994-06-20 | ゲート回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6136932A JPH088716A (ja) | 1994-06-20 | 1994-06-20 | ゲート回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH088716A true JPH088716A (ja) | 1996-01-12 |
Family
ID=15186927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6136932A Withdrawn JPH088716A (ja) | 1994-06-20 | 1994-06-20 | ゲート回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088716A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
CN106788493A (zh) * | 2016-12-21 | 2017-05-31 | 湖南国科微电子股份有限公司 | 一种低速发射器电路 |
CN109921786A (zh) * | 2019-03-15 | 2019-06-21 | 深圳市思远半导体有限公司 | 具有掉电锁存功能的电平转换电路 |
-
1994
- 1994-06-20 JP JP6136932A patent/JPH088716A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
CN106788493A (zh) * | 2016-12-21 | 2017-05-31 | 湖南国科微电子股份有限公司 | 一种低速发射器电路 |
CN106788493B (zh) * | 2016-12-21 | 2019-12-10 | 湖南国科微电子股份有限公司 | 一种低速发射器电路 |
CN109921786A (zh) * | 2019-03-15 | 2019-06-21 | 深圳市思远半导体有限公司 | 具有掉电锁存功能的电平转换电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |