JPH088496B2 - Modulator - Google Patents

Description

【発明の詳細な説明】 ［概要］ 回転記録媒体に変調記録するライトデータを２ビット
から３ビットに伸長して1/7コードに変換する変調装置
に関し、 転送速度を落すことなくビット変換に使用するVFOの
発振周波数を下げることを目的とし、 バイト単位で入力したライトデータを奇数ビットと偶
数ビットに分けて奇数ビットシフト回路及び偶数ビット
シフト回路の各々にロードした後、システムクロックに
従ってビックシフトし、各シフト回路の最終シフト段及
び１つ前のシフト段を1/7コード符号化回路に入力し、
シフトクロックによる１回のビットシフトで２ビットの
ライトデータが切り出されて３ビットのコードライトデ
ータに変換できるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] A modulator for decompressing write data to be modulated and recorded on a rotary recording medium from 2 bits to 3 bits and converting it to 1/7 code, which is used for bit conversion without lowering the transfer rate. In order to lower the VFO oscillation frequency, write data input in byte units is divided into odd and even bits, loaded into each of the odd bit shift circuit and even bit shift circuit, and then big shifted according to the system clock. , Input the final shift stage and the previous shift stage of each shift circuit to the 1/7 code encoding circuit,
It is configured such that 2-bit write data can be cut out and converted into 3-bit code write data by one bit shift by the shift clock.

［産業上の利用分野］ 本発明は、ディスク等の回転記録媒体に変調記録する
ライトデータを可変長定比率データに符号化する変調装
置に関し、特にライトデータを２ビットずつ切り出して
３ビットの1/7コードに符号化する変調装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a modulation device that encodes write data to be modulated and recorded on a rotary recording medium such as a disk into variable length constant ratio data, and particularly to cut out the write data in units of 2 bits to obtain 1 of 3 bits. The present invention relates to a modulator that encodes a 7 code.

データ記録装置として用いられている磁気ディスク装
置等のライトアクセスにあっては、ライトデータをMFM
方式等により変調して磁気ディスクに書込んでいる。ま
た記録密度を上げるため、近年、ライトデータを可変長
定比率コードに変換して書込む変調装置が用いられてい
る。For write access to a magnetic disk device used as a data recording device, the write data is
The data is modulated by a method or the like and written on the magnetic disk. Further, in order to increase the recording density, in recent years, a modulation device which converts write data into a variable length constant ratio code and writes the code is used.

この可変長定比率コードには、ライトデータの１ビッ
トを２ビットに伸長する2/7（two−by−seven）コー
ド、ライトデータのの２ビットを３ビットに伸長する1/
7（one−by−seven）コード、及び1/8（one−by eigh
t）コード等があるが、近年は、２ビットを３ビットに
伸長する1/7コードが主流となっている。This variable length constant ratio code is a 2/7 (two-by-seven) code that expands 1 bit of write data to 2 bits, and a 2/7 (two-by-seven) code that expands 2 bits of write data to 3 bits.
7 (one-by-seven) code and 1/8 (one-by eigh
t) Code, etc., but in recent years, the 1/7 code that expands 2 bits to 3 bits has become the mainstream.

ところで、磁気ディスク装置等においては、常に、デ
ータの高速転送が要求されている。この高速転送を実現
するためには、単純に転送速度、即ち、データのビット
ライト、ビットリードを決めるシステムクロックの周波
数を高くすればよい。By the way, in a magnetic disk device or the like, high-speed data transfer is always required. In order to realize this high-speed transfer, it suffices to simply increase the transfer rate, that is, the frequency of the system clock that determines the bit write and bit read of data.

通常、システムクロックの発生には、可変周波数発振
回路（VFO回路）が使用され、VFO回路の発振クロックを
分周してシステムクロックを作成している。このためシ
ステムクロックの周波数を上げると、分周比の逆数分だ
けVFO回路の発振周波数が高くなってしまう。VFO回路は
発振周波数が高い程、コスト的に高価な高速の回路素子
が必要となり、また高速動作の安定性を保証するための
回路が複雑化し、更に消費電力自体も増え、VFO回路に
要する装置のとしての負担がかなり大きくなる。またシ
ステムクロックの高速化に伴い、当然に変調回路を構成
する論理回路に高速の回路素子を使用しなければなら
ず、同様に消費電流の増加とコストアップを招く問題が
ある。Normally, a variable frequency oscillator circuit (VFO circuit) is used to generate the system clock, and the system clock is created by dividing the oscillation clock of the VFO circuit. Therefore, if the frequency of the system clock is increased, the oscillation frequency of the VFO circuit will increase by the reciprocal of the division ratio. The higher the oscillation frequency of the VFO circuit, the higher the cost of high-speed circuit elements, the more complicated the circuit for ensuring the stability of high-speed operation, the more power consumption itself, and the equipment required for the VFO circuit. The burden is considerably large. Further, as the system clock becomes faster, it is naturally necessary to use a high-speed circuit element for the logic circuit that constitutes the modulation circuit, which similarly causes a problem of an increase in current consumption and an increase in cost.

従って、VFO回路の発振周波数を高くすることなくシ
ステムクロックを高速化して高速転送を実現することが
望まれる。Therefore, it is desired to realize high-speed transfer by speeding up the system clock without increasing the oscillation frequency of the VFO circuit.

［従来の技術］ 第８図は従来の変調装置の構成図であり、ライトデー
タを２ビット単位に切り出して３ビットの1/7コードに
変換する装置を示している。[Prior Art] FIG. 8 is a block diagram of a conventional modulation device, and shows a device for cutting out write data in 2-bit units and converting it into 3-bit 1/7 code.

第８図において、18はVFO回路であり、ディスクから
のリードデータ又はサーボクロックを受け、安定した周
波数の基準システムクロック、例えば108MHzの基準シス
テムクロックを発振する。VFO回路18からの基準システ
ムクロックは1/3分周器22で36MHzのシステムクロックに
分周され、また1/2分周器24で54MHzのシステムクロック
に分周される。In FIG. 8, reference numeral 18 is a VFO circuit, which receives read data or a servo clock from the disk and oscillates a reference system clock having a stable frequency, for example, a reference system clock of 108 MHz. The reference system clock from the VFO circuit 18 is divided by the 1/3 divider 22 into a 36 MHz system clock, and by the 1/2 divider 24 by a 54 MHz system clock.

26はシフトレジスタであり、ライトデータが例えばバ
イト単位でロードされ、ロード後に1/3分周器22からの
システムクロック36MHzによるビットシフトを受けてシ
リアルビットデータに変換される。シフトレジスタ26か
らのシリアルビット出力はライトデータを２ビット単位
に切り出す２段構成のシフトレジスタ28に順次ロードさ
れる。シフトレジスタ28の各ビット出力は符号器30にロ
ードされる。この符号器30へのロードはANDゲート32の
出力となるパラレルロード信号により行なわれる。AND
ゲート32は1/3分周器22及び1/2分周器の出力を入力して
おり、両方のシステムクロックの立ち上がりが基準シス
テムクロックの６周期毎に一致することから、このタイ
ミングでシフトレジスタ28の２ビットを符号器30にパラ
レルロードする。Reference numeral 26 is a shift register. Write data is loaded in byte units, for example, and after loading, bit shift is performed from the 1/3 frequency divider 22 by the system clock 36 MHz and converted into serial bit data. The serial bit output from the shift register 26 is sequentially loaded into a shift register 28 having a two-stage structure for cutting out write data in units of 2 bits. Each bit output of shift register 28 is loaded into encoder 30. The loading to the encoder 30 is performed by the parallel load signal which is the output of the AND gate 32. AND
The gate 32 inputs the outputs of the 1/3 frequency divider 22 and 1/2 frequency divider, and the rising edges of both system clocks coincide with each other every 6 periods of the reference system clock. The 2 bits of 28 are loaded into the encoder 30 in parallel.

符号器30にパラレルロードされた２ビットのライトデ
ータは、予め設定された1/7コードの符号化規則に従っ
た変換テーブルにより３ビットのコードデータに変換さ
れる。この1/7コード変換では、通常、次に変換する２
ビットのライトデータと、既に変換された３ビットのコ
ードデータの最後の１ビットが必要であり、従って、符
号器30は例えば２ビットのライトデータが２組得られた
状態で符号化を行なうこととなる。The 2-bit write data loaded in parallel to the encoder 30 is converted into 3-bit code data by a conversion table according to a preset 1/7 code encoding rule. In this 1/7 code conversion, the next conversion is usually 2
The bit write data and the last 1 bit of the already converted 3-bit code data are required. Therefore, the encoder 30 should perform encoding with two sets of 2-bit write data obtained, for example. Becomes

符号器30の1/7コード変換で得られた３ビットのコー
ドデータは３段構成のシフトレジスタ34にパラレルロー
ドされる。続いて、シフトレジスタ34にロードされた３
ビットのコードデータは、1/2分周器24からのシステム
クロックによるビットシフトを受けてコードライトデー
タにシリアル変換され、ヘッドから磁気ディスクに54MH
zのシステムクロックに同期して書込まれる。The 3-bit code data obtained by the 1/7 code conversion of the encoder 30 is loaded in parallel into the shift register 34 having a three-stage structure. Then, the 3 loaded in the shift register 34
The bit code data is bit-shifted by the system clock from the 1/2 frequency divider 24 and serially converted into code write data, and 54 MHz is transferred from the head to the magnetic disk.
Written in synchronization with the z system clock.

第９図は、第８図の基準システムクロック、1/3,1/2
分周されたシステムクロック（分周クロック）のタイミ
ングチャートであり、例えば時刻t1でANDゲート32から
Ｈレベルとなるパラレルロード信号が得られ、シフトレ
ジスタ28の２ビットを符号器30にロードして３ビットに
変換した後にシフトレジスタ34にロードする。FIG. 9 shows the reference system clock of FIG. 8, 1/3, 1/2
3 is a timing chart of a divided system clock (divided clock), for example, at time t1, a parallel load signal which becomes H level is obtained from the AND gate 32, and 2 bits of the shift register 28 are loaded into the encoder 30. After being converted into 3 bits, it is loaded into the shift register 34.

また1/2分周クロック54MHzの立上り時刻t1,t2,t4の各
々でシフトレジスタ34にロードされた３ビットのコード
データのビットシフトを受けてシリアル変換される。同
時に1/3分周クロック36MHzの立上りt1,t3でシフトレジ
スタ28に対する２ビットデータのロードが行なわれる。
そして時刻t1から基準システムクロックの６周期目の時
刻t5に至ると、時刻t1と同様にして2/3ビット変換が行
なわれ、以下、これを繰り返す。Further, at each of rising times t1, t2, and t4 of the 1/2 frequency-divided clock 54 MHz, the 3-bit code data loaded in the shift register 34 is bit-shifted and serially converted. At the same time, 2-bit data is loaded into the shift register 28 at the rising edges t1 and t3 of the 1/3 divided clock 36 MHz.
Then, from time t1 to time t5 of the sixth cycle of the reference system clock, 2 / 3-bit conversion is performed in the same manner as time t1, and this is repeated thereafter.

［発明が解決しようとする課題］ しかしながら、このように従来の変調装置にあって
は、ライトデータの２ビット切り出しと、３ビット変換
後のシリアル変換出力とを当時に行なうために、両者の
システムクロックの周波数比率を２対３（周期は逆に３
対２）としており、この２種のシステムクロックをVFO
回路の発振クロックを分周することで得ている。[Problems to be Solved by the Invention] However, in such a conventional modulation device, in order to perform 2-bit cutout of write data and serial conversion output after 3-bit conversion, both systems are used. Set the clock frequency ratio to 2 to 3 (the cycle is 3
2), and these two system clocks are VFO
It is obtained by dividing the oscillation clock of the circuit.

このためVFO回路18の発振周波数は、２ビット切出し
のクロック周波数36MHzと、３ビットシリアル変換クロ
ック周波数54MHzの最小公倍数となる108MHzに定めなけ
ればならない。Therefore, the oscillation frequency of the VFO circuit 18 must be set to 108 MHz, which is the least common multiple of the 2-bit cut-out clock frequency 36 MHz and the 3-bit serial conversion clock frequency 54 MHz.

このようにVFO回路の発振周波数が高いと、他の回路
部に比べコスト的に高価な高速の回路素子をVFO回路に
使用しなければならず、安定性を高めるための補償回路
も複雑化し、更に消費電力も高くなる問題があった。When the oscillation frequency of the VFO circuit is high in this way, high-speed circuit elements that are more expensive than other circuit parts must be used in the VFO circuit, and the compensating circuit for improving stability becomes complicated, Further, there is a problem that power consumption becomes high.

本発明は、このような従来の問題点に鑑みてなされた
もので、転送速度を落とすことなくVFO回路の発振周波
数を低下げて安定性の向上とコストダウンができる変調
装置を提供することを目的とする。The present invention has been made in view of such conventional problems, and provides a modulator capable of lowering the oscillation frequency of the VFO circuit without lowering the transfer rate to improve stability and reduce cost. To aim.

［課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention.

まず本発明は、磁気ディスクや光ディスク等の回転記
録媒体に変調記録するライトデータを可変長定比率コー
ドに変換する変調装置を対象とする。First, the present invention is directed to a modulator for converting write data to be modulated and recorded on a rotary recording medium such as a magnetic disk or an optical disk into a variable length constant ratio code.

このような変調装置につき本発明にあっては、外部信
号に同期して所定の周波数のシステムクロックを作成す
るシステムクロック作成手段10と；バイト単位で入力さ
れるライトデータの奇数ビットをロードした後にシステ
ムクロックに従ったビットシフトによりシリアルライト
データに変換する奇数ビットシフト手段12と；バイト単
位で入力されるライトデータの偶数ビットをロードした
後に前記システムクロックに従ったビットシフトにより
シリアルライトデータに変換する偶数ビットシフシト手
段14と；奇数ビットシフト手段12の最終シフト段及び１
つ前のシフト段の各ビット出力b1,b3、並びに偶数ビッ
トシフト手段14の最終シフト段及び１つ前のシフト段の
各ビット出力b1,b2をシステムクロックに従ってロード
して、各最終シフト段出力となる２ビットb0,b1を所定
の符号化規則に従って３ビットのコードデータSo,S1,S2
に変換する符号化手段16と；を設ける。According to the present invention regarding such a modulator, system clock creating means 10 for creating a system clock of a predetermined frequency in synchronization with an external signal; and after loading an odd number bit of write data input in byte units Odd bit shift means 12 for converting into serial write data by bit shift according to the system clock; After loading even bits of write data input in byte units, converting into serial write data by bit shift according to the system clock An even-bit shift means 14 and a final shift stage of the odd-bit shift means 12 and 1
The bit outputs b1 and b3 of the previous shift stage, the final shift stage of the even-bit shift means 14 and the bit outputs b1 and b2 of the previous shift stage are loaded according to the system clock, and the final shift stage outputs. 2 bits b0, b1 of 3 are code data So, S1, S2 of 3 bits according to a predetermined encoding rule.
And encoding means 16 for converting into.

ここでシステムクロック作成手段10は、リードデータ
或いはサーボデータを受けて所定周波数の基準クロック
を発振して符号化手段16にコードビットシフトクロック
CLK1として供給する可変周波数発振器18と；可変周波数
発振器18からの基準システムクロックの周期を1/3に分
周したシステムクロックを作成して前記奇数及び偶数ビ
ットシフト手段12,14にビットシフトクロックCLK2とし
て供給する分周回路20と；を備える。Here, the system clock generating means 10 receives the read data or the servo data, oscillates a reference clock of a predetermined frequency, and causes the encoding means 16 to generate a code bit shift clock.
A variable frequency oscillator 18 supplied as CLK1; a system clock obtained by dividing the period of the reference system clock from the variable frequency oscillator 18 into 1/3, and generating a bit shift clock CLK2 in the odd and even bit shift means 12 and 14. And a frequency dividing circuit 20 supplied as.

また符号化手段16には、長さが拘束されないライトデ
ータ列を２ビット単位に切り出し、１つ前の変換済み３
ビットのコードデータの最終ビットと、次に変換する２
ビットのライトデータに基づいて３ビットの1/7コード
に変換する符号化テーブルを備える。In addition, the encoding means 16 cuts out a write data string whose length is not restricted in units of 2 bits, and converts the previous 3
The last bit of the bit code data and the next conversion 2
An encoding table for converting into 3-bit 1/7 code based on bit write data is provided.

更に、奇数ビットシフト手段12及び偶数ビットシフト
手段14に対して、２バイト単位で入力したライトデータ
を奇数ビット及び偶数ビットに分けてロードする。Further, the write data input in units of 2 bytes is loaded into the odd-numbered bit shift means 12 and the even-numbered bit shift means 14 separately into the odd-numbered bits and the even-numbered bits.

1/7コードの符号化テーブルを備えた符号化手段16
は、バイト単位で入力されて奇数ビット及び偶数ビット
毎にシリアル変換された最後の奇数ビット及び偶数ビッ
トでなる２ビットを３ビットのコードデータに変換する
ため、次にロードされるバイト単位のライトデータの先
頭から２ビットを予め保持する手段を備える。Encoding means 16 provided with an encoding table of 1/7 code
Is a byte-wise write that is loaded next in order to convert the last 2 bits consisting of the odd and even bits, which are input in byte units and serially converted into odd and even bits, into 3-bit code data. A means for holding 2 bits in advance from the beginning of the data is provided.

同様の目的で、奇数ビットシフト手段12及び偶数ビッ
トシフト手段14の各々は、最終から２番目のシフト段よ
りバイト単位でロードした最終ビットを最終シフト段に
ビットシフトすると同時に、次に処理されるバイト単位
のライトデータの先頭の奇数ビット及び偶数ビットの各
々を最終から２番目のシフト段に直接ロードして符号化
手段16に出力させるように構成する。For the same purpose, each of the odd-numbered bit shift means 12 and the even-numbered bit shift means 14 bit-shifts the last bit loaded byte by byte from the penultimate shift stage to the final shift stage, and at the same time, processes the next bit. Each of the first odd bit and the even bit of the write data in byte units is directly loaded to the second-to-last shift stage and output to the encoding means 16.

［作用］ このような構成を備えた本発明の変調装置にあって
は、VFO回路の発振周波数は、符号化手段により２ビッ
トから伸長された３ビットのコードデータをシリアルデ
ータとして出力するシステムクロックに一致する周波数
とすればよく、一方、ライトデータから２ビットずつ切
り出して３ビット変換するシステムクロックは、VFO回
路の発振する基準システムクロックを1/3に分周したシ
ステムクロックを使用すればよい。[Operation] In the modulation device of the present invention having such a configuration, the oscillation frequency of the VFO circuit is a system clock for outputting 3-bit code data expanded from 2 bits by the encoding means as serial data. On the other hand, a system clock obtained by dividing the reference system clock oscillated by the VFO circuit by 1/3 may be used as the system clock for extracting 2 bits from the write data and converting it to 3 bits. .

このためVFO回路の発振周波数を２ビット切り出しの
ためのシステムクロックと、３ビットシリアル変換のた
めのシステムクロックの各周波数の最小公倍数となる高
い周波数に定める必要がなく、転送速度を変えることな
くVFO回路の発振周波数を1/2に落とすることができる。Therefore, it is not necessary to set the oscillation frequency of the VFO circuit to a high frequency that is the least common multiple of the system clock for 2-bit clipping and the system clock for 3-bit serial conversion, and VFO can be used without changing the transfer rate. The oscillation frequency of the circuit can be reduced to 1/2.

即ち、ディスクに変調後のコードライトデータ（1/7
コード）を書込むためのシステムクロックCLK1の周波数
を、従来と同様、54MHzとすると、VFO回路はこのシステ
ムクロックの周波数54MHzを基準システムクロックとし
て直接発振すればよい。またライトデータの２ビット切
出しによる３ビットのコードデータへの変換には、VFO
回路からの基準システムクロックを1/3に分周した18MHz
のシステムクロックCLK2を使用すればよい。That is, the code write data (1/7
If the frequency of the system clock CLK1 for writing the code) is 54 MHz as in the conventional case, the VFO circuit may directly oscillate with the system clock frequency 54 MHz as the reference system clock. In addition, when converting the write data to 3-bit code data by cutting out 2 bits, VFO
18MHz obtained by dividing the reference system clock from the circuit by 1/3
It is sufficient to use the system clock CLK2 of.

従って、VFO回路の発振周波数の引き下げにより回路
コストを下げると共に安定性が向上し、またシフトレジ
スタのビットシフトを行なうシステムクロックも十分に
低くできるため、コスト的に安価な低速の回路素子であ
っても高い安定性が得られ、大幅にコストダウンでき
る。Therefore, by lowering the oscillation frequency of the VFO circuit, the circuit cost is reduced and the stability is improved, and the system clock that performs the bit shift of the shift register can be made sufficiently low. High stability can be obtained and the cost can be reduced significantly.

［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。[Embodiment] FIG. 2 is a configuration diagram of an embodiment showing one embodiment of the present invention.

第２図において、10はシステムクロック作成回路であ
り、VFO回路（可変周波数発振回路）18と分周器20を備
える。VFO回路18に対しては、リードデータまたはサー
ボクロックが与えられ、予め定めた発振周波数に従って
基準システムクロックを安定して発振する。In FIG. 2, 10 is a system clock generation circuit, which includes a VFO circuit (variable frequency oscillation circuit) 18 and a frequency divider 20. Read data or a servo clock is given to the VFO circuit 18, and the reference system clock is stably oscillated according to a predetermined oscillation frequency.

ここで後の説明で明らかにされるライトデータの1/7
コード変換で得られた３ビットコードをシリアルデータ
に変換するために使用するシステムクロック、即ちコー
ドデータシフトクロックCLK1の周波数をf1とすると、VF
O回路18の発振周波数はコードデータシフトクロックCLK
1に一致した周波数f1に定められる。例えば第８図の従
来装置と同様、コードデータシフトクロックCLK1の周波
数f1をf1＝54MHzとすると、VFO回路18の発振周波数は同
じ周波数f1＝54MHzに決められる。1/7 of the write data that will be clarified later in this section
If the frequency of the system clock used to convert the 3-bit code obtained by code conversion to serial data, that is, the code data shift clock CLK1, is f1, VF
The oscillation frequency of the O circuit 18 is the code data shift clock CLK.
It is set to the frequency f1 that matches 1. For example, if the frequency f1 of the code data shift clock CLK1 is f1 = 54 MHz, as in the conventional apparatus shown in FIG. 8, the oscillation frequency of the VFO circuit 18 is determined to be the same frequency f1 = 54 MHz.

VFO回路18から発振された周波数f1の基準システムク
ロックは、分周器20により1/3クロックに分周され、分
周器20から出力される1/3に分周されたシステムクロッ
クが本発明においてライトデータを２ビット単位に切り
出すための２ビットデータシフトクロックCLK2として使
用される。この２ビットデータシフトクロックCLK2の周
波数f2は、VFO回路18の発振周波数がf1＝54MHzであるこ
とから、f2＝18MHzとなる。The reference system clock of the frequency f1 oscillated from the VFO circuit 18 is divided by the frequency divider 20 into 1/3 clock, and the system clock divided by 1/3 output from the frequency divider 20 is the present invention. Is used as a 2-bit data shift clock CLK2 for cutting out write data in 2-bit units. The frequency f2 of the 2-bit data shift clock CLK2 is f2 = 18 MHz because the oscillation frequency of the VFO circuit 18 is f1 = 54 MHz.

12は奇数ビットシフト回路、14は偶数ビットシフト回
路であり、これらのシフト回路は入力されたライトデー
タを２ビット単位で切り出して1/7コード変換するため
に使用される。Reference numeral 12 is an odd-numbered bit shift circuit, and 14 is an even-numbered bit shift circuit. These shift circuits are used to cut out the input write data in units of 2 bits and perform 1/7 code conversion.

奇数ビットシフト回路12及び偶数ビットシフト回路14
の前段にはバッファ48,50が設けられ、バッファ48には
連続するライトデータのデータバイト00が格納され、バ
ッファ50にはデータバイト00に続く次のデータバイト01
が格納される。バッファ48,50に格納されるデータバイ
ト00,01は、例えば８ビット構成を持つ。尚、１バイト
のビット数は奇数及び整数の任意の数とできるが、以下
の実施例にあっては１バイト当り８ビット構成を例にと
っている。Odd bit shift circuit 12 and even bit shift circuit 14
The buffers 48 and 50 are provided in the preceding stage, the data byte 00 of continuous write data is stored in the buffer 48, and the next data byte 01 following the data byte 00 is stored in the buffer 50.
Is stored. The data bytes 00 and 01 stored in the buffers 48 and 50 have an 8-bit structure, for example. The number of bits in 1 byte can be an odd number or an arbitrary number, but in the following embodiments, an 8-bit structure per 1 byte is taken as an example.

バッファ48,50に格納された２バイト分のバイトデー
タは、奇数ビットと偶数ビットに分けられ、奇数ビット
については奇数ビットシフト回路12に入力され、一方、
偶数ビットについては偶数ビットシフト回路14に入力さ
れる。The 2-byte data stored in the buffers 48 and 50 is divided into odd bits and even bits, and the odd bits are input to the odd bit shift circuit 12, while
The even bits are input to the even bit shift circuit 14.

第３図はバッファ48,50に対し２バイトのライトデー
タとして、16進で（9222）Ｈが格納された状態を示して
おり、実際には２進の16ビットデータで図示のように格
納される。このようなバッファ48,50に格納された２バ
イトのライトデータにつき、バッファ48側のライトデー
タビットから順次ビット番号00,01,02,・・・15を付す
と、このライトデータビット00〜15のうち偶数となる８
つのライトデータビットが偶数ビットシフト回路14に入
力され、同じく８つの奇数ビットが奇数ビットシフト回
路12に入力される。FIG. 3 shows a state in which (9222) H is stored in hexadecimal as 2-byte write data in the buffers 48 and 50, and is actually stored in binary 16-bit data as shown in the figure. It With respect to the 2-byte write data stored in the buffers 48 and 50, if the bit numbers 00, 01, 02, ... 15 are sequentially added from the write data bits on the buffer 48 side, the write data bits 00 to 15 Even number of 8
One write data bit is input to the even bit shift circuit 14 and eight odd bits are input to the odd bit shift circuit 12.

奇数ビットシフト回路12及び偶数ビットシフト回路14
は２ビットデータシフトクロックCLK2に同期したマルチ
プレクサ制御信号、即ちパラレルロード信号によりバッ
ファ48,50からの奇数ビット群及び偶数ビット群をロー
ドし、ロード後に得られる２ビットデータシフトクロッ
クCLK2より並列的にビットシフトを行なう。Odd bit shift circuit 12 and even bit shift circuit 14
Is a multiplexer control signal synchronized with the 2-bit data shift clock CLK2, that is, a parallel load signal to load the odd-numbered bit group and the even-numbered bit group from the buffers 48 and 50. Perform a bit shift.

奇数ビットシフト回路12及び偶数ビットシフト回路14
に続いては符号器としてのエンコーダ16が設けられ、エ
ンコーダ16は1/7コード変換を行なう符号化テーブル36
と、符号化テーブル36から得られた３ビットコードS0,S
1,S2をシリアルコードデータに変換するシフトレジスタ
38を備える。Odd bit shift circuit 12 and even bit shift circuit 14
Following this, an encoder 16 as an encoder is provided, and the encoder 16 uses an encoding table 36 that performs 1/7 code conversion.
And the 3-bit code S0, S obtained from the encoding table 36
Shift register that converts 1, S2 into serial code data
Equipped with 38.

符号化テーブル36に対しては、偶数ビットシフト回路
14における最終シフト段出力b0と最終段から２番目のシ
フト段出力b2が与えられ、また奇数ビットシフト回路12
からは同じく最終シフト段出力b1と最終から２番目のシ
フト段出力b3が与えられる。For the encoding table 36, an even bit shift circuit
The final shift stage output b0 in 14 and the second shift stage output b2 from the final stage are given, and the odd bit shift circuit 12
Similarly, the final shift stage output b1 and the second-to-last shift stage output b3 are given.

符号化テーブル36には1/7コード変換規則に従った変
換テーブルが格納されている。The encoding table 36 stores a conversion table according to the 1/7 code conversion rule.

この1/7コード変換の符号化規則は次表に示すように
なる。The encoding rules for this 1/7 code conversion are shown in the following table.

尚、前記符号化表において、▲▼は00でないこと
を意味し、またｘはドント・ケアを示す。 In the above encoding table, ▲ ▼ means not 00, and x means don't care.

この符号化表から明らかなように、1/7コード変換を
行なうためには、コード変換を行なおうとする現在の２
ビットライトデータに対し、次にコード変換を行なう２
ビットライトデータ、及び既にコード変換が行なわれた
３ビットコードデータの末尾ビットのそれぞれが必要と
なる。As is clear from this encoding table, in order to perform 1/7 code conversion, the current 2
Next, code conversion is performed on the bit write data 2
Each of the bit write data and the tail bit of the 3-bit code data that has already undergone code conversion is required.

このような1/7コード変換の変換規則を満足するた
め、第２図の符号化テーブル36に対しては、奇数ビット
シフト回路12及び偶数ビットシフト回路14の各々より並
列的にコード変換を行なおうとする現在データb0,b1と
共に、コード変換に使用する次の２ビットデータb2,b3
を同時に出力できるようにしている。In order to satisfy the conversion rule of the 1/7 code conversion, the odd-numbered bit shift circuit 12 and the even-numbered bit shift circuit 14 perform code conversion in parallel with respect to the encoding table 36 of FIG. The next 2-bit data b2, b3 to be used for code conversion together with the current data b0, b1 to be stolen
Are output at the same time.

このように本発明にあっては、バイト単位で入力した
ライトデータを奇数ビットと偶数ビットに分けて並列的
にビットシフトすることで、１回のビットシフトにより
同時に変換対象となる２ビットデータの切り出しが行な
われ、従来、直列的に行なっていた２ビットデータの切
り出しに比べ、２ビットデータを得るためのシステムク
ロック、即ち２ビットデータシフトクロックCLK2の周波
数を従来の半分にしている。As described above, according to the present invention, write data input in byte units is divided into odd bits and even bits and bit-shifted in parallel, so that 2-bit data to be converted simultaneously can be converted by one bit shift. The clipping is performed, and the frequency of the system clock for obtaining the 2-bit data, that is, the 2-bit data shift clock CLK2 is halved as compared with the conventional one, as compared with the 2-bit data clipping which is conventionally performed serially.

エンコーダ16の符号化テーブル36による1/7コード変
換で得られた３ビットコードS0S1S2は、シフトレジスタ
38にロードされ、システムクロック作成回路10のVFO回
路18より直接出力されるコードデータシフトクロックCL
K1によるビットシフトを受けてシリアルコードデータと
してディスク側に出力される。The 3-bit code S0S1S2 obtained by the 1/7 code conversion by the encoding table 36 of the encoder 16 is a shift register.
Code data shift clock CL loaded in 38 and directly output from the VFO circuit 18 of the system clock generation circuit 10.
It is bit-shifted by K1 and output to the disc side as serial code data.

第４図は第２図に示した奇数ビットシフト回路12と偶
数ビットシフト回路14の具体的な実施例をエンコーダ16
と共に示した実施例構成図である。FIG. 4 shows a specific embodiment of the odd bit shift circuit 12 and the even bit shift circuit 14 shown in FIG.
It is an embodiment lineblock diagram shown together with.

第４図において、奇数ビットシフト回路12には、８つ
のシフト段を構成するFF40−1,40−3,・・・40−15が設
けられる。また最終段となるFF40−15を除く前段のFF40
−1,・・・40−13のそれぞれの入力段には、マルチプレ
クサ42−1,42−3,・・・42−13が設けられる。前段のバ
ッファから得られた２バイトのライトデータのうちの奇
数ビット01,03,・・・13はマルチプレクサ42−1,42−3,
・・・42−13を介してFF40−1,40−3,・・・40−13に与
えられ、最終のライトデータビット15は直接FF40−15に
与えられる。マルチプレクサ42−1,42−3,・・・42−13
は前段に位置するFFの出力の外部からのライトデータビ
ットの選択を行なうもので、最初にマルチプレクサ41−
１〜42−13は外部のライトデータビットの入力状態に切
り替わってFF40−1,・・・40−13に対しライトデータビ
ットのロードを行ない、その後、前段のFFの出力側に切
り替わり、前段のFFにロードされたライトデータビット
を順次後段のFFに転送するビットシフトを行なうように
なる。In FIG. 4, the odd-numbered bit shift circuit 12 is provided with FFs 40-1, 40-3, ... 40-15 that form eight shift stages. FF40 of the previous stage except FF40-15 which is the final stage
Multiplexers 42-1, 42-3, ... 42-13 are provided at the respective input stages of -1 ,. Of the 2-byte write data obtained from the previous buffer, the odd bits 01, 03, ... 13 are multiplexers 42-1, 42-3,
... 42-13 to FF 40-1, 40-3, ... 40-13, and the final write data bit 15 is directly supplied to FF 40-15. Multiplexers 42-1, 42-3, ... 42-13
Selects the write data bit from the outside of the output of the FF located in the previous stage.
1 to 42-13 switch to the input state of the external write data bit and load the write data bit to FF 40-1, ... 40-13, and then switch to the output side of the FF of the previous stage, Bit write is performed so that the write data bits loaded in the FF are sequentially transferred to the FF in the subsequent stage.

偶数ビットシフト回路14の回路構成そのものは奇数ビ
ットシフト回路12と同じであり、８つのシフト段を構成
するFF40−0,40−2,・・・40−14と、FF40−14を除くFF
40−0,40−2,・・・40−12の前段に設けられロードとシ
フトを切り換えるための７つのマルチプレクサ42−0,42
−2,・・・42−12で構成される。The circuit configuration itself of the even-bit shift circuit 14 is the same as that of the odd-bit shift circuit 12, and FFs 40-0, 40-2, ... 40-14, which form eight shift stages, and FFs other than FF 40-14
40-0, 40-2, ... Seven multiplexers 42-0, 42 provided in front of 40-12 for switching load and shift
-2, ... 42-12.

そして奇数ビットシフト回路12及び偶数ビットシフト
回路14における最終シフト段を構成するFF40−0,40−１
のシフトデータビットb00,b01をエンコーダ16に出力す
ると共に最終段から２番目のシフト段を構成するFF40−
2,40−３からのシフトデータb02,b03をエンコーダ16に
出力している。Then, the FFs 40-0, 40-1 that form the final shift stage in the odd-numbered bit shift circuit 12 and the even-numbered bit shift circuit 14
Output the shift data bits b00 and b01 of the FF40 to the encoder 16 and configure the second shift stage from the last stage.
The shift data b02, b03 from 2, 40-3 are output to the encoder 16.

尚、第４図の実施例にあっては、２バイト分のライト
データをロードしてビットシフトし、このビットシフト
により最後の２ビットとなるライトデータビット14,15
をエンコーダ16に出力した際には、最終段から２番目の
シフトデータb02,b03にはライトデータビットが入って
いないため、前記符号化表に従った1/7コード変換がで
きない。そこでエンコーダ16に対しては、現在、変換中
のライトデータに続く次のバイト単位で入力されるライ
トデータの先頭から２ビットを、予めロードし、現在処
理中のライトデータの最終２ビットの1/7コード変換に
用いるようにする。In the embodiment of FIG. 4, write data of 2 bytes is loaded and bit-shifted, and the last 2 bits of the write data bits 14 and 15 are obtained by this bit shift.
Is output to the encoder 16, the write data bit is not included in the second shift data b02, b03 from the final stage, so that the 1/7 code conversion according to the encoding table cannot be performed. Therefore, the encoder 16 is preloaded with 2 bits from the beginning of the write data input in the next byte unit following the write data currently being converted, and the last 2 bits of the write data currently being processed are 1 bit. / 7 Used for code conversion.

具体的には第２図のバッファ48,50よりデータバイト0
0,01を奇数ビットシフト回路12及び偶数ビットシフト回
路14にロードした後のビットシフトが最終的に終了する
までのタイミングで、次のライトデータがバイト単位で
バッファ48,50に格納されることから、バッファ48,50に
格納された次のライトデータの先頭から２ビットをエン
コーダ16に取り込んで、現在処理中のライトデータの最
終２ビットの1/7コード変換に用いる。Specifically, data bytes 0 from the buffers 48 and 50 in FIG.
The next write data must be stored in the buffer 48, 50 in byte units at the timing until the bit shift is finally completed after 0, 01 is loaded in the odd bit shift circuit 12 and the even bit shift circuit 14. 2 bits from the beginning of the next write data stored in the buffers 48 and 50 are fetched by the encoder 16 and used for 1/7 code conversion of the last 2 bits of the write data currently being processed.

第５図は第４図の奇数ビットシフト回路12及び偶数ビ
ットシフト回路14を用いた本発明による変調動作の動作
を示すタイミングチャートである。FIG. 5 is a timing chart showing the operation of the modulation operation according to the present invention using the odd bit shift circuit 12 and the even bit shift circuit 14 of FIG.

今、第３図に示したように、第２図のバッファ48,50
に対し16進で（9222）Ｈとなる２バイトデータが格納さ
れていたとすると、時刻t0におけるVFO回路18からのシ
ステムクロックCLK1の立ち上がりと、分周器20からの２
ビットデータシフトクロックCLK2に立ち上がりの各々に
同期して、奇数ビットシフト回路12及び偶数ビットシフ
ト回路14に対するマルチプレクサ制御信号が有効とな
り、第４図に示すマルチプレクサ42−０〜42−13の全て
がライトデータビット側に切り替わり、従ってバッファ
48,50からのライトデータ00〜015がFF40−０〜40−15の
入力端子に供給される。Now, as shown in FIG. 3, the buffers 48, 50 of FIG.
On the other hand, if 2-byte data of (9222) H in hexadecimal is stored, the rise of the system clock CLK1 from the VFO circuit 18 at time t0 and 2 from the frequency divider 20 are stored.
In synchronization with each rising edge of the bit data shift clock CLK2, the multiplexer control signals for the odd-numbered bit shift circuit 12 and the even-numbered bit shift circuit 14 become valid, and all of the multiplexers 42-0 to 42-13 shown in FIG. 4 are written. Switch to the data bit side and thus buffer
Write data 00 to 015 from 48 and 50 are supplied to the input terminals of FF40-0 to 40-15.

続いて、次に２ビットデータシフトクロックCLK2が立
ち上がる時刻t1のタイミングで奇数ビットシフト回路12
及び偶数ビットシフト回路14に設けられているFF40−０
〜40−15に対するライトデータビット00〜015のロード
が一斉に行なわれる。従って、時刻t1以降において、偶
数ビットシフト回路14及び奇数ビットシフト回路12の各
シフトデータ出力は図示のようになる。Next, at the timing of time t1 when the 2-bit data shift clock CLK2 rises, the odd bit shift circuit 12
And FF40-0 provided in the even bit shift circuit 14
The write data bits 00 to 015 for the bits to 40 to 15 are simultaneously loaded. Therefore, after the time t1, each shift data output of the even-numbered bit shift circuit 14 and the odd-numbered bit shift circuit 12 becomes as illustrated.

このためエンコーダ16に対しては最終シフト段及び最
終から２番目のシフト段のFF40−０〜40−３によるシフ
トデータビットb00＝１、b01＝０、b02＝０、b03＝１、
の４つが与えられ、前記符号化表に従って、例えば前回
の末尾ビットが０であったとすると、S0S1S2＝101の３
ビットコードに変換される。このように1/7コード変換
された３ビットデータは、エンコーダ16に設けられたシ
フトレジスタ38（第２図参照）にロードされ、シフトレ
ジスタ38に対してはVFO回路18よりコードデータシフト
クロックCLK1が与えられていることから、時刻t1から次
のシフトビットの時刻t2までの間の３つのコードデータ
シフトクロックCLK1の立ち上がりに同期したビットシフ
トにより、シリアルコードデータに変換されてディスク
側に出力され、ヘッドにより磁気ディスクに書き込まれ
る。Therefore, for the encoder 16, the shift data bits b00 = 1, b01 = 0, b02 = 0, b03 = 1, by the FFs 40-0 to 40-3 of the final shift stage and the second shift stage from the last,
4 are given, and if the last bit of the last time is 0 according to the encoding table, S0S1S2 = 101 3
Converted to bit code. The 1/7 code-converted 3-bit data is loaded into the shift register 38 (see FIG. 2) provided in the encoder 16, and the VFO circuit 18 sends the code data shift clock CLK1 to the shift register 38. Is given, it is converted into serial code data and output to the disc side by bit shift synchronized with the rising of three code data shift clocks CLK1 between time t1 and time t2 of the next shift bit. , Is written on the magnetic disk by the head.

以下同様に時刻t1〜t8における２ビットデータシフト
クロックCLK2の立ち上がりタイミングで、奇数ビットシ
フト回路12及び偶数ビットシフト回路14の並列的なビッ
トシフトにより、１回のビットシフトで同時に２ビット
のバイトデータをエンコーダ16に入力して1/7コード変
換により３ビットコードデータとした後に、コードデー
タシフトクロックCLK1よりビットシフトしてシリアル出
力する処理を繰り返す。Similarly, at the rising timing of the 2-bit data shift clock CLK2 from time t1 to t8, the odd-numbered bit shift circuit 12 and the even-numbered bit shift circuit 14 perform parallel bit shifts to simultaneously perform 2-bit byte data simultaneously in one bit shift. Is input to the encoder 16 and converted into 3-bit code data by 1/7 code conversion, and then the process of bit-shifting from the code data shift clock CLK1 and serially outputting is repeated.

一方、時刻t1〜t8にわたるライトデータのコード変換
処理の中において、例えば時刻t3とt4の間のタイミング
でバッファ48,50に対し次の２バイト分のライトデー
タ、例えば16進で（88CB）Ｈが格納されている。従っ
て、時刻t8で最後の２ビットのライトデータのコード変
換が終了すると、マルチプレクサ制御信号が再びオンし
て次のライトデータ（88CB）Ｈがロードされ、同様にし
て２ビットデータシフトクロックCLK2に従ったビットシ
フトによる1/7コード変換が繰り返される。On the other hand, in the code conversion process of the write data from time t1 to t8, for example, at the timing between time t3 and t4, write data for the next 2 bytes to the buffers 48 and 50, for example, (88CB) H in hexadecimal Is stored. Therefore, at the time t8, when the code conversion of the last 2-bit write data is completed, the multiplexer control signal is turned on again to load the next write data (88CB) H, and similarly, according to the 2-bit data shift clock CLK2. 1/7 code conversion by bit shift is repeated.

尚、第５図のタイミングチャートにおいて、VFO回路1
8より発振されるシステムクロック（コードデータシフ
トクロック）CLK1を1/3に分周して得た２ビットデータ
シフトクロックCLK2はクロックのオン時間とオフ時間の
関係が５対１となるようにしているが（オンデューティ
5/6）、この２ビットデータシフトクロックCLKのクロッ
クデューティは、クロック周期が変わらなければ任意に
決めることができ、例えばクロックオン時間とクロック
オフ時間を同一としてデューティ比50％としても良い。In the timing chart of FIG. 5, the VFO circuit 1
The 2-bit data shift clock CLK2 obtained by dividing the system clock (code data shift clock) CLK1 oscillated by 8 into 1/3 has a 5: 1 relationship between the on time and off time of the clock. But (on-duty
5/6), the clock duty of the 2-bit data shift clock CLK can be arbitrarily determined as long as the clock cycle does not change. For example, the clock on time and the clock off time may be the same and the duty ratio may be 50%.

第６図は第２図に示した奇数ビットシフト回路12及び
偶数ビットシフト回路14の第２実施例を示した実施例構
成図である。この第２実施例にあっては、バイト単位で
入力したライトデータのビットシフトで最後のライトデ
ータビット14,15をエンコーダ16で1/7コード変換する際
に、前段のバッファ48,50に既に格納されている次のバ
イト単位で格納されたライトデータの先頭の２ビットを
エンコーダ16に出力する機能を設けたことを特徴とす
る。FIG. 6 is a block diagram of an embodiment showing a second embodiment of the odd bit shift circuit 12 and the even bit shift circuit 14 shown in FIG. In the second embodiment, when the final write data bits 14 and 15 are converted into 1/7 code by the encoder 16 by bit shift of the write data input in byte units, the buffers 48 and 50 in the previous stage have already been converted. It is characterized in that a function is provided to output the first 2 bits of the write data stored in the next stored byte unit to the encoder 16.

第６図において、奇数ビットシフト回路12及び偶数ビ
ットシフト回路14のうち、最終段から２番目のシフト段
のFF40−2,40−３の前段に設けられたマルチプレクサ44
−2,44−３を、他のマルチプレクサとは異なる３入力の
マルチプレクサとしている。この３入力のマルチプレク
サ44−2,44−３は、ライトデータビット02,03のロード
及び前段のFFからのビットシフトに対する各切替機能に
加え、ライトデータビット00,01のそれぞれを切替出力
する機能を備える。In FIG. 6, of the odd-numbered bit shift circuit 12 and the even-numbered bit shift circuit 14, the multiplexer 44 provided in the stage before the FF 40-2, 40-3 which is the second shift stage from the final stage.
-2 and 44-3 are three-input multiplexers different from other multiplexers. The 3-input multiplexers 44-2 and 44-3 have a function of switching and outputting the write data bits 00 and 01, respectively, in addition to the functions of switching the load of the write data bits 02 and 03 and the bit shift from the preceding FF. Equipped with.

３入力のマルチプレクサ44−2,44−３は、バッファ4
8,50より２バイトのライトデータをロードするタイミン
グより２ビットデータシフトクロックCLKの１クロック
前のタイミングで、その時、バッファ48,50に格納され
ている次に処理しようとするライトデータの先頭２ビッ
ト、即ちライトデータビット00,01をロードしてエンコ
ーダ16に出力する。The 3-input multiplexers 44-2 and 44-3 are the buffers 4
At the timing of one clock before the 2-bit data shift clock CLK from the timing of loading the 2-byte write data from 8,50, at that time, the first 2 of the write data to be processed next stored in the buffers 48,50. Bits, that is, write data bits 00 and 01 are loaded and output to the encoder 16.

このような新たに設けられた３入力のマルチプレクサ
44−2,44−３以外の構成及び動作は第４図の実施例と同
じである。Such a newly provided 3-input multiplexer
The configuration and operation other than 44-2 and 44-3 are the same as those of the embodiment shown in FIG.

第７図は第６図の実施例の動作を示したタイミングチ
ャートであり、第５図のタイミングチャートと対比して
明らかなように、新たに設けられた３入力のマルチプレ
クサ44−2,44−３のみを制御するパラレルロード２とし
てのマルチプレクサ制御信号２が設けられている。FIG. 7 is a timing chart showing the operation of the embodiment shown in FIG. 6, and as is clear from comparison with the timing chart shown in FIG. 5, newly provided multiplexers for three inputs 44-2, 44- A multiplexer control signal 2 as a parallel load 2 for controlling only 3 is provided.

例えば第５図の場合と同様、時刻t1のタイミングで、
この時バッファ48,50に格納されている２バイトのライ
トデータ（9222）Ｈをロードして、時刻t1からt8にわた
る２ビットデータシフトクロックCLKによるビットシフ
トに従った1/7コード変換が行なわれる。このライトデ
ータ（9222）Ｈのビットシフトに伴う1/7コード変換
は、時刻t8のビットシフトで終了し、次の時刻t9のタイ
ミングで既にバッファ48,50に格納されている次の２バ
イトのライトデータ（88CB）Ｈをロードするが、第６図
の実施例にあっては時刻t9より１つ前の時刻t8のタイミ
ングで次のライトデータの先頭のライトデータビット00
＝１と２番目のライトデータビット01＝０をマルチプレ
クサ44−2,44−３を介してFF40−2,40−３のそれぞれに
ロードする。このような次のライトデータの先頭から２
ビットのロードのため、時刻t7〜t8の間、マルチプレク
サがオンし、時刻t8の２ビットデータシフトクロックCL
K2の立ち上がりで最終段でのビットシフトと同時に最初
から２番目のシフト側に対する次のライトデータが先頭
２ビットのロードが行なわれる。For example, as in the case of FIG. 5, at the timing of time t1,
At this time, the 2-byte write data (9222) H stored in the buffers 48 and 50 is loaded, and 1/7 code conversion is performed according to the bit shift by the 2-bit data shift clock CLK from time t1 to t8. . The 1/7 code conversion accompanying the bit shift of this write data (9222) H ends at the bit shift of time t8, and the next 2 bytes of the next 2 bytes already stored in the buffers 48 and 50 at the timing of the next time t9. The write data (88CB) H is loaded, but in the embodiment of FIG. 6, the first write data bit 00 of the next write data is generated at the timing of time t8, which is one time before time t9.
= 1 and the second write data bit 01 = 0 are loaded into the FFs 40-2 and 40-3 via the multiplexers 44-2 and 44-3, respectively. 2 from the beginning of the next write data
The multiplexer is turned on between time t7 and t8 to load the bit, and the 2-bit data shift clock CL at time t8
At the rising edge of K2, at the same time as the bit shift at the final stage, the next write data for the second shift from the beginning is loaded with the first 2 bits.

従って、時刻t8のタイミングにあっては、エンコーダ
16に対し最終シフト段のFF40−0,40−１より現在処理中
のライトデータビット14,15が出力されると同時に、最
終から２番目のシフト段のFF40−2,40−３より時刻t8の
タイミングでロードされた次のライトデータの先頭２ビ
ットが与えられ、前記符号化表に従った1/7コード変換
を行なうことができる。このため、エンコーダ16に対し
第４図に示したように別途、次のライトデータの先頭２
ビットを格納させる手段を設ける必要がない。Therefore, at the timing of time t8, the encoder
On the other hand, FF40-0,40-1 of the final shift stage outputs the write data bits 14,15 currently being processed to 16 and at the same time as FF40-2,40-3 of the second shift stage from the end at time t8. The first 2 bits of the next write data loaded at the timing of are given, and the 1/7 code conversion can be performed according to the encoding table. Therefore, as shown in FIG. 4, separately from the encoder 16, the head 2 of the next write data is added.
It is not necessary to provide a means for storing the bits.

勿論、時刻t9にあっては、時刻t8側タイミングから全
てのマルチプレクサがパラレルロード１としてのマルチ
プレクサ制御信号１によりオンされているため、時刻t9
における２ビットデータシフトクロックCLKの立ち下が
りでバッファ48,50より次のライトデータ（88CB）Ｈの
ローダが一斉に行なわれる。Of course, at time t9, since all the multiplexers are turned on by the multiplexer control signal 1 as the parallel load 1 from the time t8 side timing,
At the falling edge of the 2-bit data shift clock CLK, the loaders of the next write data (88CB) H are simultaneously performed from the buffers 48 and 50.

更に、第７図のタイミングチャートにあっては、時刻
t1以前についても同様な３入力マルチプレクサ44−2,44
−３によるデータロードを示しているが、これも時刻t
8,t9におけるロードと全く同様にして行なわれている。Furthermore, in the timing chart of FIG.
The same 3-input multiplexers 44-2 and 44 are used before t1.
-3 shows data loading, but this is also at time t
It is done in exactly the same way as the loading at 8, t9.

尚、前記符号化表に従ってエンコーダ16で行なわれる
1/7コード変換については、特開昭58−119273号に詳細
に示される。In addition, according to the encoding table, it is performed by the encoder 16.
The 1/7 code conversion is described in detail in JP-A-58-119273.

また本発明は前記符号化表に従った1/7コード変換に
限定されず、ライトデータを２ビット単位に切り出して
エンコーダにより３ビットコードに変換する可変長定比
率コードの変換規則に従った変調装置であれば、適宜の
変調装置にそのまま適用することができる。例えば特公
昭63−7051号に示されるような1/7コード変換の変形方
式についても、ライトデータから２ビット単位に切り出
してエンコーダに入力する部分に本発明をそのまま適用
することができ、本発明の適用により変調装置における
VFO回路の発振周波数を下げることができ、また２ビッ
ト切り出しに使用する２ビットデータシフトクロックに
ついても従来の半分に下げることができる。Further, the present invention is not limited to the 1/7 code conversion according to the above encoding table, and the modulation is performed according to the conversion rule of the variable length constant ratio code in which the write data is cut out in units of 2 bits and converted into the 3 bit code by the encoder. As long as it is a device, it can be directly applied to an appropriate modulation device. For example, with respect to a modification method of 1/7 code conversion as shown in Japanese Examined Patent Publication No. Sho 63-7051, the present invention can be applied as it is to the portion where the write data is cut out in 2-bit units and input to the encoder. In the modulator by applying
The oscillation frequency of the VFO circuit can be lowered, and the 2-bit data shift clock used for 2-bit extraction can be reduced to half that of the conventional one.

更にまた上記の実施例は、従来のVFO回路の発振周波
数、例えば108MHzを半分の54MHzとし、またライトデー
タから２ビット単位の切り出しを行なう２ビットデータ
シフトクロックについても従来の36MHzから18MHzと半分
にできることで、低速の回路素子の使用を可能としてコ
ストダウンをはかり、且つ消費電力を少なくできる場合
を例にとるものであったが、逆にVFO回路の発振周波数
を108MHzに維持した場合には1/7コード変換で得られた
３ビットコードのシリアル変換のためのコードデータシ
フトクロックを従来の２倍の108MHzとした高速書き込み
が実現できることを意味し、またライトデータから２ビ
ット切り出しを行なう２ビットデータシフトクロックに
ついては従来と同じ36MHzのままでよく、その結果、従
来と同等な回路構成及び経済性をもって、ディスクに対
する転送速度を２倍に引き上げることができる。Further, in the above embodiment, the oscillation frequency of the conventional VFO circuit, for example, 108 MHz is halved to 54 MHz, and the 2-bit data shift clock for cutting out the write data in units of 2 bits is halved from the conventional 36 MHz to 18 MHz. As an example, it was possible to use low-speed circuit elements to reduce costs and reduce power consumption, but conversely, if the VFO circuit oscillation frequency is maintained at 108MHz, This means that high-speed writing can be realized with the code data shift clock for serial conversion of the 3-bit code obtained by / 7 code conversion doubled to 108 MHz, and 2 bits are extracted from the write data. The data shift clock can remain 36MHz, which is the same as the conventional one, and as a result, with the same circuit configuration and economy as the conventional one, The transfer rate for disk can be raised twice.

［発明の効果］ 以上説明してきたように本発明によれば、VFO回路の
発振周波数を符号器により２ビットから３ビットに伸長
されたコードのシリアル変換に使用するクロック周波数
と同一周波数にできることで、VFO回路の発振周波数を
従来の半分に下げることができ、VFO回路を構成する回
路素子に高価で高速のものを使用する必要がないため、
回路動作が安定し、且つコスト的にも安価にできる。As described above, according to the present invention, the oscillation frequency of the VFO circuit can be the same as the clock frequency used for serial conversion of the code expanded from 2 bits to 3 bits by the encoder. Since the oscillation frequency of the VFO circuit can be reduced to half that of the conventional one, there is no need to use expensive and high-speed circuit elements that make up the VFO circuit.
The circuit operation is stable and the cost can be reduced.

またライトデータから２ビット単位に切り出しを行な
う２ビットデータシフトクロックについては、バイト単
位で入力したライトデータを奇数ビットと偶数ビットに
分けて並列的にビットシフトするため、ビットシフトの
クロック周波数を従来の半分に下げることができ、この
ためシフト回路自体の回路素子もより低速のものを使用
でき、動作の安定性とコストダウンをより一層はかるこ
とができる。Regarding the 2-bit data shift clock that cuts out the write data in 2-bit units, the write data input in bytes is divided into odd bits and even bits and bit-shifted in parallel. Therefore, it is possible to use a circuit element of the shift circuit itself having a lower speed, so that the operation stability and the cost can be further reduced.

勿論、VFO回路が発振周波数を従来装置のままとした
場合には、コード変換された３ビットコードデータをシ
リアル変換するクロック周波数を２倍とでき、その結
果、ディスクに対するデータ書込速度を２倍に引き上げ
ることができる。Of course, if the VFO circuit keeps the oscillation frequency of the conventional device, the clock frequency for serially converting the code-converted 3-bit code data can be doubled, and as a result, the data writing speed to the disk can be doubled. Can be raised to.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明による２バイトのライトデータ振り分け
説明図； 第４図は本発明のビットシフト回路の第１実施例構成
図； 第５図は本発明の第１実施例動作タイミングチャート； 第６図は本発明のビットシフト回路の第２実施例構成
図； 第７図は本発明の第２実施例動作タイミングチャート； 第８図は従来装置の構成図； 第９図は従来装置のタイミングチャートである。 図中、 10:システムクロック作成手段（回路） 12:奇数ビットシフト手段（回路） 14:偶数ビットシフト手段（回路） 16:符号化手段（デコーダ） 18:可変周波数発振回路（VFO回路） 20:分周器 36:符号化テーブル 38:シフトレジスタ 40−０〜40−15:FF 42−０〜42−15:マルチプレクサ（MPX） 44−2,44−3:3入力のマルチプレクサ 48,50:バッファFIG. 1 is a diagram for explaining the principle of the present invention; FIG. 2 is a configuration diagram for an embodiment of the present invention; FIG. 3 is an explanatory diagram for distributing 2-byte write data according to the present invention; and FIG. 4 is a bit shift circuit for the present invention. FIG. 5 is a block diagram of the operation of the first embodiment of the present invention; FIG. 6 is a block diagram of the second embodiment of the bit shift circuit of the present invention; and FIG. 7 is a second embodiment of the present invention. Example operation timing chart; FIG. 8 is a configuration diagram of a conventional apparatus; FIG. 9 is a timing chart of the conventional apparatus. In the figure, 10: system clock creating means (circuit) 12: odd bit shift means (circuit) 14: even bit shift means (circuit) 16: encoding means (decoder) 18: variable frequency oscillator circuit (VFO circuit) 20: Frequency divider 36: Encoding table 38: Shift register 40-0 to 40-15: FF 42-0 to 42-15: Multiplexer (MPX) 44-2, 44-3: 3-input multiplexer 48, 50: Buffer

フロントページの続き (56)参考文献 特開 昭58−185014（ＪＰ，Ａ) 特開 昭61−238126（ＪＰ，Ａ) 特開 平３−97171（ＪＰ，Ａ) 特開 平３−100975（ＪＰ，Ａ) 特公 平６−50590（ＪＰ，Ｂ２) 特公 平７−14145（ＪＰ，Ｂ２) 特公 平６−83271（ＪＰ，Ｂ２) 特公 平３−25971（ＪＰ，Ｂ２) 米国特許4551773（ＵＳ，Ａ) 米国特許5270714（ＵＳ，Ａ) 欧州特許出願公開416930（ＥＰ，Ａ)Continuation of the front page (56) Reference JP-A-58-185014 (JP, A) JP-A-61-238126 (JP, A) JP-A-3-97171 (JP, A) JP-A-3-100975 (JP , A) Japanese Patent Publication 6-50590 (JP, B2) Japanese Patent Publication 7-14145 (JP, B2) Japanese Patent Publication 6-83271 (JP, B2) Japanese Patent Publication 3-25971 (JP, B2) US Patent 4551773 (US, A) US Patent 5270714 (US, A) European Patent Application Publication 416930 (EP, A)

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】回転記録媒体に変調記録するライトデータ
を可変長定比率コードに符合化する変調装置に於いて、 外部信号に同期して所定周波数のシステムクロックを作
成するシステムクロック作成手段（10）と； バイト単位で入力されるライトデータの奇数ビットをロ
ードした後に前記システムクロックに従ったビットシフ
トによりシリアルライトデータに変換する奇数ビットシ
フト手段（12）と； バイト単位で入力される前記ライトデータの偶数ビット
をロードした後に前記システムクロックに従ったビット
シフトによりシリアルライトデータに変換する偶数ビッ
トシフト手段（14）と； 前記奇数ビットシフト手段（12）の最終シフト段及び１
つ前のシフト段のビット出力（b1,b3）、及び前記偶数
ビットシフト手段（14）の最終シフト段及び１つ前のシ
フト段のビット出力（b0,b2）を前記システムクロック
に従ってロードして、各最終シフト段出力となる２ビッ
ト（b0,b1）を所定の符号化規則に従って３ビットのコ
ードライトデータ（So,S1,S2）に変換する符号化手段
（16）と； を備えたことを特徴とする変調装置。1. A system clock creating means for creating a system clock of a predetermined frequency in synchronization with an external signal in a modulator for encoding write data to be modulated and recorded on a rotary recording medium into a variable length constant ratio code. ) ;; and an odd bit shift means (12) for loading an odd bit of write data input in byte units and then converting it into serial write data by bit shifting according to the system clock; An even bit shift means (14) for loading even bits of data and then converting into serial write data by bit shift according to the system clock; a final shift stage of the odd bit shift means (12) and 1
The bit outputs (b1, b3) of the previous shift stage, and the bit outputs (b0, b2) of the final shift stage and the previous shift stage of the even bit shift means (14) are loaded according to the system clock. , Encoding means (16) for converting 2 bits (b0, b1), which are the output of each final shift stage, into 3 bits of code write data (So, S1, S2) according to a predetermined encoding rule. A modulator characterized by. 【請求項２】前記システムクロック作成手段（10）は、 リードデータ或いはサーボクロックを受けて所定周波数
の基準システムクロックを発生して前記符号化手段（1
6）にコードビットシフトクロック（CLK1）として供給
する可変周波数発振回路（18）と； 該可変周波数発振器（18）からの基準システムクロック
を1/3に分周したシステムクロックを作成して前記奇数
及び偶数ビットシフト手段（（12,14）にビットシフト
クロック（CLK2）として供給する分周回路（20）と； を備えたことを特徴とする請求項１記載の変調装置。2. The system clock creating means (10) receives read data or a servo clock and generates a reference system clock having a predetermined frequency to generate the reference system clock.
A variable frequency oscillation circuit (18) which is supplied to 6) as a code bit shift clock (CLK1); a reference system clock from the variable frequency oscillator (18) is divided into ⅓ to create a system clock, and the odd number And a frequency dividing circuit (20) for supplying a bit shift clock (CLK2) to the even bit shift means ((12, 14)). 【請求項３】前記符号化手段（16）は、長さが拘束され
ないライトデータ列を２ビット単位に切り出し、１つ前
の変換済みの３ビットのコードデータの最終ビットと次
に変換する２ビットのライトデータに基づいて３ビット
の1/7コードに変換する符号化テーブルを備えたことを
特徴とする請求項１記載の変調装置。3. The encoding means (16) cuts out a write data string whose length is not restricted in units of 2 bits, and converts it into the last bit of the immediately preceding converted 3-bit code data and the next conversion 2 2. The modulation device according to claim 1, further comprising a coding table for converting into 1/3 code of 3 bits based on bit write data. 【請求項４】前記奇数ビットシフト手段（12）及び偶数
ビットシフト手段（14）に対し、２バイト単位で入力さ
れたライトデータと、奇数ビット及び偶数ビットに分け
てロードさせることを特徴とする請求項１記載の変調装
置。4. The odd-numbered bit shift means (12) and the even-numbered bit shift means (14) are loaded with write data input in units of 2 bytes and divided into odd-numbered bits and even-numbered bits. The modulation device according to claim 1. 【請求項５】前記符号化手段（16）は、前記奇数ビット
シフト手段（12）及び偶数ビットシフト手段（14）より
ビットシフトされるバイト単位に入力された最後の奇数
ビット及び偶数ビットで成る２ビットを３ビットのコー
ドデータに符号化するため、次にロードされるバイト単
位のライトデータの先頭２ビットを予め保持する手段を
設けたことを特徴とする請求項１記載の変調装置。5. The encoding means (16) is composed of the last odd bit and even bit input in byte units which are bit-shifted by the odd bit shift means (12) and the even bit shift means (14). 2. The modulation apparatus according to claim 1, further comprising means for holding in advance the leading 2 bits of byte-unit write data to be loaded next in order to encode 2 bits into 3-bit code data. 【請求項６】前記奇数ビットシフト手段（12）及び偶数
ビットシフト手段（14）の各々は、最終段から２番目の
シフト段に、バイト単位でロードした最終ビットを最終
シフト段にビットシフトすると同時に、次に処理される
バイト単位のライトデータの先頭の奇数ビット、偶数ビ
ットの各々をロードして前記符号化手段（16）に出力さ
せる手段を備えたことを特徴とする請求項１記載の変調
装置。6. The odd-numbered bit shift means (12) and the even-numbered bit shift means (14) each bit-shift the last bit loaded in byte units to the second shift stage from the final stage to the final shift stage. At the same time, the apparatus further comprises means for loading each of the leading odd bits and even bits of the write data to be processed next in byte units and outputting them to the encoding means (16). Modulator. 【請求項７】前記符号化手段（16）から並列出力される
３ビットのコードライトデータ（So,S1,S2）を、前記可
変周波数発振器（18）からの基準システムクロックによ
るビットシフトでシリアルデータに変換するシフト手段
を設けたことを特徴とする請求項１及び２記載の変調装
置。7. Serial data of 3-bit code write data (So, S1, S2) output in parallel from said encoding means (16) by bit shift according to a reference system clock from said variable frequency oscillator (18). The modulation device according to claim 1 or 2, further comprising a shift means for converting to.