JPH088402A - Semiconductor integrated circuit device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体集積回路装置、
及び半導体装置の製造方法に関し、特にＧａＡｓＭＭＩ
Ｃ（Microwave Monolithic IC ）のキャパシタの構造、
及びその製造方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit device,
And a method of manufacturing a semiconductor device, and more particularly, GaAs MMI
C (Microwave Monolithic IC) capacitor structure,
And a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路装置においては、該集積
回路の電極あるいは配線の金属膜と、表面保護膜，ある
いは層間絶縁膜を利用して回路要素を構成し、これらを
半導体基板上にトランジスタとともに集積してなるモノ
リシックマイクロ波ＩＣと呼ばれる構造が知られてい
る。基板としてＧａＡｓを用いたＧａＡｓＭＭＩＣの設
計においては、ＦＥＴの素子特性と、高価なＧａＡｓ基
板の面積の有効利用，すなわち基板内でＦＥＴが占める
割合を大きくすること，に注意が払われ、これはアンプ
等のＦＥＴを主体とした回路に適している。2. Description of the Related Art In a semiconductor integrated circuit device, a circuit element is formed by utilizing a metal film of an electrode or wiring of the integrated circuit and a surface protective film or an interlayer insulating film, and these are formed together with a transistor on a semiconductor substrate. A structure called an integrated monolithic microwave IC is known. In the design of a GaAs MMIC using GaAs as a substrate, attention was paid to the device characteristics of the FET and effective use of the area of the expensive GaAs substrate, that is, to increase the ratio of the FET occupied in the substrate. It is suitable for a circuit mainly composed of FETs.
【０００３】図４はこのような、高周波対応のＩＣにお
いて、容量と抵抗の直列回路を作成しようとした場合を
示す装置断面図である。図において、１は半絶縁性基板
であるＧａＡｓ基板、１２は該ＧａＡｓ基板１上にイオ
ン注入法等により形成された，Ｓｉ等を不純物として含
むｎ型の活性層であり、これによって抵抗素子が実現さ
れている。この活性層１２の形成方法としては、ＧａＡ
ｓ基板１表面の全面にエピタキシャル成長法を用いてｎ
型の活性層を形成し、マスク等を用いて該活性層となる
所定部分のみを残して他の領域を、絶縁注入等により絶
縁化する方法もある。一方、容量部分（ＭＩＭキャパシ
タ）は、破線で囲まれた部分３であり、その上地電極５
はエアブリッジ４を介して後述する導電層８と接続され
ている。このＭＩＭキャパシタ３は、上地金属である導
電体５，絶縁体６，下地金属である導電体７とから構成
される。上記導電体５，７の材料としては、Ａｌ，Ｐｔ
／Ｔｉ／Ａｕ等が用いられ、絶縁体６の材料としてはＳ
ｉＮ等が用いられる。１０は基板１の裏面に設けられた
Ａｕ等からなる裏面金属、８は基板１の表面側に上記導
電体５と同時に形成された配線となる導電層であり、該
導電層８と上記裏面金属１０とで伝送線路が形成されて
いる。FIG. 4 is a sectional view of a device showing a case where a series circuit of a capacitance and a resistance is to be produced in such a high frequency IC. In the figure, 1 is a GaAs substrate which is a semi-insulating substrate, and 12 is an n-type active layer containing Si or the like as an impurity, which is formed on the GaAs substrate 1 by an ion implantation method or the like. Has been realized. As a method of forming the active layer 12, GaA is used.
s Using the epitaxial growth method on the entire surface of the substrate 1
There is also a method of forming an active layer of a mold and using a mask or the like to leave only a predetermined portion to be the active layer and insulate other regions by insulating injection or the like. On the other hand, the capacitance portion (MIM capacitor) is the portion 3 surrounded by the broken line, and the upper electrode 5
Is connected to a conductive layer 8 described later via an air bridge 4. The MIM capacitor 3 is composed of a conductor 5, which is a top metal, an insulator 6, and a conductor 7, which is a base metal. The materials for the conductors 5 and 7 are Al and Pt.
/ Ti / Au or the like is used, and the material of the insulator 6 is S
iN or the like is used. Reference numeral 10 denotes a back surface metal made of Au or the like provided on the back surface of the substrate 1, 8 denotes a conductive layer which is formed on the front surface side of the substrate 1 at the same time as the conductor 5, and serves as a wiring. 10 and 10 form a transmission line.
【０００４】[0004]
【発明が解決しようとする課題】従来の半導体集積回路
装置，及びその製造方法は以上のように構成されてお
り、キャパシタ３と抵抗１２とを別途形成した配線８に
よって接続する必要があり、レイアウト上広い面積が必
要とされ、またキャパシタ部分の段差のためにキャパシ
タ上部電極５をエアブリッジ４を用いて配線する必要が
あることから、製造プロセスが増大するという問題があ
った。The conventional semiconductor integrated circuit device and the manufacturing method thereof are configured as described above, and it is necessary to connect the capacitor 3 and the resistor 12 by the wiring 8 which is separately formed. There is a problem in that the manufacturing process is increased because an upper wide area is required and the capacitor upper electrode 5 needs to be wired using the air bridge 4 due to the step of the capacitor portion.
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、容量と抵抗の接続に要するパタ
ーンの基板上での占有スペースを低減することができる
半導体集積回路装置を得ることを目的とする。The present invention has been made in order to solve the above problems, and obtains a semiconductor integrated circuit device capable of reducing the space occupied by a pattern required for connecting a capacitor and a resistor on a substrate. With the goal.
【０００６】また、エアブリッジの形成に伴う製造プロ
セスの増大を招くことなく、キャパシタ上部電極の接続
をとることができる半導体集積回路装置の製造方法を提
供することを目的とする。Another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device in which the upper electrode of a capacitor can be connected without increasing the manufacturing process associated with the formation of an air bridge.
【０００７】[0007]
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、基板表面に容量素子と抵抗素子とからな
る直列回路を形成してなる半導体集積回路装置におい
て、基板表面に形成された、上記抵抗素子となる第１の
導電層と、その一部が上記第１の導電層が形成された領
域の上方に位置するよう、上記第１の導電層上に絶縁体
を介して形成され、上記第１の導電層とともにキャパシ
タを構成する第２の導電層とを備えたことを特徴とする
ものである。A semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device in which a series circuit including a capacitive element and a resistive element is formed on a substrate surface, the semiconductor integrated circuit device being formed on the substrate surface. A first conductive layer serving as the resistance element, and a part of the first conductive layer formed above the first conductive layer with an insulator interposed therebetween so as to be located above the region where the first conductive layer is formed; And a second conductive layer that forms a capacitor together with the first conductive layer.
【０００８】またこの発明は、上記半導体集積回路装置
において、上記絶縁体の、キャパシタ上部電極となる上
記第２の導電層の直下の部分の層厚が、その他の部分の
層厚よりも薄いことを特徴とするものである。Further, according to the present invention, in the semiconductor integrated circuit device, the layer thickness of a portion of the insulator immediately below the second conductive layer serving as a capacitor upper electrode is smaller than the layer thickness of other portions. It is characterized by.
【０００９】また、この発明に係る半導体集積回路装置
の製造方法は、基板表面の一部に抵抗素子となる第１の
導電層を形成する工程と、上記基板表面の全面に絶縁体
を形成する工程と、その一部が上記第１の導電層が形成
された領域の上方に位置するよう、上記絶縁体上に第２
の導電層を形成する工程とを含むことを特徴とするもの
である。Further, in the method of manufacturing a semiconductor integrated circuit device according to the present invention, a step of forming a first conductive layer to be a resistance element on a part of the substrate surface and an insulator on the entire surface of the substrate are formed. And a second step on the insulator so that a part of the step is located above the region where the first conductive layer is formed.
And a step of forming a conductive layer.
【００１０】[0010]
【作用】この発明においては、上記構成とし、抵抗素子
を構成する導体層の一部をキャパシタの下部電極として
用いるようにしたから、キャパシタと抵抗素子間を接続
する配線が不要となる。また、キャパシタ部分における
段差がなくなり、エアブリッジを用いることなく、該キ
ャパシタ上部電極がそのまま延長して配線となっている
部分を用いて、該キャパシタ上部電極と他の素子との接
続を行うことができる。In the present invention, since the above structure is adopted and a part of the conductor layer forming the resistance element is used as the lower electrode of the capacitor, the wiring for connecting the capacitor and the resistance element is unnecessary. Further, there is no step in the capacitor portion, and the capacitor upper electrode can be connected to another element by using the portion in which the capacitor upper electrode is directly extended to form a wiring without using an air bridge. it can.
【００１１】またこの発明においては、上記構成に加え
て、上記キャパシタ上部電極直下の上記絶縁体の層厚
を、他の部分の層厚よりも薄くしたから、キャパシタの
電極の大きさを変えることなく、容量の増大を図ること
ができる。Further, in the present invention, in addition to the above structure, since the layer thickness of the insulator just below the upper electrode of the capacitor is made thinner than the layer thickness of other portions, the size of the electrode of the capacitor is changed. Therefore, the capacity can be increased.
【００１２】またこの発明においては、基板表面に形成
された、抵抗素子を構成する第１の導体層上に絶縁体を
形成し、該絶縁体上に、その一部が上記第１の導体層と
オーバラップするように第２の導体層を形成して、キャ
パシタと抵抗素子とからなる直列回路を構成するように
したから、キャパシタ上部電極の形成と、これと接続す
る配線の形成とを同時に行うことができる。Further, according to the present invention, an insulator is formed on the first conductor layer which is formed on the surface of the substrate and which constitutes the resistance element, and a part of the insulator is formed on the insulator. Since the second conductor layer is formed so as to overlap with the above, and the series circuit including the capacitor and the resistance element is formed, the formation of the capacitor upper electrode and the formation of the wiring connected thereto are performed at the same time. It can be carried out.
【００１３】[0013]
実施例１．以下、この発明の実施例１による半導体集積
回路装置を図について説明する。図１において、図４と
同一符号は同一または相当部分を示し、図２は図１の簡
易等価回路を示す。Example 1. A semiconductor integrated circuit device according to a first embodiment of the present invention will be described below with reference to the drawings. 1, the same reference numerals as those in FIG. 4 indicate the same or corresponding portions, and FIG. 2 shows the simplified equivalent circuit of FIG.
【００１４】図１，図２において、１１は容量部分であ
るキャパシタであり、図４の従来例で、容量部分３の下
地金属に導電体７を用いていたのに対して、本実施例１
では、該容量部分１１の下地金属には、基板１表面に抵
抗素子を実現するために形成した、例えばｎ型の活性層
１２ａを利用している。本実施例１の該活性層１２ａ
は、従来例に比べて、上記容量部分１１の下地電極を構
成すべき分だけ大きく形成されている。In FIGS. 1 and 2, reference numeral 11 denotes a capacitor, which is a capacitor portion. In the conventional example shown in FIG. 4, the conductor 7 is used as the base metal of the capacitor portion 3, whereas in the first embodiment.
Then, for the base metal of the capacitance portion 11, for example, an n-type active layer 12a formed to realize a resistance element on the surface of the substrate 1 is used. The active layer 12a of the first embodiment
Is larger than the conventional example by the amount to form the base electrode of the capacitance portion 11.
【００１５】そして該活性層１２ａの表面には、ＳｉＮ
等からなる絶縁体６が形成され、活性層１２ａと、Ｐｔ
／Ｔｉ／Ａｕ等からなる配線層１３ｂとは、コンタクト
ホール１４を介して接続されている。また、１３ａは上
記配線層１３ｂと同じ工程にて形成された、上記キャパ
シタ１１の上地金属兼配線層であり、その一部の、上記
活性層１２ａの上方に位置し、該活性層１２ａとオーバ
ラップしている領域が、該キャパシタ１１の上地金属を
構成するものとなっている。On the surface of the active layer 12a, SiN
And the like, and the active layer 12a and Pt are formed.
The wiring layer 13b made of / Ti / Au or the like is connected through a contact hole 14. Further, 13a is a wiring layer serving as a top metal of the capacitor 11, which is formed in the same step as the wiring layer 13b, and is located above the active layer 12a, which is a part of the wiring layer. The overlapping region constitutes the top metal of the capacitor 11.
【００１６】次に本実施例１の製造方法について図５を
参照して説明する。まず、図５(a) に示すように、Ｇａ
Ａｓ基板１上にイオン注入によりｎ型活性層２を形成す
る。Next, the manufacturing method of the first embodiment will be described with reference to FIG. First, as shown in FIG.
The n-type active layer 2 is formed on the As substrate 1 by ion implantation.
【００１７】次に上記基板１上に絶縁膜６をＣＶＤ法に
より堆積，形成し、その所要部分をフォトレジストをマ
スクとしてエッチングにより開口し、コンタクトホール
１４を形成する。Next, an insulating film 6 is deposited and formed on the substrate 1 by the CVD method, and a required portion thereof is opened by etching using a photoresist as a mask to form a contact hole 14.
【００１８】次に、図５(c) に示すように、その上に、
Ａｌ，Ｐｔ／Ｔｉ／Ａｕ等の材料を蒸着することによ
り、上記コンタクトホール１４を埋めて導電膜１３を形
成する。Next, as shown in FIG. 5 (c),
By depositing a material such as Al or Pt / Ti / Au, the conductive film 13 is formed by filling the contact hole 14.
【００１９】次に、図１に示すように、上記導電膜１３
の所要部分をフォトレジストをマスクとしてエッチング
により除去することにより、上記導電膜１３を、導電膜
１３ａと、導電膜１３ｂとに分離形成する。Next, as shown in FIG. 1, the conductive film 13 is formed.
By removing the required part of the film by etching using a photoresist as a mask, the conductive film 13 is separated into a conductive film 13a and a conductive film 13b.
【００２０】次に作用効果について説明する。本実施例
１の半導体集積回路装置においては、抵抗素子を構成す
る活性層１２ａの一部をキャパシタ１１の下部電極とし
て用いるようにしたので、上記従来例におけるような、
キャパシタ１１の電極と抵抗素子１２ａとを接続するた
めの配線層が不要となり、容量素子と抵抗素子との直列
回路用の回路形成パターンを縮小化することができる。Next, the function and effect will be described. In the semiconductor integrated circuit device of the first embodiment, since a part of the active layer 12a that constitutes the resistance element is used as the lower electrode of the capacitor 11, as in the above-mentioned conventional example,
A wiring layer for connecting the electrode of the capacitor 11 and the resistance element 12a is unnecessary, and the circuit formation pattern for the series circuit of the capacitance element and the resistance element can be reduced.
【００２１】また、本実施例１の装置においては、上記
従来例におけるような、キャパシタ１１の上地金属５
と、基板表面，この場合絶縁体６表面との間の段差が解
消されるため、該従来例のように空中配線であるエアブ
リッジ４を用いて上地金属５と配線となる導体層８とを
接続する必要がなくなり、キャパシタ１１の上地金属
と、これに続く配線層とを、上地金属兼配線層１３ａと
して同時に形成することができ、製造工程をも大きく簡
略化することができる。Further, in the device of the first embodiment, the upper ground metal 5 of the capacitor 11 as in the above-mentioned conventional example is used.
Since the step between the substrate surface and the surface of the insulator 6 in this case is eliminated, the ground metal 5 and the conductor layer 8 to be the wiring are formed by using the air bridge 4 which is the aerial wiring as in the conventional example. Since it is not necessary to connect the above, the top metal of the capacitor 11 and the wiring layer subsequent thereto can be simultaneously formed as the top metal / wiring layer 13a, and the manufacturing process can be greatly simplified.
【００２２】実施例２．次に本発明の実施例２による半
導体集積回路装置を図について説明する。図３は本実施
例２による半導体集積回路装置を示す。本実施例２は、
図に示すように、容量部分１５の下地金属については、
上記実施例１と同様、抵抗素子を構成する活性層１２ａ
を用いているが、容量部分１５における絶縁体９の膜厚
９ａを、容量部分１５以外の部分の膜厚９ｂより薄くし
ているものである。このように容量部分１５でその膜厚
９ａを薄くした絶縁体９は、例えば容量部分１５の領域
を、エッチング等の技術を用いて選択的に薄くすること
により得られる。Example 2. Next, a semiconductor integrated circuit device according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 3 shows a semiconductor integrated circuit device according to the second embodiment. In the second embodiment,
As shown in the figure, regarding the base metal of the capacitor portion 15,
Similar to the first embodiment, the active layer 12a forming the resistance element
However, the film thickness 9a of the insulator 9 in the capacitance portion 15 is smaller than the film thickness 9b of the portion other than the capacitance portion 15. The insulator 9 whose film thickness 9a is thinned in the capacitance portion 15 in this manner can be obtained, for example, by selectively thinning the region of the capacitance portion 15 using a technique such as etching.
【００２３】周知のように、キャパシタの容量の増大を
図る方法としては、その電極の面積を増大させる方法
と、電極間に存在する誘電体の層厚を薄くする方法とが
あるが、本発明では、回路形成パターンを縮小すること
が目的であるため、本実施例２ではその後者の方法が採
られている。なお、容量部分１５の上地金属（導体層）
５と、配線である導体層８とは、上記容量部分１５にお
ける絶縁体９の膜厚差のために、導体層５表面と導電層
８の表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて接続してい
る。As is well known, as a method for increasing the capacitance of a capacitor, there are a method of increasing the area of the electrode and a method of reducing the thickness of the dielectric layer existing between the electrodes. Since the purpose is to reduce the circuit formation pattern, the latter method is adopted in the second embodiment. The top metal (conductor layer) of the capacitor portion 15
5 and the conductor layer 8 which is a wiring, a step is formed between the surface of the conductor layer 5 and the surface of the conductor layer 8 due to the difference in the film thickness of the insulator 9 in the capacitance portion 15. Similarly, the connection is made using the air bridge 4, which is an aerial wire.
【００２４】このように本実施例２では、抵抗素子を構
成する活性層１２ａの上方に、その一部がこれとオーバ
ラップするようにキャパシタ１５の上地金属となる導体
層５を設けるようにしたので、キャパシタの電極と抵抗
素子とを接続するための配線が不要となり、容量素子と
抵抗素子とからなる直列回路の回路形成パターンを縮小
化することができる。また、上記導体層５が配置される
領域の絶縁体９の膜厚９ａを、その他の部分の膜厚９ｂ
よりも薄くしたので、回路形成パターンの面積を増大さ
せることなく、容易にキャパシタの容量を増大させるこ
とができる。As described above, in the second embodiment, the conductor layer 5 serving as the upper ground metal of the capacitor 15 is provided above the active layer 12a constituting the resistance element so that a part thereof overlaps with the active layer 12a. Therefore, wiring for connecting the electrode of the capacitor and the resistance element is not required, and the circuit formation pattern of the series circuit including the capacitance element and the resistance element can be reduced. Further, the film thickness 9a of the insulator 9 in the region where the conductor layer 5 is arranged is set to the film thickness 9b of the other part.
Since it is thinner than the above, the capacitance of the capacitor can be easily increased without increasing the area of the circuit formation pattern.
【００２５】なお、本実施例２では、導体層５表面と導
電層８表面との間に段差が生じるために、従来例と同様
に、空中配線であるエアブリッジ４を用いて上地金属５
と配線である導体層８とを接続するようにしているが、
上記段差があまり大きくない場合には、実施例１と同様
に、容量部分の上地金属と、これよりそのままのびて形
成される配線とを、単一の部材を用いて同時に形成する
ようにしてもよい。In the second embodiment, since a step is formed between the surface of the conductor layer 5 and the surface of the conductive layer 8, the upper bridge metal 5 is formed by using the air bridge 4 which is an aerial wiring as in the conventional example.
Is connected to the conductor layer 8 which is a wiring.
If the step is not so large, the top metal of the capacitor portion and the wiring extending from the top metal are formed simultaneously by using a single member, as in the first embodiment. Good.
【００２６】[0026]
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、基板表面に容量素子と抵抗素子と
からなる直列回路を形成してなる半導体集積回路装置に
おいて、基板表面に形成された、上記抵抗素子となる第
１の導電層と、その一部が上記第１の導電層が形成され
た領域の上方に位置するよう、上記第１の導電層上に絶
縁体を介して形成され、上記第１の導電層とともにキャ
パシタを構成する第２の導電層とを備えたので、キャパ
シタの電極と抵抗素子間を接続する配線が不要となり、
またキャパシタ部分における段差がなくなり、エアブリ
ッジを用いることなく、キャパシタ上部電極とこれより
連続的に延びる配線を用いて他の素子と接続を行うこと
ができ、チップ面積の縮小化を図ることができ、ひいて
は装置を安価に作ることができるという効果がある。As described above, according to the semiconductor integrated circuit device of the present invention, in the semiconductor integrated circuit device in which the series circuit including the capacitive element and the resistive element is formed on the substrate surface, the semiconductor integrated circuit device is formed on the substrate surface. And a first conductive layer serving as the resistance element, and an insulator on the first conductive layer so that a part of the first conductive layer is located above the region where the first conductive layer is formed. Since it is formed and includes the second conductive layer that constitutes the capacitor together with the first conductive layer, the wiring for connecting the electrode of the capacitor and the resistance element becomes unnecessary,
Further, there is no step in the capacitor portion, and it is possible to connect to other elements by using the capacitor upper electrode and the wiring that continuously extends from this without using an air bridge, and it is possible to reduce the chip area. As a result, the device can be manufactured at low cost.
【００２７】またこの発明によれば、上記キャパシタの
上部電極直下の上記絶縁体の層厚を、他の部分の層厚よ
りも薄くするようにしたので、上記効果に加えて、キャ
パシタの電極の大きさを変えることなく、容易に容量の
増大を図ることができる効果がある。Further, according to the present invention, the layer thickness of the insulator just below the upper electrode of the capacitor is made thinner than the layer thickness of other portions. Therefore, in addition to the above effects, There is an effect that the capacity can be easily increased without changing the size.
【００２８】また、この発明に係る半導体集積回路装置
の製造方法によれば、基板表面の一部に抵抗素子となる
第１の導電層を形成する工程と、上記基板表面の全面に
絶縁体を形成する工程と、その一部が上記第１の導電層
が形成された領域の上方に位置するよう、上記絶縁体上
に第２の導電層を形成する工程とを含むものとしたの
で、上記構成の半導体集積回路装置を得ることができる
とともに、キャパシタ部分における段差を解消でき、キ
ャパシタ上部電極とこれに接続する配線とを同時に形成
することができ、製造工程を簡略化することができると
いう効果がある。Further, according to the method for manufacturing a semiconductor integrated circuit device of the present invention, the step of forming the first conductive layer to be a resistance element on a part of the substrate surface, and the step of forming an insulator on the entire surface of the substrate surface. Since it includes the step of forming and the step of forming the second conductive layer on the insulator so that a part thereof is located above the region where the first conductive layer is formed, It is possible to obtain the semiconductor integrated circuit device having the structure, eliminate the step in the capacitor portion, and simultaneously form the capacitor upper electrode and the wiring connected to the capacitor upper electrode, which can simplify the manufacturing process. There is.
【００２９】[0029]
【図１】 この発明の実施例１による半導体集積回路装
置の、容量と抵抗とからなる直列回路を中心とした断面
図である。FIG. 1 is a sectional view of a semiconductor integrated circuit device according to a first embodiment of the present invention centering on a series circuit including a capacitor and a resistor.
【図２】 上記半導体集積回路装置の簡易等価回路図で
ある。FIG. 2 is a simplified equivalent circuit diagram of the semiconductor integrated circuit device.
【図３】 この発明の第２の実施例によるプロセス断面
図である。FIG. 3 is a process sectional view according to a second embodiment of the present invention.
【図４】 従来の半導体集積回路装置の装置断面図であ
る。FIG. 4 is a device sectional view of a conventional semiconductor integrated circuit device.
【図５】 上記実施例１の半導体集積回路装置を製造す
る方法のプロセス断面図である。FIG. 5 is a process sectional view of the method for manufacturing the semiconductor integrated circuit device according to the first embodiment.
１ 半絶縁性基板、３ 容量部分、４ エアブリッジ、
５，７，８ 導電体、６，９ 絶縁膜、１２ 活性層、
１５ 容量部分。1 semi-insulating substrate, 3 capacitance part, 4 air bridge,
5,7,8 conductor, 6,9 insulating film, 12 active layer,
15 capacity portion.
Claims (3)
る直列回路を形成してなる半導体集積回路装置におい
て、 基板表面に形成された、上記抵抗素子となる第１の導電
層と、 その一部が上記第１の導電層が形成された領域の上方に
位置するよう、上記第１の導電層上に絶縁体を介して形
成され、上記第１の導電層とともにキャパシタを構成す
る第２の導電層とを備えたことを特徴とする半導体集積
回路装置。1. A semiconductor integrated circuit device having a series circuit including a capacitive element and a resistive element formed on a surface of a substrate, the first conductive layer being the resistive element formed on the surface of the substrate, and A second portion which is formed on the first conductive layer with an insulator interposed between the first conductive layer and the first conductive layer so as to be located above the region where the first conductive layer is formed. A semiconductor integrated circuit device comprising: a conductive layer.
いて、 上記絶縁体の、キャパシタ上部電極となる上記第２の導
電層の直下の部分の層厚が、その他の部分の層厚よりも
薄いことを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a layer thickness of a portion of the insulator immediately below the second conductive layer, which serves as a capacitor upper electrode, is smaller than a layer thickness of other portions. A semiconductor integrated circuit device characterized by the above.
導電層を形成する工程と、 上記基板表面の全面に絶縁体を形成する工程と、 その一部が上記第１の導電層が形成された領域の上方に
位置するよう、上記絶縁体上に第２の導電層を形成する
工程とを含むことを特徴とする半導体装置の製造方法。3. A step of forming a first conductive layer to be a resistance element on a part of the surface of the substrate, a step of forming an insulator on the entire surface of the substrate, and a part of the step of forming the first conductive layer. And a step of forming a second conductive layer on the insulator so as to be located above the region in which the semiconductor layer is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579094A JPH088402A (en) | 1994-06-17 | 1994-06-17 | Semiconductor integrated circuit device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13579094A JPH088402A (en) | 1994-06-17 | 1994-06-17 | Semiconductor integrated circuit device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088402A true JPH088402A (en) | 1996-01-12 |
Family
ID=15159902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13579094A Pending JPH088402A (en) | 1994-06-17 | 1994-06-17 | Semiconductor integrated circuit device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088402A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
-
1994
- 1994-06-17 JP JP13579094A patent/JPH088402A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
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