JPH088322B2 - Integrated circuit package - Google Patents
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- JPH088322B2 JPH088322B2 JP1938087A JP1938087A JPH088322B2 JP H088322 B2 JPH088322 B2 JP H088322B2 JP 1938087 A JP1938087 A JP 1938087A JP 1938087 A JP1938087 A JP 1938087A JP H088322 B2 JPH088322 B2 JP H088322B2
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （ア） 技術分野 この発明は、100Mb/s以上の高速デジタル信号や、500
MHz以上の周波数を処理する集積回路を組込むパツケー
ジに関する。DETAILED DESCRIPTION OF THE INVENTION (A) Technical Field The present invention relates to a high-speed digital signal of 100 Mb / s or more and 500
The present invention relates to a package that incorporates an integrated circuit that processes frequencies above MHz.
半導体集積回路チツプのパツケージには、次のような
機能がある。The package of the semiconductor integrated circuit chip has the following functions.
（ｉ） チツプを環境から保護すること。(I) To protect the chip from the environment.
（ii） チツプを機械的に支持すること。(Ii) Mechanically supporting the chip.
（iii） 電力供給手段を与える事。(Iii) Providing power supply means.
（iiii） 信号の入出力手段を与える事。(Iiii) To provide a signal input / output means.
（ｖ） 外部回路などからチツプを絶縁する事。(V) Insulate the chip from external circuits.
（vi） ICチツプから生ずる熱を放散する事。(Vi) Dissipating the heat generated from the IC chip.
などである。And so on.
ICパツケージは大別して、 （ａ） プラスチツクパツケージ （ｂ） サーデイツプ（CERDIP） （ｃ） セラミツクパツケージ などがある。 IC packages are roughly classified into (a) plastic packages (b) cerdip (CERDIP) (c) ceramic packages.
（イ） 従来技術 プラスチツクパツケージを第４図に示す。SiのICチツ
プの電極部とリードフレームの電極部とが、Auワイヤで
接続されている。ICチツプワイヤ、リードフレームなど
の全体を樹脂で覆つている。(A) Prior art Fig. 4 shows a plastic package. The electrode portion of the Si IC chip and the electrode portion of the lead frame are connected by an Au wire. The entire IC chip wire, lead frame, etc. are covered with resin.
リードフレームが側面に並んでいるものが多いが、こ
れはDIP（Dual in line package）という。Many lead frames are lined up on the side, which is called DIP (Dual in line package).
プラスチツクパツケージは量的には、全パツケージ生
産量の内、80％を占め汎用性に富む。安価で使いやす
い。Quantitatively, plastic packages account for 80% of the total package production and are highly versatile. Cheap and easy to use.
しかし、放熱性が悪いので、高速性を要するICのパツ
ケージとしては不適である。However, its poor heat dissipation makes it unsuitable as an IC package that requires high speed.
CERDIPパツケージの構造を第５図に示す。これはセラ
ミツク板２枚を用いてパツケージとしたものである。リ
ードフレームは、セラミツク板の両側に樹脂封止されて
いる。ICの電極部とリードフレームの電極部がAlワイヤ
で接続されている。 セラミツク板を使うから、熱放散
性に優れる。プラスチツクパツケージよりも使用温度域
が広い。より高速動作するICチツプのパツケージとして
も用いる事ができる。生産量は全パツケージのうちの約
15％である。セラミツク製のパツケージであるが、セラ
ミツクパツケージとはいわない。単にCERDIPという。The structure of the CERDIP package is shown in FIG. This is a package using two ceramic plates. The lead frame is resin-sealed on both sides of the ceramic plate. The electrode part of the IC and the electrode part of the lead frame are connected by an Al wire. Since it uses a ceramic board, it has excellent heat dissipation. Wider operating temperature range than the plastic package. It can also be used as a package for IC chips that operate at higher speeds. The production amount is about
15%. Although it is a ceramic package, it is not called a ceramic package. Simply called CERDIP.
第６図に示すのは、現在市販されているパツケージの
うち、最も高級なものである。FIG. 6 shows the most expensive package currently on the market.
セラミツク板を４層以上積層してある。セラミツク板
が多数積層されているので、Multi Laminate Ceramic P
acKage（MLCP）と呼ぶ。単にセラミツクパツケージとい
う事もある。Four or more ceramic plates are laminated. Since many ceramic plates are laminated, Multi Laminate Ceramic P
Called acKage (MLCP). Sometimes it is simply a ceramic package.
リードフレームは２方向又は４方向に平行して設けら
れている。底板にはメタライズ面があり、これはグラン
ドとする事が多い。底板の上にICチツプをダイボンドし
てある。底板より上の開口のある第１セラミツク板の上
には信号線メタライズ配線と電源・グランドメタライズ
配線が同一平面上に設けられている。The lead frame is provided in parallel with two directions or four directions. The bottom plate has a metallized surface, which is often used as the ground. An IC chip is die-bonded on the bottom plate. The signal line metallized wiring and the power supply / ground metallized wiring are provided on the same plane on the first ceramic plate having an opening above the bottom plate.
メタライズ配線の内側端が、Auワイヤにより、ICチツ
プの電極部に接続される。メタライズ配線の外側端にリ
ードフレームがろう付けされる。The inner end of the metallized wiring is connected to the electrode portion of the IC chip by the Au wire. The lead frame is brazed to the outer end of the metallized wiring.
このようにメタライズ配線により、リードフレームと
ICチツプが仲介されることになる。In this way, with the metallized wiring,
IC chips will be mediated.
リードフレームよりもメタライズ配線は微細に形成で
きるから、ICチツプを収容する開口部が、ピン本の増加
とともに拡大するのを防ぐことができる。Since the metallized wiring can be formed finer than that of the lead frame, it is possible to prevent the opening for housing the IC chip from expanding as the number of pins increases.
またセラミツクであるから、プラスチツクよりも放熱
性がよい。Also, since it is a ceramic, it has better heat dissipation than a plastic.
MLCPは高級なパツケージで、高価である。量的には、
全ICパツケージの内の約３％にすぎない。MLCP is an expensive package and is expensive. Quantitatively,
Only about 3% of all IC packages.
（ウ） 発明が解決しようとする問題点 以上に説明したIC用パツケージは、いずれも、500MHz
というような高い周波数の信号を扱うICのパツケージと
しては不適である。(C) Problems to be solved by the invention All of the IC packages described above are 500 MHz.
It is unsuitable as an IC package that handles high frequency signals.
高速、高周波で動作する集積回路用パツケージとして
要求される特性としては次のようなものがある。The following characteristics are required as a package for an integrated circuit that operates at high speed and high frequency.
（ｉ） 信号線を伝送線路として取り扱う必要がある。
このため信号線を所定の特性インピーダンスZ0になるよ
うにしなければならない。(I) It is necessary to handle the signal line as a transmission line.
Therefore, the signal line must have a predetermined characteristic impedance Z 0 .
（ii） 雑音の影響を少なくしなければならない。この
ため、信号線の間隔はできるかぎり広くしなければなら
ない。また信号線の長さはできるだけ短くしなければな
らない。パツケージはできるだけ小さくしなければなら
ない。(Ii) The influence of noise must be reduced. For this reason, the distance between the signal lines must be as wide as possible. Also, the length of the signal line should be as short as possible. The package should be as small as possible.
（iii） 電源へ入る雑音を除去するため電源とグラン
ドGNDの間にできるだけ大きい容量のコンデンサのある
事が望ましい。(Iii) It is desirable to have a capacitor with the largest possible capacity between the power supply and ground GND in order to eliminate noise that enters the power supply.
第４図〜第６図に示す従来のICパツケージは、信号線
のインピーダンスが一定であるという（ｉ）の条件を満
していない。The conventional IC packages shown in FIGS. 4 to 6 do not satisfy the condition (i) that the impedance of the signal line is constant.
信号線や電源の数が多くなると、第４図〜第６図のIC
パツケージは、（ii）の条件を満たす事ができない。When the number of signal lines and power supplies increases, the ICs in Figs. 4 to 6
The package cannot meet the condition of (ii).
電源線、GND線は同一平面上にあるから第４図〜第６
図のものは（iii）の条件を満たす事ができない。Since the power supply line and the GND line are on the same plane, they are shown in Figs.
The one in the figure cannot satisfy the condition of (iii).
（エ） 信号線・電源線分離型パツケージ 特願昭60−253074号（S60。11.12出願）は、多層にセ
ラミツク板を重ね、その１枚は信号用メタライズ配線を
全て設け、その他のセラミツク板には電源、グランドメ
タライズ面を四辺全体に設けたセラミツクパツケージを
提案している。(D) Signal line / power line separation type package Japanese Patent Application No. 60-253074 (S60. 11.12 application) is a multilayer ceramic board, one of which is provided with all signal metallized wiring and the other ceramic board. Proposes a ceramic package with power and ground metallized surfaces on all four sides.
このパツケージは極めて洗練された構造となつてい
る。前節の問題において、（ｉ）、（ii）の問題は解決
される。This package has a very sophisticated structure. In the problems in the previous section, the problems (i) and (ii) are solved.
しかしながら、（iii）の問題については十分な解決
を与えていない。本発明者はこう考える。However, it does not give a sufficient solution to the problem of (iii). The present inventor thinks as follows.
（オ） 目的 集積回路の電源へ雑音が入りにくいようにするため、
電源とGNDの間に大きい容量のコンデンサを形成した集
積回路パツケージを提供する事が本発明の第１の目的で
ある。(E) Purpose To prevent noise from entering the power supply of the integrated circuit,
It is a first object of the present invention to provide an integrated circuit package in which a large capacity capacitor is formed between a power supply and GND.
信号線のインピーダンスをある特定インピーダンスに
合致させ高周波、高速信号が通りやすくなつている集積
回路パツケージを提供する事が本発明の第２の目的であ
る。It is a second object of the present invention to provide an integrated circuit package in which the impedance of the signal line is matched with a certain specific impedance so that high frequency and high speed signals can easily pass therethrough.
（カ） 構成 本発明の集積回路パツケージの特徴は以下の如くであ
る。(F) Structure The features of the integrated circuit package of the present invention are as follows.
電源供給用のメタライズ面を４辺に有するセラミツク
板を、グランドメタライズ面を有するセラミツク板を挾
んで、電源とグランドの間に大きい容量のコンデンサを
構成する。A ceramic plate having a metallization surface for power supply on four sides and a ceramic plate having a ground metallization surface are sandwiched to form a large-capacity capacitor between the power supply and the ground.
信号用配線は唯ひとつのセラミツク板の上に集合させ
る。電源メタライズ面をグランドメタライズ面で挾んだ
組を、信号用配線のセラミツク板の上下に少くともひと
つづつ設ける。The signal wiring is assembled on a single ceramic board. At least one set, in which the power supply metallized surface is sandwiched by the ground metallized surface, is provided above and below the ceramic board for signal wiring.
図式的に一般的な説明をする。 A general explanation will be given diagrammatically.
電源（VTT、VSS、VDD、…）はそれぞれ１枚のセラミ
ツク板に対応させ、セラミツク板の４辺に電源メタライ
ズ面を設ける。Each of the power supplies (V TT , V SS , V DD , ...) Corresponds to one ceramic board, and a power supply metallized surface is provided on four sides of the ceramic board.
グランドGNDもメタライズ面として１枚のセラミツク
板の全体に形成する。The ground GND is also formed as a metallized surface over the entire ceramic plate.
つまり、電源面、グランド面は、セラミツク板に一対
一の対応をする。That is, the power supply surface and the ground surface have a one-to-one correspondence with the ceramic board.
ｎ個の異なる電源があれば、少なくともｎ枚の電源用
セラミツク板が必要となる。If there are n different power supplies, at least n power supply ceramic plates are required.
電源面、グランド面は、各セラミツク板の上面全体に
設ける。１枚のセラミツク板に、２以上の電源面が存在
するという事はない。電源面とグランド面が共存すると
いう事もない。信号線が電源、グランド面にあるという
事もない。The power supply surface and the ground surface are provided on the entire upper surface of each ceramic plate. There can be no more than one power plane on a ceramic board. The power supply side and the ground side do not coexist. There is no need for signal lines on the power or ground plane.
、このようにセラミツク板と、電源、グランド面、信号
線面が一対一に対応している。In this way, the ceramic plate and the power supply, ground surface, and signal line surface have a one-to-one correspondence.
従つて、積層の順序を表現するため、電源面、グラン
ド面、信号線面が形成されたセラミツク板の順序を述べ
るかわりに、面自体の順序を述べる事ができる。Therefore, in order to express the order of stacking, instead of describing the order of the ceramic plates on which the power plane, the ground plane, and the signal line plane are formed, the order of the planes themselves can be described.
電源面をＫによつて表現する。 The power surface is represented by K.
グランド面をＧによつて表現する。 The ground plane is represented by G.
信号線面をＳによつて表現する。 The signal line surface is represented by S.
本発明は、Ｋが必ずＧによつて挾まれている事を要求
する。つまりGKGという層構造を要求しているのであ
る。The present invention requires that K is always sandwiched by G. In other words, it requires a layered structure called GKG.
さらに、本発明は、これらの構造が信号線面の上下に
少なくとも１組ある、という事を要求している。Further, the present invention requires that there be at least one set of these structures above and below the signal line plane.
つまり、本発明の集積回路パツケージの一般構造は、
下から上への順で、次の積層構造として表現できる。That is, the general structure of the integrated circuit package of the present invention is
It can be expressed as the following laminated structure in order from the bottom to the top.
GKGK…GSGKGK…Ｇ （１） これが一般式である。電源層、グランド層を区別する
必要がある場合は、次のように書く。GKGK ... GSGKGK ... G (1) This is a general formula. If it is necessary to distinguish between the power supply layer and the ground layer, write as follows.
GoK1G1K2G2…Gj-1SGjKjGj+1…KnGn+1 （２） 任意の電源面Kiは、それより下のGi-1と、それより上
のGiとの間にコンデンサを形成する。上又は下だけにあ
る場合に比べて、コンデンサの容量は２倍になる。また
GK間の厚みを、通常の場合の半分にすれば、これによつ
て容量は２倍になる。GoK 1 G 1 K 2 G 2 … G j-1 SG j K j G j + 1 … K n G n + 1 (2) Arbitrary power plane Ki is below G i-1 and Form a capacitor with the upper Gi. The capacitance of the capacitor is doubled compared to when it is only above or below. Also
If the thickness between GKs is halved than usual, this will double the capacity.
同じ表記法で特願昭60−253074のパツケージの構造を
表現すると、 GSKG （３） となる。Ｓの上下に於て、本発明の要件を持つていな
い。When the structure of the package of Japanese Patent Application No. 60-253074 is expressed in the same notation, it becomes GSKG (3). Above and below S do not have the requirements of the invention.
第４図〜第６図のパツケージは、ひとつの平面上に電
源、グランド、信号線が共存しているから、前記の表記
では記述できない。The packages shown in FIGS. 4 to 6 cannot be described by the above notation because the power source, the ground, and the signal line coexist on one plane.
以下、実施例を示す図面によつて説明する。 Embodiments will be described below with reference to the drawings.
第１図は本発明の集積回路パツケージの斜視図、第２
図は縦断面図である。このパツケージは、中央に開口を
有するセラミツク板１〜６を積層し、最下層に盲板であ
る底板７を貼付けたものである。FIG. 1 is a perspective view of an integrated circuit package of the present invention, and FIG.
The figure is a longitudinal sectional view. In this package, ceramic plates 1 to 6 having an opening in the center are laminated, and a bottom plate 7 which is a blind plate is attached to the lowermost layer.
底板７は金属板であつてもよいし、上面にメタライズ
面を設けたセラミツク板であつてもよい。The bottom plate 7 may be a metal plate or a ceramic plate having an upper surface provided with a metallized surface.
メタライズというのは、物体の表面に金属を被覆す
る、という事である。ここでは、セラミツク板の表面に
導電体を形成するために、金属層を形成する事である。Metallizing means coating the surface of an object with metal. Here, a metal layer is formed in order to form a conductor on the surface of the ceramic plate.
セラミツクに接触する部分はタングステンＷである。
外部に露呈しない場合はタングステンだけでもよい。外
部に露出する場合は、さらに、金Auで被覆する。The part that comes into contact with the ceramic is tungsten W.
If it is not exposed to the outside, only tungsten may be used. When exposed to the outside, it is further covered with gold Au.
一般に厚膜であつて、10μｍ〜30μｍの厚みがある。 Generally, a thick film has a thickness of 10 μm to 30 μm.
第１図に於てメタライズ面又はメタライズ線を示すた
めに、斜線を付している。これは断面を表わすハツチン
ではない。In FIG. 1, diagonal lines are attached to indicate metallized surfaces or lines. This is not a cross-sectioned Hutchin.
底板７の上面は、グランド面となる。前述の説明では
第０グランド面Goであつたものに当る。底板７が金属板
であつても、この上面がGoに当ることに変りはない。メ
タライズ面であつても金属であつても同じことである。The upper surface of the bottom plate 7 serves as a ground surface. In the above description, it corresponds to the 0th ground plane Go. Even if the bottom plate 7 is a metal plate, the top surface still hits Go. The same applies to metallized surfaces and metal.
第１セラミツク板１より上のセラミツク板は全て中央
に開口W1、W2、W3、W4を有する。All the ceramic plates above the first ceramic plate 1 have openings W 1 , W 2 , W 3 , W 4 in the center.
第１セラミツク板１〜第３セラミツク板３は同じ辺長
W1の開口を有する。開口W1と底板７で囲まれる空間をキ
ヤビテイ12という。ここにICチツプをダイボンドするの
である。The first ceramic plate 1 to the third ceramic plate 3 have the same side length
It has an opening of W 1 . The space surrounded by the opening W 1 and the bottom plate 7 is called a cavity 12. The IC chip is die-bonded here.
第４セラミツク板４の開口W2は、W1より大きい。ここ
に第１段部D1が生ずる。The opening W 2 of the fourth ceramic plate 4 is larger than W 1 . The first step D 1 occurs here.
第５セラミツク板５の開口W3は、W2よりさらに大き
い。第４セラミツク板４の内縁に第２段部D2が生ずる。The opening W 3 of the fifth ceramic plate 5 is larger than W 2 . A second step D 2 is formed on the inner edge of the fourth ceramic plate 4.
第６セラミツク板６の開口W4は、W3よりも大きい。第
５セラミツク板５の内縁に第３段部D3が生ずる。The opening W 4 of the sixth ceramic plate 6 is larger than W 3 . A third step D 3 is formed on the inner edge of the fifth ceramic plate 5.
第３セラミツク板３までは外辺長が等しく、外側面は
面一（つらいち）になつている。The outer sides up to the third ceramic plate 3 are equal, and the outer surfaces are flush with each other.
第４セラミツク板４〜第６セラミツク板６までの外辺
長は等しく、第３セラミツク板３までのものより短い。
そこで第３セラミツク板３の外縁に第４段部D4が生じ
る。The outer peripheral lengths of the fourth ceramic plate 4 to the sixth ceramic plate 6 are equal, and shorter than those of the third ceramic plate 3.
Then, a fourth step D 4 is formed on the outer edge of the third ceramic plate 3.
第１セラミツク板１の上には電源メタライズ面K1が形
成されている。これは外部に露呈していない。この電源
メタライズ面はワイヤボンデングの対象とはならない。
単に、グランドとの間にコンデンサを形成するために追
加されたものである。A power source metallized surface K 1 is formed on the first ceramic plate 1. It is not exposed to the outside. This power metallized surface is not subject to wire bonding.
It is simply added to form a capacitor to ground.
第２セラミツク板２の上面には、第１グランドメタラ
イズ面G1が形成されている。このグランドメタライズ面
G1も外部に露呈していない。ワイヤボンデングの対象に
ならない。つまり、ICチツプにグランドレベルを与える
ためのグランド面ではない。単にコンデンサを形成する
ためのものである。A first ground metallized surface G 1 is formed on the upper surface of the second ceramic plate 2. This grand metallized surface
G 1 is also not exposed to the outside. Not subject to wire bonding. In other words, it is not the ground plane for giving the IC chip a ground level. It is simply for forming a capacitor.
コンデンサの極板距離である、第１セラミツク板１、
第２セラミツク板の厚みT1、T2は十分に小さい。The first ceramic plate 1, which is the electrode plate distance of the capacitor,
The thicknesses T 1 and T 2 of the second ceramic plate are sufficiently small.
第３セラミツク板３は重要なセラミツク板である。こ
れの上には、多数の信号メタライズ配線11が形成されて
いる。信号メタライズ配線11は、線幅が一定で、開口縁
W1から放射状に延長し、外縁にまで至つている。The third ceramic plate 3 is an important ceramic plate. A large number of signal metallized wirings 11 are formed on this. The signal metallized wiring 11 has a constant line width and has an opening edge.
It extends radially from W 1 and extends to the outer edge.
信号メタライズ配線11は、内縁に於ては、第１段部D1
に露呈し、外縁に於ては第４段部D4に露呈している。The signal metallized wiring 11 has the first step D 1 at the inner edge.
It is exposed to the outer edge and is exposed to the fourth step D 4 at the outer edge.
信号メタライズ配線11は全てが第３セラミツク板３の
上にある。これが信号線面Ｓである。D4に於て、信号メ
タライズ配線11の外縁に、信号用リードフレーム８がろ
う付けされている。The signal metallized wiring 11 is entirely on the third ceramic plate 3. This is the signal line surface S. The signal lead frame 8 is brazed to the outer edge of the signal metallized wiring 11 at D 4 .
第３セラミツク板３の上には、信号メタライズ配線の
他に、電源用メタライズ配線26、グランド用メタライズ
配線27が設けられている。On the third ceramic plate 3, in addition to signal metallized wiring, power supply metallized wiring 26 and ground metallized wiring 27 are provided.
これらは、セラミツク板を上下に貫くスルーホールに
よつて、上下の電源メタライズ面、グランドメタライズ
面と電気的に接続される。These are electrically connected to the upper and lower power supply metallized surfaces and ground metallized surfaces by through holes that vertically penetrate the ceramic plate.
電源用メタライズ配線26、グランド用メタライズ配線
27は第３セラミツク板３の外縁から、中間部まで続いて
いる。中央開口には至らない。Power supply metallized wiring 26, ground metallized wiring
27 extends from the outer edge of the third ceramic plate 3 to the middle portion. It does not reach the central opening.
電源用メタライズ配線26の外縁は、D4に於て、電源用
リードフレーム９にろう付けされる。The outer edge of the power supply metallized wiring 26 is brazed to the power supply lead frame 9 at D 4 .
グランド用メタライズ配線27の外縁は、D4に於て、グ
ランド用リードフレーム10にろう付けされる。The outer edge of the ground metallized wiring 27 is brazed to the ground lead frame 10 at D 4 .
第４セラミツク板４の上面には、第２グランドメタラ
イズ面G2が形成されている。第２段部D2に於て、グラン
ドメタライズ面G2の一部が露出している。この面G2は、
ICチツプのグランドのボンデインパツドとワイヤボンド
されるべき面である。A second ground metallized surface G 2 is formed on the upper surface of the fourth ceramic plate 4. A part of the ground metallized surface G 2 is exposed at the second step D 2 . This surface G 2 is
This is the surface that should be wire-bonded to the ground bond pad of the IC chip.
グランド面G2が、ICチツプを囲む４辺にあるから、IC
チツプのどの位置にグランドレベルを必要とする場合で
あつても、最短のワイヤによつてボンデイングできる。Since the ground plane G 2 is on four sides surrounding the IC chip, the IC
Wherever the chip requires a ground level, it can be bonded with the shortest wire.
第５セラミツク板５の上面には、第２電源メタライズ
面K2が形成されている。On the upper surface of the fifth ceramic plate 5, a second power supply metallized surface K 2 is formed.
電源メタライズ面K2の内縁は、第３段部D3に露出して
いる。この電源面K2は、ICチツプの電源用ボンデイング
パツドとワイヤによつて接続される面である。つまり、
K2はICに対する電源供給面である。The inner edge of the power supply metallized surface K 2 is exposed at the third step D 3 . The power supply surface K 2 is a surface connected to the power supply bonding pad of the IC chip by a wire. That is,
K 2 is the power supply side for the IC.
電源面はICチツプを囲む４辺にあるから、ICチツプの
どの位置に電源用のパツドがあつても、最短のワイヤに
よつて接続できる。Since the power supply surface is on four sides surrounding the IC chip, no matter where the IC chip has a power supply pad, the shortest wire can be used for connection.
第６セラミツク板６の上面は、第３グランドメタライ
ズ面G3となつている。The upper surface of the sixth ceramic plate 6 serves as the third ground metallized surface G 3 .
第６セラミツク板６の上には、蓋板（図示せず）が貼
付けられる。A lid plate (not shown) is attached on the sixth ceramic plate 6.
第５セラミツク板５、第６セラミツク板６によつて、
G2K2G3よりなるコンデンサが構成される。これらのセラ
ミツク板５、６の厚みT5、T6は十分小さい。With the fifth ceramic plate 5 and the sixth ceramic plate 6,
A capacitor composed of G 2 K 2 G 3 is constructed. The thicknesses T 5 and T 6 of these ceramic plates 5 and 6 are sufficiently small.
これらのグランド面Go〜G3、電源面K1、K2は、スルー
ホールにより、信号線面Ｓ上の電源メタライズ配線26、
グランドメタライズ配線27と接続される。These ground planes Go to G 3 and the power planes K 1 and K 2 are provided with through-holes so that the power supply metallized wiring 26 on the signal line plane S,
It is connected to the ground metallized wiring 27.
電源メタライズ配線26と、第１電源メタライズ面K1、
第２電源メタライズ面K2とは、スルーホール18、19によ
つて結合される。The power supply metallization wiring 26 and the first power supply metallization surface K 1 ,
The second power supply metallized surface K 2 is connected by the through holes 18 and 19.
グランドメタライズ配線27と、第０グランド面Goはス
ルーホール20によつて結合される。グランドメタライズ
配線27と、第１グランド面G1〜第３グランド面G3は、ス
ルーホール21、22、23によつて結合されている。The ground metallized wiring 27 and the 0th ground plane Go are coupled by the through hole 20. A ground metallized wirings 27, the first ground plane G 1 ~ third ground surface G 3 are, are by connexion coupled to the through-holes 21, 22 and 23.
第３セラミツク板、第４セラミツク板の厚みT3、T
4は、T1、T2、T5、T6よりも厚い事が望ましい。これは
信号線面ＳをグランドＧ、Ｇから遠ざける、という事で
ある。Thickness of third ceramic plate, fourth ceramic plate T 3 , T
4 is preferably thicker than T 1 , T 2 , T 5 , and T 6 . This means that the signal line surface S is kept away from the grounds G and G.
T1、T2、T5、T6はグランドと電源のコンデンサの厚み
にあたる。これが薄い方が、コンデンサ容量が大きくな
る。望ましくは100μｍ以下であるのがよい。T 1 , T 2 , T 5 , and T 6 are the thickness of the ground and power supply capacitors. The thinner this is, the larger the capacitor capacity is. It is preferably 100 μm or less.
（キ） 他の構成 第３図に本発明の他の実施例を示す。(G) Other structure FIG. 3 shows another embodiment of the present invention.
これは、第２グランド面G2と同一の面上の段部D2に、
終端抵抗R1、R2と、電極28、29を設けたものである。This is on the step D 2 on the same surface as the second ground surface G 2 .
Termination resistors R 1 and R 2 and electrodes 28 and 29 are provided.
第７図にこの部分の拡大部を示す。 FIG. 7 shows an enlarged portion of this portion.
R1はグランド面G2と電極28を結ぶ。R 1 connects the ground plane G 2 and the electrode 28.
R2は電極28、29を結ぶ。R 2 connects the electrodes 28, 29.
ワイヤ31により、１段下の信号用メタライズ配線11と
電極28を接続する。ワイヤ32によつて、１段上の電源用
メタライズ面K2と電極29を接続する。The wire 31 connects the signal metallized wiring 11 one step below and the electrode 28. The wire 32 connects the metallization surface K 2 for the power supply one step higher to the electrode 29.
すると、信号用メタライズ配線11の直流レベルは、電
源VTTを、抵抗R2とR1で分圧したものになる。Then, the DC level of the signal metallization wiring 11 is the power supply V TT divided by the resistors R 2 and R 1 .
また、信号用メタライズ配線11の、グランド間の終端
抵抗はR1とR2の並列抵抗になる。特性インピーダンスを
Zoとすると とする。R1とR2の比は、直流レベルの値で決まるから、
望ましいR1のR2の値が決まる。Further, the terminating resistance of the signal metallized wiring 11 between the grounds is a parallel resistance of R 1 and R 2 . Characteristic impedance
Zo And Since the ratio of R 1 and R 2 is determined by the value of the DC level,
The desired value of R 2 for R 1 is determined.
こうして、信号線の終端は、その特性インピーダンス
Zoで終端されることになる。Thus, the termination of the signal line is
It will be terminated at Zo.
その他の構成は、第１図、第２図に表わされるものと
同様である。Other configurations are the same as those shown in FIGS. 1 and 2.
一般にこのような抵抗は、Goを除き、G1〜Gnの任意の
グランド面に設ける事ができる。Gn+1は蓋板が貼付けら
れるから除外される。抵抗を設ける場合、全面にグラン
ドメタライズすることはできない。４辺の外縁のみにメ
タライズ面を形成することになる。Generally, such a resistor can be provided on any ground plane of G 1 to G n except Go. G n + 1 is excluded because the lid plate is attached. When a resistor is provided, the entire surface cannot be ground metallized. The metallized surface is formed only on the outer edges of the four sides.
この例ではグランド面に抵抗を設けているが、電源面
K1、K2、…、Knであつてもよい。In this example, a resistor is provided on the ground plane,
It may be K 1 , K 2 , ..., K n .
さらに、直流レベルに条件が課されない場合は、電極
28と、抵抗R1だけにしてもよい。この場合、R1＝Zoとす
る。電極28を信号メタライズ配線11の始端にワイヤで結
合することにより、特性インピーダンスで信号線が終端
されることになる。In addition, if no conditions are imposed on the DC level, the electrodes
28 and resistor R 1 may be sufficient. In this case, R 1 = Zo. By connecting the electrode 28 to the starting end of the signal metallized wiring 11 with a wire, the signal line is terminated with the characteristic impedance.
（ク） 実 施 例 第１図の例に於て、セラミツク板１〜６の厚みT1〜T6
を次のようにしたパツケージを作成した。(H) Example In the example of FIG. 1, the thicknesses T 1 to T 6 of the ceramic plates 1 to 6
A package was prepared as follows.
T1＝0.1mm T2＝0.1mm T3＝0.3mm T4＝0.3mm T5＝0.1mm T6＝0.1mm ここで、0.1mmの厚みはコンデンサを形成する部分の
セラミツクの厚さである。 T 1 = 0.1mm T 2 = 0.1mm T 3 = 0.3mm T 4 = 0.3mm T 5 = 0.1mm T 6 = 0.1mm Here, 0.1 mm of thickness is the thickness of the ceramic parts to form a capacitor .
0.3mmの厚み（T3、T4）は信号線が、所定の特性イン
ピーダンスを持つように決められた値である。セラミツ
クがAl2O3であり、誘電率が9.5である時、信号用メタラ
イズ線の幅が0.12mmである場合、0.3mmの厚みのセラミ
ツクで、信号線がグランドと挾まれた時、特性インピー
ダンス が50Ωになる。The thickness of 0.3 mm (T 3 , T 4 ) is a value determined so that the signal line has a predetermined characteristic impedance. When the ceramic is Al 2 O 3 and the permittivity is 9.5, and the width of the signal metallization line is 0.12 mm, the characteristic impedance when the signal line is sandwiched by the ceramic with a thickness of 0.3 mm Becomes 50Ω.
以上の値に於て、電源とグランド間に形成される４つ
のコンデンサの容量の和は150pFであつた。パツケージ
の一辺は7mmのパツケージである。７×7mmの外形のパツ
ケージに於て、電源、グランド間の容量が150pFという
のは極めて大きい値である。With the above values, the sum of the capacities of the four capacitors formed between the power supply and the ground was 150 pF. One side of the package is a 7 mm package. In a 7 x 7 mm package, the capacitance between the power supply and ground is 150 pF, which is an extremely large value.
次に、このパツケージに４〜18GHzの帯域を有する増
幅器チツプを着装した。この増幅器チツプは４〜18GHz
の帯域で8dBの利得をもつものである。Next, an amplifier chip having a band of 4 to 18 GHz was mounted on this package. This amplifier chip is 4-18GHz
It has a gain of 8 dB in the band.
そして、5GHzの入力信号に対する利得を測定した。 Then, the gain for the input signal of 5 GHz was measured.
電源、グランド間のコンデンサの効果を見るために、
電源には、直流電圧と、この直流電圧の1/100の振幅を
もつ10GHzの交流を雑音成分として加えた。To see the effect of the capacitor between the power supply and ground,
To the power supply, a DC voltage and an AC of 10 GHz with an amplitude of 1/100 of this DC voltage were added as noise components.
電源のとり方として、本発明のパツケージの （ａ） 電源用メタライズ面からチツプに与えたもの （ｂ） 信号用メタライズ線のひとつを使つてチツプに
与えたもの の２つの場合について実験を行なつた。（ａ）が本発明
の場合に当り、（ｂ）が従来例に当る。As a way of taking power, two cases of the package of the present invention (a) that was given to the chip from the metallized surface for power supply, and (b) that that was given to the chip by using one of the signal metallized lines were tested. . (A) corresponds to the case of the present invention, and (b) corresponds to the conventional example.
（ａ）の場合、雑音成分は減衰して1/20以下であつ
た。出力波形の歪みもみられなかつた。In the case of (a), the noise component was attenuated to 1/20 or less. No distortion of the output waveform was observed.
（ｂ）の場合、雑音成分は減衰せず、出力波形の歪み
が著しかつた。In the case of (b), the noise component was not attenuated, and the distortion of the output waveform was significant.
（ケ） 効果 本発明のパツケージは、電源メタライズ面を、グラン
ドメタライズ面で挟む構造GKGを取ることにより、内部
に大きい容量のコンデンサを持つ。このため電源が安定
し、電源の雑音が問題となるような、高速、高周波用途
の集積回路のパツケージとして最適である。また、信号
線面Ｓとグランドメタライズ面Ｇ間のセラミツク板を、
グランドメタライズ面Ｇと電源メタライズ面間のセラミ
ックより厚くすることにより、電源の影響を抑える。さ
らにセラミックの厚さと信号線の線幅の比によって定ま
る特性インピーダンスと終端抵抗を等しくすることによ
り高速デジタル信号を処理するGaAs集積回路のパツケー
ジとして極めて有効である。(X) Effect The package of the present invention has a large-capacity capacitor inside by adopting the structure GKG in which the power supply metallized surface is sandwiched by the ground metallized surfaces. Therefore, it is suitable as a package of an integrated circuit for high speed and high frequency applications where the power source is stable and noise of the power source becomes a problem. In addition, the ceramic plate between the signal line surface S and the ground metallized surface G is
The thickness of the ceramic between the ground metallization surface G and the power supply metallization surface is made thicker to suppress the influence of the power supply. Furthermore, by making the characteristic impedance and the terminating resistance, which are determined by the ratio of the thickness of the ceramic and the width of the signal line, equal, it is extremely effective as a package of a GaAs integrated circuit that processes high-speed digital signals.
第１図は本発明の実施例にかかるパツケージの斜視図。 第２図は同じものの縦断面図。 第３図は本発明の他の実施例にかかるパツケージの斜視
図。 第４図は公知のプラスチツクパツケージ（Ｐ−DIP）の
１例を示す縦断面図。 第５図は公知のサーデイプ（CERDIP）の１例を示す縦断
面図。 第６図は従来例にかかるセラミツクパツケージの１例を
示す縦断面図。 第７図は第３図の実施例に於て、抵抗の部分のみを拡大
した平面図。 １……第１セラミツク板 ２……第２セラミツク板 ３……第３セラミツク板 ４……第４セラミツク板 ５……第５セラミツク板 ６……第６セラミツク板 ７……底板 ８……信号用リードフレーム ９……電源用リードフレーム 10……グランド用リードフレーム 11……信号メタライズ配線 Go、G1〜Gn……グランドメタライズ面 K1〜Kn……電源メタライズ面 Ｓ……信号線面 18〜23……スルーホール 26……電源用メタライズ配線 27……グランド用メタライズ配線FIG. 1 is a perspective view of a package according to an embodiment of the present invention. FIG. 2 is a longitudinal sectional view of the same. FIG. 3 is a perspective view of a package according to another embodiment of the present invention. FIG. 4 is a vertical sectional view showing an example of a known plastic package (P-DIP). FIG. 5 is a vertical sectional view showing an example of a known cerdip (CERDIP). FIG. 6 is a vertical sectional view showing an example of a ceramic package according to a conventional example. FIG. 7 is a plan view enlarging only the resistance portion in the embodiment of FIG. 1 ... 1st ceramic board 2 ... 2nd ceramic board 3 ... 3rd ceramic board 4 ... 4th ceramic board 5 ... 5th ceramic board 6 ... 6th ceramic board 7 ... bottom board 8 ... signal Lead frame 9 …… Power supply lead frame 10 …… Ground lead frame 11 …… Signal metallization wiring Go, G 1 to Gn …… Ground metallized surface K 1 to Kn …… Power supply metallized surface S …… Signal line surface 18 〜23 …… Through hole 26 …… Power supply metallized wiring 27 …… Ground metallized wiring
Claims (9)
であって開口のない底板７と、中央に開口を有し該中央
開口から外縁に至る全ての信号メタライズ配線11と中間
部から外縁に至る電源用メタライズ配線26及びグランド
用メタライズ配線27とよりなる信号線面Ｓを有する１枚
のセラミック板と、中央に開口を有し四辺の全面或は一
部に電源メタライズ面K1、K2、…、Knを形成したｎ枚の
セラミック板と、中央に開口を有し四辺の全面或は一部
にグランドメタライズ面G1、G2、…、Gn+1を形成した
（ｎ＋１）枚のセラミック板と、信号線面Ｓを有するセ
ラミック板の外縁に於て信号メタライズ配線11、電源用
メタライズ配線26、グランド用メタライズ配線27にそれ
ぞれ接続される信号用リードフレーム８、電源用リード
フレーム９、グランド用リードフレーム10と、前記電源
用メタライズ配線26と電源メタライズ面K1、K2、…、Kn
とを結合するスルーホールと、前記グランド用メタライ
ズ配線27とグランドメタライズ面G0、G1、G2、…、Gnと
を結合するスルーホールとよりなり、電源メタライズ面
Ｋがグランドメタライズ面Ｇによって挟まれたGKGの層
構造を、信号線面Ｓの上下に少なくともひとつ以上有す
るようにセラミック板が積層されており、中央の開口部
の底板上面のキャビティ12に集積回路チップを収容でき
るようにした事を特徴とする集積回路パッケージ。1. A bottom plate 7 which is a conductor having at least an upper surface serving as a ground plane G 0 and has no opening, all signal metallized wirings 11 having an opening at the center and extending from the central opening to the outer edge, and from the middle portion to the outer edge. One ceramic plate having a signal line surface S consisting of a power supply metallized wiring 26 and a ground metallized wiring 27, and a power supply metallized surface K 1 , K 2 on all or part of the four sides with an opening in the center. , ..., N n ceramic plates and an opening in the center, and ground metallized surfaces G 1 , G 2 , ..., G n + 1 are formed on all or part of the four sides (n + 1). A signal lead frame 8 and a power supply lead frame which are respectively connected to the signal metallized wiring 11, the power supply metallized wiring 26, and the ground metallized wiring 27 at the outer edges of the single ceramic plate and the ceramic plate having the signal line surface S. 9. Grand The lead frame 10 and the power supplying metallized wirings 26 and the power source metallized surface K 1, K 2, ..., K n
And a ground metallized wiring 27 and the ground metallized surfaces G 0 , G 1 , G 2 , ..., G n . The power supply metallized surface K is a ground metallized surface G. The ceramic plates are laminated so as to have at least one layer structure of the GKG sandwiched between the upper and lower sides of the signal line surface S so that the integrated circuit chip can be accommodated in the cavity 12 on the upper surface of the bottom plate of the central opening. An integrated circuit package characterized by the above.
許請求の範囲第（１）項記載の集積回路パッケージ。2. The integrated circuit package according to claim 1, wherein the bottom plate 7 is a metal plate.
ラミック板である事を特徴とする特許請求の範囲第
（１）項記載の集積回路パッケージ。3. The integrated circuit package according to claim 1, wherein the bottom plate 7 is a ceramic plate having an upper surface provided with a metallized surface.
面Ｇの距離が、グランドメタライズ面Ｇと信号線面の距
離よりも小さい事を特徴とする特許請求の範囲第（１）
項記載の集積回路パッケージ。4. The distance between the power supply metallized surface K and the ground metallized surface G is smaller than the distance between the ground metallized surface G and the signal line surface.
An integrated circuit package according to the paragraph.
面Ｇとの距離が100μｍ以下である事を特徴とする特許
請求の範囲第（４）項記載の集積回路パッケージ。5. The integrated circuit package according to claim 4, wherein the distance between the power supply metallized surface K and the ground metallized surface G is 100 μm or less.
ひとつの面に、信号メタライズ配線の特性インピーダン
スに等しい抵抗を電源メタライズ面から電極28に至るよ
うに形成してある事を特徴とする特許請求の範囲第
（１）項又は第（４）項記載の集積回路パッケージ。6. A resistance equal to the characteristic impedance of the signal metallization wiring is formed on one of the power metallization surfaces K 1 , K 2 , ..., K n from the power metallization surface to the electrode 28. The integrated circuit package according to claim (1) or (4).
ちのひとつの面に信号メタライズ配線の特性インピーダ
ンスに等しい抵抗をグランドメタライズ面から電極28に
至るように形成した事を特徴とする特許請求の範囲第
（１）項又は第（４）項記載の集積回路パッケージ。7. A resistance equal to the characteristic impedance of the signal metallized wiring is formed on one of the ground metallized surfaces G 1 , G 2 , ..., G n from the ground metallized surface to the electrode 28. The integrated circuit package according to claim (1) or (4).
ひとつの面に、該電源メタライズ面から抵抗R1を電極28
に至るように設け、電極28から抵抗R2を電極29に至るよ
うに設け、R1、R2の並列抵抗が信号メタライズ配線の特
性インピーダンスに等しくなるようにしてある事を特徴
とする特許請求の範囲第（１）項又は第（４）項記載の
集積回路パッケージ。8. A resistor R 1 is provided on one surface of the power supply metallized surfaces K 1 , K 2 , ..., K n with a resistance R 1 from the power supply metallized surface.
And the resistor R 2 is provided so as to extend from the electrode 28 to the electrode 29, and the parallel resistance of R 1 and R 2 is equal to the characteristic impedance of the signal metallized wiring. The integrated circuit package according to item (1) or (4).
ちのひとつの面に、該グランドメタライズ面から抵抗R1
を電極28に至るように設け、電極28から抵抗R2を電極29
に至るように設け、R1、R2の並列抵抗が信号メタライズ
配線の特性インピーダンスに等しくなるようにしてある
事を特徴とする特許請求の範囲第（１）項又は第（４）
項記載の集積回路パッケージ。9. A resistance R 1 from one of the ground metallized surfaces G 1 , G 2 , ..., G n from the ground metallized surface.
Is provided so as to reach the electrode 28, and the resistance R 2 is
The parallel resistance of R 1 and R 2 is made equal to the characteristic impedance of the signal metallized wiring, and the parallel resistance of R 1 and R 2 is set forth in claim (1) or (4).
An integrated circuit package according to the paragraph.
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Family Applications (1)
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