JPH0883211A - データ処理装置 - Google Patents

データ処理装置

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JPH0883211A
JPH0883211A JP6217592A JP21759294A JPH0883211A JP H0883211 A JPH0883211 A JP H0883211A JP 6217592 A JP6217592 A JP 6217592A JP 21759294 A JP21759294 A JP 21759294A JP H0883211 A JPH0883211 A JP H0883211A
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JP
Japan
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bit
memory area
signal
access
gate
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JP6217592A
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English (en)
Inventor
Soichi Kobayashi
聡一 小林
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】 【目的】 任意の広さのメモリ領域をバスアクセスの制
御対象として指定でき、少ないレジスタの組によって全
メモリ空間を指定できる。 【構成】 制御対象のメモリ領域を指定するデータ, バ
スアクセスの制御データを格納するレジスタ及び指定す
るメモリ領域にアクセスアドレスが含まれるかを判定す
る回路をそれぞれ備えた複数のメモリ領域制御回路(0:
3) 10〜13の優先順位をプライオリティ制御回路14で決
定し、アクセスアドレスが指定領域に含まれるメモリ領
域制御回路(0:3) 10〜13のうち、優先順位が最上位の回
路のレジスタに格納されている制御データでバスアクセ
スを制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリへのバスアクセ
スをレジスタに格納した制御データで制御するデータ処
理装置に関する。
【０００２】
【従来の技術】マイクロプロセッサを使用したデータ処
理装置の性能は、動作周波数を高くすることで飛躍的に
向上している。これに伴って、外部バスの周波数が高く
なり、バスサイクルが短くなる。１つのバスアクセス
は、マイクロプロセッサがバスアクセスの開始を示すス
トローブ信号をアサートして開始し、メモリコントロー
ラがマイクロプロセッサからのアドレスとストローブ信
号とを受け、アドレス信号をデコードしてデコードした
アドレスのメモリをアクセスし、アクセスが終了すると
所定のタイミングでアクセス終了信号をマイクロプロセ
ッサに返して完了する。リードサイクルの場合、メモリ
コントローラはアクセス終了信号と同時にメモリから読
み出したデータをマイクロプロセッサに返す。
【０００３】バスアクセスに要する時間は、通常、メモ
リコントローラのアドレスデコード時間とメモリのアク
セス時間との和と解釈されている。マイクロプロセッサ
は、アクセス終了信号を受けてから次の動作状態へと遷
移しなければならないので、データよりもアクセス終了
信号に対するセットアップタイムの方が大きくなってい
る場合が多い。そのため、アドレスデコード時間とアク
セス終了信号の生成時間との和の方がメモリのアクセス
時間より大きくなる場合がある。そこで、アクセス時間
を短縮するために外部メモリコントローラでアクセス終
了信号を生成しなくてもよいように、マイクロプロセッ
サ内部にバスアクセスを制御するデータを設定するレジ
スタを設ける工夫がなされてきた。
【０００４】図17はバスアクセスを制御するレジスタが
設けられた従来のデータ処理装置の構成を示すブロック
図である。図中、１はマイクロプロセッサであって、マ
イクロプロセッサ１はメモリコントローラ２からの外部
入力信号を参照することなくバスアクセスを制御可能と
するバスアクセス制御回路５を有する。マイクロプロセ
ッサ１とメモリ３とはバスで接続され、マイクロプロセ
ッサ１とメモリ３との間には種々の外部入力信号をマイ
クロプロセッサ１に与えてメモリ３に対するアクセスを
制御するメモリコントローラ２が接続されている。
【０００５】図18はメモリ３のメモリマップ及びメモリ
領域構成レジスタを備えたメモリ領域構成テーブルの概
念図、図19はメモリ領域構成レジスタのビット割り付け
の図である。このデータ処理装置は、32ビットのアドレ
ス空間（４ＧＢ）を16の領域に等分した 256ＭＢ毎にメ
モリ上で有効なアドレス範囲を設定することができ、図
18に示すように、全アドレス空間を16のテーブルで制御
し、それぞれのテーブルに対応した16個のメモリ領域構
成レジスタを有する。メモリ領域構成レジスタには、図
19に示すように、 256ＭＢ単位でバスアクセスのウエイ
ト数、あるメモリ領域を複数回の単一転送のかたまりで
転送するか否か（バースト転送の有無）等のアクセス制
御データを設定できるようになっている。従って、メモ
リコントローラ２は、マイクロプロセッサ１へアクセス
終了信号を返したり、バースト転送の有無を調べてマイ
クロプロセッサ１に知らせる必要がなくなり、アクセス
時間が短縮される。
【０００６】
【発明が解決しようとする課題】しかし、上述のような
従来のデータ処理装置では、バスアクセスを制御するレ
ジスタによって 256ＭＢという大きな単位でしか制御が
できず、例えば４ＫＢのような小さな領域を制御すべく
４ＫＢ毎にレジスタを設けた場合、レジスタの数が膨大
になるので、実質的には小さな領域の制御が不可能であ
る。また、各レジスタが制御するメモリ領域の広さは予
め設定されており、固定的である。さらに、アドレスが
不連続な複数領域にまたがったメモリ領域を１つのレジ
スタで制御することができなかった。
【０００７】本発明はこのような問題点を解決するため
になされたものであって、メモリ領域の先頭アドレス及
び広さを設定するレジスタを設けることにより、少ない
レジスタ数で任意の広さのメモリ領域のバスアクセスが
制御できるデータ処理装置の提供を目的とする。
【０００８】また、本発明は、メモリ領域の先頭アドレ
ス及び広さを設定するレジスタを複数組設けて複数組の
レジスタに優先順位を与えることにより、アドレスが不
連続な複数領域にまたがったメモリ領域を１つのレジス
タで制御できるデータ処理装置の提供を目的とする。
【０００９】
【課題を解決するための手段】請求項１のデータ処理装
置は、メモリ内の所定範囲のメモリ領域の先頭アドレス
の上位所定数のビットからなる第１のビット列、このメ
モリ領域に対するアクセスのウエイト数を設定する第２
のビット列、及びメモリへのアクセスアドレスの上位か
ら、第１のビット列の上位所定数と同数ビットの下位か
ら、前記メモリ領域の広さに応じたビット数までのビッ
トをマスクしてメモリ領域の所定範囲の広さを規定する
第３のビット列を格納するレジスタと、アクセスアドレ
スの上位からの各ビットと第３のビット列の各ビットと
のそれぞれの論理積をとる第１のゲート、第１のゲート
の各出力と第１のビット列の各ビットとの一致を判定す
る第２のゲート、及び第２のゲートの全出力の一致を判
定する第３のゲートを備え、アクセスアドレスが第１及
び第３のビット列により規定される所定範囲のメモリ領
域に含まれるか否かを判定する判定回路と、判定回路の
判定の結果、アクセスアドレスが所定範囲のメモリ領域
に含まれる場合は、第２のビット列が設定するウエイト
数でバスアクセスを制御するバスインターフェース制御
回路とを備えたことを特徴とする。
【００１０】請求項４のデータ処理装置は、請求項１に
加えて、プロセッサに外部から与えられる、バスアクセ
スの各サイクルの終了を示す第１の外部入力信号及びバ
スアクセスのウエイト数を設定する第２の外部入力信号
を参照してバスアクセスを制御するか否かを指定する第
４のビットをレジスタに格納し、バスインターフェース
制御回路は第４のビットが有効な状態でメモリ領域へア
クセスする場合は第１及び第２の外部入力信号を参照し
てバスアクセスを制御することを特徴とする。
【００１１】請求項７のデータ処理装置は、請求項１に
加えて、アクセス不可能な領域へアクセスした場合に所
定の例外処理を起動させる第６のビットをレジスタに格
納し、バスインターフェース制御回路は、第６のビット
が有効な状態でアクセス不可能な領域へアクセスした場
合、第２のビット列が設定するウエイト数経過後に所定
の例外処理を起動する。
【００１２】請求項10のデータ処理装置は、請求項１に
加えて、プロセッサに外部から与えられる、バスアクセ
スの各サイクルの終了を示す第１の外部入力信号及びバ
スアクセスのウエイト数を設定する第２の外部入力信号
を参照してバスアクセスを制御するか否かを指定する第
４のビット、及びアクセス不可能な領域へアクセスした
場合に所定の例外処理を起動させる第６のビットがレジ
スタに格納され、バスインターフェース制御回路は、第
４及び第６のビットが有効な状態でメモリ領域へアクセ
スする場合、第２のビット列が設定するウエイト数が経
過するまでに第１乃至第３の外部入力信号がアサートさ
れたときは第２の外部入力信号が設定するウエイト数で
所定の例外処理を起動し、第２のビット列が設定するウ
エイト数が経過するまでに第１の外部入力信号がアサー
トされて第２の外部入力信号がアサートされないときは
第２のビット列が設定するウエイト数でバスアクセスを
制御し、第２のビット列が設定するウエイト数が経過す
るまでに第１の外部入力信号がアサートされないときは
第２のビット列が設定するウエイト数で所定の例外処理
を起動し、また、第６のビットが有効で第４のビットが
無効な状態でアクセス不可能な領域へアクセスした場
合、第２のビット列が設定するウエイト数経過後に所定
の例外処理を起動することを特徴とする。
【００１３】請求項13のデータ処理装置は、請求項１の
レジスタ及び判定回路をそれぞれ備え、バスアクセスの
制御対象とする複数のメモリ領域の設定を可能とする複
数のメモリ領域制御回路と、複数のメモリ領域制御回路
の優先順位を決定し、第３のゲートの出力が、第２のゲ
ートの全出力の一致を示すメモリ領域制御回路の中から
優先度が最上位の回路を選択する回路と、このメモリ領
域制御回路の第２のビット列のデータのみを出力する選
択出力回路と、選択されたメモリ領域制御回路が制御対
象とするメモリ領域へアクセスする場合は選択出力回路
が出力する第２のビット列のデータに基づいてバスアク
セスを制御するバスインターフェース制御回路とを備え
たことを特徴とする。
【００１４】請求項16のデータ処理装置は、請求項10の
レジスタ及び判定回路をそれぞれ備え、バスアクセスの
制御対象とする複数のメモリ領域の設定を可能とする複
数のメモリ領域制御回路と、複数のメモリ領域制御回路
の優先順位を決定し、第３のゲートの出力が、第２のゲ
ートの全出力の一致を示すメモリ領域制御回路の中から
優先度が最上位の回路を選択する回路と、このメモリ領
域制御回路の第２のビット列及び第６のビットのデータ
のみを出力する選択出力回路と、第４及び第６のビット
が有効な状態で、選択されたメモリ領域制御回路で設定
されるメモリ領域へアクセスする場合、第２のビット列
が設定するウエイト数が経過するまでに第１乃至第３の
外部入力信号がアサートされたときは第２の外部入力信
号が設定するウエイト数で所定の例外処理を起動し、第
２のビット列が設定するウエイト数が経過するまでに第
１の外部入力信号がアサートされて第２の外部入力信号
がアサートされないときは第２のビット列が設定するウ
エイト数でバスアクセスを制御し、第２のビット列が設
定するウエイト数が経過するまでに第１の外部入力信号
がアサートされないときは第２のビット列が設定するウ
エイト数で所定の例外処理を起動し、また、第６のビッ
トが有効で第４のビットが無効な状態でアクセス不可能
な領域へアクセスした場合、第２のビット列が設定する
ウエイト数経過後に所定の例外処理を起動するバスイン
ターフェース制御回路とを備えたことを特徴とする。
【００１５】請求項２，５，８，11，14，及び17のデー
タ処理装置は、第３のゲートの出力が、第２のゲートの
全出力の一致を示す場合は、メモリ領域をアクセスする
ことを示す信号を、アクセスアドレスをデコードする回
路に出力することを特徴とする。
【００１６】請求項３，６，９，12，15，及び18のデー
タ処理装置は、レジスタの所定ビットを無効にする第５
のビットがレジスタに格納されることを特徴とする。
【００１７】
【作用】請求項１のデータ処理装置は、メモリへバスア
クセスするとき、アクセスアドレスの上位所定数のビッ
トと第３のビット列との各ビットの論理積を第１のゲー
トでとることで、第３のビット列が規定する広さを有
し、このアクセスアドレスと上位所定数のビットが同一
であるメモリ領域の先頭アドレスを得、第１のゲートの
出力と第１のビット列との各ビットの一致を第２のゲー
トで判別し、第３のゲートの出力が、第２のゲートの全
出力の一致を示す場合はアクセスアドレスが制御対象の
メモリ領域に含まれると判定し、第２のビット列が設定
するウエイト数でバスアクセスを制御する。従って、任
意のアドレスを先頭アドレスとする任意の広さのメモリ
領域をバスアクセスの制御対象として設定できる。
【００１８】請求項４のデータ処理装置は、プロセッサ
に与えられる外部入力信号を参照するか否かを指定する
第４のビットが有効な状態でメモリ領域へアクセスする
場合、第２のビット列が設定するウエイト数が経過する
までに第１の外部入力信号がアサートされたときは第２
の外部入力信号が設定するウエイト数でバスアクセスを
制御し、第２のビット列が設定するウエイト数が経過す
るまでに第１の外部入力信号がアサートされないときは
第２のビット列が設定するウエイト数でバスアクセスを
制御する。従って、レジスタでデータが設定されたメモ
リ領域であっても、外部入力信号を参照して動作するこ
とができる。
【００１９】請求項７のデータ処理装置は、アクセス不
可能な領域へアクセスした場合に所定の例外処理を起動
させる第６のビットが有効な状態でアクセス不可能な領
域へアクセスした場合、第２のビット列が設定するウエ
イト数経過後に所定の例外処理を起動する。従って、メ
モリが実装されていないなどでアクセス不可能な領域へ
アクセスした場合でもハングアップすることなく例外処
理を起動できる。
【００２０】請求項10のデータ処理装置は、第４及び第
６のビットが有効な状態で前記メモリ領域へアクセスし
た場合、第２のビット列が設定するウエイト数が経過す
るまでに第１乃至第３の外部入力信号がアサートされた
ときは第２の外部入力信号が設定するウエイト数で所定
の例外処理を起動し、第２のビット列が設定するウエイ
ト数が経過するまでに第１の外部入力信号がアサートさ
れて第２の外部入力信号がアサートされないときは第２
のビット列が設定するウエイト数でバスアクセスを制御
し、第２のビット列が設定するウエイト数が経過するま
でに第１の外部入力信号がアサートされないときは第２
のビット列が設定するウエイト数で所定の例外処理を起
動し、また、第６のビットが有効で第４のビットが無効
な状態でアクセス不可能な領域へアクセスした場合、第
２のビット列が設定するウエイト数経過後に所定の例外
処理を起動する。
【００２１】請求項13のデータ処理装置は、アクセスア
ドレスを複数のメモリ領域制御回路に与え、第３のゲー
トからの出力が、第２のゲートからの全出力の一致を示
し、かつ優先順位が最上位であるメモリ領域制御回路を
選択し、このメモリ領域制御回路の第２のビット列のデ
ータのみを選択出力回路が出力し、選択されたメモリ領
域制御回路で設定されるメモリ領域へアクセスする場合
は選択出力回路が出力する第２のビット列のデータに基
づいてバスアクセスを制御する。複数組のメモリ領域制
御回路を設け、それらに優先順位を与えることにより、
優先順位が低いメモリ領域制御回路によって、より優先
順位が高いメモリ領域制御回路が制御対象とするメモリ
領域にオーバーラップするメモリ領域の設定を可能と
し、オーバーラップして設定したメモリ領域のうち、よ
り優先順位が高いメモリ領域制御回路が制御対象とする
メモリ領域を除く、アドレスが不連続の複数のメモリ領
域を制御対象として設定でき、結果的にアドレス空間の
全域を少ないレジスタで制御できる。
【００２２】請求項16のデータ処理装置は、アクセスア
ドレスを複数のメモリ領域制御回路に与え、第３のゲー
トからの出力が、第２のゲートからの全出力の一致を示
し、かつ優先順位が最上位であるメモリ領域制御回路を
選択し、このメモリ領域制御回路の第２のビット列及び
第６のビットのデータのみを選択出力回路が出力し、第
４及び第６のビットが有効な状態で、選択されたメモリ
領域制御回路で設定されるメモリ領域へアクセスする場
合、第２のビット列が設定するウエイト数が経過するま
でに第１乃至第３の外部入力信号がアサートされたとき
は第２の外部入力信号が設定するウエイト数で所定の例
外処理を起動し、第２のビット列が設定するウエイト数
が経過するまでに第１の外部入力信号がアサートされて
第２の外部入力信号がアサートされないときは第２のビ
ット列が設定するウエイト数でバスアクセスを制御し、
第２のビット列が設定するウエイト数が経過するまでに
第１の外部入力信号がアサートされないときは第２のビ
ット列が設定するウエイト数で所定の例外処理を起動
し、また、第６のビットが有効で第４のビットが無効な
状態でアクセス不可能な領域へアクセスした場合、第２
のビット列が設定するウエイト数経過後に所定の例外処
理を起動する。複数組のメモリ領域制御回路を設け、そ
れらに優先順位を与えることにより、優先順位が低いメ
モリ領域制御回路によって、より優先順位が高いメモリ
領域制御回路が制御対象とするメモリ領域にオーバーラ
ップするメモリ領域の設定を可能とし、オーバーラップ
して設定したメモリ領域のうち、より優先順位が高いメ
モリ領域制御回路が制御対象とするメモリ領域を除く、
アドレスが不連続の複数のメモリ領域を制御対象として
設定でき、結果的にアドレス空間の全域を少ないレジス
タで制御できる。
【００２３】請求項２，５，８，11，14, 及び17のデー
タ処理装置は、第３のゲートの出力が、第２のゲートの
全出力の一致を示す場合は、メモリ領域をアクセスする
ことを示す信号を、アクセスアドレスをデコードする回
路に出力し、アクセスアドレスのうち、マスクビットで
マスクされない上位ビット、即ち、第１のビット列の先
頭アドレスと共通するビットのアドレスのデコードが不
要となる。
【００２４】請求項３，６，９，12，15, 及び18のデー
タ処理装置は、レジスタに格納されているウエイト数な
どの所定ビットを第５のビットで無効にし、外部入力信
号の参照だけで動作することが可能になる。
【００２５】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。 〔実施例１〕図１は、本発明のデータ処理装置の構成を
示すブロック図である。図中、１はマイクロプロセッサ
であって、マイクロプロセッサ１は、メモリコントロー
ラ２からの外部入力信号を参照することなくバスアクセ
スを制御可能とするバスアクセス制御回路４を有する。
マイクロプロセッサ１とメモリ３とはバスで接続され、
マイクロプロセッサ１とメモリ３との間には後述する種
々の外部入力信号をマイクロプロセッサ１に与えてメモ
リ３に対するアクセスを制御するメモリコントローラ２
が接続されている。本発明のデータ処理装置は、メモリ
へのアクセス要求に続けてデータを転送する単一転送モ
ードと、あるメモリ領域を複数回の単一転送のかたまり
で転送するバースト転送モードとの２つのデータ転送モ
ードを有し、単一転送モード時のサイクル及びバースト
転送モード時のサイクル、単一サイクル及びバーストサ
イクルのウエイト数、バースト転送の有無、及びメモリ
が実装されていない領域などのバスアクセスが不可能な
領域へアクセスしようとしたバスエラーの場合に例外処
理を行うか否か（バスエラーの有無）のデータが予めメ
モリコントローラ２に設定されている。
【００２６】図２は、バスアクセス制御回路４の内部構
成を示す回路図である。４つのメモリ領域制御回路(0:
3) 10〜13はそれぞれが同一の構成を有し、制御対象と
すべき任意の広さのメモリ領域を設定するメモリ領域マ
スクレジスタとメモリ領域アドレスレジスタとの組（後
に詳述する）をそれぞれ１組備えている。メモリ領域制
御回路(0:3) 10〜13はアクセスすべきアドレスがその設
定メモリ領域に含まれている場合に有意となるMEM(0:3)
信号をプライオリティ制御回路14に出力するとともに、
MEM(0:3)信号をインバータ21で反転したMEM(0:3)# 信号
をメモリコントローラ２に出力する。また、メモリ領域
制御回路(0:3) 10〜13はバスアクセスの際にメモリコン
トローラ２からの外部入力信号をチェックするモードに
切り換えるEXT(0:3)信号を外部入力信号チェック制御回
路15に、バースト転送の有無を示すBM(0:3) 信号をバー
スト転送有無制御回路16に、単一転送のサイクル（単一
サイクル）のウエイト数を指示するNW0(0:3)〜NW4(0:3)
信号を単一サイクルウエイト制御回路17に、バースト転
送のサイクル（バーストサイクル）のウエイト数を指示
するBW0(0:3), BW1(0:3)信号をバーストサイクルウエイ
ト制御回路18に、アクセスが不可能なメモリ領域へアク
セスしようとしたバスエラーの場合に例外処理を行うか
否かを指示するBE(0:3) 信号をバスエラー有無制御回路
19に与える。
【００２７】プライオリティ制御回路14は４つのメモリ
領域制御回路(0:3) 10〜13に優先順位を与え、アクセス
すべきアドレスがその設定メモリ領域に含まれるいずれ
かのメモリ領域制御回路(0:3) 10〜13の中から優先度が
最上位のメモリ領域制御回路(0), (1), (2) 又は(3) 1
0, 11, 12又は13を選び、選択結果のCNT(0:3)信号を外
部入力信号チェック制御回路15、バースト転送有無制御
回路16、単一サイクルウエイト制御回路17、バーストサ
イクルウエイト制御回路18、及びバスエラー有無制御回
路19に出力する。
【００２８】外部入力信号チェック制御回路15は、プラ
イオリティ制御回路14からの信号CNT(0:3)に従って、プ
ライオリティ制御回路14が選択したメモリ領域制御回路
(0),(1), (2) 又は(3) 10, 11, 12又は13からのEXT 信
号をEXTEN 信号としてバースト転送有無制御回路16、単
一サイクルウエイト制御回路17、バーストサイクルウエ
イト制御回路18、及びバスエラー有無制御回路19に出力
する。単一サイクルウエイト制御回路18は、プライオリ
ティ制御回路14からのCNT(0:3)信号に従って、プライオ
リティ制御回路14が選択したメモリ領域制御回路(0),
(1), (2) 又は(3) 10, 11, 12又は13からのNW0(0:3)〜N
W4(0:3)信号を後述するカウンタのカウント値と比較
し、比較結果のCMP1信号をバースト転送有無制御回路16
及びバスエラー有無制御回路19に出力する。
【００２９】バースト転送有無制御回路16はメモリ領域
制御回路(0:3) 10〜13からのBM(0:3) 信号を基に内部で
生成した信号又はメモリコントローラ２からのBURST#信
号をバーストモード信号として、また単一サイクルウエ
イト制御回路17はメモリ領域制御回路(0:3) 10〜13から
のNW(0:4) 信号を基に内部で生成した信号又はメモリコ
ントローラ２からのDC# 信号を単一サイクルDC信号とし
て、またバーストサイクルウエイト制御回路18はメモリ
領域制御回路(0:3) 10〜13からのBW0,BW1 信号を基に内
部で生成した信号又はメモリコントローラ２からのDC#
信号をバーストサイクルDC信号として、またバスエラー
有無制御回路19はメモリ領域制御回路(0:3) 10〜13から
のBE(0:3) 信号を基に内部で生成した信号又はメモリコ
ントローラ２からのBERR# 信号をバスエラー信号として
バスインターフェース制御回路20に出力する。
【００３０】バスインターフェース制御回路20は、メモ
リ３へのアクセス時に使用されるアドレス（及びデータ
書込み時には書き込みデータ），バスアクセスの開始を
示すBS# 信号, データの転送方向を示すR/W#信号をメモ
リコントローラ２に出力する一方、読み出しデータ（デ
ータ読み出し時），バスアクセスの各サイクルの終了を
示す、前記第１及び第２の外部入力信号たるDC# 信号,
アクセスされたメモリ領域がバースト転送可能か否かを
示すBURST#信号, 及びメモリが実装されていない領域な
どのアクセス不可能な領域へアクセスしようとしたバス
エラーの場合にアクセス不可能であることを示して例外
処理を起動させる、前記第３の外部入力信号たるBERR#
信号が外部入力信号としてメモリコントローラ２からバ
スインターフェース制御回路20に入力される。なお、信
号名の後ろに #を付した信号は0'B （以下、'Bは２進数
を示す）で有意な信号を示す。
【００３１】図３はメモリ領域制御回路(0) 10の内部構
成を示す回路図である。メモリ領域制御回路(0) 10は１
組のメモリ領域マスクレジスタ(0) 301 及びメモリ領域
アドレスレジスタ(0) 302 と、アクセス対象のアドレス
の上位20ビットAD(0) 〜AD(19)及びメモリ領域マスクレ
ジスタ(0) 301 の０ビット〜19ビットの値をそれぞれの
２入力とする前記第１のゲートたるAND ゲート303,303,
…と、AND ゲート303,303,…の出力及びメモリ領域アド
レスレジスタ(0) 302 の０ビット〜19ビットの値をそれ
ぞれの２入力とする前記第２のゲートたるEX-NORゲート
304,304,…と、EX-NORゲート304,304,…の出力を入力と
し、EX-NORゲート304,304,…の全出力が一致を示してい
るか否かのMEM(0)信号を出力する前記第３のゲートたる
AND ゲート 305とからなる。
【００３２】図４はプライオリティ制御回路14の構成を
示す回路図である。プライオリティ制御回路14はメモリ
領域制御回路(0) 10からのMEM(0)信号をCNT(0)信号とし
て出力し、またMEM(0)信号の反転信号及びメモリ領域制
御回路(1) 11からのMEM(1)信号を２入力としてCNT(1)信
号を出力するAND ゲート401 と、MEM(0),MEM(1) 信号の
反転信号及びメモリ領域制御回路(2) 12からのMEM(2)信
号を３入力としてCNT(2)信号を出力するAND ゲート402
と、MEM(0)〜MEM(2)の反転信号及びメモリ領域制御回路
(3) 13からのMEM(3)信号を４入力としてCNT(3)信号を出
力するAND ゲート403 とからなる。このプライオリティ
制御回路14により、メモリ領域制御回路(0:3) 10〜13に
対応するエントリ０〜３の優先順位はエントリ０＞エン
トリ１＞エントリ２＞エントリ３になる。
【００３３】図５は外部入力信号チェック制御回路15の
構成を示す回路図であって、CNT(0)〜CNT(3)をそれぞれ
のゲート入力、EXT(0)〜EXT(3)信号をそれぞれのソース
入力とし、ドレイン出力がEXTEN 信号であるN チャネル
トランスミッションゲート（以下、NchTG と略記する）
501 〜504 からなる。
【００３４】図６は、バースト転送有無制御回路16の構
成を示す回路図である。バースト転送有無制御回路16
は、CNT(0:3)信号をそれぞれのゲート入力、BM(0:3) 信
号をそれぞれのソース入力とし、ドレイン出力がバース
トモード信号生成回路605 に出力されているNchTG 601
〜604 と、メモリコントローラ２からのBURST#信号をイ
ンバータ608 で反転した信号及び外部入力信号チェック
制御回路15からのEXTEN信号を２入力とするAND ゲート6
09 と、単一サイクルウエイト制御回路17からのCMP1信
号をゲート入力とし、ソースがバーストモード信号生成
回路605 に接続され、ドレイン出力がバーストモード信
号としてバスインターフェース制御回路20に出力される
NchTG 606 と、CMP1信号の反転信号をゲート入力とし、
ソースがAND ゲート609 の出力に接続され、ドレイン出
力がバーストモード信号としてバスインターフェース制
御回路20に出力されるP チャネルトランスミッションゲ
ート（以下、PchTG と略記する）607 とからなる。
【００３５】図７は、単一サイクルウエイト制御回路17
の構成を示す回路図である。単一サイクルウエイト制御
回路17は、CNT(0:3)信号をそれぞれのゲート入力、NW
(0:4)信号をそれぞれのソース入力とし、ドレインがコ
ンパレータ(1) 723 に接続されているNchTG701〜720
と、メモリコントローラ２からのDC# 信号をインバータ
727 で反転した信号及び外部入力信号チェック制御回路
15からのEXTEN 信号を２入力とするAND ゲート721 と、
CNT(0:3)信号によって選択的にオンされたNchTG701〜72
0 のドレイン出力NW(0:4) 及びサイクルカウンタ(1) 72
2 からのCOUNT1(0:4) 信号を比較して比較結果のCMP1信
号を出力するコンパレータ(1) 723 と、サイクルカウン
タ(1) 722 のカウント動作及びNW(0:3) に同期して単一
サイクルDC信号の元となる信号を生成するDC信号生成回
路(1) 724 と、CMP1信号をゲート入力とし、ソースがDC
信号生成回路(1) 724 に接続され、ドレイン出力が単一
サイクルDC信号としてバスインターフェース制御回路20
に出力されるNchTG 725 と、CMP1の反転信号をゲート入
力とし、ソースがAND ゲート721 の出力に接続され、ド
レイン出力が単一サイクルDC信号としてバスインターフ
ェース制御回路20に出力されるPchTG 726 とからなる。
【００３６】図８は、バーストサイクルウエイト制御回
路18の構成を示す回路図である。バーストサイクルウエ
イト制御回路18は、CNT(0:3)信号をそれぞれのゲート入
力、BW(0:1) 信号をそれぞれのソース入力とし、ドレイ
ンがコンパレータ(2) 811 に接続されているNchTG801〜
808 と、メモリコントローラ２からのDC# 信号をインバ
ータ815 で反転した信号及び外部入力信号チェック制御
回路15からのEXTEN 信号を２入力とするAND ゲート809
と、CNT(0:3)信号によって選択的にオンされたNchTG801
〜808 のドレイン出力であるBW(0:1) 信号及びサイクル
カウンタ(2) 810 からのCOUNT2(0:1) 信号を比較して比
較結果のCMP2信号を出力する一方、BM(0:3) 信号が0'B
の場合は出力が0'B に固定されるコンパレータ(2) 811
と、サイクルカウンタ(2) 810 のカウント動作及びBW
(0:1) の各信号に同期して、バーストサイクルDC信号の
元となる信号を生成するDC信号生成回路(2) 812 と、CM
P2信号をゲート入力とし、ソースがDC信号生成回路(2)
812 に接続され、ドレイン出力がバーストサイクルDC信
号としてバスインターフェース制御回路20に出力される
NchTG 813 と、CMP2の反転信号をゲート入力とし、ソー
スがAND ゲート809 の出力に接続され、ドレイン出力が
バーストサイクルDC信号としてバスインターフェース制
御回路20に出力されるPchTG 814 とからなる。
【００３７】図９は、バスエラー有無制御回路19の構成
を示す回路図である。バスエラー有無制御回路19は、CN
T(0:3)信号をそれぞれのゲート入力、BE(0:3) 信号をそ
れぞれのソース入力とし、ドレインがバスエラー信号生
成回路905 に接続されているNchTG 901 〜904 と、メモ
リコントローラ２からのBERR# 信号をインバータ908で
反転した信号及び外部入力信号チェック制御回路15から
のEXTEN 信号を２入力とするAND ゲート909 と、CMP1信
号をゲート入力とし、ソースがバスエラー信号生成回路
905 に接続され、ドレイン出力がバスエラー信号として
バスインターフェース制御回路20に出力されるNchTG 90
6 と、CMP1の反転信号をゲート入力とし、ソースがAND
ゲート909 の出力に接続され、ドレイン出力がバスエラ
ー信号としてバスインターフェース制御回路20に出力さ
れるPchTG 907 とからなる。
【００３８】図10は、バスインターフェース制御回路20
の構成を示すブロック図である。バスインターフェース
制御回路20は、バーストサイクル状態を格納するバース
トサイクル状態レジスタ1001と、バスアクセス状態を格
納するバスアクセス状態レジスタ1002と、バスアクセス
の起動を制御するバスアクセス起動制御回路1003と、バ
スアクセス終了信号を生成するバスアクセス終了信号生
成回路1004とを備え、バーストサイクルウエイト制御回
路18からのバーストサイクルDC信号, 単一サイクルウエ
イト制御回路17からの単一サイクルDC信号, バースト転
送有無制御回路16からのバーストモード信号, 及びバス
エラー有無制御回路19からのバスエラー信号がバースト
サイクル状態レジスタ1001，バスアクセス状態レジスタ
1002，バスアクセス起動制御回路1003，及びバスアクセ
ス終了信号生成回路1004にそれぞれ入力され、バス状態
を遷移させるとともに、バスアクセスの起動と終了とを
制御している。
【００３９】図11はメモリ領域アドレスレジスタのビッ
ト割り付けの図、図12はメモリ領域マスクレジスタのビ
ット割り付けの図である。図13は４つのメモリ領域制御
回路(0:3) 10〜13にそれぞれ１組設けられた４エントリ
のメモリ領域アドレスレジスタ及びメモリ領域マスクレ
ジスタによって指定されるアドレス空間のメモリマップ
である。図14は図13のようにメモリ領域を指定する場合
の、各領域のメモリ領域アドレスレジスタ及びメモリ領
域マスクレジスタの値を16進数で表した図である。
【００４０】メモリ領域アドレスレジスタの０〜19ビッ
トには、前記第１のビット列たる、メモリ領域０〜３の
先頭アドレスの上位20ビットのMAD(0:19) ビット、22ビ
ット目にはメモリコントローラ２からの外部入力信号を
参照する外部入力信号チェックモードに設定するか否か
を示す、前記第４のビットたるEXT ビット（０：無効，
１：有効）、23ビット目にはバスエラーの有無を示す、
前記第６のビットたるBEビット（０：無，１：有）、24
〜28ビットには単一サイクルのウエイト数(0:31)を示
す、前記第２のビット列たるNW(0:4) ビット、29及び30
ビットにはバーストサイクルのウエイト数(0:3) を示
す、前記第２のビット列たるBW(0:1) ビット、31ビット
目にはバースト転送の有無を示すBMビット（０：無，
１：有）が割り付けられている。
【００４１】メモリ領域マスクレジスタの０〜19ビット
には、アクセスすべきアドレスの上位20ビットのうちの
下位から所定数のビットを、指定すべきメモリ領域の広
さに応じてマスクし、メモリ領域０〜３の広さを規定す
る、前記第３のビット列たる、マスクビットが割り付け
られている。本実施例では、マスクビットを全て1'Bに
した場合は４ＫＢの領域が指定でき、マスクビットを全
て0'B にした場合は４ＧＢの領域が指定でき、00000'H
〜11111'H （以下、'Hは16進数を示す）のマスクビット
で４ＧＢ〜４ＫＢの範囲で任意の広さのメモリ領域を指
定できる。
【００４２】本実施例では４エントリのレジスタ組に、
図14に示すビットパターンを割り付けている。エントリ
０は、D0000000'H〜D0FFFFFF'Hの領域０、単一サイクル
のウエイト数は１、バーストサイクルのウエイト数は
０、バースト転送は有り、バスエラーは無し、外部入力
信号チェックは無しを指定している。エントリ１は、00
000000'H〜0FFFFFFF'Hの領域１、単一サイクルのウエイ
ト数は２、バーストサイクルのウエイト数は１、バース
ト転送は有り、バスエラーは無し、外部入力信号チェッ
クは有りを指定している。エントリ２は、E0000000'H〜
FFFFFFFF'Hの領域２、単一サイクルのウエイト数は３、
バースト転送は無し、バスエラーは無し、外部入力信号
チェックは有りを指定している。エントリ３は、000000
00'H〜FFFFFFFF'Hの領域３、単一サイクルのウエイト数
は31、バースト転送は無し、バスエラーは有り、外部入
力信号チェックは有りを指定している。エントリ２とエ
ントリ３とはバースト転送は無しなので、バーストサイ
クルのウエイト数に指定があってもその指定は無視され
る。また、本発明のデータ処理装置は、４つのエントリ
のレジスタ組で指定するメモリ領域の重複が許されてお
り、エントリ３は全てのメモリ領域、即ち、他の３つの
エントリ０〜２と重複したメモリ領域を指定している。
【００４３】次に、本発明のデータ処理装置の動作につ
いて説明する。図15及び図16は、本発明のデータ処理装
置がバースト転送のリードアクセスを行った場合のタイ
ミング図であって、図15は領域１へアクセスした場合、
図16は図13に示す領域０〜２以外の領域をアクセスした
場合を示している。 １）領域１をアクセスした場合 マイクロプロセッサ１はメモリ３へのアクセスを行う必
要が生じると、内部のデータ演算部等（図示せず）で生
じたアクセス要求及びアドレス、データ長、転送方向
（リード／ライト）、ライトサイクルの場合はデータな
どのアクセスに必要な情報をバスインターフェース制御
回路20に送り、バスインターフェース制御回路20は、こ
れらの情報を得てバスアクセスを起動する。メモリ３へ
のバスアクセスはメモリコントローラ２を介して行わ
れ、バスアクセス制御回路４は32ビットのアドレス、BS
# 信号、R/W#信号、MEM(0:3)# 信号をメモリコントロー
ラ２に出力し、メモリコントローラ２からDC# 信号、BU
RST#信号、BERR# 信号を入力し、32ビットのデータを入
出力する。
【００４４】マイクロプロセッサ１がアクセスを要求す
ると、前述の情報がバスインターフェース制御回路20に
入力されるのと同時に、メモリ領域制御回路(0:3) 10〜
13へもアドレスの上位20ビット（図３のAD(0:19)信号）
が入力される。AD(0:19)信号が入力されると、AND ゲー
ト 303がAD(0:19)信号とメモリ領域マスクレジスタの上
位20ビット（０〜19ビット）との論理積をとる。メモリ
領域マスクレジスタのマスクビットが1'B の部分はAD信
号がそのままAND ゲート303 から出力され、0'B の部分
は0'B が出力される。これによって、アクセスすべきア
ドレスから、このアドレスを含み、マスクビットによっ
て指定される広さのメモリ領域の先頭アドレスを抽出す
る。
【００４５】次に、AND ゲート303,303,…からの出力が
メモリ領域アドレスレジスタの上位20ビット（０〜19ビ
ット）と一致するか否かがEX-NORゲート304, 304, …に
よって調べられ、さらに、EX-NORゲート304, 304, …の
全出力がAND ゲート303,303,…からの出力とメモリ領域
アドレスレジスタの０〜19ビットとの一致を示している
か否かがAND ゲート 305によって調べられる。メモリ領
域制御回路(0:3) 10〜13のそれぞれで同じ動作が行わ
れ、MEM(0:3)信号が0'B か1'B かによって、アクセスす
べきアドレスが４つのレジスタ組で指定されるメモリ領
域のいずれに含まれるかが判別される。
【００４６】アドレスがメモリ空間上の領域１内である
場合、MEM(1)が1'B となり、アクセス開始時にはインバ
ータ21によって反転されたMEM(1)# として0'B を出力す
る。レジスタ組のエントリ３は全てのメモリ領域を指定
しているので、MEM(3)は1'B、従ってMEM(3)# は0'B と
なる。アクセスすべきアドレスはエントリ０及び２で指
定される領域には含まれないので、MEM(0) ,MEM(2)は0'
B 、従ってMEM(0)#,MEM(2)# は1'B となる。MEM(0:3)#
信号は、アクセス開始時にBS# 信号と同時に出力され
る。
【００４７】メモリコントローラ２はMEM(0:3)# 信号を
受けて動作を開始する。アクセスの対象は領域１なので
MEM(1)# 信号がアサートされる。MEM(1)# 信号がアサー
トされたということは、領域１のメモリ領域マスクレジ
スタ(1) に上位４ビットだけが1'B に設定されているの
で、アドレスの上位４ビットはメモリ領域アドレスレジ
スタ(1) の上位４ビットと一致したということである。
従って、アドレスの上位４ビットはデコードしなくても
メモリ領域アドレスレジスタ(1) の上位４ビットと同一
値なので、メモリコントローラ２は下位28ビットの中で
必要なビットだけをデコードすればよい。
【００４８】図15は、領域１をバースト転送でリードア
クセスした場合のタイミング図である。図示されていな
いが、まずアクセスの始まる前にメモリ領域制御回路
(0:3)10〜13でアドレスのチェックを行う。BS# 信号で
バスアクセスが開始し、同時にMEM(0:3)# 信号、アドレ
スが出力される。MEM(1),MEM(3) 信号のみが1'B なので
MEM(0:3)# 信号はA'H となる。
【００４９】本発明のデータ処理装置のメモリコントロ
ーラ２には、バースト転送を単一サイクル（第１サイク
ル）と、引き続く３つのバーストサイクル（第２〜第４
サイクル）で実行するように設定されている。単一サイ
クル，バーストサイクルは最短（０ウエイト）でそれぞ
れ２クロック，１クロックである。領域１のメモリ領域
アドレスレジスタ(1) は、単一サイクルのウエイト数が
２、バーストサイクルのウエイト数が１、バースト転送
有り、バスエラー無し、外部入力信号チェック有りの設
定になっている。領域１をアクセスした場合はバスアク
セス制御回路４内で自動的にクロック数をカウントす
る。従って、メモリコントローラ２がDC# 信号、BURST#
信号、BERR# 信号を生成してマイクロプロセッサ１に送
らなくても、図15のようにバスアクセスは順次行われ
る。この場合、メモリコントローラ２は決められたタイ
ミングでデータを出力するだけでよい。
【００５０】領域１へのアクセスが開始する直前にメモ
リ領域制御回路(0:3) 10〜13で生成されたMEM(0:3)信号
はプライオリティ制御回路14に入力される。このとき、
MEM(1),MEM(3) 信号のみが1'B なのでMEM(0:3)信号の値
は5'H である。プライオリティ制御回路14では、メモリ
領域を指定する４つのレジスタ組のエントリの優先順位
は、前述のようにエントリ０＞エントリ１＞エントリ２
＞エントリ３である。従って、MEM(0:3)信号が5'H であ
るときは、CNT(1)信号だけが1'B となり、プライオリテ
ィ制御回路14の出力であるCNT(0:3)信号は4'H となる。
CNT(0:1)信号は、外部入力信号チェック制御回路15、バ
ースト転送有無制御回路16、単一サイクルウエイト制御
回路17、バーストサイクルウエイト制御回路18、及びバ
スエラー制御回路19に与えられ、各制御回路で４エント
リの中のエントリ１の情報だけが使用されるように制御
される。
【００５１】外部入力信号チェック回路15には、メモリ
領域アドレスレジスタ(0:3) の各エントリのEXT(0:3)ビ
ットの信号及びCNT(0:3)信号が入力される。CNT(0:3)信
号は4'H なのでNchTG 502 だけがオンし、EXT(1)ビット
の値がEXTEN 信号として出力される。このアクセス例の
場合、EXT(1)ビットの値は1'B なのでEXTEN 信号は同じ
く1'B となる。EXTEN 信号は、バースト転送有無制御回
路16、単一サイクルウエイト制御回路17、バーストサイ
クルウエイト制御回路18、及びバスエラー有無制御回路
19に与えられ、メモリコントローラ２から入力される外
部入力信号を各制御回路で参照するか否かの制御に使わ
れる。
【００５２】単一サイクルウエイト制御回路17には、メ
モリ領域アドレスレジスタ(0:3) の各エントリのNW(0:
4) ビットの各信号、CNT(0:3)信号、DC信号、及びEXTEN
信号が入力される。CNT(0:3)信号は4'H なのでNchTG 7
02, 706, 710, 714, 及び718がオンし、NW0(1),NW1(1),
NW2(1), NW3(1), 及びNW4(1)ビットの00010'B （＝２ウ
エイト）が、NW(0:4) 信号としてコンパレータ(1) 723
に入力される。
【００５３】サイクルカウンタ(1) 722 は、単一サイク
ルでのウエイト数が２なので、単一サイクルの２サイク
ル目を０としてカウントを開始し、カウント値をCOUNT1
(0:4) 信号としてコンパレータ(1) 723 に与える。コン
パレータ(1) 723 は、NW(0:4) 信号とCOUNT1(0:4) 信号
との大小を比較し、NW(0:4) ＞COUNT1(0:4) の間は0'B
を出力し、NW(0:4) ≦COUNT1(0:4) になると1'H を出力
する。EXTEN 信号は1'B なので、サイクルカウンタ(1)
722 のカウント値がメモリ領域アドレスレジスタで設定
したウエイト数になるまで（NW(0:4) ＞COUNT1(0:4) の
間）の単一サイクルではPchTG 726 がオンして外部のメ
モリコントローラ２からのDC# 信号の反転信号とEXTEN
信号との論理積をとった信号が単一サイクルDC信号とし
てバスインターフェース制御回路20に出力される。 サ
イクルカウンタ(1) 722 のカウント値がメモリ領域アド
レスレジスタで設定されたウエイト数と同じになると
（NW(0:4) ＝COUNT1(0:4) ）、NchTG 725 がオンして、
DC信号生成回路(1) 724 で生成したDC信号が単一サイク
ルDC信号としてバスインターフェース制御回路20に送ら
れる。NW(0:4) ＜COUNT1(0:4) になると、NchTG 725 は
オン状態であるが、DC信号生成回路(1) 724 はDC信号を
生成しない。
【００５４】バーストサイクルウエイト制御回路18に
は、メモリ領域アドレスレジスタ(0:3) のBW(0:1) ビッ
トの信号、CNT(0:3)信号、DC# 信号及びEXTEN 信号が入
力される。CNT(0:3)信号は4'H なのでNchTG 802, 806が
オンし、BW0(1),BW1(1) ビットの01'B（＝１ウエイト）
がBW(0:1) 信号としてコンパレータ(2) 811 に入力され
る。サイクルカウンタ(2) 810 は、バーストサイクルの
ウエイト数が１なので、各バーストサイクルが始まると
０からカウントを開始し、カウント値をCOUNT2(0:1) 信
号としてコンパレータ(2) 811 に送る。コンパレータ
(2) 811 は、BW(0:1)信号とCOUNT2(0:1) 信号との大小
を比較し、BW(0:1) ＞COUNT2(0:1) の間は0'Bを出力
し、BW(0:1) ≦COUNT2(0:1) になると1'B を出力する。
コンパレータ(2)811 の出力は、NchTG 813 とPchTG 814
とに送られる。
【００５５】EXTEN 信号は1'B なので、サイクルカウン
タ(2) 810 のカウント値がメモリ領域アドレスレジスタ
で設定したウエイト数になるまで（BW(0:1) ＞COUNT2
(0:1)の間）の単一サイクルではPchTG 814 がオンして
外部のメモリコントローラ２からのDC# 信号の反転信号
とEXTEN 信号との論理積をとった信号がバーストサイク
ルDC信号としてバスインターフェース制御回路20に出力
される。サイクルカウンタ(2) 810 のカウント値がメモ
リ領域アドレスレジスタで設定されたウエイト数と同じ
になると（BW(0:1) ＝COUNT2(0:1) ）、NchTG 813 がオ
ンしてDC信号生成回路(2) 812 で生成したDC信号がバー
ストサイクルDC信号としてバスインターフェース制御回
路20に送られる。BW(0:1) ＜COUNT2(0:1) になると、Nc
hTG 813 はオン状態であるが、DC信号生成回路(2) 812
はDC信号を生成しない。
【００５６】バースト転送有無制御回路16には、メモリ
領域アドレスレジスタ(0:3) の各エントリのBM(0:3) ビ
ットの信号、CNT(0:3)信号、BURST#信号、EXTEN 信号、
及び単一サイクルウエイト制御回路17で生成されたCMP1
信号が入力される。CNT(0:3)信号は4'H なのでNchTG 60
2 だけがオンし、BM(1) ビットの1'B （＝バースト転送
有り）がバーストモード信号生成回路605 に入力され
る。本発明のデータ処理装置では、バースト転送を行う
か否かが単一サイクルの終了時に決まる。即ち、単一サ
イクルのウエイト数に達したか否かを示すCMP1信号の値
で、内部で生成したバーストモード信号を用いるか、外
部からのBURST#信号を用いるかが決定する。NW(0:4) ＞
COUNT1(0:4) の間はPchTG 607 がオンして外部からのBU
RST#信号の反転信号を、また、NW(0:4) ≦COUNT1(0:4)
になるとNchTG 606 がオンしてバーストモード信号生成
回路 605で生成した信号をバーストモード信号としてバ
スインターフェース制御回路20に送る。
【００５７】バスエラー有無制御回路19には、メモリ領
域アドレスレジスタ(0:3) の各エントリのBE(0:3) ビッ
トの信号、CNT(0:3)信号、BERR# 信号、EXTEN 信号、及
び単一サイクルウエイト制御回路17で生成されたCMP1信
号が入力される。CNT(0:3)信号は4'H なのでNchTG 902
だけがオンし、BE(1) ビットの0'B （＝バスエラー無
し）がバスエラー信号生成回路 905に入力される。本発
明のデータ処理装置では、バスエラー発生の検出を行う
か否かが単一サイクルの終了時に決まる。即ち、単一サ
イクルのウエイト数に達したか否かを示すCMP1信号の値
で、内部で生成したバスエラー信号を用いるか、外部か
らのBERR#信号を用いるかを決定する。NW(0:4) ＞COUNT
1(0:4) の間はPchTG 907 がオンして外部からのBERR#
信号の反転信号を、NW(0:4) ≦COUNT1(0:4) になるとNc
hTGがオンしてバスエラー信号生成回路 905で生成した
バスエラー信号をバスエラー信号としてバスインターフ
ェース制御回路20に送る。
【００５８】バスインターフェース制御回路20では、単
一サイクルDC信号、バーストサイクルDC信号、バースト
モード信号、及びバスエラー信号が、バスアクセス状態
レジスタ1002、バーストサイクル状態レジスタ1001、バ
スアクセス起動制御回路1003、及びバスアクセス終了信
号生成回路1004に入力され、これによってバス状態を遷
移させ、バスアクセスの起動と終了を制御する。以上の
ように、本発明のデータ処理装置は、メモリ領域アドレ
スレジスタ及びメモリ領域マスクレジスタで設定された
領域をアクセスする場合、外部入力信号を参照しなくて
も動作することが可能である。
【００５９】２）領域０〜２以外の領域３で、かつメモ
リが実装されている領域をアクセスした場合 アクセスするアドレスがメモリ空間上の領域０〜２以外
の領域３内である場合はMEM(3)のみが1'B となり、アク
セス開始時にはインバータ21によって反転されたMEM(3)
# （＝0'B ）を出力する。このアドレスはエントリ０〜
２で指定した領域には含まれないので、MEM(0) ,MEM
(1),MEM(2) は0'B 、従って、MEM(0)#, MEM(1)#,MEM(2)
#は1'B となる。MEM(0:3)# 信号は、アクセス開始時にB
S# 信号と同時に出力される。
【００６０】図16は、領域０〜２以外の領域３をバース
ト転送でリードアクセスした場合のタイミング図であ
る。図示されていないが、アクセスの始まる前にメモリ
領域制御回路(0:3) 10〜13でアドレスのチェックを行
う。BS# 信号でバスアクセスが開始し、同時にMEM(0:3)
# 信号及びアドレスが出力される。このアクセス例の場
合、MEM(3)信号のみが1'B なのでMEM(0:3)# 信号はE'H
となる。メモリコントローラ２での領域３に対する設定
では、単一サイクルでのウエイト数は２、バーストサイ
クルのウエイト数は１、バースト転送は有り、バスエラ
ーは無しになっている。一方、メモリ領域アドレスレジ
スタ(3) の設定では、単一サイクルでのウエイト数は3
1、バーストサイクルのウエイト数は０、バースト転送
無し、バスエラー有り、外部入力信号チェック有りの設
定になっている。
【００６１】後述するが、領域３ではメモリ領域アドレ
スレジスタに設定された単一サイクルウエイト数（＝3
1）相当の時間が経過するよりも早くメモリコントロー
ラ２が応答してDC# 信号、BURST#信号、及びBERR# 信号
を出力するので、マイクロプロセッサ１はそれらの外部
入力信号を参照して動作する。従って、図16のタイミン
グ図は、マイクロプロセッサ１がメモリコントローラ２
の設定通りに動作している様子を示している。また、メ
モリコントローラ２での設定はメモリ領域アドレスレジ
スタ(1) の設定と全く同じであるため、領域１へアクセ
スした場合の図15のタイミングチャートと領域０〜２以
外の領域３へアクセスした場合の図16とのバス状態遷移
は、外部入力信号の応答の有無の違いを除くと同じにな
っている。
【００６２】プライオリティ制御回路14では、MEM(0:3)
信号が1'H なのでCNT(0:3)信号は1'H である。外部入力
信号チェック回路15では、CNT(0:3)信号が1'H なのでNc
hTG 504 だけがオンし、EXT(3)の値がEXTEN 信号として
出力される。EXT(3)信号は1'B なのでEXTEN 信号は1'B
となる。単一サイクルウエイト制御回路17では、CNT(0:
3)信号が1'H なのでNchTG 704,708, 712, 716, 720 が
オンし、NW0(3), NW1(3), NW2(3), NW3(3), NW4(3)の11
111'B （＝31ウエイト）がNW(0:4) 信号としてコンパレ
ータ(1) 723 に入力される。単一サイクルウエイト制御
回路17は、NW(0:4) ＞COUNT1(0:4) の間は外部からのDC
# 信号を、NW(0:4) ＝COUNT1(0:4) になるとDC信号生成
回路(1) 724 で生成したDC信号を単一サイクルDC信号と
してバスインターフェース制御回路20に出力するが、こ
のアクセス例では、メモリコントローラ２が２ウエイト
でDC# 信号をアサートするので、この外部入力信号を単
一サイクルDC信号として出力する。
【００６３】バースト転送有無制御回路16では、CNT(0:
3)信号が1'H なのでNchTG 604 だけがオンし、BM(3) ビ
ットの0'B （＝バースト転送無し）がバーストモード信
号生成回路 605に入力される。BM(3) 信号はバーストサ
イクルウエイト制御回路18のコンパレータ(2) 811 にも
入力されている。バースト転送有無制御回路16は、NW
(0:4) ＞COUNT1(0:4) の間は外部からのBURST#信号を、
NW(0:4) ＝COUNT1(0:4)になるとバーストモード信号生
成回路 605で生成したBURST 信号がバーストモード信号
として出力されるが、このアクセス例では、メモリコン
トローラ２が２ウエイトでBURST#信号をアサートするの
で、この外部入力信号をバーストモード信号として出力
する。
【００６４】バーストサイクルウエイト制御回路18で
は、CNT(0:3)信号が1'H なのでNchTG804, 808がオン
し、BW0(3),BW1(3) ビットの00'B（＝０ウエイト）がBW
(0:1) 信号としてコンパレータ(2) 811 に入力される。
しかし、メモリ領域アドレスレジスタ(3) のBMビットが
0'B でバースト転送無しのモードに設定されているの
で、コンパレータ(2) 812 はCMP2信号を0'B の状態にし
たままとなる。従って、マイクロプロセッサ１は、常に
外部のDC# 信号をバーストサイクルDC信号として動作す
る。このアクセス例の場合は、メモリコントローラ２が
１ウエイトでDC# 信号を送ってくるので、その外部入力
信号をバーストモード信号として使用する。
【００６５】バスエラー有無制御回路19では、CNT(0:3)
信号が1'H なのでNchTG 904 だけがオンし、BE(3) ビッ
トの1'B （＝バスエラー有り）がバスエラー信号生成回
路 905に入力される。バスエラー有無制御回路19は、NW
(0:4) ＞COUNT1(0:4) の間は外部からのBERR# 信号を、
NW(0:4) ＝COUNT1(0:4) になるとバスエラー信号生成回
路 905で生成したバスエラー信号をバスエラー信号とし
てバスインターフェース制御回路20に出力するが、この
アクセス例の場合は、メモリコントローラ２が２ウエイ
トでDC# 信号を返し、BERR# 信号はアサートしないの
で、単一サイクルを正常に終了する。従って、バスエラ
ー信号はアサートされない。上述のように、メモリ領域
アドレスレジスタ(3) のような設定を行っていても、外
部入力信号チェック有りの設定であれば、外部入力信号
に応答して動作することができる。
【００６６】３）領域０〜２以外の領域３で、かつメモ
リが実装されていない領域をアクセスした場合 アクセスするアドレスがメモリ空間上の領域０〜２以外
の領域３内である場合はMEM(3)信号のみが1'B となり、
アクセス開始時にはインバータ21によって反転されたME
M(3)# 信号（＝0'B ）を出力する。このアドレスはエン
トリ０〜２で指定した領域には含まれないので、MEM(0)
,MEM(1),MEM(2) 信号は0'B 、従って、MEM(0)#, MEM
(1)#,MEM(2)#信号は1'B となる。MEM(0:3)# 信号は、ア
クセス開始時にBS# 信号と同時に出力される。この領域
はメモリが実装されておらず、メモリコントローラ２が
応答する必要のない領域であるので、メモリコントロー
ラ２にはこの領域に関する設定が何もなされていない。
従って、この領域へアクセスした場合はメモリ領域アド
レスレジスタ(3) の設定のみで動作する。
【００６７】プライオリティ制御回路14では、MEM(0:3)
信号が1'H なのでCNT(0:3)信号は1'H である。外部入力
信号チェック回路15では、CNT(0:3)信号が1'H なのでNc
hTG 504 だけがオンし、EXT(3)ビットの値がEXTEN 信号
としてバースト転送有無制御回路16、単一サイクルウエ
イト制御回路17、バーストサイクルウエイト制御回路1
8、バスエラー有無制御回路19に出力される。EXT(3)ビ
ットの値は1'B なのでEXTEN 信号は1'B となる。
【００６８】単一サイクルウエイト制御回路17では、CN
T(0:3)信号が1'H なのでNchTG 704,708, 712, 716, 720
がオンし、NW0(3), NW1(3), NW2(3), NW3(3), NW4(3)
ビットの11111'B （＝31ウエイト）がNW(0:4) 信号とし
てコンパレータ(1) 723 に入力される。単一サイクルウ
エイト制御回路17は、NW(0:4) ＞COUNT1(0:4) の間は外
部からのDC# 信号を、NW(0:4) ＝COUNT1(0:4) になると
DC信号生成回路(1) 724 で生成したDC信号を単一サイク
ルDC信号としてバスインターフェース制御回路20に出力
するが、このアクセス例ではメモリコントローラ２が応
答しないので、DC信号生成回路(1) 724 が31ウエイト目
に生成したDC信号を単一サイクルウエイトDC信号として
出力する。
【００６９】バースト転送有無制御回路16では、CNT(0:
3)信号が1'H なのでNchTG 604 だけがオンし、BM(3) ビ
ットの0'B （＝バースト転送無し）がバーストモード信
号生成回路 605に入力される。BM(3) 信号はバーストサ
イクルウエイト制御回路18のコンパレータ(2) 811 にも
入力されている。バースト転送有無制御回路16は、NW
(0:4) ＞COUNT1(0:4) の間は外部からのBURST#信号を、
NW(0:4) ＝COUNT1(0:4)になるとバーストモード信号生
成回路 605で生成したBURST 信号がバーストモード信号
として出力されるが、このアクセス例では、メモリ領域
アドレスレジスタの設定はバースト転送無しで、かつ、
メモリコントローラ２は応答しないので、バーストモー
ド信号はアサートされない。
【００７０】バーストサイクルウエイト制御回路18で
は、CNT(0:3)信号が1'H なのでNchTG804, 808がオン
し、BW0(3),BW1(3) の00'B（＝０ウエイト）がBW(0:1)
信号としてコンパレータ(2) 811 に入力される。しか
し、メモリ領域アドレスレジスタ(3) のBMビットが0'B
でバースト転送無しのモードに設定されているので、コ
ンパレータ(2) 811 からのCMP2信号は0'B に固定され
る。従って、マイクロプロセッサ１は、常に外部のDC#
信号をバーストサイクルDC信号として動作する。このア
クセス例の場合、メモリコントローラ２は応答しないの
で、バーストサイクルDC信号はアサートされない。
【００７１】バスエラー有無制御回路19では、CNT(0:3)
信号が1'H なのでNchTG 904 だけがオンし、BE(3) ビッ
トの1'B （＝バスエラー有り）がバスエラー信号生成回
路 905に入力される。バスエラー有無制御回路19は、NW
(0:4) ＞COUNT1(0:4) の間は外部からのBERR# 信号を、
NW(0:4) ＝COUNT1(0:4) になるとバスエラー信号生成回
路 905で生成したバスエラー信号をバスエラー信号とし
てバスインターフェース制御回路20に出力するが、この
アクセス例の場合、メモリコントローラ２は応答しない
ので、単一サイクルDC信号がDC信号生成回路(1) 724 で
31ウエイト目に生成され、CMP1信号の値が1'B に変わる
と、バスエラー信号生成回路 905で信号を生成し、バス
エラー信号をアサートする。
【００７２】バスインターフェース制御回路20は、バス
エラー信号を受け取ると直ちにバスアクセスを終了し、
バスエラーの例外処理を開始する。上述のメモリ領域ア
ドレスレジスタ(3) のように、メモリ空間の全ての領域
を31ウエイトのバスエラー領域として設定することによ
り、メモリが実装されていない領域に対して誤ってアク
セスしても、ハングアップすることなく例外処理を起動
することが可能になる。
【００７３】なお、本実施例では、メモリ領域アドレス
レジスタ及びメモリ領域マスクレジスタの組が４エント
リの場合を示したが、その数は４エントリに限るもので
はなく、数が増減しても任意の広さのメモリ領域を任意
のアドレスに設定できる効果は本実施例と同様である。
【００７４】〔実施例２〕本実施例では、図12に示す実
施例１のメモリ領域マスクレジスタの空いているビット
（20〜31ビット）のいずれかに、ウエイト数が設定され
ているビット（NW(0:4) 及びBW(0:1) ）を無効にする、
前記第５のビットたるウエイト無効ビットを割り付け
る。ウエイト無効ビットが有効な場合は、メモリ領域ア
ドレスレジスタで設定されているウエイト数を無視し、
外部からのDC# 信号のみを参照して動作する。また、ウ
エイト無効ビットが無効であれば、メモリ領域アドレス
レジスタに設定されたウエイト数に従って動作する。ウ
エイト無効ビットは図11に示すメモリ領域アドレスレジ
スタの空いているビット（20ビット目又は21ビット目）
に割り付けても本実施例と同様の効果が得られる。
【００７５】なお、上述の実施例では単一サイクルウエ
イトビット(NW)、バーストサイクルウエイトビット(B
W)、バスエラービット(BE)、バースト転送モードビット
(BM)などをメモリ領域アドレスレジスタに割り付けた場
合について説明したが、これらをメモリ領域マスクレジ
スタに割り付けた場合も本実施例と同様の効果が得られ
る。
【００７６】
【発明の効果】以上のように、本発明のデータ処理装置
は、任意のアドレスを先頭アドレスとする任意の広さの
メモリ領域をバスアクセスの制御対象のメモリ領域とし
て設定可能なので、メモリの周辺回路を削減できるとと
もに、バスアクセスの高速化が図れ、メモリ空間を効率
よく使用することができ、コストの低減化と装置の高性
能化が図れるという優れた効果を奏する。
【００７７】また、本発明のデータ処理装置は、メモリ
領域アドレスレジスタに制御データが設定されたメモリ
領域へのアクセスであっても、外部メモリからの応答信
号の参照が可能なので、メモリ領域アドレスレジスタ及
びメモリ領域マスクレジスタの制御データと外部メモリ
からの応答信号との併用が可能となり、システム構築の
自由度が増すという優れた効果を奏する。
【００７８】また、本発明のデータ処理装置は、メモリ
領域アドレスレジスタの特定のビットを無効化して必要
なビットのみを有効にし、外部メモリからの応答信号中
で無効化したビットに対応する信号だけを参照して動作
することができるので、バスエラー領域の設定など柔軟
なシステム構築ができるようになり、また、実装されて
いないメモリ領域をアクセスしたことによるハングアッ
プをなくすことができてシステムの信頼性が向上すると
いう優れた効果を奏する。
【００７９】また、本発明のデータ処理装置は、アクセ
スすべきアドレスのうち、マスクビットでマスクされな
い上位ビットがメモリ領域アドレスレジスタに設定され
ている先頭アドレスの上位ビットと一致していることを
示す信号を、アクセスすべきメモリ領域を特定する信号
として、アドレスをデードするメモリコントローラに出
力するので、メモリコントローラはアクセスすべきアド
レスのうち、マスクビットでマスクされない上位ビット
をデコードする必要が無くなり、回路素子の削減が図れ
るという優れた効果を奏する。
【００８０】また、本発明のデータ処理装置は、複数組
のメモリ領域アドレスレジスタ及びメモリ領域マスクレ
ジスタと、これら複数組のレジスタの優先順位を決定す
る回路とを設け、他のメモリ領域にオーバーラップする
メモリ領域をアクセス対象のメモリ領域に指定し、この
レジスタを備えたメモリ領域制御回路の優先順位を他の
メモリ領域制御回路より下位に設定することで、他のメ
モリ領域により分断されている、アドレスが不連続な複
数のメモリ領域を１つのレジスタで指定することが可能
になったので、少ないレジスタの組によって全メモリ空
間の指定を行うことができるという優れた効果を奏す
る。
【図面の簡単な説明】
【図１】 本発明のデータ処理装置の構成を示すブロッ
ク図である。
【図２】 図１に示すバスアクセス制御回路の詳細な構
成を示すブロック図である。
【図３】 図２のメモリ領域制御回路(0) の構成を示す
回路図である。
【図４】 図２のプライオリティ制御回路14の構成を示
す回路図である。
【図５】 図２の外部入力信号チェック制御回路15の構
成を示す回路図である。
【図６】 図２のバースト転送有無制御回路16の構成を
示す回路図である。
【図７】 図２の単一サイクルウエイト制御回路17の構
成を示す回路図である。
【図８】 図２のバーストサイクルウエイト制御回路18
の構成を示す回路図である。
【図９】 図２のバスエラー有無制御回路19の構成を示
す回路図である。
【図１０】 図２のバスインターフェース制御回路20の
構成を示すブロック図である。
【図１１】 メモリ領域アドレスレジスタのビット割り
付けの図である。
【図１２】 メモリ領域マスクレジスタのビット割り付
けの図である。
【図１３】 ４組のメモリ領域アドレスレジスタ及びメ
モリ領域マスクレジスタによって設定されているアドレ
ス空間上のメモリマップである。
【図１４】 ４組のメモリ領域アドレスレジスタ及びメ
モリ領域マスクレジスタの設定値を16進で示した図であ
る。
【図１５】 領域１に対してバースト転送リードアクセ
スを行った場合のタイミング図である。
【図１６】 領域０〜２以外の領域３であって、かつメ
モリが実装されている領域に対してバースト転送リード
アクセスを行った場合のタイミング図である。
【図１７】 従来のデータ処理装置の構成を示すブロッ
ク図である。
【図１８】 従来のデータ処理装置におけるメモリ領域
構成テーブルによるアドレス空間のメモリマップであ
る。
【図１９】 従来のデータ処理装置のメモリ領域構成レ
ジスタのビット割り付けの図である。
【符号の説明】
１ マイクロプロセッサ、２ メモリコントローラ、３
メモリ、４ バスアクセス制御回路、10〜13 メモリ
領域制御回路(0:3) 、14 プライオリティ制御回路、15
外部入力信号チェック制御回路、16 バースト転送有
無制御回路、17 単一サイクルウエイト制御回路、18
バーストサイクルウエイト制御回路、19 バスエラー有
無制御回路、20 バスインターフェース制御回路、301
メモリ領域マスクレジスタ、302 メモリ領域アドレスレ
ジスタ、303 ANDゲート、304 EX-NOR ゲート、305 A
NDゲート。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 バスを介してメモリへアクセスするデー
    タ処理装置において、 前記メモリ内の所定範囲のメモリ領域の先頭アドレスの
    上位所定数のビットからなる第１のビット列、該メモリ
    領域に対するアクセスのウエイト数を設定する第２のビ
    ット列、及びメモリへのアクセスアドレスの前記上位所
    定数相当のビットの下位から、前記メモリ領域の広さに
    応じたビット数までのビットをマスクして前記所定範囲
    の広さを規定する第３のビット列を格納するレジスタ
    と、 前記アクセスアドレスの上位からの各ビットと第３のビ
    ット列の各ビットとのそれぞれの論理積をとる第１のゲ
    ート、第１のゲートの各出力と第１のビット列の各ビッ
    トとの一致を判定する第２のゲート、及び第２のゲート
    の全出力の一致を判定する第３のゲートを備え、前記ア
    クセスアドレスが前記所定範囲のメモリ領域に含まれる
    か否かを判定する判定回路と、 該判定回路の判定の結果、前記アクセスアドレスが前記
    所定範囲のメモリ領域に含まれる場合は、第２のビット
    列が設定するウエイト数でバスアクセスを制御するバス
    インターフェース制御回路とを備えたことを特徴とする
    データ処理装置。
  2. 【請求項２】 前記バスインターフェース制御回路は、
    第３のゲートの出力が、第２のゲートの全出力の一致を
    示す場合は、前記メモリ領域をアクセスすることを示す
    信号を、アクセスアドレスをデコードする回路に出力す
    る請求項１記載のデータ処理装置。
  3. 【請求項３】 前記レジスタ中の所定ビットを無効にす
    る第５のビットが前記レジスタに格納される請求項１又
    は２記載のデータ処理装置。
  4. 【請求項４】 バスを介してメモリへアクセスするプロ
    セッサに対して、バスアクセスの各サイクルの終了を示
    す第１の外部入力信号及びバスアクセスのウエイト数を
    設定する第２の外部入力信号が与えられるデータ処理装
    置において、 前記メモリ内の所定範囲のメモリ領域の先頭アドレスの
    上位所定数のビットからなる第１のビット列、該メモリ
    領域に対するアクセスのウエイト数を設定する第２のビ
    ット列、メモリへのアクセスアドレスの前記上位所定数
    相当のビットの下位から、前記メモリ領域の広さに応じ
    たビット数までのビットをマスクして前記所定範囲の広
    さを規定する第３のビット列、及び前記メモリ領域へア
    クセスする場合に第１及び第２の外部入力信号を参照し
    てバスアクセスを制御するか否かを指定する第４のビッ
    トを格納するレジスタと、 前記アクセスアドレスの上位からの各ビットと第３のビ
    ット列の各ビットとのそれぞれの論理積をとる第１のゲ
    ート、第１のゲートの各出力と第１のビット列の各ビッ
    トとの一致を判定する第２のゲート、及び第２のゲート
    の全出力の一致を判定する第３のゲートを備え、前記ア
    クセスアドレスが前記所定範囲のメモリ領域に含まれる
    か否かを判定する判定回路と、 第４のビットが有効な状態で前記メモリ領域へアクセス
    する場合、第２のビット列が設定するウエイト数が経過
    するまでに第１の外部入力信号がアサートされたときは
    第２の外部入力信号が設定するウエイト数でバスアクセ
    スを制御し、第２のビット列が設定するウエイト数が経
    過するまでに第１の外部入力信号がアサートされないと
    きは第２のビット列が設定するウエイト数でバスアクセ
    スを制御するバスインターフェース制御回路とを備えた
    ことを特徴とするデータ処理装置。
  5. 【請求項５】 前記バスインターフェース制御回路は、
    第３のゲートの出力が、第２のゲートの全出力の一致を
    示す場合は、前記メモリ領域をアクセスすることを示す
    信号を、アクセスアドレスをデコードする回路に出力す
    る請求項４記載のデータ処理装置。
  6. 【請求項６】 前記レジスタ中の所定ビットを無効にす
    る第５のビットが前記レジスタに格納される請求項４又
    は５記載のデータ処理装置。
  7. 【請求項７】 バスを介してメモリへアクセスするデー
    タ処理装置において、 前記メモリ内の所定範囲のメモリ領域の先頭アドレスの
    上位所定数のビットからなる第１のビット列、該メモリ
    領域に対するアクセスのウエイト数を設定する第２のビ
    ット列、メモリへのアクセスアドレスの前記上位所定数
    相当のビットの下位から、前記メモリ領域の広さに応じ
    たビット数までのビットをマスクして前記所定範囲の広
    さを規定する第３のビット列、及びアクセス不可能な領
    域へアクセスした場合に所定の例外処理を起動させる第
    ６のビットを格納するレジスタと、 前記アクセスアドレスの上位からの各ビットと第３のビ
    ット列の各ビットとのそれぞれの論理積をとる第１のゲ
    ート、第１のゲートの各出力と第１のビット列の各ビッ
    トとの一致を判定する第２のゲート、及び第２のゲート
    の全出力の一致を判定する第３のゲートを備え、前記ア
    クセスアドレスが前記所定範囲のメモリ領域に含まれる
    か否かを判定する判定回路と、 第６のビットが有効な状態でアクセス不可能な領域へア
    クセスした場合、第２のビット列が設定するウエイト数
    経過後に所定の例外処理を起動するバスインターフェー
    ス制御回路とを備えたことを特徴とするデータ処理装
    置。
  8. 【請求項８】 前記バスインターフェース制御回路は、
    第３のゲートの出力が、第２のゲートの全出力の一致を
    示す場合は、前記メモリ領域をアクセスすることを示す
    信号を、アクセスアドレスをデコードする回路に出力す
    る請求項７記載のデータ処理装置。
  9. 【請求項９】 前記レジスタ中の所定ビットを無効にす
    る第５のビットが前記レジスタに格納される請求項７又
    は８記載のデータ処理装置。
  10. 【請求項１０】 バスを介してメモリへアクセスするプ
    ロセッサに対して、バスアクセスの各サイクルの終了を
    示す第１の外部入力信号、バスアクセスのウエイト数を
    設定する第２の外部入力信号、及びアクセス不可能な領
    域にアクセスした場合に所定の例外処理を起動させる第
    ３の外部入力信号が与えられるデータ処理装置におい
    て、 前記メモリ内の所定範囲のメモリ領域の先頭アドレスの
    上位所定数のビットからなる第１のビット列、該メモリ
    領域に対するアクセスのウエイト数を設定する第２のビ
    ット列、メモリへのアクセスアドレスの前記上位所定数
    相当のビットの下位から、前記メモリ領域の広さに応じ
    たビット数までのビットをマスクして前記所定範囲の広
    さを規定する第３のビット列、前記メモリ領域へアクセ
    スする場合に第１乃至第３の外部入力信号を参照してバ
    スアクセスを制御するか否かを指定する第４のビット、
    及びアクセス不可能な領域へアクセスした場合に前記例
    外処理を起動させる第６のビットを格納するレジスタ
    と、 前記アクセスアドレスの上位からの各ビットと第３のビ
    ット列の各ビットとのそれぞれの論理積をとる第１のゲ
    ート、第１のゲートの各出力と第１のビット列の各ビッ
    トとの一致を判定する第２のゲート、及び第２のゲート
    の全出力の一致を判定する第３のゲートを備え、前記ア
    クセスアドレスが前記所定範囲のメモリ領域に含まれる
    か否かを判定する判定回路と、 第４及び第６のビットが有効な状態で前記メモリ領域へ
    アクセスする場合、第２のビット列が設定するウエイト
    数が経過するまでに第１乃至第３の外部入力信号がアサ
    ートされたときは第２の外部入力信号が設定するウエイ
    ト数で前記例外処理を起動し、第２のビット列が設定す
    るウエイト数が経過するまでに第１の外部入力信号がア
    サートされて第２の外部入力信号がアサートされないと
    きは第２のビット列が設定するウエイト数でバスアクセ
    スを制御し、第２のビット列が設定するウエイト数が経
    過するまでに第１の外部入力信号がアサートされないと
    きは第２のビット列が設定するウエイト数で前記例外処
    理を起動し、また、第６のビットが有効で第４のビット
    が無効な状態でアクセス不可能な領域へアクセスした場
    合、第２のビット列が設定するウエイト数経過後に前記
    例外処理を起動するバスインターフェース制御回路とを
    備えたことを特徴とするデータ処理装置。
  11. 【請求項１１】 前記バスインターフェース制御回路
    は、第３のゲートの出力が、第２のゲートの全出力の一
    致を示す場合は、前記メモリ領域をアクセスすることを
    示す信号を、アクセスアドレスをデコードする回路に出
    力する請求項１０記載のデータ処理装置。
  12. 【請求項１２】 前記レジスタ中の所定ビットを無効に
    する第５のビットが前記レジスタに格納される請求項１
    ０又は１１記載のデータ処理装置。
  13. 【請求項１３】 バスを介してメモリへアクセスするデ
    ータ処理装置において、 請求項１記載のレジスタ及び判定回路をそれぞれ備え、
    バスアクセスの制御対象とする複数のメモリ領域をそれ
    ぞれで設定可能な複数個のメモリ領域制御回路と、 複数個のメモリ領域制御回路の優先順位を決定し、該メ
    モリ領域制御回路のうち、第３のゲートからの出力が、
    第２のゲートの全出力の一致を示し、かつ優先順位が最
    上位であるメモリ領域制御回路を選択する回路と、 該回路が選択したメモリ領域制御回路の第２のビット列
    のデータのみを出力する選択出力回路と、 選択されたメモリ領域制御回路が制御対象とするメモリ
    領域へアクセスする場合は、前記選択出力回路が出力す
    る第２のビット列のデータに基づいてバスアクセスを制
    御するバスインターフェース制御回路とを備えたことを
    特徴とするデータ処理装置。
  14. 【請求項１４】 前記バスインターフェース制御回路
    は、選択されたメモリ領域制御回路の第３のゲートの出
    力が、第２のゲートの全出力の一致を示す場合は、前記
    メモリ領域をアクセスすることを示す信号を、アクセス
    アドレスをデコードする回路に出力する請求項１３記載
    のデータ処理装置。
  15. 【請求項１５】 前記レジスタ中の所定ビットを無効に
    する第５のビットが前記レジスタに格納される請求項１
    ３又は１４記載のデータ処理装置。
  16. 【請求項１６】 バスを介してメモリへアクセスするプ
    ロセッサに対して、バスアクセスの各サイクルの終了を
    示す第１の外部入力信号、バスアクセスのウエイト数を
    設定する第２の外部入力信号、及びアクセス不可能な領
    域にアクセスした場合に所定の例外処理を起動させる第
    ３の外部入力信号が与えられるデータ処理装置におい
    て、 請求項１０記載のレジスタ及び判定回路をそれぞれ備
    え、バスアクセスの制御対象とする複数のメモリ領域を
    それぞれで設定可能な複数個のメモリ領域制御回路と、 複数個のメモリ領域制御回路の優先順位を決定し、該メ
    モリ領域制御回路のうち、第３のゲートからの出力が、
    第２のゲートからの全出力の一致を示し、かつ優先順位
    が最上位であるメモリ領域制御回路を選択する回路と、 該回路が選択したメモリ領域制御回路の第２のビット列
    及び第６のビットのデータのみを出力する選択出力回路
    と、 第４及び第６のビットが有効な状態で、選択されたメモ
    リ領域制御回路で設定されるメモリ領域へアクセスする
    場合、第２のビット列が設定するウエイト数が経過する
    までに第１乃至第３の外部入力信号がアサートされたと
    きは第２の外部入力信号が設定するウエイト数で前記例
    外処理を起動し、第２のビット列が設定するウエイト数
    が経過するまでに第１の外部入力信号がアサートされて
    第２の外部入力信号がアサートされないときは第２のビ
    ット列が設定するウエイト数でバスアクセスを制御し、
    第２のビット列が設定するウエイト数が経過するまでに
    第１の外部入力信号がアサートされないときは第２のビ
    ット列が設定するウエイト数で前記例外処理を起動し、
    また、第６のビットが有効で第４のビットが無効な状態
    でアクセス不可能な領域へアクセスした場合、第２のビ
    ット列が設定するウエイト数経過後に前記例外処理を起
    動するバスインターフェース制御回路とを備えたことを
    特徴とするデータ処理装置。
  17. 【請求項１７】 前記バスインターフェース制御回路
    は、選択されたメモリ領域制御回路の第３のゲートの出
    力が、第２のゲートの全出力の一致を示す場合は、前記
    メモリ領域をアクセスすることを示す信号を、アクセス
    アドレスをデコードする回路に出力する請求項１６記載
    のデータ処理装置。
  18. 【請求項１８】 前記レジスタ中の所定ビットを無効に
    する第５のビットが前記レジスタに格納される請求項１
    ６又は１７記載のデータ処理装置。
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