JPH0879091A - 可変長符号テーブルおよび可変長符号化装置 - Google Patents

Abstract

(57)【要約】 【目的】 可変長符号メモリの容量を小さくする。 【構成】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号テ
ーブルにおいて、ランとレベルとの組合せを、レベルの
絶対値の大きさによりクラス別に分類する。対応の可変
長符号のアドレスを、レベルの属するクラスにより値と
長さとがユニークに特定されるフラグ領域５０と、ラン
データ領域と、レベルデータの領域とを含んで、かつ全
体として固定長に構成する。ランとレベルとの領域長
は、それぞれレベルのクラスごとに、当該クラスに含ま
れる組合せのランデータの絶対値と、レベルデータの絶
対値とのそれぞれの最大値を格納するのに必要な最小限
の大きさに定める。さらに可変長符号を、先頭から連続
する０の個数と、残りの符号と、残りの符号の符号長と
に分けてテーブルに格納してもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は等長データを可変長符
号に変換するための符号化テーブルおよび符号化装置に
関し、特に、画像圧縮処理に用いられる、テーブル参照
方式を用いた可変長符号化処理に使用される可変長符号
テーブルおよびそれを用いた可変長符号化装置に関す
る。

【０００２】

【従来の技術】画像情報は非常に多くの情報量を含み、
たとえばテレビジョン画像の１フレーム（１／３０秒）
分の画像情報でさえ、本１冊のテキストデータに相当す
る情報量を有する。しかも画像データではこれをリアル
タイムで送信する必要のあることが多く、これだけ大量
の情報をそのままリアルタイムに送信することは非常に
困難である。

【０００３】そこで、画像データを送信するに先立って
これら画像データを圧縮し、圧縮したデータを送信し、
受信側でこのデータを伸長するという技術が用いられ
る。伝送する信号の量が減少するため、同一の伝送路を
用いて同一時間により多くの情報が伝送できる。したが
って画像処理の分野では信号の圧縮技術が重要である。

【０００４】そのための一手法として、送信する画像デ
ータ中に出現する頻度の高いビットパターンに長さの短
い符号を割り当て、比較的出現頻度の低いビットパター
ンには比較的長い符号を割り当てる、いわゆる可変長符
号化処理がある。図２８に、そうした可変長符号化処理
を用いた画像データ圧縮処理装置の一例を示す。この装
置は、本願の出願人が特願平５−６０３３５号において
提案したものである。この例ではＭＰＥＧ規格において
規定された符号化方式を用いた画像圧縮処理の処理ダイ
ヤグラムが示されている。

【０００５】図２８を参照して、圧縮されるべき画像デ
ータＩＤは、減算器２００および切換器２１８を介して
離散コサイン変換（ＤＣＴ：Discrete Cosine Transfor
m)処理器２０２に与えられる。ＤＣＴ処理器２０２は、
入力された信号を周波数成分に変換する。ＤＣＴ処理器
２０２により処理された信号には、さらに量子化器２０
４により量子化処理が行なわれる。量子化処理は、ＤＣ
Ｔ処理により周波数成分に変換されたデータのうち、高
周波領域の成分を相対的に小さくする処理である。これ
は、画像信号のうち高域成分を捨てても、人間の目には
それほど目立たないことから、高域成分を捨てることに
より伝送するデータ量を削減することを目的としてい
る。

【０００６】量子化されたデータ（ランレングステータ
と呼ばれる。）は可変長符号化器２０６に与えられ、可
変長符号化処理がされる。符号化されたデータはバッフ
ァ２０８を介して圧縮された画像データＶＤとして出力
される。

【０００７】量子化器２０４の出力は逆量子化器２１０
および逆ＤＣＴ処理器２１２にも与えられる。逆量子化
器２１０および逆ＤＣＴ処理器２１２は、後述する動き
予測のための処理である。逆ＤＣＴ処理器２１２の出力
は加算器２１４に与えられる。

【０００８】画像データＩＤは動き予測器２１６にも与
えられる。動き予測器２１６はたとえば、フレーム間で
の画像の動きを予測し、動く画像に関連する情報だけを
伝送することによりデータを平坦化し、より圧縮しやす
くして伝送量を削減するために、動き予測を行うもので
ある。予測処理されたデータは加算器２１４に与えられ
る。

【０００９】加算器２１４の出力データは切換器２２０
を介して減算器２００および動き予測器２１６に与えら
れる。切換器２１８および２２０による切換動作によ
り、動き予測を考慮にいれた画像圧縮処理が行なわれ
る。

【００１０】図２９は、図２８に示す可変長符号化器２
０６の概略のブロック図である。図２９を参照して、図
２８の量子化器２０４から出力されるたとえば８ビット
パラレルのランレングスデータは、ランレングス変換器
２３６によりランデータとレベルデータとに変換され
る。これらはいずれも等長データである。レベルデータ
は、ランレングステータのうち０でないデータのレベル
を表わす。ランデータは０でないデータの後に続く０の
データ数である。前述のようにＤＣＴ処理および量子化
処理により、高域部分にはゼロが多く含まれる。したが
ってランレングス変換を用いて効率よく圧縮できる。ラ
ンデータとレベルデータとはランレングスデータ用デー
タＲＡＭ（Random Access Memory) ２３８に与えられ、
（ラン、レベル）の形式に変換されてランレングスデー
タ可変長符号変換器２４０に与えられる。ランレングス
データ可変長符号変換器２４０は、この（ラン、レベ
ル）データを可変長符号に変換してマルチプレクサ２４
２に与える。ランレングスデータ可変長符号変換器２４
０の詳細について後述する。

【００１１】一方、圧縮手法、データのサイズなどを含
む制御情報がヘッダ用データＲＡＭ２３２に与えられ
る。これら制御情報をアドレスとしてヘッダ用データＲ
ＡＭ２３２から読出されたデータはヘッダ生成部２３４
に与えられる。なおヘッダ生成部２３４およびランレン
グスデータ可変長符号変換器２４０は、それぞれヘッダ
用データＲＡＭ２３２およびランレングスデータ用デー
タＲＡＭ２３８に対して制御信号を与えることにより、
これらＲＡＭからのデータの読出を行なう。

【００１２】ヘッダ生成部２３４はデータのヘッダ部分
を、ランレングスデータ可変長符号変換器２４０は可変
長符号化されたデータを、それぞれ出力する。マルチプ
レクサ２４２は、全体制御回路２３０から与えられる選
択信号に応じて、ヘッダ生成部分２３４の出力またはラ
ンレングスデータ可変長符号変換器２４０の出力を選択
してＦＩＦＯバッファ２４４に与える。

【００１３】ＦＩＦＯバッファ２４４は、ヘッダ生成部
２３４およびランレングスデータ可変長符号変換器２４
０からの制御信号に応答して、マルチプレクサ２４２の
出力をＦＩＦＯ方式でバッファし、パラレル／シリアル
（Ｐ／Ｓ）インタフェース２４６からの出力要求信号に
応答して出力する。ＦＩＦＯバッファ２４４は、可変長
符号化器２０６による処理速度と、外部へのデータの出
力速度との間の調節を行なうためのものである。

【００１４】パラレル／シリアルインタフェース２４６
は、図２８に示されるバッファ２０８からの制御信号に
応答して、かつ同一のクロック信号にしたがって、バッ
ファ２０８に、データを与えるためのものである。

【００１５】なお、全体制御回路２３０は、可変長符号
化処理に使用されている規格に従って、ヘッダ情報とデ
ータとを時間軸上で多重するように可変長符号化器２０
６の各部を制御するためのものである。

【００１６】図３０に、ランレングスデータ可変長符号
変換器２４０の概略の構成を示す。図３０を参照してラ
ンレングスデータ可変長符号変換器２４０は、ランデー
タおよびレベルデータをアドレスとしてアクセスするこ
とにより対応する可変長符号とその符号長さを出力する
ための可変長符号テーブルを格納するメモリ２５０と、
メモリ２５０から読出されたデータにもとづいて可変長
符号を発生するための可変長符号発生回路２５２と、全
体制御回路２３０（図２９参照）からの制御信号に従
い、隣接する回路に対して制御信号を与えながらメモリ
２５０からの読出と可変長符号発生回路２５２の動作と
を制御する制御回路２５４とを含む。

【００１７】図３１を参照して、メモリ２５０の可変長
符号テーブルは、それぞれ対応のアドレスに配列された
複数の可変長符号データ２６６を含む。各可変長符号デ
ータ２６６は、ある（ラン、レベル）の組合せに対応す
る可変長符号を格納する可変長符号領域２６８（１７ビ
ット幅）と、可変長符号領域２６８に格納されている可
変長符号の長さを特定する情報を格納する５ビット幅の
符号長領域２７０とを含む。

【００１８】この可変長符号データ２６６をアクセスす
るためのアドレス２６０は、６ビットのラン領域２６２
と７ビットのレベル領域２６４とからなる１３ビットで
ある。図３０に示されるように前段から与えられるラン
データおよびレベルデータからアドレス２６０を生成
し、そのアドレスで可変長符号テーブルメモリ２５０を
アクセスすることにより、対応する可変長符号データが
出力される。

【００１９】アドレス２６０のうちラン２６２に６ビッ
ト、レベル２６４に７ビットが割り当てられているの
は、それぞれ画像符号化標準方式ＭＰＥＧ１において、
ランの範囲が０〜６３、レベルの範囲が±４１であり、
これらを表現するためにはそれぞれ６ビットおよび７ビ
ットが必要なためである。ＭＰＥＧ１のＤＣＴ出力係数
可変長符号テーブルを図３２〜図３７に示す。このデー
ブルには、主要なデータが全て示されている。

【００２０】可変長符号領域２６８が１７ビット、符号
長領域から５ビットなのは、図３２〜図３７から明らか
なように、可変長符号の最大長が１７ビットであるため
である。なお符号長領域２７０が必要なのは、可変長符
号の扱いには符号長も必要であり、可変長符号と合わせ
てその可変長符号の符号長も出力する必要があるためで
ある。

【００２１】なお図３２〜図３７に示されるテーブルに
記載されていないランとレベルとの組合せはこの可変長
符号化器と異なる符号化器により別途処理される（図示
せず）。

【００２２】図３８に、従来の可変長符号テーブルを用
いた可変長符号化装置のブロック図を、可変長符号テー
ブルメモリ２５０および制御回路２５４とともに示す。
図３８を参照して従来の可変長符号化装置２５２は、レ
ジスタ２８２と、４０ビットバレルシフタ１０４と、可
変長符号を出力するためのシフトレジスタ１１８と、ゼ
ロ発生回路１２０と、レジスタ１０４と、５ビット加算
器１１２と、符号長レジスタ１１４とを含む。シフトレ
ジスタ１１８は、５つの８ビットレジスタ１１８ａ〜１
１８ｅを含む。

【００２３】制御回路２５４は、可変長符号テーブルメ
モリ２５０と、レジスタ１０４と、レジスタ２８２と、
符号長レジスタ１１４と、シフトレジスタ１１８とにそ
れぞれ制御信号ａ、ｂ、ｄ、ｆおよびｇを与えてこれら
を以下のように動作させる。

【００２４】初期状態では、可変長符号を出力するため
のシフトレジスタ１１８と、符号長レジスタ２８４とは
ともにすべて０にクリアされている。４０ビットバレル
シフタ１０４は、入力データを符号長レジスタ１１４の
示す値だけ右へシフトしてシフトレジスタ１１８に格納
させるためのものである。

【００２５】まず最初に可変長符号テーブルメモリ２５
０から、可変長符号がレジスタ２８２に、符号長がレジ
スタ１０４にそれぞれ格納される。この場合可変長符号
は“００１０１０”、符号長として“６”が与えられた
ものとする。これら値はそれぞれレジスタ２８２および
１０４から４０ビットバレルシフタ１０４および５ビッ
ト加算器１１２に与えられる。

【００２６】符号長レジスタ２８４の内容は０である。
したがって４０ビットバレルシフタ１０４は入力データ
をシフトなしで通過させ、符号出力のためのシフトレジ
スタ１１８に与える。

【００２７】５ビット加算器１１２は、入力データ
“６”と符号長レジスタ１１４の内容“０”の加算を
し、結果である“６”を符号長レジスタ１１４に書込
む。符号長レジスタ１１４は、その格納した値が８以上
となった場合にはシフトのための制御信号ｈをシフトレ
ジスタ１１８に与えるとともに次段の回路にデータイネ
ーブル信号として与えるためものである。しかしこの場
合その内容は“６”なのでシフト信号ｈは出力されな
い。

【００２８】次に、符号化した可変長符号として“００
００１０００”をレジスタ２８２を介して４０ビットバ
レルシフタ１０４に、符号長“８”をレジスタ１０４を
介して５ビット加算器１１２の入力にそれぞれ与えるも
のとする。

【００２９】符号長レジスタ１１４の内容は“６”であ
る。４０ビットバレルシフタ１０４はしたがって、可変
長符号を６ビット右にシフトさせて通過させ、シフトレ
ジスタ１１８に格納させる。このとき符号出力のための
シフトレジスタ１１８の格納内容のうち、最上位ビット
から６ビットには最初に入力した可変長符号が格納され
ている。７ビットめ以降には今入力された２番目の可変
長符号が格納される。

【００３０】５ビット加算器１１２は、入力データ
“８”と符号長レジスタ１１４の内容“６”とを加算
し、結果である“１４”を符号長レジスタ１１４に書込
む。

【００３１】符号長レジスタ１１４は、内容が８以上と
なったのでシフト信号ｈを出力するとともに、自分自身
の内容を８減分する。符号出力のためのシフトレジスタ
１１８は、シフト信号ｈに応答してその内容を８ビット
左シフトし、シフトレジスタ１１８ａの内容を符号化さ
れたデータ（ビットストリーム）として左端から出力す
る。すなわち８ビットレジスタ１１８ａの内容がデータ
として出力されるとともに、レジスタ１１８ｂ、ｃ、
ｄ、ｅの内容がそれぞれレジスタ１１８ａ、ｂ、ｃ、ｄ
に転送され、レジスタ１１８ｅには、ゼロ発生回路１２
０からの８ビットの０が書込まれる。

【００３２】上述の処理の結果符号長レジスタ１１４の
内容は“６”となる。この場合符号長レジスタ１１４の
内容は、８ビットレジスタ１１８ａに格納されている可
変長符号“００１０００”のビット数を表現している。
すなわち符号長レジスタ１１４は、符号出力のためのシ
フトレジスタ１１８に格納されている有効データのデー
タ長を記憶している。

【００３３】次に可変長符号が入力された際には、入力
された可変長符号を８ビットレジスタ１１８ａに格納さ
れている可変長符号のビット数だけ右にシフトしたうえ
でシフトレジスタ１１２に格納させるので、既にシフト
レジスタ１１８に格納されている可変長符号のすぐ後ろ
に引続いて次の可変長符号が符号出力のためのシフトレ
ジスタ１１８内に格納されることになる。

【００３４】以上のような処理を、メモリ２５０から出
力される可変長符号とその符号長とを用いて引続いて行
ない、一連の可変長符号列をビットストリームとして生
成する。

【００３５】従来の画像圧縮化装置では、動き予測でデ
ータそのものを平坦化し、さらにＤＣＴ処理および量子
化処理によって高周波成分を削減している。したがっ
て、圧縮処理の対象となる画像信号には０が多く含ま
れ、図３２〜図３７に示されるような可変長符号テーブ
ルを用いることにより、効率よく画像信号を圧縮でき
る。またテーブル参照方式を用いるので、複雑な処理も
不要で高速な符号化処理を行なえる。

【００３６】しかし、前述のようなテーブル参照方式を
用いた可変長符号化装置では大きなメモリが必要である
という欠点がある。図３２〜図３７からもわかるよう
に、可変長符号は２ビット〜１７ビットの範囲の符号長
を有している。しかしメモリに可変長符号テーブルを準
備する場合、可変長符号領域自体の長さを任意のビット
長とすることは困難であるため、最大の符号長に合わせ
た固定長のフィールドを一つの可変長符号データに割り
付ける必要がある。したがって１つの可変長符号を表現
するためには２２ビットのデータ（可変長符号１７ビッ
ト、符号長５ビット）が必要である。この可変長符号テ
ーブルをメモリ上に展開するためには、少なくとも８ｋ
ワード（１３ビットアドレスのアドレス空間）×２２ビ
ットのメモリが必要であった。

【００３７】特に図３２〜図３７に示される可変長符号
テーブルでは、処理されるランおよびレベルの組合せは
二百数十種しかないのに対し、メモリ上にテーブルを展
開する場合には８ｋワードの空間を必要とする。したが
ってメモリ空間をより効率的に使用してより少ないメモ
リで可変長符号化処理を行なうことが望まれていた。

【００３８】

【発明が解決しようとする課題】この課題を解決するた
めの１つの提案が、特開平４−１４２１６３号公報に示
されている。この公報の開示によれば、可変長符号の先
頭にあるパターン（たとえば０）の繰返しが多いことに
注目し、可変長符号を先頭からの繰返しパターンの繰返
し回数と、残りのデータと、その残りのデータの長さと
に変換して記憶する。メモリアクセス時には、残りのデ
ータの先頭に、繰返しパターンの繰返し回数だけのある
文字（たとえば０）を付加して、可変長符号を生成す
る。

【００３９】このようにすることにより、たとえば先頭
からの０の繰返しを少数ビットで表わすことができる。
たとえば２ビットあれば０〜３回までの繰返し回数を、
３ビットあれば０〜７回までの繰返し回数を、４ビット
あれば０〜１５回までの繰返し回数を、それぞれ表現す
ることができる。そのために可変長符号を表現するため
に必要なビット長が全体として少なくなる。メモリの１
アドレス当り必要なビット長が削減されるので、メモリ
全体の容量も削減できる。

【００４０】しかし、この技術を用いたとしても、メモ
リ内には依然として使用されない領域が数多く残ってい
る。これらをさらに効率よく利用することが望まれる。
またその際には、テーブル参照方式の簡便さを失わない
ようにすることも必要である。

【００４１】したがって請求項１に記載の発明の目的
は、可変長符号テーブルのためのメモリの容量を小さく
することである。

【００４２】請求項２に記載の発明の目的は、必要なメ
モリの容量をさらに小さくできる可変長符号テーブルを
提供することである。

【００４３】請求項３に記載の発明の目的は、バイナリ
の可変長符号を生成するためのテーブルのためのメモリ
容量を従来よりも小さくすることである。

【００４４】請求項４に記載の発明の目的は、画像圧縮
符号化標準ＭＰＥＧにおけるランデータおよびレベルデ
ータをバイナリの可変長符号に変換するためのテーブル
を、より容量の小さいメモリを用いて実現することであ
る。

【００４５】請求項５に記載の発明の目的は、画像圧縮
符号化標準Ｈ２６１におけるランデータおよびレベルデ
ータをバイナリの可変長符号に変換するためのテーブル
を、より容量の小さいメモリを用いて実現することであ
る。

【００４６】請求項６に記載の発明の目的は、より容量
の小さいメモリを用いて実現できる可変長符号化装置を
提供することである。

【００４７】請求項７に記載の発明の目的は、さらに容
量の小さいメモリを用いて実現できる可変長符号化装置
を提供することである。

【００４８】請求項８に記載の発明の目的は、さらに容
量の小さいメモリを用いて実現でき、高速に可変長符号
を生成できる可変長符号化装置を提供することである。

【００４９】

【課題を解決するための手段】請求項１に記載の発明に
係る可変長符号テーブルは、各々がそれぞれある範囲の
中の値の１つをとる、第１および第２の１組の等長要素
からなるデータを可変長符号化する際に用いられる可変
長符号テーブルである。この可変長符号テーブルは、１
組の等長要素によりユニークに割り当てられるアドレス
に、対応する可変長符号と当該可変長符号の符号長とを
格納する。この第１の等長要素と第２の等長要素との組
合せは予め定められた有限個であって、その組合せは、
第２の等長要素の絶対値が小さくなるほど当該第２の等
長要素と組合わされる第１の等長要素の絶対値の最大値
が大きくなるように予め選ばれている。第２の等長要素
は、その絶対値の大きさによって複数個のクラスに分類
される。各アドレスは、第２の等長要素の属するクラス
からその値および長さがユニークに特定される第１の領
域と、第１の等長要素を格納する第２の領域と、第２の
等長要素を格納する第３の領域とを含んで、かつ全体と
して固定長となるように構成されている。第２の領域の
領域長と第３の領域の領域長とは、それぞれ第２の等長
要素の属するクラスごとに、当該クラスに含まれる等長
要素の組合せの第１の等長要素の絶対値の最大値と、第
２の等長要素の絶対値の最大値とを格納するのに必要な
最小限の大きさに定められている。

【００５０】請求項２に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１に記載の発明の構成に加
え、可変長符号は、先頭から連続するある第１の文字の
個数と、残りの符号とからなり、符号長は、残りの符号
の符号長である。

【００５１】請求項３に記載の発明に係る可変長符号テ
ーブルにおいては、請求項２に記載の発明の構成に加
え、第１の文字は、０または１の一方である。

【００５２】請求項４に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の構成に加え、可変長符号テーブルは、画像圧縮符
号化標準ＭＰＥＧにおいて用いられるものである。そし
て第１の等長要素はランデータであり、第２の等長要素
はレベルデータである。

【００５３】請求項５に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の構成に加え、可変長符号テーブルは、画像圧縮符
号化標準Ｈ２６１において用いられるものである。そし
て第１の等長要素はランデータであり、第２の等長要素
はレベルデータである。

【００５４】請求項６に記載の発明に係る可変長符号化
装置は、請求項１に記載の可変長符号テーブルを用いて
第１および第２の１組の等長要素からなるデータを可変
長符号化するための可変長符号化装置である。この可変
長符号化装置はさらに、１組の等長要素を受け、当該１
組の等長要素に含まれる第２の等長要素の属するクラス
と、当該１組の等長要素とに基づいて、当該１組の等長
要素に対応するアドレスに変換して可変長符号テーブル
に与えるためのアドレス変換手段を含む。

【００５５】請求項７に記載の発明に係る可変長符号化
装置は、請求項２に記載の可変長符号テーブルを用いて
第１および第２の１組の等長要素からなるデータを可変
長符号化するための可変長符号化装置である。この可変
長符号化装置はさらに、１組の等長要素を受け、当該１
組の等長要素に含まれる第２の等長要素の属するクラス
と、当該１組の等長要素とに基づいて、当該１組の等長
要素に対応するアドレスに変換して可変長符号テーブル
に与えるためのアドレス変換手段と、可変長符号テーブ
ルから出力される、可変長符号の先頭から連続するある
第１の文字の個数と、残りの符号と、残りの符号の符号
長とに基づき、残りの符号の先頭に、その第１の文字の
個数だけの第１の文字を付加した可変長符号を出力する
文字付加手段とを含む。

【００５６】請求項８に記載の発明に係る可変長符号化
装置においては、請求項７に記載の発明の構成に加え、
文字付加手段は、所定のシフト信号に応答してデータを
所定方向に所定長だけシフトし、所定方向の端部から順
次シフトアウトすることによって可変長符号を出力する
とともに、所定方向と反対側の端部に第１の文字を順次
シフトインするシフトレジスタ手段と、シフトレジスタ
手段内に格納された有効データ長を記憶して、記憶され
た有効データ長が所定長よりも長くなったことに応答し
てシフト信号をシフトレジスタ手段に与え、かつ記憶さ
れた有効データ長を所定長分だけ減分するデータ長記憶
手段と、テーブルから出力された残りの符号を、データ
長記憶手段により定められる位置よりさらに残りの符号
長だけシフトしてシフトレジスタ手段に格納するための
シフト転送手段とを含み、データ長記憶手段は、シフト
転送手段により残りの符号がシフトレジスタ手段に格納
されたことに応答して、第１の文字の個数と残りの符号
長との和だけ、記憶したデータ長を増分させる。

【００５７】

【作用】請求項１に記載の発明に係る可変長符号テーブ
ルにおいては、あるクラスに属する第２の等長要素を含
む第１の組合せと、より絶対値の大きいクラスに属する
第２の等長要素を含む第２の組合せとにおいて、各アド
レスの、第２の等長要素のための第３の領域の大きさ
は、第２の組合せにおけるものの方が大きい。しかし、
第１の等長要素のための第２の領域の大きさは、第２の
組合せにおけるものの方を小さくできる。したがって、
全体の領域長を固定長とすることが可能である。仮にこ
のようなクラス分けをしなければ、第２の領域と第３の
領域とは、それぞれ第１の等長要素の絶対値の最大値
と、第２の等長要素の絶対値の最大値とを格納するのに
十分なだけの大きさを持つ必要があり、全体としてのア
ドレス長は長くなる。したがって請求項１に記載の発明
により、テーブルアクセスに必要なアドレス長が短くな
る。

【００５８】請求項２に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１に記載の発明の作用に加
え、先頭から連続するある第１の文字の個数を表わすた
めの領域は固定長であるが、そのビット数をＮとすれば
２のＮ乗個の文字数を表現できる。したがって、先頭か
ら連続するある第１の文字が、可変長符号のかなりの符
号において２のＮ乗個よりも長い可変長符号化システム
では、テーブルの各アドレスに格納される可変長符号を
表わすデータ長を、このような構成によらない場合と比
較してより短くできる。この作用は、先頭に２のＮ乗個
よりも多い同一の文字を有する可変長符号の数が多けれ
ば多いほど著しい。

【００５９】請求項３に記載の発明に係る可変長符号テ
ーブルにおいては、請求項２に記載の発明の作用に加
え、バイナリの可変長符号を生成するためのテーブルを
アクセスするのに必要なアドレス長と、各アドレスに格
納されるデータのデータ長とを短くできる。

【００６０】請求項４に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の作用に加え、画像圧縮符号化標準ＭＰＥＧにおい
て、ランデータおよびレベルデータをバイナリの可変長
符号に変換するためのテーブルを、アクセスに必要なア
ドレス長を短くして、また各アドレスに格納されるデー
タのデータ長をより短くして、作成することができる。

【００６１】請求項５に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の作用に加え、画像圧縮符号化標準Ｈ２６１におい
て用いられるランデータおよびレベルデータをバイナリ
の可変長符号に変換するためのテーブルを、アクセスに
必要なアドレス長を短くして、また各アドレスに格納さ
れるデータのデータ長をより短くして、作成することが
できる。

【００６２】請求項６に記載の発明に係る可変長符号化
装置は、請求項１に記載の可変長符号テーブルを用いて
おり、アドレス変換手段によってテーブルアクセスに必
要なアドレスを生成できる。請求項１に記載の可変長符
号テーブルを用いているため、テーブルアクセスに必要
なアドレス長は従来のものより短くてすむ。

【００６３】請求項７に記載の発明に係る可変長符号化
装置は、請求項２に記載の可変長符号テーブルを用いて
おり、アドレス変換手段によってテーブルアクセスに必
要なアドレスを生成でき、テーブルアクセスの結果得ら
れた、先頭から連続するある第１の文字の個数と、残り
の符号と、残りの符号の符号長とに基づき可変長符号を
出力することができる。請求項２に記載の可変長符号テ
ーブルを用いているため、テーブルアクセスに必要なア
ドレス長は従来のものより短くてすみ、かつ各アドレス
に格納するデータ長を短くできる。

【００６４】請求項８に記載の発明に係る可変長符号化
装置においては、請求項７に記載の発明の作用に加え、
文字付加手段のシフト転送手段が、テーブルから出力さ
れた残りの符号を、データ長記憶手段により定められる
位置よりさらに第１の文字の個数だけシフトしてシフト
レジスタ手段に格納する。データ長記憶手段は、シフト
レジスタ手段内に格納されたデータの有効データ長が所
定長よりも長くなるとシフト信号をシフトレジスタ手段
に与え、記憶された有効データ長を所定長分だけ減分す
る。シフトレジスタ手段はシフト信号に応答してデータ
を所定方向に所定長だけシフトし、所定方向の端部から
順次シフトアウトすることによって可変長符号を出力す
る。このときシフトレジスタ手段は、所定方向と反対側
の端部に第１の文字を順次シフトインする。データ長記
憶手段はシフト転送手段により残りの符号がシフトレジ
スタ手段に格納されたことに応答して、第１の文字の個
数と残りの符号長との和だけ有効データ長を増分させ
る。シフトレジスタ手段、シフト転送手段、データ長記
憶手段という比較的簡単かつ高速に機能できる手段の組
合せで、テーブルに記憶されたデータから可変長符号を
生成できる。

【００６５】

【実施例】本願発明は、たとえばＭＰＥＧ１のＤＣＴ出
力係数において予め定められているランデータおよびレ
ベルデータの組合せに、特定の関係があることを利用す
る。図１に、ＭＰＥＧ１のＤＣＴ出力係数の（ラン、レ
ベル）の組合せの分布を示す。横軸はレベル、縦軸はラ
ンをそれぞれ示す。図１を参照してわかるように、レベ
ルの絶対値が小さい部分ではこのレベルと組合わされる
ランは０〜３１にわたる。レベルの絶対値が大きくなる
に従い、そのレベルと組合わされるランの数は少なく、
かつその絶対値は小さくなり、レベルの絶対値が大きい
部分ではただ１つ“０”のみになる。

【００６６】図１に示されるレベルとランとの組合せ
を、レベルの範囲によって分類した表を図２に示す。図
２に示される分類では、レベルが−１から＋１の範囲
と、−２および２と、−６から−３および＋３から＋６
の範囲と、それ以外の範囲との４つに分類している。こ
の分類によるレベルの各範囲を本明細書ではクラスと呼
ぶことにする。

【００６７】図２を参照してわかるように、レベルが−
１から＋１の範囲では、レベルと組合わされるランの最
大値は３１である。またこのクラスに属するレベルの絶
対値は０および１である。したがってこのクラスに属す
るレベルと組合わされるランデータは６ビットで、レベ
ルデータは２ビットでそれぞれ表わすことができる。

【００６８】レベルが−２および２の場合、このレベル
と組合わされるランは０〜１６である。レベルの絶対値
は２である。したがってこのクラスに属するレベルと組
合わされるランは５ビットで、レベルは３ビットでそれ
ぞれ表わされる。同様に−６から−３および＋３から＋
６のレベル範囲ではランは３ビットで、レベルは４ビッ
トでそれぞれ表わされ、それ以外の場合にはランは２ビ
ット、レベルは７ビットでそれぞれ表わされる。

【００６９】そこで、図３に示されるように、レベルの
範囲に従って、可変長符号テーブルをアクセスする際の
アドレスの構成を変えることにする。すなわちレベル範
囲が−１から＋１ではランデータに６ビット、レベルデ
ータに２ビット割り当て、−２および＋２ではランデー
タに５ビットを、レベルデータに３ビットを割り当て、
−６から−３および＋３から＋６の範囲ではランデータ
に３ビットを、レベルデータに４ビットをそれぞれ割り
当て、それ以外の範囲ではランデータに２ビットを、レ
ベルデータに７ビットをそれぞれ割り当てることにす
る。このようにアドレスの構成を変える場合、このアド
レスにより表現されるメモリ領域が重複しては不都合で
ある。そこでアドレスの先頭２ビット領域をフラグ５０
とし、各クラス（レベル範囲）により順に００、０１、
１０、１１を割り当てることにする。このようにしてア
ドレスを生成することにより、全体のアドレス長は最大
１１ビットで済む。このようなクラス分類をしない場合
には、前述のようにアドレスとして１３ビットが少なく
とも必要であった（図３１参照）。したがってまず図３
に示されるようなアドレス構成とすることにより、アド
レス空間が１／４程度に削減されることがわかる。

【００７０】同様のことは他の画像符号化標準において
も言える。図４〜図５はＨ２６１のＤＣＴ出力係数の可
変長符号テーブルを示す。図４〜図５において「ｓ」は
符号を示す。すなわちｓは、レベルデータが正のときは
「０」、負のときは「１」である。このランおよびレベ
ルの組合せの散布図を図６に示す。図６において横軸は
レベル、縦軸はランである。図６からわかるようにＨ２
６１のＤＣＴ出力係数の組合せでも、レベルの絶対値が
小さい場合にはランデータの最大値が大きく、レベルの
絶対値が大きくなるに従ってそれと組合わされるランデ
ータの絶対値は小さくなることがわかる。

【００７１】このＨ２６１のＤＣＴ出力係数をクラス分
けした表を図７に示す。図７を参照して、レベル範囲が
０および１のクラスと、２〜７のクラスと、８以上のク
ラスとに分類した場合、これらランおよびレベルの組合
せを表わすために必要なビット数はそれぞれ７、７およ
び８であることがわかる。

【００７２】図８に、図７の結果に基づいてＨ２６１の
ＤＣＴ出力係数テーブルをアクセスするためのアドレス
の生成方式を示す。この場合にも、各クラスに属する可
変長符号のための領域が重複しないように、フラグ領域
５２を設ける。そしてレベルが０および１のクラスには
“００”を、２から７のクラスには“０１”を、それ以
外のクラスには“１”を割り当てる。すると、レベルが
０および１のクラスと、２から７のクラスとでは、ラン
およびレベルを７ビットで表わすことができ、それ以外
のクラスではランおよびレベルを８ビットで表わすこと
ができることから、合計で９ビットあればすべてのレベ
ル範囲の可変長符号を、相互に重複しない範囲にマップ
することができることがわかる。

【００７３】その他、同じく画像圧縮符号化標準ＭＰＥ
ＧおよびＨ２６１におけるマクロブロックアドレスイン
クリメントデータ、モーションコードを可変長符号に変
換する際の変換処理、ＪＰＥＧにおいて（ラン、レベ
ル）の組合せデータを可変長符号に変換する際の変換処
理にも、全く同じ考えを適用することができる。以下の
説明では、ＭＰＥＧ１における（ラン、レベル）の組合
せデータを可変長符号に変換する際の装置およびテーブ
ル構成について説明するが、同様の考えに従って上述し
た各変換処理のためのテーブルを構成すること、および
そのテーブルを用いた可変長符号化装置を作製すること
は、本願明細書の記載にもとづけば当業者であれば容易
であろう。

【００７４】図９に示されるランレングスデータ可変長
符号変換器６０は、従来の技術で説明した図２９のラン
レングスデータ可変長符号変換器２４０に代えて可変長
符号化処理器２０６において用いることができる。図９
を参照してこのランレングスデータ可変長符号変換器６
０は、アドレス変換回路６２と、本発明に係る可変長符
号テーブルを格納したメモリ６４と、メモリ６４から出
力された、可変長符号の先頭から連続する０の個数を示
すデータと、残りの符号と、残りの符号長とに基づい
て、残りの符号の先頭に指定された個数だけの０を付加
して可変長符号を出力する可変長符号発生回路６６と、
アドレス変換回路６２、メモリ６４、および可変長発生
回路６６の動作を制御するための制御回路６８とを含
む。

【００７５】アドレス変換回路６２は、その構成の詳細
については後述するが、ランデータおよびレベルデータ
を受け、図３に示されるような方式でアドレスを生成し
てメモリ６４に与えるためのものである。アドレス変換
回路６２は、ＭＰＥＧ１で指定された（ラン、レベル）
の組合せ以外の組合せが検出された場合には、エスケー
プ信号を出力する。このエスケープ信号が出力された場
合、他の方式に従って当該（ラン、レベル）データの符
号化処理が行なわれる。その装置については図示を省略
する。メモリ６４に格納されている可変長符号テーブル
の内容を図１０〜図１６に示す。図１０および図１１
は、レベル範囲が−１〜＋１のクラスに属する（ラン、
レベル）の組合せを示し、図１２はレベル範囲が−２、
＋２であるクラスに属する（ラン、レベル）の組合せを
示し、図１３はレベル範囲が−６から−３および＋３か
ら＋６のクラスに属する（ラン、レベル）の組合せを示
し、図１４〜図１６はそれ以外の範囲の（ラン、レベ
ル）の組合せを示す。

【００７６】たとえば図１０を参照して、レベル範囲が
−１から＋１に属する場合、アドレスビットの全ビット
幅は７ビットであるが、そのうちの第７ビットから第２
ビットはランデータを、第１ビットから第０ビットはレ
ベルデータをそれぞれ示す。同様にして図１２を参照し
て、レベル範囲が−２および＋２の場合、アドレスビッ
トの第７ビットから第３ビットはランデータを、第２ビ
ットから第０ビットはレベルデータをそれぞれ示す。レ
ベル範囲が−６から−３および＋３から＋６の場合に
は、アドレスビットの第７ビットから第４ビットがラン
データを、第３ビットから第０ビットがレベルデータを
それぞれ示す。それ以外の範囲では、アドレスビットの
第８ビットおよび第７ビットがランデータを、第６ビッ
トから第０ビットがレベルデータをそれぞれ示す。

【００７７】再び図１０を参照して、データビットの第
１３ビットから第１０ビットは、当該（ラン、レベル）
に対応する可変長符号の、先頭から連続する０の個数を
示す。また第９ビットから第３ビットは先頭から連続す
る０を取除いた残り符号を示す。第２ビットから第０ビ
ットは残り符号の符号長を示す。たとえば図３２を参照
して、ランが３、レベルが１の場合には対応する可変長
符号は“００１１１０”である。これを本発明に係る表
現形式で表現し直すと、図１０のラン＝３、レベル＝１
に示されるように、データビットの第１３ビットから第
１０ビットは“００１０”（２進数）すなわち１０進数
では“２”を表わし、第９ビットから第３ビットは残り
コードである“１１１０”を表わす。残りコードの符号
長は４であり、それを２進数で表わせば図１０に示され
るように“１００”となる。他のランおよびレベルの組
合せについても同様である。

【００７８】図１７に、図９のアドレス変換回路６２の
詳細を示す。図１７を参照してアドレス変換回路６２
は、レベルデータの絶対値を生成するための反転回路７
２、１加算器７４およびマルチプレクサ７６と、マルチ
プレクサ７６の出力するレベルデータの絶対値と２、
３、７との間の大小をそれぞれ比較するための比較器７
８、８０および８２と、比較器７８、８０および８２の
出力に対して所定の論理演算を行なうことによりアドレ
ス生成の組合せ方法を決定する信号を出力するための論
理回路８４と、論理回路８４の出力および入力されるレ
ベルデータおよびランデータに基づいてアドレスを生成
するためのアドレス生成回路８６とを含む。なお論理回
路８４は、所定範囲外のレベルデータを検出した場合に
はエラー出力を出力し、この出力はエスケープ信号（図
９参照）として出力される。

【００７９】なお反転回路７２および１加算器７４は、
入力されるレベルデータが負の数の場合に、その負の数
の符号を反転した数を生成するためのものであり、マル
チプレクサ７６はレベルデータのサインビットが１
（負）の場合には加算器７４の出力を、０（正）の場合
には入力されたレベルデータを、それぞれ出力する。

【００８０】図１８に、図１７に示す論理回路８４の動
作を、入力の組合せに対する出力の表形式で示す。図１
８においてサインビット１、サインビット２、サインビ
ット３はそれぞれ、比較器７８、８０および８２の出力
を示し、より具体的にはレベルデータの絶対値から２、
３および７を減算した場合のサインビットをそれぞれ示
す。

【００８１】サインビット１〜３がすべて１の場合、レ
ベルデータの絶対値は２より小ということである。図３
に示す、レベル範囲が−１から＋１の場合に相当し、こ
の場合の制御出力は０とする。サインビット１〜３がそ
れぞれ０、１、１の場合にはレベルの絶対値が２の場合
に相当し、制御出力は１とする。サインビット１〜３が
それぞれ０、０、１の場合にはレベル範囲が−６から−
３および＋３から＋６の範囲に相当し、制御出力を２に
設定する。すべてのサインビットが０の場合にはレベル
の絶対値が６より大きい場合に相当し、制御出力は３と
する。この制御出力を２進数で表現すればそれぞれ“０
０”“０１”“１０”“１１”となる。これは、図３に
示すフラグ５０と等しいので、これをそのまま利用して
図１９に示すようにアドレスを生成することができる。
なお、図１８においてサインビットの組合せが上記した
いずれかに属する場合にはエラー出力は０とし、いずれ
の組合せでもない場合にはエラー出力を１とするように
論理回路８４を構成するものとする。

【００８２】図１９に、アドレス生成回路８６によるア
ドレスの生成方式をより具体的に示す。図１９を参照し
て、先頭の３ビット領域９０のうち、フラグ値を、その
まま先頭の２ビットのフラグ領域５０に格納する。そし
て３ビット目には、フラグ値が０〜２の場合には“０”
を格納することとする。以下、ランデータおよびレベル
データを、図１９に示されるとおりにクラスにより割り
当てる。これにより、１１ビットですべての（ラン、レ
ベル）の組合せを表現することができる。１１ビットの
アドレス空間は２ｋワードに相当する。また各アドレス
のデータは１３ビット幅である。したがってメモリ６４
は２ｋワード×１３ビットですむことがわかる。従来の
技術では、８ｋワード×２２ビットのメモリが必要であ
ったので、本発明により必要なメモリは１／６以下とな
る。また、特開平４−１４２１６３号公報に開示の技術
のみを使用してもアドレスとしては１３ビットが必要で
あり、８ｋワードのメモリ空間を要する。これと比較し
ても本願発明によれば１／４のメモリで可変長符号化を
行なうことができる。

【００８３】図２０に、可変長符号発生回路６６を可変
長符号テーブルメモリ６４および制御回路６８とともに
示す。

【００８４】図２０を参照して可変長符号発生回路６６
は、レジスタ１０２、１０４および１０６と、マルチプ
レクサ１１０と、５ビット加算器１１２と、符号長レジ
スタ１１４と、４０ビットバレルシフタ１０４と、８ビ
ットレジスタ１１８ａ〜１１８ｅからなる符号出力のた
めのシフトレジスタ１１８と、ゼロ発生回路１２０とを
含む。図２０と図３８とにおいて、同一の部品には同一
の参照符号を付している。それらの名称および機能も同
一である。

【００８５】図２０に示す可変長符号発生回路６６は、
図３８に示される従来の回路２５２と比較して、レジス
タ１０６およびマルチプレクサ１１０を新たに含んでい
る。レジスタ１０２は図３８に示すレジスタ２８２に相
当するが、可変長符号テーブルメモリ６４から与えられ
る符号の符号長が従来のそれよりも短くなるため、より
少ないビット数のものでよい。

【００８６】レジスタ１０６は、可変長符号テーブルメ
モリ６４から、可変長符号の先頭から連続する０の個数
を示すデータを受けるように接続されている。レジスタ
１０４および１０６の出力はそれぞれマルチプレクサ１
１０の２つの入力に接続されている。マルチプレクサ１
１０の出力は５ビット加算器１１２の一方の入力に接続
されている。５ビット加算器１１０の他方の入力には、
符号長レジスタ１１４の出力が接続されている。

【００８７】制御回路６８は、制御信号ａ〜ｇにより、
可変長符号テーブルメモリ６４と可変長符号発生回路６
６とを次のように動作させる。

【００８８】図２１を参照して、ステップ１３０で信号
ａをアサートする。これにより可変長符号テーブルメモ
リ６４から、変換後のアドレスに格納された先頭からの
０の連続数と、残りコードと、残りコードの符号長とが
出力される。

【００８９】ステップ１３２で、信号ｂ、ｃ、ｄがアサ
ートされ、レジスタ１０２、１０４および１０６にそれ
ぞれ残りコードと、残りコードの符号長と、先頭からの
０連続数とが格納される。

【００９０】ステップ１３４で信号ｅおよびｆがアサー
トされる。マルチプレクサ１１０は、信号ｅがアサート
されたことに応答してレジスタ１０６の内容を選択して
５ビット加算器１１２に与える。したがって５ビット加
算器１１２は先頭からの０連続数と符号長レジスタ１１
４の内容とを加算し符号長レジスタ１１４に与える。符
号長レジスタ１１４は信号ｆがアサートされたことに応
答して５ビット加算器１１２の出力を格納する。

【００９１】ステップ１３６で、符号長レジスタ１１４
の内容が８以上かどうかについての判断が行なわれる。
もしそれが８未満であれば制御はステップ１４２に進
む。符号長レジスタ１１４の内容が８以上であればステ
ップ１３８で制御信号ｈをアサートする。この制御信号
ｈは外部へデータイネーブル信号として出力され外部に
対するデータの取込みの要求となる。またシフトレジス
タ１１８の先頭の８ビットレジスタ１１８ａから、この
制御信号ｈに応答して８ビットデータが可変長符号とし
て出力される。

【００９２】図２２を参照して続いてステップ１４０
で、レジスタ１１８ｂから１１８ｅの内容をそれぞれレ
ジスタ１１８ａから１１８ｄにシフトする。また符号長
レジスタ１１４の内容を８減算する。レジスタ１１８ｅ
には、０発生回路１２０からの０がシフトされ、０で充
填される。

【００９３】さらにステップ１４２で、制御信号ｇをア
サートする。シフトレジスタ１１８は、４０ビットバレ
ルシフタ１０４によって符号長レジスタ１１４の値だけ
右シフトした残りコードを格納する。このとき、シフト
レジスタ１１８の、先頭から符号長レジスタの値の位置
までの内容は保存され、その後に残りコードが追加され
ることに注意すべきである。

【００９４】ステップ１４４で制御信号ｅをアサート
し、制御信号ｆをアサートする。これによりマルチプレ
クサ１１０はレジスタ１０４に格納されている残りコー
ドの符号長を５ビット加算器１１２に与える。５ビット
加算器１１２は、符号長レジスタ１１４の値と残り符号
長とを加算し符号長レジスタ１１４に与える。符号長レ
ジスタ１１４は制御信号ｆがアサートされたことに応答
して５ビット加算器１１２の出力を格納する。

【００９５】ステップ１４６では、符号長レジスタ１１
４の内容が８以上かどうかについての判定が行なわれ
る。８未満であれば１つのデータの可変長符号化処理が
終了する。８以上の場合には図２３のステップ１４８に
制御が進む。ステップ１４８では制御信号ｈをアサート
し、外部に対して符号化されたデータの取込みを要求す
る。またシフトレジスタ１１８は制御信号ｈがアサート
されたことに応答して、先頭の８ビットレジスタ１１８
ａの値を符号化されたデータとして出力する。

【００９６】さらにステップ１５０でレジスタ１１８ｂ
〜１１８ｅの内容をそれぞれレジスタ１１８ａ〜１１８
ｄに移動させ、レジスタ１１８ｅにはゼロ発生回路１２
０からの０をシフトインする。また符号長レジスタ１１
４の内容を８減算して制御は図２２のステップ１４６に
戻る。

【００９７】以上の処理を各データに対して繰返し行な
うことにより可変長符号化が行なわれる。

【００９８】図２０に示される回路の動作をより具体的
に説明する。符号出力レジスタ１１８と符号長レジスタ
１１４との初期状態はすべて０である。まず最初に符号
化した可変長符号が“００１０１０”である場合を考え
る。先頭からの０連続数は“２”、残りコードは“１０
１０”、残りコードの符号長は“４”である。

【００９９】まず先頭からの０連続数である“２”がレ
ジスタ１０６およびマルチプレクサ１１０を介して５ビ
ット加算器１１２に与えられる。５ビット加算器１１２
は入力データ“２”と符号長レジスタ１１４の内容
“０”との加算を行なう。その結果である“２”が符号
長レジスタ１１４に格納される。

【０１００】残りコード“１０１０”が４０ビットバレ
ルシフタ１０４に与えられる。符号長レジスタ１１４の
内容が“２”なので可変長符号は４０ビットバレルシフ
タ１０４により２ビット右にシフトされて符号出力のた
めのシフトレジスタ１１８に与えられる。すなわち“０
０１０１０”が符号出力のためのシフトレジスタ１１８
の先頭から６ビットに格納される。

【０１０１】残りコードの符号長“４”をレジスタ１０
４およびマルチプレクサ１１０を介して５ビット加算器
１１２に与える。５ビット加算器１１２は符号長レジス
タ１１４の内容である“２”とマルチプレクサ１１０の
出力である“４”とを加算し符号長レジスタ１１４に与
える。符号長レジスタ１１４はこの“６”を格納する。

【０１０２】次に、符号化した可変長符号として“００
００１０００”が与えられた場合の回路６６の動作を説
明する。この場合先頭からの０連続数は“４”、残り符
号は“１０００”、残り符号長は“４”である。

【０１０３】まず先頭からの０連続数である“４”をレ
ジスタ１０６およびマルチプレクサ１１０を介して５ビ
ット加算器１１２に与える。５ビット加算器１１２は入
力データ“４”と符号長レジスタ１１４の内容“６”と
の加算を行ない、結果である“１０”を符号長レジスタ
１１４に与える。符号長レジスタ１１４は“１０”を格
納する。

【０１０４】レジスタ１０２を介して４０ビットバレル
シフタ１０４に残りコード“１０００”を与える。符号
長レジスタ１１４の内容は“１０”である。したがって
残りコードは４０ビットバレルシフタ１０４によって１
０ビット右シフトされて符号出力用のシフトレジスタ１
１８に与えられる。シフトレジスタ１１８は、その１１
ビット目以降に４０ビットバレルシフタ１０４の出力を
格納する。このとき符号出力用のシフトレジスタ１１８
の先頭から６ビットには、最初に入力した可変長符号が
格納されている。７ビット目から第１４ビットには、２
番目の可変長符号“００００１０００”が格納される。

【０１０５】一方残り符号長“４”をレジスタ１０４お
よびマルチプレクサ１１０を介して５ビット加算器１１
２に与える。５ビット加算器１１２は、入力データ
“４”と符号長レジスタ１１４の内容“１０”とを加算
し、結果である“１４”を符号長レジスタ１１４に格納
させる。したがって制御信号ｈがアサートされて可変長
符号が出力される。

【０１０６】図２４に、図２０に示される可変長符号発
生回路６６に与える一連のデータを示し、図２５〜図２
７に、これらデータにより図２０に示されるシフトレジ
スタ１１８の内容がどのように変化するか、を示す。

【０１０７】図２４を参照して、可変長符号“１１０”
“０１０００”“００１０１０”“００００１１００”
“００１００１１００”“００１００００１０”“００
００００１０１００”という可変長符号が順次入力され
るものとする。これら可変長符号の先頭から連続する０
の数はそれぞれ０、１、２、４、２、２、６であり、残
り符号は“１１０”“１０００”“１０１０”“１１０
０”“１００１１００”“１００００１０”“１０１０
０”である。残り符号長はそれぞれ３、４、４、４、
７、７、５である。

【０１０８】図２５（ａ）に初期状態を示す。初期状態
では各レジスタ１１８ａ〜１１８ｅと符号長レジスタ１
１４との内容はいずれも０である。

【０１０９】図２５（ｂ）にデータ１が入力された状態
を示す。レジスタ１１８ａの先頭から３ビットに“１１
０”が、符号長レジスタに３がそれぞれ格納される。

【０１１０】図２５（ｃ）を参照して、２番目のデータ
の先頭の０連続数が１であるため、レジスタ１１８ａの
４ビット目の０が次の符号の先頭として有効にされ、符
号長レジスタの内容は４となる。続いて図２５（ｄ）に
示すようにデータ２が入力され、レジスタ１１８ａの第
５ビット目から４ビットにデータ２の残り符号“１００
０”が格納される。符号長レジスタの値は８となる。

【０１１１】以下図２５〜図２７に示すように各データ
が入力され、図２５（ｅ）、図２６（ｃ）（ｆ）、図２
７（ｂ）（ｅ）および（ｆ）により可変長符号が出力さ
れる。その結果出力される可変長符号は“１１００１０
００００１０１０００００１１００００１００１１００
００１００００１０００００００１０”となり、図２４
に示す可変長符号のビットストリームが出力されること
がわかる。

【０１１２】以上のようにこの発明によれば、従来より
もより少ない容量のメモリを用いて可変長符号テーブル
を構成することができる。ＭＰＥＧ１に限らず、Ｈ２６
１、ＪＰＥＧなどの画像圧縮符号化標準に対しても適用
できる。可変長符号を生成する際には、シフトレジスタ
および５ビット加算器とレジスタという簡単な構成で所
望の可変長符号を生成することができるため、簡単な回
路でかつ高速に可変長符号を生成できる。また上述の実
施例では先頭から連続する０の個数を利用する場合を述
べたが、本発明はそれには限定されず、先頭から連続す
る１の個数を利用する場合であっても同様に適用でき
る。

【０１１３】

【発明の効果】以上のように請求項１に記載の発明によ
れば、可変長符号テーブルをアクセスするのに必要なア
ドレス長が短くなる。したがって、可変長符号テーブル
のためのメモリの容量を小さくできる。

【０１１４】請求項２に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１に記載の発明の効果に加
え、テーブルの各アドレスに格納される可変長符号を表
わすデータ長より短くできる。したがって、可変長符号
テーブルのためのメモリの容量を、請求項１に記載の発
明によるものと比較してさらに小さくできる。

【０１１５】請求項３に記載の発明に係る可変長符号テ
ーブルにおいては、請求項２に記載の発明の効果に加
え、バイナリの可変長符号を生成するためのテーブルの
ためのメモリの容量を従来よりも小さくできる。

【０１１６】請求項４に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の効果に加え、画像圧縮符号化標準ＭＰＥＧにおけ
るランデータおよびレベルデータをバイナリの可変長符
号に変換するためのテーブルを、より容量の小さいメモ
リを用いて実現できる。

【０１１７】請求項５に記載の発明に係る可変長符号テ
ーブルにおいては、請求項１から３のいずれかに記載の
発明の効果に加え、画像圧縮符号化標準Ｈ２６１におけ
るランデータおよびレベルデータをバイナリの可変長符
号に変換するためのテーブルを、より容量の小さいメモ
リを用いて実現できる。

【０１１８】請求項６に記載の発明に係る可変長符号化
装置は、請求項１に記載の可変長符号テーブルを用いて
いるためより容量の小さいメモリを用いて実現できると
いう効果がある。

【０１１９】請求項７に記載の発明に係る可変長符号化
装置は、請求項２に記載の可変長符号テーブルを用いて
おり、請求項６に記載の発明におけるよりもさらに容量
の小さいメモリを用いて実現できるという効果がある。

【０１２０】請求項８に記載の発明に係る可変長符号化
装置においては、請求項７に記載の発明に効果に加え、
簡単かつ高速に機能できる手段を用いて、高速に可変長
符号を生成できる。

【図面の簡単な説明】

【図１】 ＭＰＥＧ１のＤＣＴ出力係数のランおよびレ
ベルデータの組合せの分布を示すグラフである。

【図２】 ＭＰＥＧ１のＤＣＴ出力係数のランおよびレ
ベルデータの組合せを、レベルの範囲によりクラス別に
分類して表形式に示した図である。

【図３】 レベル範囲ごとにアドレスを生成する際のア
ドレス構成を模式的に示す図である。

【図４】 Ｈ２６１のＤＣＴ出力係数の可変長符号テー
ブルを示す図である。

【図５】 Ｈ２６１のＤＣＴ出力係数の可変長符号テー
ブルを示す図である。

【図６】 図５に示されるランおよびレベルの組合せの
分布を示すグラフである。

【図７】 図６に示す分布をレベル範囲によりクラス別
に分類した内容を表形式で示す図である。

【図８】 アドレスの生成方法を模式的に示す図であ
る。

【図９】 本発明の一実施例のランレングスデータ可変
長符号変換器のブロック図である。

【図１０】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１１】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１２】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１３】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１４】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１５】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１６】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図１７】 本発明の一実施例のアドレス変換回路のブ
ロック図である。

【図１８】 論理回路の動作を示す図である。

【図１９】 本発明の一実施例におけるアドレス生成方
式を示す模式図である。

【図２０】 本発明の一実施例の可変長符号発生回路の
ブロック図である。

【図２１】 本発明の一実施例の可変長符号発生回路の
動作を示すフローチャートである。

【図２２】 本発明の一実施例の可変長符号発生回路の
動作を示すフローチャートである。

【図２３】 本発明の一実施例の可変長符号発生回路の
動作を示すフローチャートである。

【図２４】 可変長符号化される一連のデータ例を示す
図である。

【図２５】 符号出力用のシフトレジスタの内容の変遷
を示す図である。

【図２６】 符号出力用のシフトレジスタの内容の変遷
を示す図である。

【図２７】 符号出力用のシフトレジスタの内容の変遷
を示す図である。

【図２８】 画像圧縮処理の処理ダイヤグラムである。

【図２９】 可変長符号化器のブロック図である。

【図３０】 従来のランレングスデータ可変長符号変換
器のブロック図である。

【図３１】 従来の可変長符号テーブルの構成を示す模
式図である。

【図３２】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３３】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３４】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３５】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３６】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３７】 ＭＰＥＧ１のＤＣＴ出力係数の可変長符号
テーブルを示す図である。

【図３８】 従来の可変長符号発生器のブロック図であ
る。

【符号の説明】

６０、２４０ ランレングスデータ可変長符号変換器、
６２ アドレス変換回路、６４、２５０ 可変長符号メ
モリ、６６、２５２ 可変長符号発生回路、６８ 制御
回路、１０４ ４０ビットバレルシフタ、１１４ 符号
長レジスタ、１１８ シフトレジスタ、１１８ａ〜１１
８ｅ ８ビットレジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 (72)発明者 中川 伸一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 花見 充雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々がそれぞれある範囲の中の値の１つ
   をとる、第１および第２の１組の等長要素からなるデー
   タを可変長符号化する際に用いられる可変長符号テーブ
   ルであって、 前記１組の等長要素によりユニークに割り当てられるア
   ドレスに、対応する可変長符号と当該可変長符号の符号
   長とを格納し、 前記第１の等長要素と前記第２の等長要素との組合せは
   予め定められた有限個であり、 前記組合せは、第２の等長要素の絶対値が小さくなるほ
   ど当該第２の等長要素と組合わされる第１の等長要素の
   絶対値の最大値が大きくなるように予め選ばれ、 第２の等長要素は、その絶対値の大きさによって複数個
   のクラスに分類され、 各前記アドレスは、 第２の等長要素の属するクラスからその値および長さが
   ユニークに特定される第１の領域と、 第１の等長要素を格納する第２の領域と、 第２の等長要素を格納する第３の領域とを含んで、 かつ全体として固定長となるように構成されており、 前記第２の領域の領域長と前記第３の領域の領域長と
   は、それぞれ第２の等長要素の属するクラスごとに、当
   該クラスに含まれる等長要素の組合せの第１の等長要素
   の絶対値の最大値と、第２の等長要素の絶対値の最大値
   とを格納するのに必要な最小限の大きさに定められてい
   る、可変長符号テーブル。
2. 【請求項２】 前記可変長符号は、 先頭から連続するある第１の文字の個数と、 残りの符号とからなり、 前記符号長は、前記残りの符号の符号長である、請求項
   １に記載の可変長符号テーブル。
3. 【請求項３】 前記第１の文字は、０または１の一方で
   ある、請求項２に記載の可変長符号テーブル。
4. 【請求項４】 前記可変長符号テーブルは、画像圧縮符
   号化標準ＭＰＥＧにおいて用いられるものであり、 前記第１の等長要素はランデータであり、 前記第２の等長要素はレベルデータである、 請求項１から３のいずれかに記載の可変長符号テーブ
   ル。
5. 【請求項５】 前記可変長符号テーブルは、画像圧縮符
   号化標準Ｈ２６１において用いられるものであり、 前記第１の等長要素はランデータであり、 前記第２の等長要素はレベルデータである、 請求項１から３のいずれかに記載の可変長符号テーブ
   ル。
6. 【請求項６】 請求項１に記載の可変長符号テーブルを
   用いて第１および第２の１組の等長要素からなるデータ
   を可変長符号化するための可変長符号化装置であって、
   さらに、 １組の等長要素を受け、当該１組の等長要素に含まれる
   第２の等長要素の属するクラスと、当該１組の等長要素
   とに基づいて、当該１組の等長要素に対応するアドレス
   に変換して前記可変長符号テーブルに与えるためのアド
   レス変換手段を含む、可変長符号化装置。
7. 【請求項７】 請求項２に記載の可変長符号テーブルを
   用いて第１および第２の１組の等長要素からなるデータ
   を可変長符号化するための可変長符号化装置であって、
   さらに、 １組の等長要素を受け、当該１組の等長要素に含まれる
   第２の等長要素の属するクラスと、当該１組の等長要素
   とに基づいて、当該１組の等長要素に対応するアドレス
   に変換して前記可変長符号テーブルに与えるためのアド
   レス変換手段と、 前記可変長符号テーブルから出力される前記先頭から連
   続するある第１の文字の個数と、前記残りの符号と、前
   記残りの符号の符号長とに基づき、前記残りの符号の先
   頭に前記個数だけの前記第１の文字を付加した可変長符
   号を出力する文字付加手段とを含む、可変長符号化装
   置。
8. 【請求項８】 前記文字付加手段は、 所定のシフト信号に応答してデータを所定方向に所定長
   だけシフトし、前記所定方向の端部から順次シフトアウ
   トすることによって可変長符号を出力するとともに、前
   記所定方向と反対側の端部に前記第１の文字を順次シフ
   トインするシフトレジスタ手段と、 前記シフトレジスタ手段内に格納された有効データ長を
   記憶して、記憶された有効データ長が前記所定長よりも
   長くなったことに応答して前記シフト信号を前記シフト
   レジスタ手段に与え、かつ記憶された有効データ長を前
   記所定長分だけ減分するデータ長記憶手段と、 前記残りの符号を、データ長記憶手段により定められる
   位置よりさらに前記第１の文字の個数だけシフトして前
   記シフトレジスタ手段に格納するためのシフト転送手段
   とを含み、 前記データ長記憶手段は、前記シフト転送手段により前
   記残りの符号がシフトレジスタ手段に格納されたことに
   応答して、記憶された有効データ長を前記第１の文字の
   個数と前記残りの符号長との和だけ増分させる、請求項
   ７に記載の可変長符号化装置。