JPH0879080A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0879080A JPH0879080A JP21377794A JP21377794A JPH0879080A JP H0879080 A JPH0879080 A JP H0879080A JP 21377794 A JP21377794 A JP 21377794A JP 21377794 A JP21377794 A JP 21377794A JP H0879080 A JPH0879080 A JP H0879080A
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Abstract
(57)【要約】
【目的】 ツリー構造を有し、パイプライン動作により
高速な変換速度を有するＡ／Ｄ変換器を提供する。 【構成】 カレントミラー回路を主体に構成され、ツリ
ー構造を有するＡ／Ｄ変換器において、各段のカレント
ミラーの内部にスイッチを設け、これを各段ごとにオン
／オフすることにより、カレントミラー回路は、サンプ
ルホールド回路動作を兼ねることになり、Ａ／Ｄ変換器
は、パイプライン動作する。これにより、変換速度（ス
ループット）は、各段の数段分の遅延となり、Ａ／Ｄ変
換器は高速化される。
高速な変換速度を有するＡ／Ｄ変換器を提供する。 【構成】 カレントミラー回路を主体に構成され、ツリ
ー構造を有するＡ／Ｄ変換器において、各段のカレント
ミラーの内部にスイッチを設け、これを各段ごとにオン
／オフすることにより、カレントミラー回路は、サンプ
ルホールド回路動作を兼ねることになり、Ａ／Ｄ変換器
は、パイプライン動作する。これにより、変換速度（ス
ループット）は、各段の数段分の遅延となり、Ａ／Ｄ変
換器は高速化される。
Description
【０００１】
【産業上の利用分野】本発明は、カレントミラーを用い
て形成された階層的ツリー構造（木構造）を持つ電流モ
ードＡ／Ｄ変換器に関するものである。
て形成された階層的ツリー構造（木構造）を持つ電流モ
ードＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】近年、低電源電圧でも動作できる電流モ
ードＡ／Ｄ変換器が有望視されているが、より高速に動
作することも要求されている。従来例として、図４に特
願平５−３３４１２８号明細書に記載されているＡ／Ｄ
変換器を示す。これは、入力信号電流をツリー状に分散
させ、信号がそれぞれの電流経路を伝搬していく途中
で、比較電流を減算／加算していくことを階層的に行
い、それらの結果得られる電流を、最終的に比較電流と
比較判定し、デジタル出力を得るものである。この場
合、図５のように、各段の信号伝搬遅延時間と比較器の
比較時間をそれぞれ等しくＴとすると、入力から比較器
の出力までに要する変換時間は、６Ｔとなる。
ードＡ／Ｄ変換器が有望視されているが、より高速に動
作することも要求されている。従来例として、図４に特
願平５−３３４１２８号明細書に記載されているＡ／Ｄ
変換器を示す。これは、入力信号電流をツリー状に分散
させ、信号がそれぞれの電流経路を伝搬していく途中
で、比較電流を減算／加算していくことを階層的に行
い、それらの結果得られる電流を、最終的に比較電流と
比較判定し、デジタル出力を得るものである。この場
合、図５のように、各段の信号伝搬遅延時間と比較器の
比較時間をそれぞれ等しくＴとすると、入力から比較器
の出力までに要する変換時間は、６Ｔとなる。
【０００３】
【発明が解決しようとする課題】上記のＡ／Ｄ変換器で
は、入力信号がツリー構造の信号経路を伝搬していくの
で、Ａ／Ｄ変換器の変換速度（スループット）は、主と
して、信号がツリーの全段を伝搬していく伝搬遅延時間
と比較器の判定時間の総和により制限されている。した
がって、比較器は、いくら速く動作しても、信号の伝搬
時間によって速度が律速される。
は、入力信号がツリー構造の信号経路を伝搬していくの
で、Ａ／Ｄ変換器の変換速度（スループット）は、主と
して、信号がツリーの全段を伝搬していく伝搬遅延時間
と比較器の判定時間の総和により制限されている。した
がって、比較器は、いくら速く動作しても、信号の伝搬
時間によって速度が律速される。
【０００４】本発明の目的は、従来よりも変換速度（ス
ループット）を高速化することができるＡ／Ｄ変換器を
提供することにある。
ループット）を高速化することができるＡ／Ｄ変換器を
提供することにある。
【０００５】
【課題を解決するための手段】本発明は、入力信号をサ
ンプルホールドするサンプルホールド手段と、サンプル
ホールド手段の出力信号を電流に変換する電圧−電流変
換手段と、電圧−電流変換手段の出力電流を入力する入
力端子と、複数個の出力端子を有し、かつ入力側トラン
ジスタのゲート端子と出力側トランジスタのゲート端子
の間に、クロック信号でオン／オフするスイッチを有す
るカレントミラー回路と、前記入力端子に接続され電流
を加減算する第１の電流源と、前記複数個の出力端子の
それぞれに接続され電流を加減算する複数個の第２の電
流源と、前段の出力端子から供給される電流をそれぞれ
入力とし、それぞれが複数個の出力端子を有し、かつ入
力側トランジスタのゲート端子と出力側トランジスタの
ゲート端子の間に、各段ごとにクロック信号でオン／オ
フするスイッチを有するカレントミラー回路と、複数個
の出力端子のそれぞれに接続され電流を加減算する複数
個の第３の電流源からなるツリー構造の各段と、ツリー
構造の最終段のカレントミラー回路の出力端子のそれぞ
れに接続され、カレントミラー回路の出力電流とツリー
構造の最終段の前記第３の電流源の比較電流との大小を
比較する複数個の比較器と、複数個の比較器のデジタル
出力を所望のデジタルコードに変換するエンコード回路
と、を有することを特徴としている。
ンプルホールドするサンプルホールド手段と、サンプル
ホールド手段の出力信号を電流に変換する電圧−電流変
換手段と、電圧−電流変換手段の出力電流を入力する入
力端子と、複数個の出力端子を有し、かつ入力側トラン
ジスタのゲート端子と出力側トランジスタのゲート端子
の間に、クロック信号でオン／オフするスイッチを有す
るカレントミラー回路と、前記入力端子に接続され電流
を加減算する第１の電流源と、前記複数個の出力端子の
それぞれに接続され電流を加減算する複数個の第２の電
流源と、前段の出力端子から供給される電流をそれぞれ
入力とし、それぞれが複数個の出力端子を有し、かつ入
力側トランジスタのゲート端子と出力側トランジスタの
ゲート端子の間に、各段ごとにクロック信号でオン／オ
フするスイッチを有するカレントミラー回路と、複数個
の出力端子のそれぞれに接続され電流を加減算する複数
個の第３の電流源からなるツリー構造の各段と、ツリー
構造の最終段のカレントミラー回路の出力端子のそれぞ
れに接続され、カレントミラー回路の出力電流とツリー
構造の最終段の前記第３の電流源の比較電流との大小を
比較する複数個の比較器と、複数個の比較器のデジタル
出力を所望のデジタルコードに変換するエンコード回路
と、を有することを特徴としている。
【０００６】
【作用】カレントミラーを主体に構成され、ツリー構造
を有するＡ／Ｄ変換器において、カレントミラーの内部
に挿入したスイッチによりカレントミラーは、伝搬信号
をサンプル／ホールドすることができる。各段のスイッ
チを交互にオン・オフすることにより、このＡ／Ｄ変換
器は、パイプライン動作を行うことができ、信号の伝搬
遅延時間は、見かけ上、１段分または数段分の伝搬時間
で済むようになる。したがって、見かけ上の変換速度
（スループット）は、ツリーの１段分または数段分の信
号伝搬遅延時間と比較器の判定時間の総和になり、従来
よりも高速な変換速度（スループット）が得られる。
を有するＡ／Ｄ変換器において、カレントミラーの内部
に挿入したスイッチによりカレントミラーは、伝搬信号
をサンプル／ホールドすることができる。各段のスイッ
チを交互にオン・オフすることにより、このＡ／Ｄ変換
器は、パイプライン動作を行うことができ、信号の伝搬
遅延時間は、見かけ上、１段分または数段分の伝搬時間
で済むようになる。したがって、見かけ上の変換速度
（スループット）は、ツリーの１段分または数段分の信
号伝搬遅延時間と比較器の判定時間の総和になり、従来
よりも高速な変換速度（スループット）が得られる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は、本発明のＡ／Ｄ変換器の一実施例
を示す図である。本実施例は、２進木で４段のツリー構
造を有する４ビットの電流モードＡ／Ｄ変換器であり、
入力信号をサンプルホールドするＳ／Ｈ（サンプルホー
ルド）回路ＳＨと、Ｓ／Ｈ回路ＳＨの出力信号を電流に
変換する電圧−電流変換器ＶＩと、電圧−電流変換器Ｖ
Ｉの出力端子に接続され電流を加減算する電流源と、前
段の出力端子から供給される電流を入力する入力端子
と、２出力の出力端子を有し、かつ入力側のトランジス
タのゲート端子と出力側のトランジスタのゲート端子の
間にスイッチを有する４段のツリー構造のカレントミラ
ー回路と、カレントミラー回路の出力端子のそれぞれに
接続され、電流を加減算する電流源と、ツリー構造の最
終段のカレントミラー回路の出力端子のそれぞれに接続
され、カレントミラー回路の出力電流と出力端子に接続
された比較電流源の比較電流との大小を比較する１６個
の比較器と、１６個の比較器のデジタル出力を所望のデ
ジタルコードに変換するエンコード回路とにより構成さ
れている。スイッチＳＷ（ｉ，ｊ）は、ｉ段目および下
からｊ番目のスイッチを示している。
を示す図である。本実施例は、２進木で４段のツリー構
造を有する４ビットの電流モードＡ／Ｄ変換器であり、
入力信号をサンプルホールドするＳ／Ｈ（サンプルホー
ルド）回路ＳＨと、Ｓ／Ｈ回路ＳＨの出力信号を電流に
変換する電圧−電流変換器ＶＩと、電圧−電流変換器Ｖ
Ｉの出力端子に接続され電流を加減算する電流源と、前
段の出力端子から供給される電流を入力する入力端子
と、２出力の出力端子を有し、かつ入力側のトランジス
タのゲート端子と出力側のトランジスタのゲート端子の
間にスイッチを有する４段のツリー構造のカレントミラ
ー回路と、カレントミラー回路の出力端子のそれぞれに
接続され、電流を加減算する電流源と、ツリー構造の最
終段のカレントミラー回路の出力端子のそれぞれに接続
され、カレントミラー回路の出力電流と出力端子に接続
された比較電流源の比較電流との大小を比較する１６個
の比較器と、１６個の比較器のデジタル出力を所望のデ
ジタルコードに変換するエンコード回路とにより構成さ
れている。スイッチＳＷ（ｉ，ｊ）は、ｉ段目および下
からｊ番目のスイッチを示している。
【０００９】次に、本実施例の動作について説明する。
なお、ここでは、説明を簡単にするために、Ａ／Ｄ変換
器の変換速度は、Ｓ／Ｈ回路とツリー部分と比較器で決
まるものとする。
なお、ここでは、説明を簡単にするために、Ａ／Ｄ変換
器の変換速度は、Ｓ／Ｈ回路とツリー部分と比較器で決
まるものとする。
【００１０】入力のＳ／Ｈ回路ＳＨは、スイッチにより
入力電圧信号をサンプル・ホールドする。Ｓ／Ｈ回路Ｓ
Ｈの出力は、電圧−電流変換器ＶＩにより電流に変換さ
れる。比較器は、クロック信号φＣＭＰに同期して比較
を行うとする。各段のスイッチＳＷ（ｋ，１）〜ＳＷ
（ｋ，２(k-1) ）（ｋはｋ段目を示す）は、各段ごとに
クロック信号でオン／オフする。Ｓ／Ｈ回路ＳＨのサン
プリング・クロック信号をφＳ、各段のクロック信号を
φ１〜φ４とする。
入力電圧信号をサンプル・ホールドする。Ｓ／Ｈ回路Ｓ
Ｈの出力は、電圧−電流変換器ＶＩにより電流に変換さ
れる。比較器は、クロック信号φＣＭＰに同期して比較
を行うとする。各段のスイッチＳＷ（ｋ，１）〜ＳＷ
（ｋ，２(k-1) ）（ｋはｋ段目を示す）は、各段ごとに
クロック信号でオン／オフする。Ｓ／Ｈ回路ＳＨのサン
プリング・クロック信号をφＳ、各段のクロック信号を
φ１〜φ４とする。
【００１１】各クロック信号は、図２のように与えると
し、φＳ，φ２，φ４をφＡで代表し、φ１，φ３，φ
ＣＭＰをφＢで代表する。各スイッチは、クロック信号
が“Ｈ”（デジタル出力で１に相当）のときにオン、
“Ｌ”のときにオフとする。比較器は、クロック信号が
“Ｈ”のときに比較を行うとする。
し、φＳ，φ２，φ４をφＡで代表し、φ１，φ３，φ
ＣＭＰをφＢで代表する。各スイッチは、クロック信号
が“Ｈ”（デジタル出力で１に相当）のときにオン、
“Ｌ”のときにオフとする。比較器は、クロック信号が
“Ｈ”のときに比較を行うとする。
【００１２】φＡが“Ｈ”のとき、入力信号がＳ／Ｈ回
路ＳＨにサンプリング（標本化）される。同時に、２段
目と４段目のカレントミラーのスイッチがオンし、これ
らのカレントミラーの出力トランジスタのゲートに入力
トランジスタのゲートと等しい電圧信号が伝搬し、サン
プリングされる。一方、このとき、φＢは“Ｌ”なの
で、１段目と３段目のカレントミラーのスイッチはオフ
し、これらのカレントミラーの出力トランジスタのゲー
トには、信号電圧がホールド（保持）され、カレントミ
ラーの出力電流もホールドされる。カレントミラーの出
力トランジスタのゲートには寄生容量があるので、電圧
が保持される。
路ＳＨにサンプリング（標本化）される。同時に、２段
目と４段目のカレントミラーのスイッチがオンし、これ
らのカレントミラーの出力トランジスタのゲートに入力
トランジスタのゲートと等しい電圧信号が伝搬し、サン
プリングされる。一方、このとき、φＢは“Ｌ”なの
で、１段目と３段目のカレントミラーのスイッチはオフ
し、これらのカレントミラーの出力トランジスタのゲー
トには、信号電圧がホールド（保持）され、カレントミ
ラーの出力電流もホールドされる。カレントミラーの出
力トランジスタのゲートには寄生容量があるので、電圧
が保持される。
【００１３】次に、φＡが“Ｌ”になると、入力信号
は、Ｓ／Ｈ回路ＳＨにホールドされる。同時に、１段目
と３段目のカレントミラーのスイッチがオンし、これら
のカレントミラーの出力トランジスタのゲートに、入力
トランジスタのゲートと等しい電圧信号が伝搬し、サン
プリングされる。一方、このとき、φＢは“Ｈ”なの
で、２段目と４段目のカレントミラーのスイッチはオフ
し、これらのカレントミラーの出力トランジスタのゲー
トには信号電圧がホールドされ、出力電流もホールドさ
れる。また、このとき、４段目のカレントミラーの出力
電流と比較電流を比較器は比較し、そのときのデジタル
出力を出力する。
は、Ｓ／Ｈ回路ＳＨにホールドされる。同時に、１段目
と３段目のカレントミラーのスイッチがオンし、これら
のカレントミラーの出力トランジスタのゲートに、入力
トランジスタのゲートと等しい電圧信号が伝搬し、サン
プリングされる。一方、このとき、φＢは“Ｈ”なの
で、２段目と４段目のカレントミラーのスイッチはオフ
し、これらのカレントミラーの出力トランジスタのゲー
トには信号電圧がホールドされ、出力電流もホールドさ
れる。また、このとき、４段目のカレントミラーの出力
電流と比較電流を比較器は比較し、そのときのデジタル
出力を出力する。
【００１４】以上の状態を交互に行うことで、見かけ上
の信号伝搬時間は、１段分Ｔとなり、φＡのクロック周
期２Ｔのスループットで変換を行うことができる。
の信号伝搬時間は、１段分Ｔとなり、φＡのクロック周
期２Ｔのスループットで変換を行うことができる。
【００１５】図３に、パイプライン動作させた場合の変
換のタイムチャートを示す。ここでは、簡単のため各段
の信号伝搬遅延時間と比較器の判定時間を等しくＴとす
る。パイプライン動作させたものは、２Ｔの時間のスル
ープットを示している。一方、従来の場合の変換のタイ
ムチャートは、図５のようになり、変換時間は６Ｔであ
る。よって、本発明により変換速度（スループット）
は、３倍の高速化がなされている。
換のタイムチャートを示す。ここでは、簡単のため各段
の信号伝搬遅延時間と比較器の判定時間を等しくＴとす
る。パイプライン動作させたものは、２Ｔの時間のスル
ープットを示している。一方、従来の場合の変換のタイ
ムチャートは、図５のようになり、変換時間は６Ｔであ
る。よって、本発明により変換速度（スループット）
は、３倍の高速化がなされている。
【００１６】なお、上記の例では、ホールド容量として
トランジスタのゲート寄生容量を利用しているが、それ
と並列に容量素子を入れてもよい。
トランジスタのゲート寄生容量を利用しているが、それ
と並列に容量素子を入れてもよい。
【００１７】また、上記の例では、２進木で４段のツリ
ー構造としたが、これに限るものではなく、任意のｎ段
であってもよい。一般に、ｎ段を有するツリー構造を有
するＡ／Ｄ変換器において、各段の信号遅延とＳ／Ｈ回
路と比較器とのそれぞれの遅延をＴとすると、従来の場
合、変換速度は（ｎ＋２）Ｔとなる。しかし、本発明を
適用することにより、１段ごとに交互にパイプライン動
作させた場合には、変換速度（スループット）は２Ｔ
に、２段ごとに交互にパイプライン動作させた場合には
４Ｔに、ｍ段ごとにパイプライン動作させた場合には２
ｍＴになる。
ー構造としたが、これに限るものではなく、任意のｎ段
であってもよい。一般に、ｎ段を有するツリー構造を有
するＡ／Ｄ変換器において、各段の信号遅延とＳ／Ｈ回
路と比較器とのそれぞれの遅延をＴとすると、従来の場
合、変換速度は（ｎ＋２）Ｔとなる。しかし、本発明を
適用することにより、１段ごとに交互にパイプライン動
作させた場合には、変換速度（スループット）は２Ｔ
に、２段ごとに交互にパイプライン動作させた場合には
４Ｔに、ｍ段ごとにパイプライン動作させた場合には２
ｍＴになる。
【００１８】
【発明の効果】以上説明したように、本発明は、ツリー
構造を有する電流モードＡ／Ｄ変換器において、ツリー
の各段を構成するカレントミラーの内部にスイッチを設
け、各段ごとに信号の伝搬をパイプライン動作させるこ
とにより、全体の信号の伝搬遅延を見かけ上小さくする
ことができ、上記のＡ／Ｄ変換器の変換速度（スループ
ット）を高速化することができる。
構造を有する電流モードＡ／Ｄ変換器において、ツリー
の各段を構成するカレントミラーの内部にスイッチを設
け、各段ごとに信号の伝搬をパイプライン動作させるこ
とにより、全体の信号の伝搬遅延を見かけ上小さくする
ことができ、上記のＡ／Ｄ変換器の変換速度（スループ
ット）を高速化することができる。
【図１】本発明のＡ／Ｄ変換器の一実施例を示す図であ
る。
る。
【図２】パイプライン動作するためのクロック信号の例
を示す図である。
を示す図である。
【図３】パイプライン動作させた場合の変換のタイムチ
ャートである。
ャートである。
【図４】従来の４ビット電流モードＡ／Ｄ変換器の一実
施例を示す図である。
施例を示す図である。
【図５】図４の従来例のタイムチャートである。
ＳＨ Ｓ／Ｈ（サンプルホールド）回路 ＶＩ 電圧−電流変換器 ＳＷ（ｉ，ｊ） スイッチ φ１〜φ４，φＣＭＰ クロック信号 φＳ サンプリング・クロック信号
Claims (3)
- 【請求項１】入力信号をサンプルホールドするサンプル
ホールド手段と、 サンプルホールド手段の出力信号を電流に変換する電圧
−電流変換手段と、 電圧−電流変換手段の出力電流を入力する入力端子と、
複数個の出力端子を有し、かつ入力側トランジスタのゲ
ート端子と出力側トランジスタのゲート端子の間に、ク
ロック信号でオン／オフするスイッチを有するカレント
ミラー回路と、前記入力端子に接続され電流を加減算す
る第１の電流源と、 前記複数個の出力端子のそれぞれに接続され電流を加減
算する複数個の第２の電流源と、 前段の出力端子から供給される電流をそれぞれ入力と
し、それぞれが複数個の出力端子を有し、かつ入力側ト
ランジスタのゲート端子と出力側トランジスタのゲート
端子の間に、各段ごとにクロック信号でオン／オフする
スイッチを有するカレントミラー回路と、複数個の出力
端子のそれぞれに接続され電流を加減算する複数個の第
３の電流源からなるツリー構造の各段と、 ツリー構造の最終段のカレントミラー回路の出力端子の
それぞれに接続され、カレントミラー回路の出力電流と
ツリー構造の最終段の前記第３の電流源の比較電流との
大小を比較する複数個の比較器と、 複数個の比較器のデジタル出力を所望のデジタルコード
に変換するエンコード回路と、を有することを特徴とす
るＡ／Ｄ変換器。 - 【請求項２】請求項１記載のＡ／Ｄ変換器において、 カレントミラー回路の出力トランジスタのゲートの寄生
容量に並列に容量素子を接続したことを特徴とするＡ／
Ｄ変換器。 - 【請求項３】カレントミラー回路を用いて形成された階
層的ツリー構造を持つ電流モードＡ／Ｄ変換器におい
て、 カレントミラー回路の入力側トランジスタのゲート端子
と出力側トランジスタのゲート端子の間にスイッチを有
し、各段ごとにスイッチをオン／オフすることにより、
カレントミラー回路にサンプルホールド回路動作を兼ね
させ、パイプライン動作をすることを特徴とするＡ／Ｄ
変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21377794A JP2814928B2 (ja) | 1994-09-07 | 1994-09-07 | Ａ／ｄ変換器 |
| US08/358,320 US5579006A (en) | 1993-12-28 | 1994-12-19 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21377794A JP2814928B2 (ja) | 1994-09-07 | 1994-09-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879080A true JPH0879080A (ja) | 1996-03-22 |
| JP2814928B2 JP2814928B2 (ja) | 1998-10-27 |
Family
ID=16644867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21377794A Expired - Lifetime JP2814928B2 (ja) | 1993-12-28 | 1994-09-07 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814928B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039056A1 (ja) * | 2003-10-21 | 2005-04-28 | Fujitsu Limited | Ｄ／ａ変換回路及びａ／ｄ変換回路 |
| EP1739842A1 (en) | 2005-06-23 | 2007-01-03 | Fujitsu Limited | A/D converter |
| WO2010053070A1 (ja) | 2008-11-05 | 2010-05-14 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
| JP2010171981A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 電流モード回路 |
| JP2021069107A (ja) * | 2019-10-18 | 2021-04-30 | シャープ株式会社 | 固体撮像素子 |
-
1994
- 1994-09-07 JP JP21377794A patent/JP2814928B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005039056A1 (ja) * | 2003-10-21 | 2005-04-28 | Fujitsu Limited | Ｄ／ａ変換回路及びａ／ｄ変換回路 |
| US7397407B2 (en) | 2003-10-21 | 2008-07-08 | Fujitsu Limited | D/A conversion circuit and A/D conversion circuit |
| US7760125B2 (en) | 2003-10-21 | 2010-07-20 | Fujitsu Microelectronics Limited | A/D conversion circuit for use with low-potential and high-potential power supplies |
| US7876253B2 (en) | 2003-10-21 | 2011-01-25 | Fujitsu Semiconductor Limited | A/D conversion circuit for use with low-potential and high-potential power supplies |
| EP1739842A1 (en) | 2005-06-23 | 2007-01-03 | Fujitsu Limited | A/D converter |
| US7250883B2 (en) | 2005-06-23 | 2007-07-31 | Fujitsu Limited | A/D converter |
| WO2010053070A1 (ja) | 2008-11-05 | 2010-05-14 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
| US8415984B2 (en) | 2008-11-05 | 2013-04-09 | Nec Corporation | Electronic circuit system, track hold circuit module, electronic circuit operation control method, and program thereof |
| JP2010171981A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 電流モード回路 |
| JP2014060809A (ja) * | 2009-01-26 | 2014-04-03 | Fujitsu Semiconductor Ltd | 電流モード回路 |
| JP2021069107A (ja) * | 2019-10-18 | 2021-04-30 | シャープ株式会社 | 固体撮像素子 |
| US11122233B2 (en) | 2019-10-18 | 2021-09-14 | Sharp Kabushiki Kaisha | Solid-state imaging device with high resolution A/D conversion |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814928B2 (ja) | 1998-10-27 |
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