JPH0879066A - Lock detector for phase locked loop circuit - Google Patents
Lock detector for phase locked loop circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、位相同期回路のロック
検出器、特に、ロック検出を正確に行うことができるロ
ック検出器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lock detector for a phase locked loop circuit, and more particularly to a lock detector capable of accurately performing lock detection.
【０００２】[0002]
【従来の技術】位相同期回路における従来のロック検出
器の一構成例を、図９に示す。なお、図９は位相同期回
路の全構成を含んでおらず、位相比較器１１０，チャー
ジポンプ回路１１１，ローパスフィルタ（ＬＰＦ）１１
２のみを示している。位相比較器１１０は、２つの入力
信号線１０１と１０２の信号の位相差または周波数差に
対応する信号を、２本の制御信号線１２１，１２２から
チャージポンプ回路１１１に出力し、チャージポンプ回
路１１１は、ＬＰＦ１１２を駆動するための制御信号を
信号線１２３に出力する。ＬＰＦ１１２は信号線１２３
の信号の高域周波数成分を減衰させ、制御信号線１０６
から出力する。2. Description of the Related Art FIG. 9 shows a structural example of a conventional lock detector in a phase locked loop. It should be noted that FIG. 9 does not include the entire configuration of the phase synchronization circuit, and the phase comparator 110, the charge pump circuit 111, the low pass filter (LPF) 11 are included.
Only 2 is shown. The phase comparator 110 outputs a signal corresponding to the phase difference or frequency difference between the signals of the two input signal lines 101 and 102 from the two control signal lines 121 and 122 to the charge pump circuit 111, and the charge pump circuit 111. Outputs a control signal for driving the LPF 112 to the signal line 123. LPF 112 is signal line 123
Control signal line 106 by attenuating the high frequency components of the signal
Output from
【０００３】従来のロック検出器は、ＮＡＮＤ回路１３
１，Ｄ形フリップフロップ１３４，ＮＯＲ回路１３５，
計数回路１１５により構成されている。入力信号線１０
１から入力される周期信号に対して周波数がＫ倍高く、
入力信号線１０１から入力される周期信号が立ち上がっ
た時、十分位相差無く立ち下がるような信号をクロック
信号線１０７からフリップフロップ１３２に入力する。
また、位相同期回路の位相比較器１１０の出力信号を参
照し、クロック信号線１０７から入力される周期信号で
サンプルする。位相比較器１１０の出力信号がアクテイ
ブであるときに、クロック信号線１０７から入力される
周期信号でその信号をラッチできたとき、位相比較器１
１０の出力がある程度の幅を持った信号を出力している
ことを意味するため、ロック信号線１０３がローレベル
となり位相同期回路がロック状態でないことを示す。A conventional lock detector is a NAND circuit 13
1, D-type flip-flop 134, NOR circuit 135,
It is composed of a counting circuit 115. Input signal line 10
The frequency is K times higher than the periodic signal input from 1,
A signal that falls when there is a sufficient phase difference when the periodic signal input from the input signal line 101 rises is input from the clock signal line 107 to the flip-flop 132.
Further, the output signal of the phase comparator 110 of the phase locked loop is referenced, and sampling is performed with the periodic signal input from the clock signal line 107. When the output signal of the phase comparator 110 is active and the signal can be latched by the periodic signal input from the clock signal line 107, the phase comparator 1
Since the output of 10 outputs a signal having a certain width, the lock signal line 103 becomes low level, indicating that the phase locked loop is not in the locked state.
【０００４】一方、位相同期回路がロック状態のとき、
位相比較器１１０の出力信号はアクテイブである期間が
小さいため、クロック信号線１０７から入力される周期
信号でその信号をラッチできない。このとき、計数回路
１１５がＮＯＲ回路１３５からの信号１２４によりアク
テイブになるため、入力信号線１０１から入力される周
期信号１２５を計数する。計数回路１１５は予め定めた
計数値になったとき、出力をアクテイブにする。また、
この出力がアクテイブになるとロック信号がアクテイブ
になる。On the other hand, when the phase locked loop is in the locked state,
Since the output signal of the phase comparator 110 has a small active period, it cannot be latched by the periodic signal input from the clock signal line 107. At this time, the counting circuit 115 is activated by the signal 124 from the NOR circuit 135, and thus counts the periodic signal 125 input from the input signal line 101. The counting circuit 115 makes the output active when it reaches a predetermined count value. Also,
When this output becomes active, the lock signal becomes active.
【０００５】なお、位相比較器１１０の出力信号がアク
テイブであるとき、クロック信号線１０７から入力され
る周期信号でその信号をラッチできたとき、計数回路を
信号１２４により初期状態にすることで、ロック状態が
誤って出力されることを防いでいる。When the output signal of the phase comparator 110 is active and the signal can be latched by the periodic signal input from the clock signal line 107, the counting circuit is initialized by the signal 124. This prevents the lock status from being output accidentally.
【０００６】[0006]
【発明が解決しようとする課題】図９に示す従来のロッ
ク検出器では、位相同期回路がロック状態であることを
判断するために、入力信号線１０１から入力される周期
信号に対して周波数がＫ倍高く、入力信号線１０１から
入力される周期信号が立ち上がった時、十分位相差無く
立ち下がるような信号をクロック信号線１０７から入力
する必要があった。In the conventional lock detector shown in FIG. 9, in order to determine that the phase locked loop is in the locked state, the frequency of the periodic signal input from the input signal line 101 is changed. It is necessary to input from the clock signal line 107 a signal that is K times higher and that falls when the periodic signal input from the input signal line 101 rises without a sufficient phase difference.
【０００７】また、Ｋの値を増加することで、より厳密
なロック状態を判断することができるが、入力信号線１
０１から入力される周期信号が立ち上がった時、十分な
位相差無く立ち下がるような信号をつくることが難しか
った。したがって、Ｋの値をある程度小さくする必要が
あった。Further, by increasing the value of K, it is possible to judge a more strict lock state.
When the periodic signal input from 01 rises, it is difficult to generate a signal that falls without a sufficient phase difference. Therefore, it is necessary to reduce the value of K to some extent.
【０００８】本発明の目的は、このような従来の欠点を
除去し、正確で、高速なロック検出器を提供することに
ある。SUMMARY OF THE INVENTION It is an object of the present invention to eliminate such drawbacks of the prior art and provide an accurate and fast lock detector.
【０００９】[0009]
【課題を解決するための手段】本発明の位相同期回路の
ロック検出器は、第１と第２の２つの入力信号の位相差
または周波数差に対応する信号を、１つ以上の信号線か
ら成る第１の制御信号から出力する位相比較器と、第１
の制御信号を入力とし、ローパスフィルタを駆動するた
めの第２の制御信号を得るチャージポンプ回路と、第２
の制御信号を入力とし、第２の制御信号の高域周波数成
分を減衰させるローパスフィルタと、入出力間の遅延時
間を外部の制御端子から制御できるＮ個の電圧制御遅延
素子１，２，．．．，Ｎの入出力端子をリング状に接続
して構成し、前記のローパスフィルタの出力端子を前記
のＮ個の電圧制御遅延素子１，２，．．．，Ｎの制御端
子に接続し外部から発振周波数を制御でき、電圧制御遅
延素子Ｎの出力端子から出力信号を得る電圧制御発振器
と、前記電圧制御発振器の電圧制御遅延素子Ｎの出力に
接続されたＫ個の電圧制御遅延素子とを備え、前記の位
相比較器の第１の入力信号が前記電圧制御発振器の出力
信号で与えられ、前記の位相比較器の第２の入力信号が
外部からの参照クロックで与えられる位相同期回路にお
いて、前記電圧制御発振器を構成する電圧制御遅延素子
（Ｎ−Ｋ）の出力端子と電圧制御遅延素子（Ｎ＋Ｋ）の
出力端子から得られる２つの信号の位相の間に前記の外
部からの参照クロックの位相が入っていることを検知す
るロック検出回路と、前記のロック検出回路の出力端子
から得られる信号により計数可能な状態および初期状態
が選択され、前記の外部からの参照クロックを計数する
計数回路とを備え、前記の位相同期回路のロック状態を
検出することを特徴とする。A lock detector of a phase locked loop circuit according to the present invention provides a signal corresponding to a phase difference or a frequency difference between first and second input signals from one or more signal lines. A phase comparator for outputting from the first control signal,
A charge pump circuit for receiving a second control signal for driving the low-pass filter,
Of the voltage control delay element 1, 2, .., which can control the delay time between the input and the output from the external control terminal, and the low-pass filter which attenuates the high frequency component of the second control signal. ． ． , N input / output terminals are connected in a ring shape, and the output terminals of the low-pass filter are the N voltage-controlled delay elements 1, 2 ,. ． ． , N for controlling the oscillation frequency from the outside by connecting to the control terminals of the voltage-controlled delay element N and the output of the voltage-controlled delay element N of the voltage-controlled oscillator, and an output signal from the output terminal of the voltage-controlled delay element N. K voltage controlled delay elements, the first input signal of the phase comparator is provided by the output signal of the voltage controlled oscillator, and the second input signal of the phase comparator is externally referenced. In a phase locked loop circuit provided with a clock, between the phases of two signals obtained from the output terminal of the voltage controlled delay element (N−K) and the output terminal of the voltage controlled delay element (N + K) that form the voltage controlled oscillator A count state and an initial state are selected by a lock detection circuit that detects that the phase of the external reference clock is included and a signal obtained from the output terminal of the lock detection circuit. It is, and a counting circuit for counting the reference clock from the external, and detecting the locked state of the phase-locked loop.
【００１０】また、本発明の位相同期回路のロック検出
器は、第１と第２の２つの入力信号の位相差または周波
数差に対応する信号を、１つ以上の信号線から成る第１
の制御信号から出力する位相比較器と、第１の制御信号
を入力とし、ローパスフィルタを駆動するための第２の
制御信号を得るチャージポンプ回路と、第２の制御信号
を入力とし、第２の制御信号の高域周波数成分を減衰さ
せるローパスフィルタと、入出力間の遅延時間を外部の
制御端子から制御できるＮ個の電圧制御遅延素子１，
２，．．．，Ｎの入出力端子を直線状に接続して構成
し、前記のローパスフィルタの出力端子を前記のＮ個の
電圧制御遅延素子１，２，．．．，Ｎの制御端子に接続
し外部から入出力間の遅延時間を制御でき、電圧制御遅
延素子Ｎの出力端子から出力信号を得る電圧制御遅延回
路と、前記電圧制御遅延回路の電圧制御遅延素子Ｎの出
力に接続されたＫ個の電圧制御遅延素子とを備え、前記
の位相比較器の第１の入力信号が前記電圧制御遅延回路
の出力信号で与えられ、前記の位相比較器の第２の入力
信号が外部からの参照クロックで与えられる位相同期回
路において、前記電圧制御遅延回路を構成する電圧制御
遅延素子（Ｎ−Ｋ）の出力端子と電圧制御遅延素子（Ｎ
＋Ｋ）の出力端子から得られる２つの信号の位相の間に
前記の外部からの参照クロックの位相が入っていること
を検知するロック検出回路と、前記のロック検出回路の
出力端子から得られる信号により計数可能な状態および
初期状態が選択され、前記の外部からの参照クロックを
計数する計数回路とを備え、前記の位相同期回路のロッ
ク状態を検出することを特徴とする。Further, the lock detector of the phase locked loop according to the present invention provides the signal corresponding to the phase difference or the frequency difference between the first and second input signals by the first and second signal lines.
, A charge pump circuit that receives the first control signal as an input and obtains a second control signal for driving the low-pass filter, and a second control signal as an input. Low-pass filter for attenuating the high frequency component of the control signal of N, and N voltage-controlled delay elements 1 capable of controlling the delay time between input and output from an external control terminal
2 ,. ． ． , N input / output terminals are linearly connected, and the output terminals of the low-pass filter are the N voltage-controlled delay elements 1, 2 ,. ． ． , N for controlling the delay time between the input and the output from the outside by connecting to the control terminals of the voltage control delay element N and the voltage control delay element N of the voltage control delay circuit. And K voltage controlled delay elements connected to the output of the phase comparator, the first input signal of the phase comparator being provided by the output signal of the voltage controlled delay circuit and the second input of the phase comparator being In a phase locked loop circuit whose input signal is given by an external reference clock, an output terminal of a voltage controlled delay element (N-K) and a voltage controlled delay element (N) which constitute the voltage controlled delay circuit.
+ K) a lock detection circuit for detecting that the phase of the external reference clock is included between the phases of the two signals obtained from the output terminal, and a signal obtained from the output terminal of the lock detection circuit. A count circuit for counting a reference clock from the outside, and a lock state of the phase lock circuit is detected.
【００１１】[0011]
【作用】位相同期回路がロック状態の時、出力信号の位
相は時間的にゆらぎを持っている。このゆらぎが、正確
で高速なロック検出の妨げとなっていた。When the phase locked loop is locked, the phase of the output signal has a temporal fluctuation. This fluctuation hinders accurate and high-speed lock detection.
【００１２】これに対し、本発明では、位相同期回路の
出力信号は、電圧制御遅延素子をリング状または直線状
に接続して構成される電圧制御発振器または電圧制御遅
延回路により得ているため、出力信号を得ている電圧制
御遅延素子の前後に接続されている電圧制御遅延素子か
ら、出力信号の位相より少し位相の遅れた信号および少
し位相の進んだ信号を容易に得ることができる。この出
力信号の位相より位相の遅れた信号および位相の進んだ
信号の位相も、時間的にゆらぎを持っているが、位相の
遅れた信号と位相の進んだ信号との間に外部からの参照
クロックの位相が入っておればロック状態であると検知
することで、位相の時間的なゆらぎの影響を除外して、
位相同期回路のロック状態を正確かつ高速に検出するこ
とができる。On the other hand, in the present invention, since the output signal of the phase locked loop is obtained by the voltage controlled oscillator or the voltage controlled delay circuit which is formed by connecting the voltage controlled delay elements in a ring shape or a linear shape, From the voltage-controlled delay elements connected before and after the voltage-controlled delay element that obtains the output signal, it is possible to easily obtain a signal whose phase is slightly behind the phase of the output signal and a signal whose phase is slightly advanced. The phase of the signal delayed in phase and advanced in phase with respect to the phase of this output signal also has fluctuations in time, but an external reference is made between the signal delayed in phase and the signal advanced in phase. By detecting that the clock is in the locked state if it contains the phase of the clock, the influence of temporal fluctuation of the phase is excluded,
The locked state of the phase locked loop can be detected accurately and at high speed.
【００１３】[0013]
【実施例】図１は、本発明の第１の実施例の位相同期回
路のロック検出器を示す回路図である。1 is a circuit diagram showing a lock detector of a phase locked loop circuit according to a first embodiment of the present invention.
【００１４】この実施例に係わる位相同期回路は、入力
信号線１０１および出力信号線１０２の２つの入力信号
の位相差または周波数差に対応する信号を、制御信号線
１２１，１２２を通して出力する位相比較器１１０と、
制御信号線１２１，１２２の信号を入力とし、ローパス
フィルタ１１２を駆動するための制御信号を制御信号線
１２３に得るチャージポンプ回路１１１と、制御信号線
１２３の制御信号を入力とし、制御信号の高域周波数成
分を減衰させるローパスフィルタ１１２と、入出力間の
遅延時間を外部の制御端子から制御できるＮ個の電圧制
御遅延素子１１６（１）．．．１１６（Ｎ）の入出力端
子をリング状に接続して構成し、電圧制御遅延素子１１
６（Ｎ）の出力端子から出力信号を得る電圧制御発振器
１１３と、この電圧制御発振器１１３のＮ段目の電圧制
御遅延素子１１６（Ｎ）の出力に直線状に接続された１
個の電圧制御遅延素子１１６（Ｎ＋１）とを備えてい
る。The phase synchronizing circuit according to this embodiment outputs a signal corresponding to the phase difference or frequency difference between two input signals of the input signal line 101 and the output signal line 102 through the control signal lines 121 and 122. Vessel 110,
The charge pump circuit 111 that receives the signals of the control signal lines 121 and 122 as input and obtains the control signal for driving the low-pass filter 112 on the control signal line 123 and the control signal of the control signal line 123 as input, and outputs the high control signal. A low-pass filter 112 for attenuating a band frequency component and N voltage-controlled delay elements 116 (1). ． ． The voltage control delay element 11 is configured by connecting the input / output terminals of 116 (N) in a ring shape.
A voltage-controlled oscillator 113 that obtains an output signal from an output terminal of 6 (N) and an output of a voltage-controlled delay element 116 (N) at the Nth stage of the voltage-controlled oscillator 113 are linearly connected to each other.
It is provided with a plurality of voltage controlled delay elements 116 (N + 1).
【００１５】電圧制御発振器１１３の発振周波数は、ロ
ーパスフィルタ１１２の出力端子を制御信号線１０６を
介してＮ個の電圧制御遅延素子１１６（１）．．．１１
６（Ｎ）の制御端子に接続し外部から制御できる。位相
比較器１１０の第１の入力信号が出力信号線１０２から
電圧制御発振器１１３の出力信号で与えられ、位相比較
器１１０の第２の入力信号が入力信号線１０１から与え
られる外部からの参照クロックである。The oscillating frequency of the voltage-controlled oscillator 113 is such that the output terminal of the low-pass filter 112 is connected to the N voltage-controlled delay elements 116 (1). ． ． 11
It can be controlled externally by connecting to the 6 (N) control terminal. A first input signal of the phase comparator 110 is given as an output signal of the voltage controlled oscillator 113 from the output signal line 102, and a second input signal of the phase comparator 110 is given from the input signal line 101. Is.
【００１６】本実施例のロック検出器は、電圧制御発振
器１１３を構成する電圧制御遅延素子１１６（Ｎ−１）
の出力端子から出力信号線１０４を介して得られる信号
と、電圧制御発振器１１３に接続された電圧制御遅延素
子１１６（Ｎ＋１）の出力端子から出力信号線１０５を
介して得られる信号との２つの信号の位相の間に外部か
らの参照クロックの位相が入っていることを検知するロ
ック検出回路１１４と、ロック検出回路１１４の出力端
子１２４から得られる信号により計数可能な状態および
初期状態が選択され、外部からの参照クロックを計数す
る計数回路１１５とを備え、位相同期回路のロック状態
を検出する。The lock detector according to the present embodiment comprises a voltage controlled delay element 116 (N-1) which constitutes a voltage controlled oscillator 113.
Of the voltage controlled delay element 116 (N + 1) connected to the voltage controlled oscillator 113 and the signal obtained from the output terminal of the voltage controlled oscillator 113 via the output signal line 105. The count state and the initial state are selected by the lock detection circuit 114 that detects that the phase of the external reference clock is included between the phases of the signals and the signal obtained from the output terminal 124 of the lock detection circuit 114. , A counting circuit 115 for counting the reference clock from the outside, and detects the locked state of the phase locked loop.
【００１７】図２に位相比較器１１０の一構成例を示
す。この位相比較器は、２入力ＮＡＮＤ回路，３入力Ｎ
ＡＮＤ回路，４入力ＮＡＮＤ回路により構成される。図
中１２１，１２２は出力信号線を示す。FIG. 2 shows an example of the configuration of the phase comparator 110. This phase comparator has a 2-input NAND circuit and a 3-input N circuit.
It is composed of an AND circuit and a 4-input NAND circuit. Reference numerals 121 and 122 in the figure denote output signal lines.
【００１８】図３にチャージポンプ回路１１１の一構成
例を示す。このチャージポンプ回路は、インバータ回路
およびｐＭＯＳトランジスタとｎＭＯＳトランジスタで
構成されている。図中、１２３は出力信号線を示す。FIG. 3 shows an example of the configuration of the charge pump circuit 111. This charge pump circuit is composed of an inverter circuit and a pMOS transistor and an nMOS transistor. In the figure, 123 indicates an output signal line.
【００１９】図４にローパスフィルタ１１２の一構成例
を示す。このローパスフィルタは、抵抗およびコンデン
サにより構成されている。図中、１０６は制御信号線を
示す。FIG. 4 shows an example of the configuration of the low-pass filter 112. This low-pass filter is composed of a resistor and a capacitor. In the figure, reference numeral 106 indicates a control signal line.
【００２０】ロック検出回路１１４は、図１に示すよう
に、Ｄ形フリップフロップ１０，１２と、インバータ１
２と、ＡＮＤ回路１６とから構成されている。Ｄ形フリ
ップフロップ１０，１２のクロック入力端子には、入力
信号線１０１の参照クロックが入力される。出力信号線
１０４，１０５は、Ｄ形フリップフロップ１０，１４の
Ｄ入力端子にそれぞれ接続されている。As shown in FIG. 1, the lock detection circuit 114 includes the D-type flip-flops 10 and 12 and the inverter 1.
2 and an AND circuit 16. The reference clock of the input signal line 101 is input to the clock input terminals of the D flip-flops 10 and 12. The output signal lines 104 and 105 are connected to the D input terminals of the D flip-flops 10 and 14, respectively.
【００２１】図５に計数回路１１５の一構成例を示す。
この計数回路１１５は、ＡＮＤ回路１８，２０，２２，
２４とＤ形フリップフロップ２６，２８，３０，３２，
３４とにより構成される。FIG. 5 shows an example of the configuration of the counting circuit 115.
The counting circuit 115 includes AND circuits 18, 20, 22,
24 and D-type flip-flops 26, 28, 30, 32,
And 34.
【００２２】次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.
【００２３】この実施例の位相同期回路のロック検出器
は、位相同期回路の電圧制御発振器１１３を構成する電
圧制御遅延素子１１６から得られる２つの出力信号線１
０４，１０５の各信号と、入力信号線１０１の参照クロ
ックとを比較することで行われる。ここで、信号線１０
４からは電圧制御発振器１１３の出力信号線１０２の信
号より位相の進んだ信号が得られ、信号線１０５からは
電圧制御発振器１１３の出力信号１０２より位相の遅れ
た信号が得られる。信号線１０４と１０５から得られる
信号を、入力信号線１０１から得られる参照クロックに
同期して比較することで位相同期回路のロック状態を判
断する。図１に示す構成例では、計数回路１１５を用い
て前記のロック状態が複数回検知されたときにロック状
態であると判断する。The lock detector of the phase locked loop circuit according to this embodiment has two output signal lines 1 obtained from the voltage controlled delay element 116 constituting the voltage controlled oscillator 113 of the phase locked loop circuit.
This is performed by comparing each signal of 04 and 105 with the reference clock of the input signal line 101. Here, the signal line 10
A signal whose phase is ahead of the signal of the output signal line 102 of the voltage controlled oscillator 113 is obtained from 4, and a signal whose phase is delayed from the output signal 102 of the voltage controlled oscillator 113 is obtained from the signal line 105. The lock state of the phase locked loop is determined by comparing the signals obtained from the signal lines 104 and 105 in synchronization with the reference clock obtained from the input signal line 101. In the configuration example shown in FIG. 1, the counting circuit 115 is used to determine that the locked state is detected when the locked state is detected a plurality of times.
【００２４】位相同期回路がロック状態の時、出力信号
の位相は時間的にゆらぎを持っている。信号線１０４と
信号線１０５から得られる信号も、時間的にゆらぎを持
っているが、位相の遅れた信号と位相の進んだ信号との
間に外部からの参照クロックの位相が入っておればロッ
ク状態であると検知することで、位相の時間的なゆらぎ
の影響を除去して位相同期回路のロック状態を正確かつ
高速に検出することができる。When the phase locked loop is in the locked state, the phase of the output signal has a temporal fluctuation. The signals obtained from the signal line 104 and the signal line 105 also have temporal fluctuations, but if the phase of the external reference clock is inserted between the phase delayed signal and the phase advanced signal. By detecting the locked state, it is possible to detect the locked state of the phase locked loop accurately and at high speed by removing the influence of temporal fluctuation of the phase.
【００２５】図６に電圧制御発振器の第２の構成例を示
す。図１に示す電圧制御発振器１１３に対して、この電
圧制御発振器１１３は、電圧制御発振器の出力信号線１
０２の信号より位相の進んだ信号を得る信号線１０４
と、電圧制御発振器の出力信号１０２より位相の遅れた
信号を得る信号線１０５が接続される電圧制御遅延素子
の位置が異なる。すなわち、電圧制御発振器１１３のＮ
段目の電圧制御遅延素子１１６（Ｎ）の出力に２個の電
圧制御遅延素子１１６（Ｎ＋１），１１６（Ｎ＋２）が
直線状に接続されており、信号線１０４は電圧制御遅延
素子（Ｎ−２）の出力端子に接続され、信号線１０５は
電圧制御遅延素子（Ｎ＋２）の出力端子に接続されてい
る。FIG. 6 shows a second configuration example of the voltage controlled oscillator. This voltage controlled oscillator 113 is different from the voltage controlled oscillator 113 shown in FIG.
A signal line 104 for obtaining a signal whose phase is advanced from the signal of 02.
And the position of the voltage controlled delay element to which the signal line 105 for obtaining a signal whose phase is delayed from the output signal 102 of the voltage controlled oscillator is connected is different. That is, N of the voltage controlled oscillator 113
Two voltage control delay elements 116 (N + 1) and 116 (N + 2) are linearly connected to the output of the voltage control delay element 116 (N) at the stage, and the signal line 104 is connected to the voltage control delay element (N- 2), and the signal line 105 is connected to the output terminal of the voltage controlled delay element (N + 2).
【００２６】一般に、電圧制御発振器を構成する電圧制
御遅延素子の数をＮとし、Ｎ段目の電圧制御遅延素子の
出力から出力信号を得る場合、そのＮ段目の電圧制御遅
延素子の出力にさらにＫ個の電圧制御遅延素子を直線状
に接続し、出力信号より位相の進んだ信号を得る信号線
１０４は（Ｎ−Ｋ）段目の電圧制御遅延素子から、出力
信号より位相の遅れた信号を得る信号線１０５は（Ｎ＋
Ｋ）段目の電圧制御遅延素子からそれぞれ得ることがで
きる。Generally, when the number of voltage controlled delay elements constituting the voltage controlled oscillator is N and an output signal is obtained from the output of the Nth stage voltage controlled delay element, the output of the Nth stage voltage controlled delay element is used. Further, the signal line 104 in which K voltage-controlled delay elements are linearly connected to obtain a signal whose phase is advanced from the output signal has a phase delayed from the output signal from the (N−K) th stage voltage-controlled delay element. The signal line 105 for obtaining the signal is (N +
It can be obtained from each of the K) th stage voltage controlled delay elements.
【００２７】また、電圧制御発振器を構成する電圧制御
遅延素子の数をＮとし、Ｎ段目の電圧制御遅延素子の出
力から出力信号を得る場合、出力信号より位相の進んだ
信号を得る信号線１０４は（Ｎ−Ｋ）段目の電圧制御遅
延素子から、出力信号より位相の遅れた信号を得る信号
線１０５はＫ段目の電圧制御遅延素子からそれぞれ得る
こともできる。ここで、Ｋが小さいほどロック検出を厳
密に行うことができる。Further, when the number of voltage controlled delay elements constituting the voltage controlled oscillator is N and an output signal is obtained from the output of the Nth stage voltage controlled delay element, a signal line for obtaining a signal in phase with the output signal. 104 can be obtained from the (N−K) th stage voltage controlled delay element, and the signal line 105 for obtaining a signal whose phase is delayed from the output signal can also be obtained from the Kth stage voltage controlled delay element. Here, the smaller K is, the more strict the lock detection can be performed.
【００２８】また、電圧制御発振器１１３の出力信号線
１０２と位相比較器１１０との間に分周器を入れること
で、入力周波数に対して逓倍した周波数を得る位相同期
回路においても本発明のロック検出器は適用できる。Further, by inserting a frequency divider between the output signal line 102 of the voltage controlled oscillator 113 and the phase comparator 110, the lock of the present invention is also applied to the phase locked loop circuit which obtains a frequency multiplied by the input frequency. The detector is applicable.
【００２９】図７は、本発明の第２の実施例の位相同期
回路のロック検出器を示す回路図である。FIG. 7 is a circuit diagram showing a lock detector of the phase locked loop according to the second embodiment of the present invention.
【００３０】この実施例に係わる位相同期回路は、２つ
の入力信号の位相差または周波数差に対応する信号を、
制御信号線１２１，１２２を通して出力する位相比較器
１１０と、制御信号線１２１，１２２を入力とし、ロー
パスフィルタ１１２を駆動するための制御信号線１２３
を得るチャージポンプ回路１１１と、制御信号線１２３
を入力とし、制御信号線１２３の高域周波数成分を減衰
させるローパスフィルタ１１２と、入出力間の遅延時間
を外部の制御端子から制御できるＮ個の電圧制御遅延素
子１１６（１）．．．１１６（Ｎ）の入出力端子を直線
状に接続して構成し、ローパスフィルタ１１２の出力端
子を制御信号線１０６によりＮ個の電圧制御遅延素子１
１６（１）．．．１１６（Ｎ）の制御端子に接続し外部
から入出力間の遅延時間を制御でき、電圧制御遅延素子
１１６（Ｎ）の出力端子から出力信号を得る電圧制御遅
延回路１１７と、この電圧制御遅延回路１１７のＮ段目
の電圧制御遅延素子１１６（Ｎ）の出力に直線状に接続
された１個の電圧制御遅延素子１１６（Ｎ＋１）とを備
えている。The phase locked loop circuit according to this embodiment outputs a signal corresponding to the phase difference or frequency difference between two input signals,
The phase comparator 110 that outputs through the control signal lines 121 and 122, and the control signal line 123 that inputs the control signal lines 121 and 122 and drives the low-pass filter 112.
To obtain the charge pump circuit 111 and the control signal line 123
Is used as an input, and a low-pass filter 112 for attenuating a high frequency component of the control signal line 123 and N voltage-controlled delay elements 116 (1). ． ． The input / output terminals of 116 (N) are linearly connected to each other, and the output terminal of the low-pass filter 112 is connected by the control signal line 106 to the N voltage-controlled delay elements 1.
16 (1). ． ． A voltage control delay circuit 117 connected to the control terminal of 116 (N) to control the delay time between the input and output from the outside and obtaining an output signal from the output terminal of the voltage control delay element 116 (N), and this voltage control delay circuit. The output of the voltage control delay element 116 (N) of the Nth stage of 117 is provided with one voltage control delay element 116 (N + 1) linearly connected.
【００３１】位相比較器１１０の第１の入力信号が出力
信号線１０２から電圧制御遅延回路１１７の出力信号で
与えられ、位相比較器１１０の第２の入力信号が入力信
号線１０１から与えられる外部からの参照クロックであ
る。The first input signal of the phase comparator 110 is given from the output signal line 102 as the output signal of the voltage controlled delay circuit 117, and the second input signal of the phase comparator 110 is given from the input signal line 101. It is a reference clock from.
【００３２】本実施例のロック検出器は、電圧制御遅延
回路１１７を構成する電圧制御遅延素子１１６（Ｎ−
１）の出力端子から出力信号線１０４を介して得られる
信号と、電圧制御遅延回路１１７に接続された電圧制御
遅延素子１１６（Ｎ＋１）の出力端子から出力信号線１
０５を介して得られる信号との２つの信号の位相の間に
外部からの参照クロックの位相が入っていることを検知
するロック検出器回路１１４と、ロック検出回路１１４
の出力端子１２４から得られる信号により計数可能な状
態および初期状態が選択され、外部からの参照クロック
を計数する計数回路１１５とを備えている。The lock detector according to this embodiment has a voltage-controlled delay element 116 (N- which constitutes a voltage-controlled delay circuit 117).
The signal obtained from the output terminal 1) via the output signal line 104 and the output signal line 1 from the output terminal of the voltage control delay element 116 (N + 1) connected to the voltage control delay circuit 117.
A lock detector circuit 114 for detecting that a phase of a reference clock from the outside is included between the phases of two signals including a signal obtained via 05 and a lock detection circuit 114.
And a counting circuit 115 for counting a reference clock from the outside, the countable state and the initial state being selected by a signal obtained from the output terminal 124 of the.
【００３３】この実施例の位相同期回路のロック検出器
は、２つの信号線１０４，１０５の各信号と、入力信号
線１０１の参照クロックとを比較することで行われる。
ここで、信号線１０４からは電圧制御遅延回路１１７の
出力信号線１０２の信号より位相の進んだ信号が得ら
れ、信号線１０５からは電圧制御遅延回路１１７の出力
信号線１０２の信号より位相の遅れた信号が得られる。
信号線１０４と１０５から得られる信号を入力信号線１
０１から得られる信号に同期して比較することで、位相
同期回路のロック状態を判断する。図７に示す構成例で
は、計数回路１１５を用いてロック状態が複数回検知さ
れたときにロック状態であると判断する。The lock detector of the phase locked loop of this embodiment is performed by comparing each signal of the two signal lines 104 and 105 with the reference clock of the input signal line 101.
Here, a signal whose phase is ahead of the signal of the output signal line 102 of the voltage control delay circuit 117 is obtained from the signal line 104, and a signal of which the phase is ahead of the signal of the output signal line 102 of the voltage control delay circuit 117 is obtained from the signal line 105. A delayed signal is obtained.
The signals obtained from the signal lines 104 and 105 are input to the input signal line 1
The locked state of the phase-locked loop circuit is determined by comparing in synchronization with the signal obtained from 01. In the configuration example shown in FIG. 7, the counting circuit 115 is used to determine that the locked state is detected when the locked state is detected a plurality of times.
【００３４】位相同期回路がロック状態のとき、出力信
号の位相は時間的にゆらぎを持っている。信号線１０４
と信号線１０５から得られる信号も、時間的にゆらぎを
持っているが、位相の遅れた信号と位相の進んだ信号と
の間に外部からの参照クロックの位相が入っておればロ
ック状態であると検知することで、位相の時間的なゆら
ぎの影響を除去して位相同期回路のロック状態を正確か
つ高速に検出することができる。When the phase locked loop is in the locked state, the phase of the output signal has a temporal fluctuation. Signal line 104
The signal obtained from the signal line 105 also has fluctuations in time, but if there is an external reference clock phase between the phase delayed signal and the phase advanced signal, it is in a locked state. By detecting that there is, it is possible to remove the influence of the temporal fluctuation of the phase and detect the locked state of the phase locked loop accurately and at high speed.
【００３５】図８に電圧制御遅延回路の第２の構成例を
示す。図７に示す第１の電圧制御遅延回路に対して、第
２の電圧制御遅延回路１１７は、電圧制御遅延回路の出
力信号１０２より位相の進んだ信号を得る信号線１０４
と、電圧制御遅延回路の出力信号１０２より位相の遅れ
た信号を得る信号線１０５が接続される電圧制御遅延素
子の位置が異なる。すなわち、電圧制御遅延回路のＮ段
目の電圧制御遅延素子１１６（Ｎ）の出力に２個の電圧
制御遅延素子１１６（Ｎ＋１），１１６（Ｎ＋２）が直
線状に接続されており、信号線１０４は電圧制御遅延素
子（Ｎ−２）の出力端子に接続され、信号線１０５は電
圧制御遅延素子（Ｎ＋２）の出力端子に接続されてい
る。FIG. 8 shows a second configuration example of the voltage control delay circuit. In contrast to the first voltage control delay circuit shown in FIG. 7, the second voltage control delay circuit 117 has a signal line 104 that obtains a signal in phase with the output signal 102 of the voltage control delay circuit.
And the position of the voltage control delay element to which the signal line 105 for obtaining a signal whose phase is delayed from the output signal 102 of the voltage control delay circuit is connected. That is, two voltage control delay elements 116 (N + 1) and 116 (N + 2) are linearly connected to the output of the voltage control delay element 116 (N) of the Nth stage of the voltage control delay circuit, and the signal line 104 Is connected to the output terminal of the voltage controlled delay element (N-2), and the signal line 105 is connected to the output terminal of the voltage controlled delay element (N + 2).
【００３６】一般に、電圧制御遅延回路を構成する電圧
制御遅延素子の数をＮとし、Ｎ段目の電圧制御遅延素子
の出力から出力信号を得る場合、そのＮ段目の電圧制御
遅延素子の出力にさらにＫ個の電圧制御遅延素子を直線
状に接続し、出力信号より位相の進んだ信号を得る信号
線１０４は（Ｎ−Ｋ）段目の電圧制御遅延素子から、出
力信号より位相の遅れた信号を得る信号線１０５は（Ｎ
＋Ｋ）段目の電圧制御遅延素子からそれぞれ得ることが
できる。Ｋが小さいほどロック検出を厳密に行うことが
できる。Generally, when the number of voltage controlled delay elements constituting the voltage controlled delay circuit is N and an output signal is obtained from the output of the Nth stage voltage controlled delay element, the output of the Nth stage voltage controlled delay element. Further, K signal-controlled delay elements are linearly connected to obtain a signal whose phase is advanced from that of the output signal. The signal line 104 is delayed from the output signal by the (N−K) th stage voltage-controlled delay element. Signal line 105 for obtaining the signal
It can be obtained from the + K) th stage voltage controlled delay element. The smaller K is, the more strict the lock detection can be performed.
【００３７】[0037]
【発明の効果】以上説明したように、位相同期回路がロ
ック状態の時、出力信号の位相は時間的にゆらぎを持っ
ている。このゆらぎが正確で高速なロック検出の妨げと
なっていた。As described above, when the phase locked loop circuit is in the locked state, the phase of the output signal has a temporal fluctuation. This fluctuation hinders accurate and high-speed lock detection.
【００３８】図９に示す従来の位相同期回路のロック検
出器では、高速なクロック信号が別途必要なため、正確
で高速なロック検出ができなかったが、本発明のロック
検出器は、位相同期回路の出力信号が、電圧制御遅延素
子をリング状または直線状に接続して構成される電圧制
御発振器または電圧制御遅延回路により得ている場合、
出力信号を得ている電圧制御遅延素子の前後に接続され
ている電圧制御遅延素子から出力信号の位相より少し位
相の遅れた信号および少し位相の進んだ信号を容易に得
ることができることに着目し、位相の遅れた信号と位相
の進んだ信号との間に外部からの参照クロックの位相が
入っていることでロック状態であると検知することで、
位相の時間的なゆらぎの影響を除去して位相同期回路の
ロック状態を正確かつ高速に検出することを可能にして
いる。In the conventional lock detector of the phase locked loop circuit shown in FIG. 9, since a high speed clock signal is separately required, accurate and high speed lock detection cannot be performed. When the output signal of the circuit is obtained by the voltage-controlled oscillator or the voltage-controlled delay circuit configured by connecting the voltage-controlled delay elements in a ring shape or a linear shape,
Focusing on the fact that it is possible to easily obtain a signal that is slightly behind the phase of the output signal and a signal that is slightly ahead of the phase of the output signal from the voltage-controlled delay elements connected before and after the voltage-controlled delay element that obtains the output signal. By detecting the phase of the external reference clock between the phase delayed signal and the phase advanced signal, it is detected that it is in the locked state,
The influence of the temporal fluctuation of the phase is removed, and the locked state of the phase locked loop can be detected accurately and at high speed.
【図１】本発明の第１の実施例の位相同期回路のロック
検出器のブロック構成を示した図である。FIG. 1 is a diagram showing a block configuration of a lock detector of a phase locked loop circuit according to a first embodiment of the present invention.
【図２】図１の位相比較器の具体例を示した図である。FIG. 2 is a diagram showing a specific example of the phase comparator of FIG.
【図３】図１のチャージポンプ回路の具体例を示した図
である。FIG. 3 is a diagram showing a specific example of the charge pump circuit of FIG.
【図４】図１のローパスフィルタの具体例を示した図で
ある。FIG. 4 is a diagram showing a specific example of the low-pass filter shown in FIG.
【図５】図１の計数回路の具体例を示した図である。5 is a diagram showing a specific example of the counting circuit of FIG.
【図６】本発明の第２の実施例の電圧制御発振器のブロ
ック構成を示した図である。FIG. 6 is a diagram showing a block configuration of a voltage controlled oscillator according to a second embodiment of the present invention.
【図７】図６の位相同期回路のロック検出器のブロック
構成を示した図である。7 is a diagram showing a block configuration of a lock detector of the phase locked loop circuit of FIG. 6;
【図８】図６の電圧制御遅延回路のブロック構成を示し
た図である。8 is a diagram showing a block configuration of the voltage controlled delay circuit of FIG.
【図９】従来例の位相同期回路のロック検出器のブロッ
ク構成を示した図である。FIG. 9 is a diagram showing a block configuration of a lock detector of a conventional phase locked loop circuit.
１０１ 入力信号線 １０２，１０４，１０５ 出力信号線 １０３ ロック信号線 １０６ 制御信号線 １０７ クロック信号線 １１０ 位相比較器 １１１ チャージポンプ １１２ ローパスフィルタ １１３ 電圧制御発振器 １１４ ロック検出回路 １１５ 計数回路 １１６ 電圧制御遅延素子 １１７ 電圧制御遅延回路 101 Input Signal Line 102, 104, 105 Output Signal Line 103 Lock Signal Line 106 Control Signal Line 107 Clock Signal Line 110 Phase Comparator 111 Charge Pump 112 Low Pass Filter 113 Voltage Controlled Oscillator 114 Lock Detection Circuit 115 Counting Circuit 116 Voltage Control Delay Element 117 Voltage controlled delay circuit
Claims (4)
は周波数差に対応する信号を、１つ以上の信号線から成
る第１の制御信号から出力する位相比較器と、 第１の制御信号を入力とし、ローパスフィルタを駆動す
るための第２の制御信号を得るチャージポンプ回路と、 第２の制御信号を入力とし、第２の制御信号の高域周波
数成分を減衰させるローパスフィルタと、 入出力間の遅延時間を外部の制御端子から制御できるＮ
個の電圧制御遅延素子１，２，．．．，Ｎの入出力端子
をリング状に接続して構成し、前記のローパスフィルタ
の出力端子を前記のＮ個の電圧制御遅延素子１，
２，．．．，Ｎの制御端子に接続し外部から発振周波数
を制御でき、電圧制御遅延素子Ｎの出力端子から出力信
号を得る電圧制御発振器と、 前記電圧制御発振器の電圧制御遅延素子Ｎの出力に接続
されたＫ個の電圧制御遅延素子とを備え、 前記の位相比較器の第１の入力信号が前記電圧制御発振
器の出力信号で与えられ、前記の位相比較器の第２の入
力信号が外部からの参照クロックで与えられる位相同期
回路において、 前記電圧制御発振器を構成する電圧制御遅延素子（Ｎ−
Ｋ）の出力端子と電圧制御遅延素子（Ｎ＋Ｋ）の出力端
子から得られる２つの信号の位相の間に前記の外部から
の参照クロックの位相が入っていることを検知するロッ
ク検出回路と、 前記のロック検出回路の出力端子から得られる信号によ
り計数可能な状態および初期状態が選択され、前記の外
部からの参照クロックを計数する計数回路とを備え、 前記の位相同期回路のロック状態を検出することを特徴
とする位相同期回路のロック検出器。1. A phase comparator which outputs a signal corresponding to a phase difference or a frequency difference between first and second input signals from a first control signal composed of one or more signal lines, and a first comparator. And a charge pump circuit for obtaining a second control signal for driving the low-pass filter, and a low-pass filter for receiving the second control signal and for attenuating a high frequency component of the second control signal. And the delay time between input and output can be controlled from the external control terminal N
Voltage controlled delay elements 1, 2 ,. ． ． , N input / output terminals are connected in a ring shape, and the output terminals of the low-pass filter are the N voltage-controlled delay elements 1,
2 ,. ． ． , Voltage control oscillator which can control the oscillation frequency from the outside by connecting to the control terminals of the voltage control delay element N and an output signal from the output terminal of the voltage control delay element N, and the output of the voltage control delay element N of the voltage control oscillator. K voltage controlled delay elements, the first input signal of the phase comparator is given by the output signal of the voltage controlled oscillator, and the second input signal of the phase comparator is externally referenced. In a phase locked loop circuit provided with a clock, a voltage controlled delay element (N-
A lock detection circuit for detecting that the phase of the external reference clock is included between the phases of two signals obtained from the output terminal of K) and the output terminal of the voltage controlled delay element (N + K); And a counting circuit for selecting a countable state and an initial state by a signal obtained from the output terminal of the lock detection circuit, and for counting the external reference clock, and detecting the lock state of the phase locked loop circuit. A lock detector for a phase locked loop characterized by the above.
は周波数差に対応する信号を、１つ以上の信号線から成
る第１の制御信号から出力する位相比較器と、 第１の制御信号を入力とし、ローパスフィルタを駆動す
るための第２の制御信号を得るチャージポンプ回路と、 第２の制御信号を入力とし、第２の制御信号の高域周波
数成分を減衰させるローパスフィルタと、 入出力間の遅延時間を外部の制御端子から制御できるＮ
個の電圧制御遅延素子１，２，．．．，Ｎの入出力端子
をリング状に接続して構成し、前記のローパスフィルタ
の出力端子を前記のＮ個の電圧制御遅延素子１，
２，．．．，Ｎの制御端子に接続し外部から発振周波数
を制御でき、電圧制御遅延素子Ｎの出力端子から出力信
号を得る電圧制御発振器と、 前記の位相比較器の第１の入力信号が前記電圧制御発振
器の出力信号で与えられ、前記の位相比較器の第２の入
力信号が外部からの参照クロックで与えられる位相同期
回路において、 前記電圧制御発振器を構成する電圧制御遅延素子（Ｎ−
Ｋ）の出力端子と電圧制御遅延素子（Ｋ）の出力端子か
ら得られる２つの信号の位相の間に前記の外部からの参
照クロックの位相が入っていることを検知するロック検
出回路と、 前記のロック検出回路の出力端子から得られる信号によ
り計数可能な状態および初期状態が選択され、前記の外
部からの参照クロックを計数する計数回路とを備え、 前記の位相同期回路のロック状態を検出することを特徴
とする位相同期回路のロック検出器。2. A phase comparator which outputs a signal corresponding to a phase difference or a frequency difference between two first and second input signals from a first control signal composed of one or more signal lines, and a first comparator. And a charge pump circuit for obtaining a second control signal for driving the low-pass filter, and a low-pass filter for receiving the second control signal and for attenuating a high frequency component of the second control signal. And the delay time between input and output can be controlled from the external control terminal N
Voltage controlled delay elements 1, 2 ,. ． ． , N input / output terminals are connected in a ring shape, and the output terminals of the low-pass filter are the N voltage-controlled delay elements 1,
2 ,. ． ． , N for controlling the oscillation frequency from the outside by connecting to the control terminals of the voltage-controlled delay element N, and a voltage-controlled oscillator for obtaining an output signal from the output terminal of the voltage-controlled delay element N; In the phase-locked loop circuit, in which the second input signal of the phase comparator is given by an external reference clock, the voltage-controlled delay element (N-
A lock detection circuit for detecting that the phase of the external reference clock is between the phases of two signals obtained from the output terminal of K) and the output terminal of the voltage controlled delay element (K); And a counting circuit for selecting a countable state and an initial state by a signal obtained from the output terminal of the lock detection circuit, and for counting the external reference clock, and detecting the lock state of the phase locked loop circuit. A lock detector for a phase locked loop characterized by the above.
比較器の第１の入力信号が入力される端子との間に、前
記電圧制御発振器の出力信号を分周する分周器を、さら
に備えることを特徴とする請求項１または２記載の位相
同期回路のロック検出器。3. A frequency divider for dividing the output signal of the voltage controlled oscillator between the output terminal of the voltage controlled oscillator and the terminal to which the first input signal of the phase comparator is input, The lock detector for a phase locked loop according to claim 1 or 2, further comprising:
は周波数差に対応する信号を、１つ以上の信号線から成
る第１の制御信号から出力する位相比較器と、 第１の制御信号を入力とし、ローパスフィルタを駆動す
るための第２の制御信号を得るチャージポンプ回路と、 第２の制御信号を入力とし、第２の制御信号の高域周波
数成分を減衰させるローパスフィルタと、 入出力間の遅延時間を外部の制御端子から制御できるＮ
個の電圧制御遅延素子１，２，．．．，Ｎの入出力端子
を直線状に接続して構成し、前記のローパスフィルタの
出力端子を前記のＮ個の電圧制御遅延素子１，
２，．．．，Ｎの制御端子に接続し外部から入出力間の
遅延時間を制御でき、電圧制御遅延素子Ｎの出力端子か
ら出力信号を得る電圧制御遅延回路と、 前記電圧制御遅延回路の電圧制御遅延素子Ｎの出力に接
続されたＫ個の電圧制御遅延素子とを備え、 前記の位相比較器の第１の入力信号が前記電圧制御遅延
回路の出力信号で与えられ、前記の位相比較器の第２の
入力信号が外部からの参照クロックで与えられる位相同
期回路において、 前記電圧制御遅延回路を構成する電圧制御遅延素子（Ｎ
−Ｋ）の出力端子と電圧制御遅延素子（Ｎ＋Ｋ）の出力
端子から得られる２つの信号の位相の間に前記の外部か
らの参照クロックの位相が入っていることを検知するロ
ック検出回路と、 前記のロック検出回路の出力端子から得られる信号によ
り計数可能な状態および初期状態が選択され、前記の外
部からの参照クロックを計数する計数回路とを備え、 前記の位相同期回路のロック状態を検出することを特徴
とする位相同期回路のロック検出器。4. A phase comparator which outputs a signal corresponding to the phase difference or frequency difference between the first and second input signals from a first control signal composed of one or more signal lines, and a first comparator. And a charge pump circuit for obtaining a second control signal for driving the low-pass filter, and a low-pass filter for receiving the second control signal and for attenuating a high frequency component of the second control signal. And the delay time between input and output can be controlled from the external control terminal N
Voltage controlled delay elements 1, 2 ,. ． ． , N input / output terminals are linearly connected, and the output terminal of the low-pass filter is the N voltage-controlled delay elements 1,
2 ,. ． ． , N for controlling the delay time between the input and the output from the outside by connecting to the control terminals of the voltage control delay circuit and the voltage control delay circuit for obtaining the output signal from the output terminal of the voltage control delay circuit N, And K voltage-controlled delay elements connected to the output of the phase comparator, the first input signal of the phase comparator being given by the output signal of the voltage-controlled delay circuit, and the second input of the phase comparator being A phase-locked loop circuit in which an input signal is given by an external reference clock, wherein a voltage-controlled delay element (N
A lock detection circuit for detecting that the phase of the external reference clock is included between the phases of the two signals obtained from the output terminal of -K) and the output terminal of the voltage controlled delay element (N + K), A count circuit for counting a reference clock from the outside, the countable state and the initial state being selected by a signal obtained from the output terminal of the lock detection circuit, and detecting the lock state of the phase locked loop circuit. A lock detector for a phase-locked loop characterized by:
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|---|---|---|---|
| JP6213780A JP2697626B2 (en) | 1994-09-07 | 1994-09-07 | Lock detector for phase locked loop |
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| JP6213780A JP2697626B2 (en) | 1994-09-07 | 1994-09-07 | Lock detector for phase locked loop |
Publications (2)
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| Country | Link |
|---|---|
| JP (1) | JP2697626B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196418A (en) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | Timing signal generating circuit |
| US8111798B2 (en) | 2008-02-14 | 2012-02-07 | Kabushiki Kaisha Toshiba | Phase synchronization circuit and receiver having the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461119A (en) * | 1987-09-01 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Pll unlock state detection circuit |
| JPH0345934A (en) * | 1989-07-13 | 1991-02-27 | Citizen Watch Co Ltd | Liquid crystal display device |
| JPH03259619A (en) * | 1990-03-09 | 1991-11-19 | Toshiba Corp | Phase locked loop circuit |
-
1994
- 1994-09-07 JP JP6213780A patent/JP2697626B2/en not_active Expired - Lifetime
Patent Citations (3)
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| US8111798B2 (en) | 2008-02-14 | 2012-02-07 | Kabushiki Kaisha Toshiba | Phase synchronization circuit and receiver having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697626B2 (en) | 1998-01-14 |
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