JPH0878673A - Manufacture of mos transistor - Google Patents

Manufacture of mos transistor

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JPH0878673A
JPH0878673A JP18277494A JP18277494A JPH0878673A JP H0878673 A JPH0878673 A JP H0878673A JP 18277494 A JP18277494 A JP 18277494A JP 18277494 A JP18277494 A JP 18277494A JP H0878673 A JPH0878673 A JP H0878673A
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Abstract

PURPOSE: To effectively incorporate chromium into a silicon oxide film when manufacturing a MOS transistor which contains chromium in the silicon oxide film. CONSTITUTION: Chromium is made to, exist on the surface of a silicon substrate 1 by bringing inorganic solution or organic solution which contains chromium 1000ppm or under in concentration into contact with the surface of a silicon substrate 1, and then chromium is incorporated into the silicon oxide film 4 by the thermal oxidation of the silicon substrate 1. Accordingly, there is practically no deterioration of the insulation of the silicon film by making the silicon oxide film contain chromium effectively, and besides the deterioration of the electric property within the silicon substrate scarcely occurs, and a MOS transistor which can control the threshold voltage can be manufactured easily.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関し、クロミウム又はクロミウム化合物を含
む酸化膜の製造方法に用いて好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS transistor, which is suitable for use in a method for manufacturing an oxide film containing chromium or a chromium compound.

【０００２】[0002]

【従来の技術】ＭＯＳトランジスタのしきい値電圧は、
シリコン基板中の不純物濃度、シリコン基板とその
酸化膜界面の表面ポテンシャルエネルギー、シリコン
酸化膜の静電容量、フラットバンド電圧の４つの変数
により決定される。2. Description of the Related Art The threshold voltage of a MOS transistor is
It is determined by four variables: the impurity concentration in the silicon substrate, the surface potential energy of the silicon substrate and its oxide film interface, the capacitance of the silicon oxide film, and the flat band voltage.

【０００３】このうち、フラットバンド電圧はさらに、
シリコン基板と上部電極の仕事関数差、酸化膜中に
おける電荷の分布、シリコン基板とその酸化膜の界面
近傍における固定電荷量、シリコン酸化膜の静電容量
の４種類の変数で決定される。Of these, the flat band voltage is
It is determined by four types of variables: the work function difference between the silicon substrate and the upper electrode, the charge distribution in the oxide film, the fixed charge amount in the vicinity of the interface between the silicon substrate and the oxide film, and the capacitance of the silicon oxide film.

【０００４】従来のしきい値電圧制御技術としては、シ
リコン基板中に意図的にホウ素や燐等の不純物をトラン
ジスタ製造工程で導入して、上記のとを制御する手
法が広く用いられており、また、一部の特殊用途のＭＯ
Ｓトランジスタでは、異なる材質の上部電極を用いるこ
とによって、上記のを制御することが既に提案されて
いる。さらに、カルシウム、セシウム、ヨウ素などの不
純物をシリコン基板とその酸化膜の界面近傍にイオン注
入技術などを用いて導入することによって、上記のを
通じてしきい値電圧を制御できることが知られている。As a conventional threshold voltage control technique, a method of intentionally introducing impurities such as boron and phosphorus into a silicon substrate in a transistor manufacturing process to control the above is widely used. In addition, some special-purpose MO
In the S-transistor, it has already been proposed to control the above by using an upper electrode made of a different material. Further, it is known that the threshold voltage can be controlled through the above by introducing impurities such as calcium, cesium, and iodine into the vicinity of the interface between the silicon substrate and its oxide film by using an ion implantation technique or the like.

【０００５】これらのことは、“S.Aronowitz et al.:A
ppl.Phys.Lett.,52(11),p193(1988),L.Krunsin-Elbaum
and G.A.Sai-Halasz:Appl.Phys.Lett.,48(2),p177(198
6),L.Krunsin-Elbaum,J.Electrochem.Soc.,Vol.133,No.
8,p1712(1986)”などの文献に記載されている。These are the same as "S. Aronowitz et al.:A.
ppl.Phys.Lett., 52 (11), p193 (1988), L.Krunsin-Elbaum
and GASai-Halasz: Appl.Phys.Lett., 48 (2), p177 (198
6), L. Krunsin-Elbaum, J. Electrochem. Soc., Vol.133, No.
8, p1712 (1986) ”and the like.

【０００６】[0006]

【発明が解決しようとする課題】このような従来手法で
は、今後の集積回路の微細化とともに、しきい値制御の
手法に伴う製造工程数の増加あるいは工程時間の増加が
見込まれるだけでなく、不純物導入手法及びそれに付帯
する製造工程で発生する各種の悪影響が、ＭＯＳトラン
ジスタの性能、例えば、シリコン酸化膜の絶縁耐圧やシ
リコン基板中の少数キャリアのライフタイムなどを低下
させ、最終的に集積回路の製造歩留りを低下させること
が予測される。With such a conventional method, not only is it expected that the number of manufacturing steps or the processing time will increase with the threshold control method as the integrated circuit becomes finer in the future, Various adverse effects that occur in the impurity introduction method and the accompanying manufacturing process reduce the performance of the MOS transistor, for example, the withstand voltage of the silicon oxide film and the lifetime of minority carriers in the silicon substrate, and finally the integrated circuit. It is expected that the manufacturing yield of

【０００７】これに対し、前述のを通じてしきい値電
圧を制御する場合、上記の悪影響を緩和できる。このこ
とは、フラットバンド電圧に寄与する〜の４種類の
変数の内容を各々吟味すれば明らかである。しかしなが
ら、その具体的な方法は今まで示されていない。On the other hand, when the threshold voltage is controlled through the above, the above adverse effect can be alleviated. This is apparent by examining the contents of the four types of variables that contribute to the flat band voltage. However, its specific method has not been shown so far.

【０００８】しきい値電圧の変化は、ＭＯＳトランジス
タ内に存在する金属元素に起因するフラットバンド電圧
の変化によりもたらされるとされている。しかし、ほと
んどの金属元素では、フラットバンド電圧が変化する理
由は前述のを通じている場合が多く、純粋にを通じ
てしきい値電圧を制御できる金属元素は発見されていな
い。It is said that the change in the threshold voltage is caused by the change in the flat band voltage due to the metal element existing in the MOS transistor. However, in most metal elements, the reason why the flat band voltage changes is often due to the above-mentioned reason, and no metal element capable of purely controlling the threshold voltage has been found.

【０００９】また、ＭＯＳトランジスタ内に金属元素を
存在させることにより、フラットバンド電圧以外の他の
電気的特性、例えば、シリコン酸化膜の絶縁耐圧やシリ
コン基板中の少数キャリアのライフタイムなどに悪影響
を及ぼすなどの弊害が生じるとされており、一般的にシ
リコン酸化膜中に意図的に金属元素を導入することを避
けるようにしている。ＭＯＳトランジスタ内のクロミウ
ムに関しては、フラットバンド電圧を変化させるが、同
時に少数キャリアのライフタイムの低下やシリコン酸化
膜の絶縁耐圧に悪影響を及ぼす弊害を生じることが知ら
れている。Further, the presence of the metal element in the MOS transistor adversely affects other electric characteristics other than the flat band voltage, such as the dielectric strength of the silicon oxide film and the minority carrier lifetime in the silicon substrate. It is said that such adverse effects are caused, and in general, intentional introduction of a metal element into the silicon oxide film is avoided. Regarding chromium in the MOS transistor, it is known that the flat band voltage is changed, but at the same time, the lifetime of minority carriers is reduced and the dielectric strength of the silicon oxide film is adversely affected.

【００１０】これらのことは、“滝山真功，大塚進，日
月應治：第３８回応用物理学関係連合講演会講演予稿集
No.2,30a-SY-14,p707,1991年.M.Takiyama et al.: 『Th
ermal Process Dependence of Chromium Doner/Accepto
r in Silicon』in MaterialScience Forum,Vol.117-11
8,edited by T.Taguchi,Trans.Tech.Pub.,1993,p.261-2
66. 中西俊郎, 大沢昭: 第３８回応用物理学関係連合講
演会講演予稿集No.2,28a-V-7,p592,1991年. ”の文献に
記載されている。[0010] These matters are summarized in "Makoto Takiyama, Susumu Otsuka, Oji Hitsuki: Proceedings of the 38th Joint Lecture on Applied Physics.
No.2, 30a-SY-14, p707, 1991.M. Takiyama et al .: `` Th
ermal Process Dependence of Chromium Doner / Accepto
r in Silicon 』in MaterialScience Forum, Vol.117-11
8, edited by T. Taguchi, Trans.Tech.Pub., 1993, p.261-2
66. Toshio Nakanishi, Akira Osawa: Proceedings of the 38th Joint Lecture on Applied Physics, No.2, 28a-V-7, p592, 1991. ”

【００１１】ところが、シリコン酸化膜とその上部電極
の界面及びその界面近傍のシリコン酸化膜内にのみクロ
ミウムを含ませることにより、上記の弊害を排除してし
きい値電圧を制御できることが判明した。However, it has been found that by including chromium only in the interface between the silicon oxide film and its upper electrode and in the silicon oxide film near the interface, the above-mentioned adverse effects can be eliminated and the threshold voltage can be controlled.

【００１２】本発明の目的は、シリコン酸化膜とその上
部電極の界面及びその界面近傍のシリコン酸化膜内にの
みクロミウムを含んでいるＭＯＳトランジスタを製造す
る際に、クロミウムを効果的にシリコン酸化膜中に取り
込める方法を提供することにある。An object of the present invention is to effectively remove chromium in the production of a MOS transistor containing chromium only in the interface between the silicon oxide film and its upper electrode and in the silicon oxide film near the interface. It is to provide a method that can be taken in.

【００１３】また、本発明のその他の目的は、表面にク
ロミウム又はクロミウム化合物が存在するシリコン基板
を熱酸化してシリコン酸化膜を形成する場合、シリコン
酸化膜とその上部電極の界面及びその界面近傍のシリコ
ン酸化膜内にのみクロミウムを含ませるとともにクロミ
ウムがシリコン基板内の不純物の濃度分布に悪影響を及
ばさないＭＯＳトランジスタの製造方法を提供すること
にある。Another object of the present invention is to provide an interface between the silicon oxide film and its upper electrode and its vicinity in the case of thermally oxidizing a silicon substrate having chromium or a chromium compound on the surface to form a silicon oxide film. Another object of the present invention is to provide a method for manufacturing a MOS transistor in which chromium is contained only in the silicon oxide film and the chromium does not adversely affect the impurity concentration distribution in the silicon substrate.

【００１４】[0014]

【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＯＳトランジスタの製造方法は、シリコ
ン基板を熱酸化してシリコン酸化膜を形成する前にクロ
ミウム又はクロミウム化合物を上記シリコン基板表面に
存在させ、その後の上記シリコン基板の熱酸化によりク
ロミウムをシリコン酸化膜中に含ませる。In order to achieve the above object, a method of manufacturing a MOS transistor according to the present invention comprises a method of adding chromium or a chromium compound to the silicon substrate before thermally oxidizing the silicon substrate to form a silicon oxide film. Chromium is contained in the silicon oxide film by being present on the surface and then by thermal oxidation of the silicon substrate.

【００１５】また、本発明の好ましい態様としては、上
記シリコン基板表面にクロミウム又はクロミウム化合物
を添加した無機溶液を接触させてクロミウムを上記シリ
コン基板表面に存在させる。また、上記シリコン基板表
面にクロミウム又はクロミウム化合物を添加した有機溶
液を接触させてクロミウムを上記シリコン基板表面に存
在させる。さらに、無機溶液又は有機溶液中のクロミウ
ム又はクロミウム化合物の濃度を１０００ppm 以下に制
御する。なお、好ましくは、無機溶液又は有機溶液中の
クロミウム又はクロミウム化合物の濃度を０．１ppb 以
上１０００ppm以下に制御する。In a preferred embodiment of the present invention, chromium is present on the surface of the silicon substrate by bringing the surface of the silicon substrate into contact with an inorganic solution containing chromium or a chromium compound. Further, an organic solution containing chromium or a chromium compound added thereto is brought into contact with the surface of the silicon substrate so that chromium is present on the surface of the silicon substrate. Further, the concentration of chromium or chromium compound in the inorganic or organic solution is controlled to 1000 ppm or less. The concentration of chromium or chromium compound in the inorganic or organic solution is preferably controlled to 0.1 ppb or more and 1000 ppm or less.

【００１６】また、本発明の好ましい態様としては、表
面にクロミウム又はクロミウム化合物が存在する上記シ
リコン基板を１１５０℃以下の温度で熱酸化する。ま
た、上記熱酸化に用いる熱処理装置へのシリコン基板の
挿入及び熱酸化時におけるシリコン基板の昇温の少なく
とも一方を酸化性雰囲気で行う。さらに、上記熱酸化に
用いる熱処理装置への上記シリコン基板の挿入を１１５
０℃以下の温度で且つ１０ｍｍ／分以上の速度で行う。
なお、好ましくは、上記熱処理装置として急速昇温熱処
理炉を用いる。In a preferred embodiment of the present invention, the silicon substrate having chromium or chromium compound on its surface is thermally oxidized at a temperature of 1150 ° C. or lower. Further, at least one of inserting the silicon substrate into the heat treatment apparatus used for the thermal oxidation and raising the temperature of the silicon substrate during the thermal oxidation is performed in an oxidizing atmosphere. Further, the silicon substrate is inserted into the heat treatment apparatus used for the thermal oxidation 115.
The temperature is 0 ° C. or lower and the speed is 10 mm / min or higher.
A rapid heating furnace is preferably used as the heat treatment apparatus.

【００１７】また、本発明のＭＯＳトランジスタの製造
方法は、シリコン酸化膜中にクロミウムイオン又はクロ
ミウム酸化物イオンをイオン注入により導入して熱処理
を行うことによってクロミウムをシリコン酸化膜中に含
ませる。Further, in the method for manufacturing a MOS transistor of the present invention, chromium ions or chromium oxide ions are introduced into the silicon oxide film by ion implantation and heat treatment is performed to make the chromium oxide contained in the silicon oxide film.

【００１８】また、本発明の好ましい態様としては、前
記熱処理における雰囲気中に２％以上で且つ７％未満の
濃度の酸素を含んでいる。また、前記熱処理における温
度が６００℃以上で且つ１０００℃未満である。さら
に、前記熱処理における時間が５分以上で且つ６０分未
満である。In a preferred aspect of the present invention, the atmosphere in the heat treatment contains oxygen at a concentration of 2% or more and less than 7%. Further, the temperature in the heat treatment is 600 ° C. or higher and lower than 1000 ° C. Further, the heat treatment time is 5 minutes or more and less than 60 minutes.

【００１９】[0019]

【作用】本発明では、あらかじめクロミウム又はクロミ
ウム化合物をシリコン基板表面に存在させておくことに
よって、熱酸化時にシリコン酸化膜とその上部電極の界
面及びその界面近傍のシリコン酸化膜内にのみクロミウ
ムを取り込むことができる。In the present invention, since chromium or a chromium compound is present on the surface of the silicon substrate in advance, chromium is taken into only the interface between the silicon oxide film and its upper electrode and the silicon oxide film near the interface during thermal oxidation. be able to.

【００２０】また、表面にクロミウム及びクロミウム化
合物が存在するシリコン基板を１１５０℃以下の温度で
熱酸化することにより、シリコン酸化膜の絶縁性をほと
んど損なわず、且つシリコン基板中の電気的特性にほと
んど悪影響を与えることなく、しきい値電圧の制御を行
うことができるＭＯＳトランジスタが得られる。Further, by thermally oxidizing a silicon substrate having chromium and chromium compounds on its surface at a temperature of 1150 ° C. or less, the insulating properties of the silicon oxide film are hardly impaired and the electrical characteristics of the silicon substrate are almost the same. It is possible to obtain a MOS transistor capable of controlling the threshold voltage without adversely affecting it.

【００２１】また、本発明では、シリコン酸化膜中にク
ロミウムイオン又はクロミウム酸化物イオンをイオン注
入により導入して熱処理を行うことによってクロミウム
がシリコン酸化膜中に取り込まれるので、シリコン酸化
膜の絶縁性をほとんど損なわず、且つシリコン基板中の
電気的特性にほとんど悪影響を与えることなく、しきい
値電圧の制御を行うことができるＭＯＳトランジスタが
得られる。Further, in the present invention, since chromium ions or chromium oxide ions are introduced into the silicon oxide film by ion implantation and heat treatment is performed, chromium is taken into the silicon oxide film, so that the insulating property of the silicon oxide film is improved. It is possible to obtain a MOS transistor capable of controlling the threshold voltage with almost no damage to the electrical characteristics and with little adverse effect on the electrical characteristics in the silicon substrate.

【００２２】[0022]

【実施例】図１は、本発明の一実施例によるＭＯＳトラ
ンジスタの概略断面図である。１はシリコン基板、２は
ＭＯＳトランジスタのソース領域、３はＭＯＳトランジ
スタのドレイン領域、４はＭＯＳトランジスタのシリコ
ン酸化膜、５はシリコン酸化膜の上部電極であり、６で
示す領域がクロミウムを含ませる領域である。1 is a schematic sectional view of a MOS transistor according to an embodiment of the present invention. Reference numeral 1 is a silicon substrate, 2 is a source region of a MOS transistor, 3 is a drain region of a MOS transistor, 4 is a silicon oxide film of a MOS transistor, 5 is an upper electrode of a silicon oxide film, and a region 6 contains chromium. Area.

【００２３】[0023]

【表１】 [Table 1]

【００２４】表１は、図１に示すシリコン基板１を熱酸
化する前に１００ppm の濃度でクロミウムを添加した無
機溶液又は有機溶液をシリコン基板１表面に塗布後、シ
リコン基板１を熱酸化してＭＯＳトランジスタを作成す
る場合において、クロミウムを添加する溶液の種類がＭ
ＯＳトランジスタのしきい値電圧を変化させるのに有効
であるか否かを示している。表１中の『効果大』は、し
きい値電圧を１Ｖ以上変化させることができたことを示
し、『効果あり』は、しきい値電圧を０．５Ｖ以上１Ｖ
未満変化させることができたことを示し、『効果小』
は、しきい値電圧を０．５Ｖ未満変化させることができ
たことを示す。表１中には、ＭＯＳトランジスタの他の
電気的特性であるシリコン酸化膜４の絶縁耐圧、少数キ
ャリアの発生ライフタイムに及ぼすクロミウムの影響も
同時に記載した。なお、シリコン酸化膜４の絶縁耐圧の
悪影響の判断基準は、シリコン酸化膜４に０Ｖから徐々
に増加するような電圧を印加し、シリコン酸化膜４中を
流れるリーク電流が１μm/cm2 に達した瞬間のシリコン
酸化膜４における印加電界が８MV/cm 以上となるチップ
の数から算出された酸化膜耐圧歩留りが、クロミウムを
添加しないリファレンスの酸化膜耐圧歩留りより少しで
も低下する場合を『悪影響あり』とした。また、発生ラ
イフタイムの悪影響の判断基準は、シリコン基板１中の
少数キャリアの発生ライフタイムの測定値が、クロミウ
ムを添加しないリファレンスのＭＯＳトランジスタのラ
イフタイムと同等の場合を『悪影響なし』、５０％以上
低下している場合を『悪影響あり』とした。Table 1 shows that before the silicon substrate 1 shown in FIG. 1 is thermally oxidized, an inorganic or organic solution containing chromium at a concentration of 100 ppm is applied to the surface of the silicon substrate 1 and then the silicon substrate 1 is thermally oxidized. When creating a MOS transistor, the type of solution to which chromium is added is M
It shows whether it is effective in changing the threshold voltage of the OS transistor. In Table 1, “Great effect” indicates that the threshold voltage could be changed by 1 V or more, and “Effective” indicates that the threshold voltage was 0.5 V or more and 1 V or more.
Shows that it was possible to change less than, "small effect"
Indicates that the threshold voltage could be changed by less than 0.5V. Table 1 also shows the other electrical characteristics of the MOS transistor, that is, the effect of chromium on the withstand voltage of the silicon oxide film 4 and the minority carrier generation lifetime. The criterion for determining the adverse effect of the dielectric strength of the silicon oxide film 4 is to apply a voltage that gradually increases from 0 V to the silicon oxide film 4, and the leak current flowing in the silicon oxide film 4 reaches 1 μm / cm 2 . If the oxide film breakdown voltage yield calculated from the number of chips at which the applied electric field in the silicon oxide film 4 becomes 8 MV / cm or more at the moment when the oxide breakdown voltage yield of the reference without the addition of chromium is slightly reduced, there is an adverse effect. ] In addition, the criterion for determining the adverse effect of the generated lifetime is "no adverse effect" when the measured value of the generated lifetime of minority carriers in the silicon substrate 1 is equivalent to the lifetime of the reference MOS transistor to which chromium is not added, 50 The case where it decreased by more than 50% was defined as "has adverse effect".

【００２５】２種あるいは３種混合溶液を用いる場合、
シリコン酸化膜４の絶縁耐圧の劣化や少数キャリアの発
生ライフタイムの低下が認められる場合があるが、それ
らの電気的特性の劣化は溶液を塗布することによるシリ
コン表面の面荒れが原因であり、クロミウム自身による
悪影響ではない。従って、それらの結果は、本発明の有
効性を損なうものではない。When using a mixed solution of two or three kinds,
There may be cases where the breakdown voltage of the silicon oxide film 4 is degraded and the generation lifetime of minority carriers is reduced, but the degradation of the electrical characteristics is caused by the surface roughness of the silicon surface due to the application of the solution. It is not an adverse effect of chromium itself. Therefore, those results do not impair the effectiveness of the present invention.

【００２６】[0026]

【表２】 [Table 2]

【００２７】表２は、図１に示すシリコン基板１を熱酸
化する前に１００ppm の濃度でクロミウムを添加した無
機溶液又は有機溶液の中にシリコン基板１を浸漬後、シ
リコン基板１を熱酸化してＭＯＳトランジスタを作成す
る場合において、クロミウムを添加する溶液の種類がＭ
ＯＳトランジスタのしきい値電圧を変化させるのに有効
であるか否かを示している。表１中の『効果大』は、し
きい値電圧を１Ｖ以上変化させることができたことを示
し、『効果あり』は、しきい値電圧を０．５Ｖ以上１Ｖ
未満変化させることができたことを示し、『効果小』
は、しきい値電圧を０．５Ｖ未満変化させることができ
たことを示しす。表１中には、ＭＯＳトランジスタの他
の電気的特性であるシリコン酸化膜４の絶縁耐圧、少数
キャリアの発生ライフタイムに及ぼすクロミウムの影響
も同時に記載した。Table 2 shows that before the silicon substrate 1 shown in FIG. 1 is thermally oxidized, the silicon substrate 1 is immersed in an inorganic or organic solution containing 100 ppm of chromium, and then the silicon substrate 1 is thermally oxidized. When making a MOS transistor by using M, the type of solution to which chromium is added is M
It shows whether it is effective in changing the threshold voltage of the OS transistor. In Table 1, “Great effect” indicates that the threshold voltage could be changed by 1 V or more, and “Effective” indicates that the threshold voltage was 0.5 V or more and 1 V or more.
Shows that it was possible to change less than, "small effect"
Indicates that the threshold voltage could be changed by less than 0.5V. Table 1 also shows the other electrical characteristics of the MOS transistor, that is, the effect of chromium on the withstand voltage of the silicon oxide film 4 and the minority carrier generation lifetime.

【００２８】２種あるいは３種混合溶液を用いる場合、
シリコン酸化膜４の絶縁耐圧の劣化や少数キャリアの発
生ライフタイムの低下が認められる場合があるが、それ
らの電気的特性の劣化は溶液に浸漬することによるシリ
コン表面の面荒れが原因であり、クロミウム自身による
悪影響ではない。従って、それらの結果は、本発明の有
効性を損なうものではない。When using a mixed solution of two or three kinds,
There are cases in which the breakdown voltage of the silicon oxide film 4 is degraded and the generation lifetime of minority carriers is reduced, but the degradation of the electrical characteristics is caused by the surface roughness of the silicon surface due to immersion in a solution. It is not an adverse effect of chromium itself. Therefore, those results do not impair the effectiveness of the present invention.

【００２９】表１、表２の結果から、熱酸化前のシリコ
ン基板１の表面にクロミウムを存在させてしきい値電圧
を制御する場合、その実現にはクロミウムを接触させる
方法を問わないことがわかる。From the results shown in Tables 1 and 2, when the threshold voltage is controlled by allowing chromium to exist on the surface of the silicon substrate 1 before thermal oxidation, the method of contacting chromium does not matter in realizing the threshold voltage. Recognize.

【００３０】図２は、シリコン基板１を熱酸化する前に
クロミウムを添加した例えば硝酸溶液をシリコン基板１
表面に塗布する場合、硝酸溶液中のクロミウム濃度と塗
布後のシリコン基板１表面に存在するクロミウム量の関
係を示している。横軸は硝酸溶液中のクロミウム濃度を
示しており、縦軸はクロミウム塗布後のシリコン基板１
表面の単位面積当たりのクロミウム量を示している。FIG. 2 shows that, for example, a nitric acid solution added with chromium before thermally oxidizing the silicon substrate 1 is used as the silicon substrate 1.
When applied to the surface, the relationship between the chromium concentration in the nitric acid solution and the amount of chromium present on the surface of the silicon substrate 1 after application is shown. The horizontal axis shows the chromium concentration in the nitric acid solution, and the vertical axis shows the silicon substrate 1 after the chromium coating.
The amount of chromium per unit area of the surface is shown.

【００３１】図２から、硝酸溶液中のクロミウム濃度を
０．０１ppm 〜１０００ppm までの範囲で増加させるこ
とにより、シリコン基板１表面の単位面積当たりのクロ
ミウム量を増加させることができる。硝酸溶液中のクロ
ミウム濃度とシリコン基板１表面の単位面積当たりのク
ロミウム量の関係は、単純比例関係であるので、熱酸化
前のシリコン基板１表面に任意の量のクロミウムを存在
させられることがわかる。硝酸溶液中のクロミウム濃度
が０．０１ppm を下回ると、シリコン基板１表面の単位
面積当たりのクロミウム量のばらつきが大きくなり、実
用に供することが難しくなる。From FIG. 2, it is possible to increase the amount of chromium per unit area of the surface of the silicon substrate 1 by increasing the concentration of chromium in the nitric acid solution in the range of 0.01 ppm to 1000 ppm. Since the relationship between the chromium concentration in the nitric acid solution and the amount of chromium per unit area of the surface of the silicon substrate 1 is a simple proportional relationship, it can be seen that an arbitrary amount of chromium can be present on the surface of the silicon substrate 1 before thermal oxidation. . When the concentration of chromium in the nitric acid solution is less than 0.01 ppm, the amount of chromium per unit area of the surface of the silicon substrate 1 varies greatly, making it difficult to put into practical use.

【００３２】図３は、シリコン基板１を熱酸化する前に
クロミウムを添加した例えば硝酸溶液中にシリコン基板
１を浸漬する場合、硝酸溶液中のクロミウム濃度と浸漬
後のシリコン基板１表面に存在するクロミウム量の関係
を示している。横軸は硝酸溶液中のクロミウム濃度を示
しており、縦軸は硝酸溶液に浸漬後のシリコン基板１表
面の単位面積当たりのクロミウム量を示している。な
お、シリコン基板１の硝酸溶液への浸漬は、シリコン基
板１へのクロミウム付着量を飽和させるため３０秒以上
行う必要がある。また、シリコン基板１を硝酸溶液から
引き上げた後、３０分以上放置して自然乾燥を行う。FIG. 3 shows that when the silicon substrate 1 is immersed in, for example, a nitric acid solution to which chromium is added before the silicon substrate 1 is thermally oxidized, the chromium concentration in the nitric acid solution and the surface of the silicon substrate 1 after the immersion are present. The relationship of the amount of chromium is shown. The horizontal axis represents the chromium concentration in the nitric acid solution, and the vertical axis represents the amount of chromium per unit area of the surface of the silicon substrate 1 after being immersed in the nitric acid solution. It is necessary to immerse the silicon substrate 1 in the nitric acid solution for 30 seconds or more in order to saturate the amount of chromium deposited on the silicon substrate 1. Further, after pulling up the silicon substrate 1 from the nitric acid solution, it is left to stand for 30 minutes or more to be naturally dried.

【００３３】図３から、硝酸溶液中のクロミウム濃度を
１０００ppm までの範囲で増加させることにより、シリ
コン基板１表面の単位面積当たりのクロミウム量を増加
させることができる。硝酸溶液中のクロミウム濃度とシ
リコン基板１表面の単位面積当たりのクロミウム量の関
係は、１対１の関係であるので、熱酸化前のシリコン基
板１表面に任意の量のクロミウムを存在させられること
がわかる。なお、シリコン基板１表面の単位面積当たり
のクロミウム量は、硝酸溶液中のクロミウム濃度が１０
ｐｐｍを越えると飽和傾向を示すようになる。From FIG. 3, it is possible to increase the amount of chromium per unit area of the surface of the silicon substrate 1 by increasing the chromium concentration in the nitric acid solution up to 1000 ppm. Since the relationship between the chromium concentration in the nitric acid solution and the amount of chromium per unit area of the surface of the silicon substrate 1 is one to one, any amount of chromium can be present on the surface of the silicon substrate 1 before thermal oxidation. I understand. The amount of chromium per unit area on the surface of the silicon substrate 1 is 10% of the chromium concentration in the nitric acid solution.
When it exceeds ppm, it tends to be saturated.

【００３４】次に、本発明の第１実施例によるＭＯＳト
ランジスタの製造方法を図４を参照しながら説明する。Next, a method of manufacturing a MOS transistor according to the first embodiment of the present invention will be described with reference to FIG.

【００３５】図４は、本発明の第１実施例によるＭＯＳ
トランジスタの製造方法を工程順に示す概略断面図であ
る。FIG. 4 shows a MOS according to the first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view showing a method of manufacturing a transistor in the order of steps.

【００３６】まず、図４（ａ）に示すように、不純物と
して燐を４×１０14atoms/cm3 程度の濃度で含むＮ型の
シリコン基板１１の表面を洗浄した後、例えば、クロミ
ウム成分を含む硝酸溶液をシリコン基板１１上にスピン
コートなどの方法で塗布する。クロミウム成分の塗布量
は、２×１０10〜５×１０14atoms/cm2 程度とし、シリ
コン基板１１表面に剥き出ているシリコン原子の面密度
（約２×１０15atoms/cm2 ）よりも少なくする。従っ
て、０．２５〜０．０００１原子層に相当する目に見え
ないクロミウム成分層１２が表面に形成される。なお、
クロミウム成分層１２の形成は浸漬法により行ってもよ
い。First, as shown in FIG. 4A, after cleaning the surface of the N-type silicon substrate 11 containing phosphorus as an impurity at a concentration of about 4 × 10 14 atoms / cm 3 , for example, a chromium component is added. A nitric acid solution containing the same is applied onto the silicon substrate 11 by a method such as spin coating. The application amount of the chromium component is about 2 × 10 10 to 5 × 10 14 atoms / cm 2, which is lower than the surface density of silicon atoms exposed on the surface of the silicon substrate 11 (about 2 × 10 15 atoms / cm 2 ). Reduce. Therefore, an invisible chromium component layer 12 corresponding to 0.25 to 0.0001 atomic layer is formed on the surface. In addition,
The chromium component layer 12 may be formed by a dipping method.

【００３７】次に、図４（ｂ）に示すように、クロミウ
ム成分層１２を表面に有するシリコン基板１１を熱処理
炉に挿入して酸化処理を行い、クロミウムを含んだ領域
１４を有するシリコン酸化膜１３を形成する。この時、
熱処理炉における温度プロファイルは図５に示すように
なり、シリコン基板１１の挿入時における温度Ｔ1 、挿
入速度及び雰囲気Ａ、昇温時における昇温速度及び雰囲
気Ｂ、熱酸化時における温度Ｔ2 及び雰囲気Ｃなどの酸
化処理方法を最適化することにより、クロミウムを含ん
だ領域１４をシリコン酸化膜１３の表面近傍にのみ存在
させることができる。なお、シリコン基板１１の熱処理
炉への挿入は、機械を用いて外部から一定の速度で行わ
れる。また、雰囲気Ａと雰囲気Ｂの少なくとも一方は、
微量の酸素を含むアルゴンや窒素などの非酸化性雰囲
気、雰囲気Ｃは、酸素又は水蒸気を含んだ酸素であるこ
とが好ましい。Next, as shown in FIG. 4 (b), the silicon substrate 11 having the chromium component layer 12 on its surface is inserted into a heat treatment furnace and subjected to an oxidation treatment to form a silicon oxide film having a region 14 containing chromium. 13 is formed. This time,
The temperature profile in the heat treatment furnace is as shown in FIG. 5, and the temperature T 1 at the time of inserting the silicon substrate 11, the insertion speed and atmosphere A, the temperature increase rate and atmosphere B at the time of temperature increase, the temperature T 2 at the time of thermal oxidation, and By optimizing the oxidation treatment method such as the atmosphere C, the region 14 containing chromium can be made to exist only near the surface of the silicon oxide film 13. The silicon substrate 11 is inserted into the heat treatment furnace from outside using a machine at a constant speed. At least one of the atmosphere A and the atmosphere B is
The non-oxidizing atmosphere such as argon or nitrogen containing a trace amount of oxygen, and the atmosphere C are preferably oxygen or oxygen containing water vapor.

【００３８】次に、図４（ｃ）に示すように、ＬＰＣＶ
Ｄ法により多結晶シリコン膜１５を堆積し、多結晶シリ
コン膜１５にイオン注入などの方法で不純物を導入して
導電性を持たせる。Next, as shown in FIG. 4C, LPCV
The polycrystalline silicon film 15 is deposited by the D method, and impurities are introduced into the polycrystalline silicon film 15 by a method such as ion implantation to make it conductive.

【００３９】次に、図４（ｄ）に示すように、フォトリ
ソグラフィー及びドライエッチングにより多結晶シリコ
ン膜１５をパターニングしてゲート電極１６を形成した
後、Ｂ+ やＢＦ2+などのＰ型の不純物をゲート電極１６
をマスクとしてイオン注入などの方法で打ち込むことに
より低濃度不純物拡散層１７を形成する。Next, as shown in FIG. 4 (d), after forming the gate electrode 16 by patterning the polycrystalline silicon film 15 by photolithography and dry etching, the P-type, such as B + and BF 2+ Impurities in the gate electrode 16
The low-concentration impurity diffusion layer 17 is formed by implanting with a mask as a mask by a method such as ion implantation.

【００４０】次に、図４（ｅ）に示すように、ＬＰＣＶ
Ｄ法によりシリコン酸化膜を堆積した後、ドライエッチ
ングによりエッチバックを行ってサイドウォール酸化膜
１８を形成し、Ｂ+ やＢＦ2+などのＰ型の不純物をゲー
ト電極１６及びサイドウォール酸化膜１８をマスクとし
てイオン注入などの方法で打ち込み、熱処理を行って高
濃度不純物拡散層１９を形成する。Next, as shown in FIG. 4 (e), LPCV
After depositing a silicon oxide film by the D method, etching back is performed by dry etching to form a sidewall oxide film 18, and P type impurities such as B + and BF 2 + are added to the gate electrode 16 and the sidewall oxide film 18. Using as a mask, implantation is performed by a method such as ion implantation, and heat treatment is performed to form a high-concentration impurity diffusion layer 19.

【００４１】図６は、表面にクロミウムを有するシリコ
ン基板の熱酸化時の温度Ｔ2 をパラメータとした場合に
おけるキャリア濃度の深さ方向分布を示した図である。
ここで、シリコン基板には不純物として燐が４×１０14
atoms/cm3 程度の濃度で添加され、クロミウムは２×１
０14atoms/cm2 の表面密度となるように塗布されてい
る。なお、シリコン基板中のクロミウムはアクセプタと
なるので、クロミウムがシリコン基板に入ると燐から発
生するキャリアを打ち消してシリコン基板中のキャリア
濃度は減少する。FIG. 6 is a diagram showing the distribution of carrier concentration in the depth direction when the temperature T 2 at the time of thermal oxidation of a silicon substrate having chromium on its surface is used as a parameter.
Here, phosphorus is added to the silicon substrate as an impurity by 4 × 10 14
Chromium is added at a concentration of around atoms / cm 3 and 2 × 1
It is applied so as to have a surface density of 0 14 atoms / cm 2 . Since chromium in the silicon substrate serves as an acceptor, when chromium enters the silicon substrate, carriers generated from phosphorus are canceled out and the carrier concentration in the silicon substrate decreases.

【００４２】図６において、２１のプロットは熱酸化時
の温度Ｔ2 が１１５０℃の場合、２２のプロットは熱酸
化時の温度Ｔ2 が１２００℃の場合を示している。熱酸
化時の温度Ｔ2 が１１５０℃の場合は、シリコン基板中
のキャリア濃度は深さ方向で一定であり、クロミウムが
シリコン基板に拡散していない。しかし、熱酸化時の温
度Ｔ2 が１２００℃になると、シリコン基板中のキャリ
ア濃度が表面に向かって減少している。これは、シリコ
ン中に拡散したクロミウムがアクセプタ不純物として働
きドナー不純物である燐の作用を打ち消すために起こ
り、クロミウムがシリコン基板に拡散していることを示
している。In FIG. 6, the plot of 21 shows the case where the temperature T 2 at the time of thermal oxidation is 1150 ° C., and the plot of 22 shows the case where the temperature T 2 at the time of thermal oxidation is 1200 ° C. When the temperature T 2 during the thermal oxidation is 1150 ° C., the carrier concentration in the silicon substrate is constant in the depth direction, and chromium does not diffuse into the silicon substrate. However, when the temperature T 2 during thermal oxidation reaches 1200 ° C., the carrier concentration in the silicon substrate decreases toward the surface. This occurs because chromium diffused in silicon acts as an acceptor impurity and cancels the action of phosphorus as a donor impurity, and chromium is diffused in the silicon substrate.

【００４３】従って、熱酸化時にクロミウムがシリコン
基板に拡散しないようにするためには、熱酸化時の温度
Ｔ2 を１１５０℃以下にする必要がある。Therefore, in order to prevent chromium from diffusing into the silicon substrate during thermal oxidation, it is necessary to set the temperature T 2 during thermal oxidation to 1150 ° C. or lower.

【００４４】図７は、表面にクロミウムを有するシリコ
ン基板を熱処理炉に挿入する時の温度Ｔ1 をパラメータ
とし、１１５０℃で熱酸化を行った場合におけるキャリ
ア濃度の深さ方向分布を示した図である。ここで、シリ
コン基板には不純物として燐が４×１０14atoms/cm3 程
度の濃度で添加され、クロミウムは６×１０12atoms/cm
2 の表面密度となるように塗布されている。また、熱処
理炉への挿入時の雰囲気Ａは非酸化性雰囲気とし、挿入
速度は１００ｍｍ／分とした。FIG. 7 is a diagram showing the distribution of the carrier concentration in the depth direction when thermal oxidation is performed at 1150 ° C. with the temperature T 1 when the silicon substrate having chromium on the surface is inserted into the heat treatment furnace as a parameter. Is. Here, phosphorus is added to the silicon substrate as an impurity at a concentration of about 4 × 10 14 atoms / cm 3 , and chromium is added at 6 × 10 12 atoms / cm 3.
It is applied to have a surface density of 2 . The atmosphere A at the time of insertion into the heat treatment furnace was a non-oxidizing atmosphere, and the insertion speed was 100 mm / min.

【００４５】図７において、３１のプロットは挿入時の
温度Ｔ1 が９００℃の場合、３２のプロットは挿入時の
温度Ｔ1 が１０００℃の場合、３３のプロットは挿入時
の温度Ｔ1 が１１００℃の場合を示している。挿入時の
温度Ｔ1 が９００℃及び１０００℃の場合は、シリコン
基板中のキャリア濃度は深さ方向でほぼ一定であり、ク
ロミウムがシリコン基板に拡散していない。しかし、挿
入時の温度Ｔ1 が１１００℃になると、シリコン基板中
のキャリア濃度が表面に向かって減少し、クロミウムが
シリコン基板に拡散している。In FIG. 7, the plot of 31 shows the case where the temperature T 1 at the time of insertion is 900 ° C., the plot of 32 shows the case where the temperature T 1 at the time of insertion is 1000 ° C., and the plot 33 shows the temperature T 1 at the time of insertion. The case of 1100 ° C. is shown. When the insertion temperature T 1 is 900 ° C. and 1000 ° C., the carrier concentration in the silicon substrate is almost constant in the depth direction, and chromium does not diffuse into the silicon substrate. However, when the temperature T 1 at the time of insertion becomes 1100 ° C., the carrier concentration in the silicon substrate decreases toward the surface, and chromium diffuses into the silicon substrate.

【００４６】以上の実施例は熱処理炉への挿入時の雰囲
気Ａが非酸化性雰囲気の場合であるが、熱処理炉への挿
入時の雰囲気Ａ及び昇温時の雰囲気Ｂが１０％の酸化性
雰囲気の場合は、挿入時の温度Ｔ1 が１１５０℃まで上
昇しても、図７の３１のプロットに示すように、シリコ
ン基板中のキャリア濃度は深さ方向で一定となる。In the above examples, the atmosphere A when inserted into the heat treatment furnace is a non-oxidizing atmosphere. However, the atmosphere A when inserting into the heat treatment furnace and the atmosphere B when raising the temperature are 10% oxidative. In the case of the atmosphere, even if the temperature T 1 at the time of insertion rises to 1150 ° C., the carrier concentration in the silicon substrate becomes constant in the depth direction as shown in the plot of 31 in FIG.

【００４７】すなわち、熱処理炉への挿入を非酸化性雰
囲気で行う場合は、クロミウムがシリコン基板に拡散し
ないようにするために挿入時の温度Ｔ1 を１１００℃未
満とする必要があるが、熱処理炉への挿入を酸化性雰囲
気で行う場合は、挿入時の温度Ｔ1 を１１５０℃として
も問題ないことがわかる。That is, when the heat treatment furnace is inserted in a non-oxidizing atmosphere, the temperature T 1 at the time of insertion must be less than 1100 ° C. in order to prevent diffusion of chromium into the silicon substrate. It can be seen that when the insertion into the furnace is performed in an oxidizing atmosphere, the temperature T 1 during the insertion may be set to 1150 ° C. without any problem.

【００４８】[0048]

【表３】 [Table 3]

【００４９】表３は、表面にクロミウムを有するシリコ
ン基板の熱酸化時における熱処理炉への挿入温度Ｔ1 及
び挿入速度がシリコン基板のキャリア濃度に与える影響
を示した表である。ここで、シリコン基板には不純物と
して燐が４×１０14atoms/cm 3 程度の濃度で添加され、
クロミウムは６×１０12atoms/cm2 の表面密度となるよ
うに塗布されている。なお、シリコン基板のキャリア濃
度に与える影響の評価基準は、図６、図７に示すよう
に、基板深さ方向のキャリア濃度を測定し、表面近傍の
キャリア濃度がクロミウムを意図的に含ませない場合と
比較して変化が確認された場合に『悪影響あり』と判断
した。Table 3 shows the silicone having chromium on the surface.
Insertion temperature T into the heat treatment furnace during thermal oxidation of the substrate1Over
Of insertion and insertion speed on carrier concentration of silicon substrate
Is a table showing. Here, the silicon substrate has impurities
And phosphorus is 4 × 1014atoms / cm 3Added at a concentration of about
Chromium is 6 × 1012atoms / cm2The surface density of
It has been applied as The carrier concentration of the silicon substrate
The evaluation criteria of the influence on the degree are as shown in Figs.
In addition, the carrier concentration in the substrate depth direction was measured and
When the carrier concentration does not intentionally include chromium
If a change is confirmed by comparison, it is judged as "has an adverse effect"
did.

【００５０】挿入温度Ｔ1 が８００℃以下の場合、挿入
速度が１０ｍｍ／分まで低下しても悪影響は現れない
が、挿入温度Ｔ1 が９００℃では挿入速度が１０ｍｍ／
分以下、挿入温度Ｔ1 が１０００℃では挿入速度が４０
ｍｍ／分以下、挿入温度Ｔ1 が１１００℃では挿入速度
が７０ｍｍ／分以下、挿入温度Ｔ1 が１１５０℃では挿
入速度が９０ｍｍ／分以下で悪影響が現れる。When the insertion temperature T 1 is 800 ° C. or lower, no adverse effect appears even if the insertion speed is reduced to 10 mm / min, but when the insertion temperature T 1 is 900 ° C., the insertion speed is 10 mm / min.
If the insertion temperature T 1 is 1000 ° C or less, the insertion speed is 40 minutes or less.
When the insertion temperature T 1 is 1100 ° C. or less, the insertion speed is 70 mm / min or less, and when the insertion temperature T 1 is 1150 ° C., the insertion speed is 90 mm / min or less.

【００５１】従って、１１５０℃以下の温度でシリコン
基板を酸化する場合、シリコン基板を熱処理装置に挿入
する温度Ｔ1 によらずクロミウムのシリコン基板への悪
影響を排除するためには、熱処理装置にシリコン基板を
挿入する速度を１００ｍｍ／分以上とする必要がある。Therefore, when oxidizing a silicon substrate at a temperature of 1150 ° C. or lower, in order to eliminate the adverse effect of chromium on the silicon substrate irrespective of the temperature T 1 at which the silicon substrate is inserted into the heat treatment device, the heat treatment device should be equipped with silicon. The speed of inserting the substrate must be 100 mm / min or more.

【００５２】また、クロミウムのシリコン基板への悪影
響を排除するためには、ハロゲンやキセノン光源などを
用いた急速昇温型のランプアニール炉を熱処理炉として
使用してもよい。Further, in order to eliminate the adverse effect of chromium on the silicon substrate, a rapid temperature rising type lamp annealing furnace using a halogen or xenon light source may be used as the heat treatment furnace.

【００５３】以上、本発明の第１実施例について説明し
たが、シリコン基板内に添加された不純物は燐ではな
く、ボロン、砒素、アンチモンなどのその他の不純物で
もよい。また、シリコン基板上に存在させるクロミウム
は、例えばＣｒＯ、Ｃｒ2 Ｏ3、ＣｒＯ3 などの酸化ク
ロムなどのクロミウム化合物でもよい。また、本実施例
はＤＲＡＭなどのメモリセル内部に配置されているＭＯ
Ｓ型トランジスタのゲート酸化膜やフラッシュメモリな
どに使用されているトンネル酸化膜、薄膜トランジスタ
（ＴＦＴ）におけるゲート絶縁膜などにも適用可能であ
る。また、素子分離領域に設けられたフィールドトラン
ジスタやＳＯＩ素子などに使用してもよい。また、ＭＯ
Ｓ型トランジスタのゲート酸化膜は、ＯＮＯ膜などのシ
リコン酸化膜とシリコン窒化膜との積層構造の膜であっ
てもよい。Although the first embodiment of the present invention has been described above, the impurities added to the silicon substrate may be other impurities such as boron, arsenic, antimony, etc., instead of phosphorus. Further, the chromium present on the silicon substrate may be a chromium compound such as chromium oxide such as CrO, Cr 2 O 3 or CrO 3 . Further, in this embodiment, the MO arranged inside a memory cell such as a DRAM
It is also applicable to a gate oxide film of an S-type transistor, a tunnel oxide film used in a flash memory, a gate insulating film of a thin film transistor (TFT), and the like. Further, it may be used for a field transistor or an SOI element provided in the element isolation region. Also, MO
The gate oxide film of the S-type transistor may be a film having a laminated structure of a silicon oxide film such as an ONO film and a silicon nitride film.

【００５４】次に、本発明の第２実施例によるＭＯＳト
ランジスタの製造方法を図８を参照しながら説明する。
図８は、本発明の第２実施例によるＭＯＳトランジスタ
の製造方法を工程順に示す概略断面図である。Next, a method of manufacturing a MOS transistor according to the second embodiment of the present invention will be described with reference to FIG.
FIG. 8 is a schematic sectional view showing a method of manufacturing a MOS transistor according to the second embodiment of the present invention in the order of steps.

【００５５】まず、図８（ａ）に示すように、不純物と
して燐を４×１０14atoms/cm3 程度の濃度で含むＮ型の
シリコン基板４１の表面を洗浄した後、縦型拡散炉など
の熱処理炉に挿入して酸化処理を行い例えば５００Å程
度の膜厚のシリコン酸化膜４２を形成する。この時、例
えば、熱酸化時における温度を１０００℃、雰囲気を純
度が９９．９９９％以上の水蒸気と酸素の混合雰囲気と
する。First, as shown in FIG. 8A, after cleaning the surface of an N-type silicon substrate 41 containing phosphorus as an impurity at a concentration of about 4 × 10 14 atoms / cm 3 , a vertical diffusion furnace or the like is used. The silicon oxide film 42 having a film thickness of, for example, about 500 Å is formed by inserting the silicon oxide film 42 into the heat treatment furnace. At this time, for example, the temperature at the time of thermal oxidation is 1000 ° C., and the atmosphere is a mixed atmosphere of steam and oxygen having a purity of 99.999% or more.

【００５６】次に、図８（ｂ）に示すように、イオン注
入４３によりクロミウムイオン又はＣｒＯ3 、ＣｒＯ4
2- 、Ｃｒ2 Ｏ4 2-などのクロミウム酸化物イオンをシ
リコン酸化膜１２中に導入する。この時のイオン注入４
３の条件として、ドーズ量を例えば５×１０11atoms/cm
2 程度、注入エネルギーを例えば２０ｋｅＶ程度とす
る。Next, as shown in FIG. 8 (b), chromium ions or CrO 3 , CrO 4 are implanted by ion implantation 43.
Chromium oxide ions such as 2- and Cr 2 O 4 2- are introduced into the silicon oxide film 12. Ion implantation at this time 4
As the condition of 3, the dose amount is, for example, 5 × 10 11 atoms / cm 3.
2 and the implantation energy is set to, for example, about 20 keV.

【００５７】次に、図８（ｃ）に示すように、熱処理を
行ってクロミウムをシリコン酸化膜４２中に拡散させる
ことにより、シリコン酸化膜４２の表面近傍にのみクロ
ミウムを含むシリコン酸化膜４４を形成する。この時の
熱処理の条件として、熱処理温度は６００℃〜１０００
℃の範囲であることが好ましく、熱処理時の雰囲気中に
は２％以上で且つ７％未満の濃度の酸素が含まれている
ことが好ましい。また、熱処理時間は５〜６０分の範囲
であることが好ましい。Next, as shown in FIG. 8C, heat treatment is performed to diffuse chromium into the silicon oxide film 42, thereby forming a silicon oxide film 44 containing chromium only near the surface of the silicon oxide film 42. Form. As the condition of the heat treatment at this time, the heat treatment temperature is 600 ° C. to 1000 ° C.
The temperature is preferably in the range of 0 ° C., and the atmosphere during the heat treatment preferably contains oxygen at a concentration of 2% or more and less than 7%. Further, the heat treatment time is preferably in the range of 5 to 60 minutes.

【００５８】次に、図８（ｄ）に示すように、ＬＰＣＶ
Ｄ法により多結晶シリコン膜４５を堆積し、多結晶シリ
コン膜４５にイオン注入などの方法で燐等の不純物を導
入して導電性を持たせる。Next, as shown in FIG. 8D, LPCV
A polycrystalline silicon film 45 is deposited by the D method, and impurities such as phosphorus are introduced into the polycrystalline silicon film 45 by a method such as ion implantation so as to have conductivity.

【００５９】次に、図８（ｅ）に示すように、フォトリ
ソグラフィー及びドライエッチングにより多結晶シリコ
ン膜４５をパターニングしてゲート電極４６を形成した
後、Ｂ+ やＢＦ2+などのＰ型の不純物をゲート電極４６
をマスクとしてイオン注入などの方法で打ち込むことに
より低濃度不純物拡散層４７を形成する。Next, as shown in FIG. 8 (e), after forming the gate electrode 46 by patterning the polycrystalline silicon film 45 by photolithography and dry etching, the P-type, such as B + and BF 2+ Impurities are applied to the gate electrode 46
The low-concentration impurity diffusion layer 47 is formed by implanting by ion implantation or the like using the as a mask.

【００６０】次に、図８（ｆ）に示すように、ＬＰＣＶ
Ｄ法によりシリコン酸化膜を堆積した後、ドライエッチ
ングによりエッチバックを行ってサイドウォール酸化膜
４８を形成し、Ｂ+ やＢＦ2+などのＰ型の不純物をゲー
ト電極４６及びサイドウォール酸化膜４８をマスクとし
てイオン注入などの方法で打ち込み、熱処理を行って高
濃度不純物拡散層４９を形成する。Next, as shown in FIG. 8 (f), LPCV
After depositing a silicon oxide film by the D method, etching back is performed by dry etching to form a sidewall oxide film 48, and P type impurities such as B + and BF 2 + are added to the gate electrode 46 and the sidewall oxide film 48. Using as a mask, implantation is performed by a method such as ion implantation, and heat treatment is performed to form a high-concentration impurity diffusion layer 49.

【００６１】図９は、クロミウムイオン又はクロミウム
酸化物イオンを５００Åの膜厚のシリコン酸化膜に２０
ｋｅＶの注入エネルギーでイオン注入し、５％の濃度の
酸素を含むアルゴン雰囲気中で９００℃の温度で熱処理
を行った場合におけるクロミウムイオンの注入ドーズ量
とＭＯＳトランジスタのしきい値電圧との関係を示した
図である。FIG. 9 shows that a chromium oxide ion or a chromium oxide ion is applied to a silicon oxide film having a thickness of 500Å.
The relationship between the implantation dose amount of chromium ions and the threshold voltage of the MOS transistor when the ion implantation is performed with the implantation energy of keV and the heat treatment is performed at a temperature of 900 ° C. in an argon atmosphere containing oxygen of 5% concentration. It is the figure shown.

【００６２】図９において、横軸はクロミウムイオンの
注入ドーズ量を示しており、縦軸はクロミウムイオンの
イオン注入を行わないレファレンスウェハにおけるＭＯ
Ｓトランジスタのしきい値電圧と比較してクロミウムイ
オンのイオン注入を行ったＭＯＳトランジスタのしきい
値電圧がどのくらい変化したかを示している。図９よ
り、シリコン酸化膜中に注入するクロミウムイオンのド
ーズ量を２×１０11atoms/cm2 〜５×１０13atoms/cm2
の範囲で変化させることにより、ＭＯＳトランジスタの
しきい値電圧をマイナスの方向に０．５Ｖ〜９Ｖの範囲
で任意に変化できる。In FIG. 9, the abscissa represents the implantation dose of chromium ions, and the ordinate represents the MO of a reference wafer in which chromium ions are not implanted.
It shows how much the threshold voltage of the MOS transistor in which chromium ions have been ion-implanted has changed in comparison with the threshold voltage of the S-transistor. From FIG. 9, the dose of chromium ions to be injected into the silicon oxide film is 2 × 10 11 atoms / cm 2 to 5 × 10 13 atoms / cm 2
The threshold voltage of the MOS transistor can be arbitrarily changed in the range of 0.5 V to 9 V in the negative direction by changing the range of the range.

【００６３】[0063]

【表４】 [Table 4]

【００６４】表４は、例えば不純物として燐を４×１０
14atoms/cm3 程度の濃度で含むＮ型のシリコン基板上に
熱酸化により５００Å程度の膜厚のシリコン酸化膜を形
成し、注入エネルギー２０ｋｅＶ、注入ドーズ量５×１
０11atoms/cm2 の条件でクロミウムイオンをシリコン酸
化膜中にイオン注入した後、所定の濃度の酸素を含むア
ルゴン雰囲気中で９００℃の温度で４５分間の熱処理を
行った場合におけるシリコン酸化膜の膜厚の変化とＭＯ
Ｓトランジスタのしきい値電圧の制御における効果を示
したものである。なお、表４における酸化膜厚変化の
『変化なし』は、同様の熱処理を施したクロミウムを意
図的に添加しない場合をリファレンスとして、シリコン
酸化膜の膜厚が２Å以上変化しないことを意味してい
る。また、しきい値電圧制御の『効果あり』は、同様の
熱処理を施したクロミウムを意図的に添加しない場合を
リファレンスとして、しきい値電圧が０．１Ｖ以上変化
することを意味している。Table 4 shows, for example, phosphorus of 4 × 10 6 as an impurity.
A silicon oxide film having a film thickness of about 500 Å is formed by thermal oxidation on an N-type silicon substrate containing a concentration of about 14 atoms / cm 3 , implantation energy is 20 keV and implantation dose is 5 × 1.
Silicon oxide film when chromium ions are implanted into a silicon oxide film under the condition of 0 11 atoms / cm 2 and then heat treatment is performed at a temperature of 900 ° C. for 45 minutes in an argon atmosphere containing a predetermined concentration of oxygen Film thickness change and MO
It shows the effect in controlling the threshold voltage of the S transistor. The “no change” in the oxide film thickness change in Table 4 means that the film thickness of the silicon oxide film does not change by 2Å or more with reference to the case where intentionally not adding chromium which has been subjected to the same heat treatment. There is. Further, “effective” in the threshold voltage control means that the threshold voltage changes by 0.1 V or more with reference to the case where chromium which has been subjected to the same heat treatment is not intentionally added.

【００６５】しきい値電圧の制御における効果は、熱処
理における雰囲気中に２％以上の濃度の酸素を含む時に
認められる。しかし、雰囲気中の酸素の濃度が７％以上
になるとシリコン酸化膜の膜厚の増加が発生し、所定の
膜厚のシリコン酸化膜を得ることができなくなる。従っ
て、熱処理によりクロミウムをシリコン酸化膜に取り込
んでしきい値電圧を制御する場合において、シリコン酸
化膜の膜厚の変化を引き起こさないようにするために
は、熱処理を行うときの雰囲気中に２％以上で且つ７％
未満の濃度の酸素を含む必要がある。なお、酸素を含む
雰囲気をアルゴンから窒素などの他の非反応性のガス種
に変えても表４に示した効果に変化はない。The effect of controlling the threshold voltage is recognized when the atmosphere in the heat treatment contains oxygen at a concentration of 2% or more. However, when the oxygen concentration in the atmosphere becomes 7% or more, the film thickness of the silicon oxide film increases, and it becomes impossible to obtain a silicon oxide film having a predetermined film thickness. Therefore, when chromium is taken into the silicon oxide film by heat treatment to control the threshold voltage, in order to prevent the change in the film thickness of the silicon oxide film, 2% is added to the atmosphere during the heat treatment. More than 7%
It should contain a concentration of less than oxygen. The effect shown in Table 4 does not change even if the atmosphere containing oxygen is changed from argon to another non-reactive gas species such as nitrogen.

【００６６】[0066]

【表５】 [Table 5]

【００６７】表５は、例えば不純物として燐を４×１０
14atoms/cm3 程度の濃度で含むＮ型のシリコン基板上に
熱酸化により５００Å程度の膜厚のシリコン酸化膜を形
成し、注入エネルギー２０ｋｅＶ、注入ドーズ量５×１
０11atoms/cm2 の条件でクロミウムイオンをシリコン酸
化膜中にイオン注入した後、５％の濃度の酸素を含むア
ルゴン雰囲気中で４５分間の熱処理を３００℃〜１１０
０℃の範囲の温度で行った場合におけるシリコン酸化膜
の膜厚の変化、シリコン基板のキャリア濃度の変化、シ
リコン酸化膜の絶縁耐圧における影響性及びＭＯＳトラ
ンジスタのしきい値電圧の制御における効果を示したも
のである。なお、表５における酸化膜厚変化の『変化な
し』及びしきい値電圧制御の『効果あり』は、表１と同
様のことを意味している。また、表２における基板濃度
変化の『変化あり』は、シリコン基板中のキャリア濃度
に変化が認められることを意味している。さらに、酸化
膜絶縁耐圧の『悪影響あり』は、シリコン酸化膜４に０
Ｖから徐々に増加するような電圧を印加し、シリコン酸
化膜４中を流れるリーク電流が１μm/cm2 に達した瞬間
のシリコン酸化膜４における印加電界が８MV/cm 以上と
なるチップの数から算出された酸化膜耐圧歩留りが、ク
ロミウムを添加しないリファレンスの酸化膜耐圧歩留り
より少しでも低下することを意味している。Table 5 shows, for example, that phosphorus is 4 × 10 6 as an impurity.
A silicon oxide film having a thickness of about 500 Å is formed by thermal oxidation on an N-type silicon substrate containing a concentration of about 14 atoms / cm 3 , implantation energy is 20 keV, and implantation dose is 5 × 1.
Chromium ions are ion-implanted into the silicon oxide film under the condition of 0 11 atoms / cm 2 , and then heat treatment is performed for 45 minutes in an argon atmosphere containing oxygen of 5% at 300 ° C. to 110 ° C.
The change in the film thickness of the silicon oxide film, the change in the carrier concentration of the silicon substrate, the influence on the withstand voltage of the silicon oxide film and the effect on the control of the threshold voltage of the MOS transistor when performed at a temperature in the range of 0 ° C. It is shown. In Table 5, "no change" in oxide film thickness change and "effective" in threshold voltage control mean the same as in Table 1. Further, "changed" in the substrate concentration change in Table 2 means that the carrier concentration in the silicon substrate is changed. In addition, “there is a bad influence” of the dielectric strength of the oxide film is 0 in the silicon oxide film 4.
From the number of chips where the applied electric field in the silicon oxide film 4 becomes 8 MV / cm or more at the moment when the leak current flowing in the silicon oxide film 4 reaches 1 μm / cm 2 by applying a voltage that gradually increases from V This means that the calculated oxide film breakdown voltage yield is even lower than the oxide film breakdown voltage yield of the reference to which chromium is not added.

【００６８】シリコン酸化膜の膜厚の変化は、熱処理温
度が１０００℃以上になると認められ、ＭＯＳトランジ
スタのしきい値電圧の制御における効果は、６００℃以
上の熱処理温度になると認められる。また、シリコン基
板のキャリア濃度の変化は、１０５０℃以上の熱処理温
度になると認められるが、シリコン酸化膜の絶縁耐圧に
おける悪影響は、４５０℃以上の熱処理温度になるとほ
とんど認められなくなる。従って、熱処理によりクロミ
ウムをシリコン酸化膜に取り込んでしきい値電圧を制御
するとともに、シリコン酸化膜の膜厚、シリコン基板の
キャリア濃度及びシリコン酸化膜の絶縁耐圧に変化を引
き起こさないようにするためには、熱処理における温度
を６００℃以上で且つ１０００℃未満の値に設定する必
要がある。It is recognized that the change in the film thickness of the silicon oxide film is such that the heat treatment temperature is 1000 ° C. or higher, and the effect in controlling the threshold voltage of the MOS transistor is 600 ° C. or higher. Further, the change in carrier concentration of the silicon substrate is recognized to be the heat treatment temperature of 1050 ° C. or higher, but the adverse effect on the dielectric strength of the silicon oxide film is hardly recognized at the heat treatment temperature of 450 ° C. or higher. Therefore, in order to control the threshold voltage by incorporating chromium into the silicon oxide film by heat treatment, and to prevent changes in the film thickness of the silicon oxide film, the carrier concentration of the silicon substrate, and the withstand voltage of the silicon oxide film. Must set the temperature in the heat treatment to a value of 600 ° C. or higher and lower than 1000 ° C.

【００６９】[0069]

【表６】 [Table 6]

【００７０】表６は、例えば不純物として燐を４×１０
14atoms/cm3 程度の濃度で含むＮ型のシリコン基板上に
熱酸化により５００Å程度の膜厚のシリコン酸化膜を形
成し、注入エネルギー２０ｋｅＶ、注入ドーズ量５×１
０11atoms/cm2 の条件でクロミウムイオンをシリコン酸
化膜中にイオン注入した後、５％の濃度の酸素を含むア
ルゴン雰囲気中で９５０℃の温度で０〜１２０分間の熱
処理を行った場合におけるシリコン酸化膜の膜厚の変
化、シリコン基板のキャリア濃度の変化、シリコン酸化
膜の絶縁耐圧における影響性及びＭＯＳトランジスタの
しきい値電圧の制御における効果を示したものである。
なお、表６における酸化膜厚変化の『変化なし』、しき
い値電圧制御の『効果あり』、基板濃度変化の『変化あ
り』、酸化膜絶縁耐圧の『悪影響あり』は、表５の場合
と同様のことを意味している。Table 6 shows that, for example, phosphorus is added as an impurity of 4 × 10.
A silicon oxide film having a thickness of about 500 Å is formed by thermal oxidation on an N-type silicon substrate containing a concentration of about 14 atoms / cm 3 , implantation energy is 20 keV, and implantation dose is 5 × 1.
Chromium ions are implanted into a silicon oxide film under the condition of 0 11 atoms / cm 2 and then heat treatment is performed at a temperature of 950 ° C. for 0 to 120 minutes in an argon atmosphere containing oxygen of 5% concentration. It shows the change in the film thickness of the silicon oxide film, the change in the carrier concentration of the silicon substrate, the influence on the withstand voltage of the silicon oxide film, and the effect on the control of the threshold voltage of the MOS transistor.
In Table 6, "No change" in oxide film thickness change, "Effect" in threshold voltage control, "Change" in substrate concentration change, and "Negative effect" in oxide film withstand voltage are shown in Table 5. Means the same as.

【００７１】シリコン酸化膜の膜厚の変化は、熱処理時
間が６０分までは認められないが、ＭＯＳトランジスタ
のしきい値電圧の制御における効果は、５分以上の熱処
理時間になると認められる。また、シリコン基板のキャ
リア濃度の変化は、５０分までの熱処理時間では認めら
れず、シリコン酸化膜の絶縁耐圧における悪影響は、１
０分以上の熱処理時間になるとほとんど認められなくな
る。従って、熱処理によりクロミウムをシリコン酸化膜
に取り込んでしきい値電圧を制御するとともに、シリコ
ン酸化膜の膜厚、シリコン基板のキャリア濃度、シリコ
ン酸化膜の絶縁耐圧に変化を引き起こさないようにする
ためには、熱処理における時間を５分以上で且つ６０分
未満の値に設定する必要がある。The change in the film thickness of the silicon oxide film is not recognized until the heat treatment time is 60 minutes, but it is recognized that the effect in controlling the threshold voltage of the MOS transistor is 5 minutes or more. In addition, the change in carrier concentration of the silicon substrate was not observed in the heat treatment time up to 50 minutes, and the adverse effect on the withstand voltage of the silicon oxide film was 1
It is hardly observed when the heat treatment time is 0 minutes or more. Therefore, in order to prevent the change in the film thickness of the silicon oxide film, the carrier concentration of the silicon substrate, and the dielectric strength voltage of the silicon oxide film while controlling the threshold voltage by incorporating chromium into the silicon oxide film by heat treatment. Requires that the heat treatment time is set to a value of 5 minutes or more and less than 60 minutes.

【００７２】以上、本発明の第２実施例について、燐を
含有する多結晶シリコンで形成されたゲート電極４６を
具備するＭＯＳトランジスタの製造方法について説明し
たが、燐の代わりにボロンをゲート電極に含ませてもよ
い。ボロンを含有する多結晶シリコンで形成されたゲー
ト電極の場合、燐を含有しているゲート電極に比べ相対
的なしきい値電圧の変化量は小さくなるが、ボロンを含
ませたゲート電極の場合も同様にしきい値電圧の制御を
行うことが可能である。また、シリコン基板内に添加さ
れた不純物は砒素、アンチモンなどのその他の不純物で
もよい。さらに、本実施例はＤＲＡＭなどのメモリセル
内部に配置されているＭＯＳ型トランジスタのゲート酸
化膜やフラッシュメモリなどに使用されているトンネル
酸化膜、薄膜トランジスタ（ＴＦＴ）におけるゲート絶
縁膜などにも適用可能である。また、素子分離領域に設
けられたフィールドトランジスタやＳＯＩ素子などに使
用してもよい。また、ＭＯＳ型トランジスタのゲート酸
化膜は、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化
膜との積層構造の膜であってもよい。また、クロミウム
のシリコン基板への悪影響を排除するため、ハロゲンや
キセノン光源などを用いた急速昇温型のランプアニール
炉を熱処理炉として使用してもよい。Although the method of manufacturing the MOS transistor having the gate electrode 46 formed of polycrystalline silicon containing phosphorus has been described in the second embodiment of the present invention, boron is used as the gate electrode instead of phosphorus. May be included. In the case of a gate electrode formed of polycrystalline silicon containing boron, the amount of change in the relative threshold voltage is smaller than that of a gate electrode containing phosphorus, but also in the case of a gate electrode containing boron. Similarly, it is possible to control the threshold voltage. Further, the impurities added into the silicon substrate may be other impurities such as arsenic and antimony. Further, the present embodiment can be applied to a gate oxide film of a MOS type transistor arranged inside a memory cell such as a DRAM, a tunnel oxide film used for a flash memory, a gate insulating film of a thin film transistor (TFT), and the like. Is. Further, it may be used for a field transistor or an SOI element provided in the element isolation region. The gate oxide film of the MOS transistor may be a film having a laminated structure of a silicon oxide film such as an ONO film and a silicon nitride film. Further, in order to eliminate the adverse effect of chromium on the silicon substrate, a rapid temperature rising type lamp annealing furnace using a halogen or xenon light source may be used as the heat treatment furnace.

【００７３】[0073]

【発明の効果】本発明により、シリコン酸化膜中にクロ
ミウムを効果的に含ませることができるので、シリコン
酸化膜の絶縁性をほとんど損なわず、且つシリコン基板
中の電気的特性にほとんど悪影響を与えることなく、し
きい値電圧の制御を行うことが可能なＭＯＳトランジス
タを容易に製造でき、高集積密度を有する半導体集積回
路に極めて有用である。According to the present invention, since chromium can be effectively contained in the silicon oxide film, the insulating property of the silicon oxide film is hardly impaired and the electrical characteristics in the silicon substrate are almost adversely affected. Without this, a MOS transistor capable of controlling the threshold voltage can be easily manufactured, which is extremely useful for a semiconductor integrated circuit having a high integration density.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例によるＭＯＳトランジスタの
概略断面図である。FIG. 1 is a schematic cross-sectional view of a MOS transistor according to an embodiment of the present invention.

【図２】クロミウムを添加した硝酸溶液をシリコン基板
表面に塗布する場合の硝酸溶液中のクロミウム濃度と塗
布後のシリコン基板表面に存在するクロミウム量の関係
を示した図である。FIG. 2 is a diagram showing the relationship between the concentration of chromium in a nitric acid solution and the amount of chromium present on the surface of a silicon substrate after application when a nitric acid solution to which chromium is added is applied to the surface of a silicon substrate.

【図３】クロミウムを添加した硝酸溶液中にシリコン基
板を浸漬する場合の硝酸溶液中のクロミウム濃度と浸漬
後のシリコン基板表面に存在するクロミウム量の関係を
示した図である。FIG. 3 is a diagram showing the relationship between the chromium concentration in a nitric acid solution and the amount of chromium present on the surface of the silicon substrate after the immersion when the silicon substrate is immersed in the nitric acid solution to which chromium is added.

【図４】本発明の第１実施例によるＭＯＳトランジスタ
の製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross sectional view showing a method of manufacturing a MOS transistor according to the first embodiment of the present invention in the order of steps.

【図５】熱処理炉の温度プロファイルを示す図である。FIG. 5 is a diagram showing a temperature profile of a heat treatment furnace.

【図６】表面にクロミウムを有するシリコン基板の熱酸
化時の温度をパラメータとした場合におけるキャリア濃
度の深さ方向分布を示した図である。FIG. 6 is a diagram showing the distribution of carrier concentration in the depth direction when the temperature at the time of thermal oxidation of a silicon substrate having chromium on its surface is used as a parameter.

【図７】表面にクロミウムを有するシリコン基板を熱処
理炉に挿入する時の温度をパラメータとし１１５０℃で
熱酸化を行った場合におけるキャリア濃度の深さ方向分
布を示した図である。FIG. 7 is a diagram showing a depth-direction distribution of carrier concentration when thermal oxidation is performed at 1150 ° C. with a temperature when a silicon substrate having chromium on the surface is inserted into a heat treatment furnace as a parameter.

【図８】本発明の第２実施例によるＭＯＳトランジスタ
の製造方法を工程順に示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a method of manufacturing a MOS transistor according to the second embodiment of the present invention in the order of steps.

【図９】クロミウムイオン又はクロミウム酸化物イオン
のシリコン酸化膜における注入ドーズ量とＭＯＳトラン
ジスタのしきい値電圧との関係を示した図である。FIG. 9 is a diagram showing the relationship between the implantation dose of chromium ions or chromium oxide ions in a silicon oxide film and the threshold voltage of a MOS transistor.

【符号の説明】[Explanation of symbols]

１、１１、４１ シリコン基板 ２ ソース領域 ３ ドレイン領域 ４、１３、４２ シリコン酸化膜 ５ シリコン酸化膜の上部電極 ６、１４、４４ シリコン酸化膜中においてクロミウム
が含まれる領域 １２ ０．２５〜０．０００１原子層に相当するクロミ
ウム成分層 １５、４５ 多結晶シリコン層 １６、４６ ゲート電極 １７、４７ 低濃度不純物拡散層 １８、４８ サイドウォール酸化膜 １９、４９ 高濃度不純物拡散層 ４３ イオン注入1, 11, 41 Silicon substrate 2 Source region 3 Drain region 4, 13, 42 Silicon oxide film 5 Upper electrode of silicon oxide film 6, 14, 44 Region containing chromium in silicon oxide film 12 0.25 to 0. 0001 Chromium component layer corresponding to atomic layer 15,45 Polycrystalline silicon layer 16,46 Gate electrode 17,47 Low concentration impurity diffusion layer 18,48 Sidewall oxide film 19,49 High concentration impurity diffusion layer 43 Ion implantation

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ Ｈ０１Ｌ 21/265 Ｗ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/316 S H01L 21/265 W

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 シリコン基板を熱酸化してシリコン酸化
膜を形成する前にクロミウム又はクロミウム化合物を上
記シリコン基板表面に存在させ、その後の上記シリコン
基板の熱酸化によりクロミウムをシリコン酸化膜中に含
ませることを特徴とするＭＯＳトランジスタの製造方
法。1. A chromium or chromium compound is present on the surface of the silicon substrate before the silicon substrate is thermally oxidized to form a silicon oxide film, and the silicon oxide film contains chromium by the subsequent thermal oxidation of the silicon substrate. A method of manufacturing a MOS transistor, characterized by comprising: 【請求項２】 上記シリコン基板表面にクロミウム又は
クロミウム化合物を添加した無機溶液又は有機溶液を接
触させてクロミウムを上記シリコン基板表面に存在させ
ることを特徴とする請求項１に記載のＭＯＳトランジス
タの製造方法。2. The method for producing a MOS transistor according to claim 1, wherein the surface of the silicon substrate is contacted with an inorganic or organic solution containing chromium or a chromium compound to allow chromium to exist on the surface of the silicon substrate. Method. 【請求項３】 無機溶液又は有機溶液中のクロミウム又
はクロミウム化合物の濃度を１０００ppm 以下に制御す
ることを特徴とする請求項２に記載のＭＯＳトランジス
タの製造方法。3. The method for manufacturing a MOS transistor according to claim 2, wherein the concentration of chromium or the chromium compound in the inorganic solution or the organic solution is controlled to 1000 ppm or less. 【請求項４】 表面にクロミウム又はクロミウム化合物
が存在する上記シリコン基板を１１５０℃以下の温度で
熱酸化することを特徴とする請求項１〜３のいずれか一
項に記載のＭＯＳトランジスタの製造方法。4. The method of manufacturing a MOS transistor according to claim 1, wherein the silicon substrate having chromium or a chromium compound on the surface is thermally oxidized at a temperature of 1150 ° C. or lower. . 【請求項５】 上記熱酸化に用いる熱処理装置への上記
シリコン基板の挿入及び熱酸化時における上記シリコン
基板の昇温の少なくとも一方を酸化性雰囲気で行うこと
を特徴とする請求項１〜４のいずれか一項に記載のＭＯ
Ｓトランジスタの製造方法。5. The method according to claim 1, wherein at least one of inserting the silicon substrate into a heat treatment apparatus used for the thermal oxidation and raising the temperature of the silicon substrate during the thermal oxidation is performed in an oxidizing atmosphere. MO according to any one of the items
Manufacturing method of S-transistor. 【請求項６】 上記熱酸化に用いる熱処理装置への上記
シリコン基板の挿入を１１５０℃以下の温度で且つ１０
０ｍｍ／分以上の速度で行うことを特徴とする請求項１
〜５のいずれか一項に記載のＭＯＳトランジスタの製造
方法。6. The silicon substrate is inserted into a heat treatment apparatus used for the thermal oxidation at a temperature of 1150 ° C. or lower and 10
The method is performed at a speed of 0 mm / min or more.
6. The method of manufacturing a MOS transistor according to any one of items 5 to 5. 【請求項７】 上記熱処理装置として急速昇温熱処理炉
を用いることを特徴とする請求項６に記載のＭＯＳトラ
ンジスタの製造方法。7. The method of manufacturing a MOS transistor according to claim 6, wherein a rapid temperature rising heat treatment furnace is used as the heat treatment apparatus. 【請求項８】 シリコン酸化膜中にクロミウムイオン又
はクロミウム酸化物イオンをイオン注入により導入して
熱処理を行うことによってクロミウムをシリコン酸化膜
中に含ませることを特徴とするＭＯＳトランジスタの製
造方法。8. A method for manufacturing a MOS transistor, characterized in that chromium ions or chromium oxide ions are introduced into a silicon oxide film by ion implantation and heat treatment is performed so that the chromium oxide is contained in the silicon oxide film. 【請求項９】 前記熱処理における雰囲気中に２％以上
で且つ７％未満の濃度の酸素を含むことを特徴とする請
求項８に記載のＭＯＳトランジスタの製造方法。9. The method for manufacturing a MOS transistor according to claim 8, wherein the atmosphere in the heat treatment contains oxygen at a concentration of 2% or more and less than 7%. 【請求項１０】 前記熱処理における温度が６００℃以
上で且つ１０００℃未満であることを特徴とする請求項
８又は９に記載のＭＯＳトランジスタの製造方法。10. The method for manufacturing a MOS transistor according to claim 8, wherein the temperature in the heat treatment is 600 ° C. or higher and lower than 1000 ° C. 【請求項１１】 前記熱処理における時間が５分以上で
且つ６０分未満であることを特徴とする請求項８〜１０
のいずれか一項に記載のＭＯＳトランジスタの製造方
法。11. The method according to claim 8, wherein the heat treatment time is 5 minutes or more and less than 60 minutes.
A method for manufacturing a MOS transistor according to any one of 1.
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JP2008028158A (en) * 2006-07-21 2008-02-07 Shin Etsu Handotai Co Ltd Treatment method of semiconductor substrate

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