JPH0876711A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPH0876711A JPH0876711A JP6210156A JP21015694A JPH0876711A JP H0876711 A JPH0876711 A JP H0876711A JP 6210156 A JP6210156 A JP 6210156A JP 21015694 A JP21015694 A JP 21015694A JP H0876711 A JPH0876711 A JP H0876711A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- memory
- signals
- column electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】
【目的】 メモリの読み出し回数を上げることなく、表
示データと画面の明るさの比例関係を保ちながら濃淡の
階調数を上げる。 【構成】 メモリ７の読み出しアドレスカウンタの出力
に基づき信号変換に必要な信号を出力する変換コントロ
ール回路１４と、上記メモリ７からの表示データを上位
ビット群と下位ビット群に分けて、画素のオン・オフ信
号へ変換する変換部６Ａとを設け、このオン・オフ信号
に基づき列電極コントロール回路３に列電極駆動信号を
出力させ、行電極コントロール回線５Ａに行電極のオン
・オフ信号を出力させる。
示データと画面の明るさの比例関係を保ちながら濃淡の
階調数を上げる。 【構成】 メモリ７の読み出しアドレスカウンタの出力
に基づき信号変換に必要な信号を出力する変換コントロ
ール回路１４と、上記メモリ７からの表示データを上位
ビット群と下位ビット群に分けて、画素のオン・オフ信
号へ変換する変換部６Ａとを設け、このオン・オフ信号
に基づき列電極コントロール回路３に列電極駆動信号を
出力させ、行電極コントロール回線５Ａに行電極のオン
・オフ信号を出力させる。
Description
【０００１】
【産業上の利用分野】この発明は、マトリクス状に発光
画素を配列した表示装置において、画像信号のような中
間調を有する信号を表示する表示装置に関するものであ
る。
画素を配列した表示装置において、画像信号のような中
間調を有する信号を表示する表示装置に関するものであ
る。
【０００２】
【従来の技術】図１０は例えば特公平２―７０９号公報
に示された従来の表示装置を示すブロック図であり、図
において、１はマトリクス表示パネル、２，１５はこの
マトリクス表示パネル１の電極群の交点に配置された画
素を駆動するドライバである。
に示された従来の表示装置を示すブロック図であり、図
において、１はマトリクス表示パネル、２，１５はこの
マトリクス表示パネル１の電極群の交点に配置された画
素を駆動するドライバである。
【０００３】３は列電極の駆動信号を得る列電極コント
ロール回路、４は後述の変換部のオン・オフ信号を対応
する列電極へ並べるシフトレジスタ、５は同じく行電極
の駆動信号を得る行電極コントロール回路、６は画像信
号を記憶するメモリ７のデータを画素のオン・オフ信号
に変換する変換部である。
ロール回路、４は後述の変換部のオン・オフ信号を対応
する列電極へ並べるシフトレジスタ、５は同じく行電極
の駆動信号を得る行電極コントロール回路、６は画像信
号を記憶するメモリ７のデータを画素のオン・オフ信号
に変換する変換部である。
【０００４】また、４はシフトレジスタで、これはタイ
ミング発生回路８からのシフトクロック信号に基づいて
上記オン・オフ信号を対応する列電極に並べる。ここ
で、上記列電極コントロール回路３は、上記タイミング
発生回路８からのラッチクロック信号に基づいて、所定
時間シフトレジスタ４の出力をラッチするように制御さ
れる。９は表示コントロール装置、１０はセレクタ、１
１はセレクタ１０へ切り換え信号を供給する読み出し／
書き込みコントロール回路、１２はタイミング発生回路
８と読み出し／書き込みコントロール回路１１にクロッ
クを供給するクロック発生回路、１３は読み出しアドレ
スカウンタである。
ミング発生回路８からのシフトクロック信号に基づいて
上記オン・オフ信号を対応する列電極に並べる。ここ
で、上記列電極コントロール回路３は、上記タイミング
発生回路８からのラッチクロック信号に基づいて、所定
時間シフトレジスタ４の出力をラッチするように制御さ
れる。９は表示コントロール装置、１０はセレクタ、１
１はセレクタ１０へ切り換え信号を供給する読み出し／
書き込みコントロール回路、１２はタイミング発生回路
８と読み出し／書き込みコントロール回路１１にクロッ
クを供給するクロック発生回路、１３は読み出しアドレ
スカウンタである。
【０００５】上記構成において、マトリクス表示パネル
１にはメモリ７の内容が周期的に読み出され、各画素の
オン・オフ信号に変換されて表示される。
１にはメモリ７の内容が周期的に読み出され、各画素の
オン・オフ信号に変換されて表示される。
【０００６】また、上記マトリクス表示パネル１は、一
般に図１１に示す構成となっている。すなわち、各信号
線は、列電極群Ｘ1 〜Ｘm ，行電極群Ｙ1 〜Ｙm の２組
からなり、これらの交点に画素が配置されており、各画
素は２組の信号線に与えられる信号の組み合わせにより
制御される。
般に図１１に示す構成となっている。すなわち、各信号
線は、列電極群Ｘ1 〜Ｘm ，行電極群Ｙ1 〜Ｙm の２組
からなり、これらの交点に画素が配置されており、各画
素は２組の信号線に与えられる信号の組み合わせにより
制御される。
【０００７】次に動作について説明する。まず、表示コ
ントロール装置９からは表示データ、この表示データが
表示される位置を定める表示アドレス、表示データと同
期したタイミング信号が送られる。このうち、表示デー
タはメモリ７に書き込まれ、この時表示アドレスはセレ
クタ１０を経由してメモリ７に送られる。
ントロール装置９からは表示データ、この表示データが
表示される位置を定める表示アドレス、表示データと同
期したタイミング信号が送られる。このうち、表示デー
タはメモリ７に書き込まれ、この時表示アドレスはセレ
クタ１０を経由してメモリ７に送られる。
【０００８】セレクタ１０は４ビットのセレクタ回路で
あり、書き込みアドレスと読み出しアドレスカウンタ１
３で作られる読み出しアドレスとを切り換える。一方、
上記タイミング信号は読み出し／書き込みコントロール
回路１１に入力され、該読み出し／書き込みコントロー
ル回路１１はタイミング信号が入力されるとセレクタ１
０を書き込みアドレス側に切り換える信号を出力する。
あり、書き込みアドレスと読み出しアドレスカウンタ１
３で作られる読み出しアドレスとを切り換える。一方、
上記タイミング信号は読み出し／書き込みコントロール
回路１１に入力され、該読み出し／書き込みコントロー
ル回路１１はタイミング信号が入力されるとセレクタ１
０を書き込みアドレス側に切り換える信号を出力する。
【０００９】そして、メモリ７に書き込まれた表示デー
タは、読み出しアドレスカウンタ１３で作られた読み出
しアドレスに対応して読み出される。この読み出しアド
レスカウンタ１３は図１２に示すようにＹアドレス、Ｘ
アドレス、比較信号Ｂを発生する２ビットカウンタ１３
ａ、４ビットカウンタ１３ｂ、２ビットカウンタ１３ｃ
からなる。
タは、読み出しアドレスカウンタ１３で作られた読み出
しアドレスに対応して読み出される。この読み出しアド
レスカウンタ１３は図１２に示すようにＹアドレス、Ｘ
アドレス、比較信号Ｂを発生する２ビットカウンタ１３
ａ、４ビットカウンタ１３ｂ、２ビットカウンタ１３ｃ
からなる。
【００１０】また、メモリ７から読み出されたデータは
変換部６に送られ、ここで読み出しアドレスカウンタ１
３で作られた比較信号Ｂと比較されオン・オフ信号に変
換される。ここでは‘１’がオン、‘０’がオフとな
る。このオン・オフ信号は、シフトクロックによりシフ
トレジスタ４に並べられ、ラッチクロックにより列電極
コントロール回路３にラッチされ、列電極を駆動する信
号になる。
変換部６に送られ、ここで読み出しアドレスカウンタ１
３で作られた比較信号Ｂと比較されオン・オフ信号に変
換される。ここでは‘１’がオン、‘０’がオフとな
る。このオン・オフ信号は、シフトクロックによりシフ
トレジスタ４に並べられ、ラッチクロックにより列電極
コントロール回路３にラッチされ、列電極を駆動する信
号になる。
【００１１】さらに、読み出しアドレスカウンタ１３で
作られる読み出しアドレスは、Ｙアドレス（行アドレ
ス）とＸアドレス（列アドレス）からなる。Ｙアドレス
は行電極コントロール回路５にも送られ、この行電極コ
ントロール回路５でデコードされて、ドライバ２を通じ
てマトリクス表示パネル１を駆動する。
作られる読み出しアドレスは、Ｙアドレス（行アドレ
ス）とＸアドレス（列アドレス）からなる。Ｙアドレス
は行電極コントロール回路５にも送られ、この行電極コ
ントロール回路５でデコードされて、ドライバ２を通じ
てマトリクス表示パネル１を駆動する。
【００１２】続いて、上記動作についてさらに具体的に
説明する。なお、説明を簡単にするために、マトリクス
表示パネル１を４×４画素の素子で構成した場合につい
て説明する。マトリクス表示パネル１の画素の位置とメ
モリアドレスは１対１に対応しており、図１３〜図１６
のような関係となる。
説明する。なお、説明を簡単にするために、マトリクス
表示パネル１を４×４画素の素子で構成した場合につい
て説明する。マトリクス表示パネル１の画素の位置とメ
モリアドレスは１対１に対応しており、図１３〜図１６
のような関係となる。
【００１３】すなわち、図１３は画素の配置を、図１４
は各画素の位置に対応するメモリのアドレスを、図１５
はメモリの画素に対応する各アドレスに書き込まれたデ
ータを示し、アドレスは図１６に示すようにＸアドレス
とＹアドレスに分けることができる。
は各画素の位置に対応するメモリのアドレスを、図１５
はメモリの画素に対応する各アドレスに書き込まれたデ
ータを示し、アドレスは図１６に示すようにＸアドレス
とＹアドレスに分けることができる。
【００１４】このような表示装置は、行電極Ｙを逐次周
期的に駆動し、それと同期して列電極Ｘに与える信号を
切り換えて表示を行う。また、画素がオンかオフかの２
値しか表現できないが、中間調を有する画像信号を表示
する場合は、メモリのデータを所要回数読み出して、対
応する画素のオン・オフをコントロールして、各画素の
オンとなる累積時間幅の長短によって濃淡の表示を行
う。
期的に駆動し、それと同期して列電極Ｘに与える信号を
切り換えて表示を行う。また、画素がオンかオフかの２
値しか表現できないが、中間調を有する画像信号を表示
する場合は、メモリのデータを所要回数読み出して、対
応する画素のオン・オフをコントロールして、各画素の
オンとなる累積時間幅の長短によって濃淡の表示を行
う。
【００１５】いま、各画素のもつ表示データを４ビット
とすると、２4 ＝１６階調の濃淡の表示が可能である。
各画素のオン・オフ信号は、図１７に示すように、各画
素に対応するメモリ７からの表示データＡと読み出しア
ドレスカウンタ１３から出力される比較信号Ｂと比較さ
れて、出力される。
とすると、２4 ＝１６階調の濃淡の表示が可能である。
各画素のオン・オフ信号は、図１７に示すように、各画
素に対応するメモリ７からの表示データＡと読み出しア
ドレスカウンタ１３から出力される比較信号Ｂと比較さ
れて、出力される。
【００１６】比較信号Ｂは１６階調であれば、１フィー
ルドの期間に０から１５まで順次増加する。表示データ
Ａと比較信号Ｂは１フィールドの期間に１６回比較さ
れ、Ａ＞Ｂのときオン、Ａ≦Ｂのときオフの信号に変換
される。表示データＡが５であれば、変換部６は６回オ
ン信号、すなわち‘１’を出力し、９回オフ信号、すな
わち‘０’を出力する。
ルドの期間に０から１５まで順次増加する。表示データ
Ａと比較信号Ｂは１フィールドの期間に１６回比較さ
れ、Ａ＞Ｂのときオン、Ａ≦Ｂのときオフの信号に変換
される。表示データＡが５であれば、変換部６は６回オ
ン信号、すなわち‘１’を出力し、９回オフ信号、すな
わち‘０’を出力する。
【００１７】いま、マトリクス表示パネル１の各画素に
対応するメモリ７に、図１５に示すようなデータが書き
込まれている場合について説明する。従来の駆動方法に
よれば、Ｙ電極駆動期間に対応するＸアドレスのデータ
を１６回繰り返し読み出し、Ｘ電極駆動信号が１６回切
り換わる。そのタイムチャートは図１８に示す通りとな
る。
対応するメモリ７に、図１５に示すようなデータが書き
込まれている場合について説明する。従来の駆動方法に
よれば、Ｙ電極駆動期間に対応するＸアドレスのデータ
を１６回繰り返し読み出し、Ｘ電極駆動信号が１６回切
り換わる。そのタイムチャートは図１８に示す通りとな
る。
【００１８】このタイムチャートの駆動制御によって、
図１９に示す表示がなされる。図１９において、は表
示素子が発光していることを示し、○印の中の数値は発
光時間幅を表す。また、ｔ１〜ｔ６０は図１８のｔ１〜
ｔ６０に対応している。
図１９に示す表示がなされる。図１９において、は表
示素子が発光していることを示し、○印の中の数値は発
光時間幅を表す。また、ｔ１〜ｔ６０は図１８のｔ１〜
ｔ６０に対応している。
【００１９】すなわち、図１０の従来の表示装置では、
図２０に示すように、オン信号の時間幅は全て等しく、
オン信号の数で濃淡の表示を行うパルス数制御となる。
図２０に示すように、オン信号の時間幅は全て等しく、
オン信号の数で濃淡の表示を行うパルス数制御となる。
【００２０】また、図１０の変換部６を図２１のように
構成した表示装置も知られている。この装置では、表示
データ４ビットの中から１ビットを選びオン・オフ信号
とする。そして、選ばれたビットの重みに従ってオン信
号の時間幅を変える。そのタイムチャートは図２２に示
す通りとなる。このタイムチャートの駆動制御によっ
て、図２３および図２４に示す階調表示がなされる。こ
の回路ではメモリ読み出し回数は４回となる。
構成した表示装置も知られている。この装置では、表示
データ４ビットの中から１ビットを選びオン・オフ信号
とする。そして、選ばれたビットの重みに従ってオン信
号の時間幅を変える。そのタイムチャートは図２２に示
す通りとなる。このタイムチャートの駆動制御によっ
て、図２３および図２４に示す階調表示がなされる。こ
の回路ではメモリ読み出し回数は４回となる。
【００２１】すなわち、この制御回路では、４種類の時
間幅のオン信号があり、それ等を組み合わせて濃淡の表
示を行う。例えば、表示データが‘８’の場合は‘８’
の時間幅のオン信号が表示される。また、表示データが
‘７’の場合、‘１’の時間幅、‘２’の時間幅、
‘４’の時間幅各々のオン信号が表示される。
間幅のオン信号があり、それ等を組み合わせて濃淡の表
示を行う。例えば、表示データが‘８’の場合は‘８’
の時間幅のオン信号が表示される。また、表示データが
‘７’の場合、‘１’の時間幅、‘２’の時間幅、
‘４’の時間幅各々のオン信号が表示される。
【００２２】すなわち、このようなパルス幅制御方式に
あっては、ドライブ回路や発光画素の応答速度、電源電
圧のリップルノイズ等の影響を受け、‘１’の時間幅、
‘２’の時間幅、‘４’の時間幅のオン信号を足し合わ
せて、‘７’に相当するパルス幅を実現するのが困難で
ある。また、この傾向は階調数を上げるほど顕著にな
り、階調数を上げた場合、表示データと表示パネルの明
るさを比例させるのが、困難である。
あっては、ドライブ回路や発光画素の応答速度、電源電
圧のリップルノイズ等の影響を受け、‘１’の時間幅、
‘２’の時間幅、‘４’の時間幅のオン信号を足し合わ
せて、‘７’に相当するパルス幅を実現するのが困難で
ある。また、この傾向は階調数を上げるほど顕著にな
り、階調数を上げた場合、表示データと表示パネルの明
るさを比例させるのが、困難である。
【００２３】また、メモリ読み出し回数は少なくてよい
が、‘１’の時間幅の短い時間で４×４画素分の表示デ
ータを読み出す必要がある。
が、‘１’の時間幅の短い時間で４×４画素分の表示デ
ータを読み出す必要がある。
【００２４】
【発明が解決しようとする課題】従来の表示装置は以上
のように構成されているので、上記のようなパルス数制
御方式では、階調数と同じ回数メモリを読み出すため、
表示データのビット幅を増やし、階調数を上げた場合に
は、メモリや制御回路を高速に動作させる必要があるも
のの、その階調数を上げることが困難であるなどの問題
点があった。
のように構成されているので、上記のようなパルス数制
御方式では、階調数と同じ回数メモリを読み出すため、
表示データのビット幅を増やし、階調数を上げた場合に
は、メモリや制御回路を高速に動作させる必要があるも
のの、その階調数を上げることが困難であるなどの問題
点があった。
【００２５】また、上記パルス幅制御方式ではメモリの
読み出し回数は、表示データのビット数になり大幅に減
るものの、特に階調数を上げて、表示データが１２７か
ら１２８に変化する場合など、表示データと表示パネル
の明るさを比例させるのが困難であるなどの問題点があ
った。
読み出し回数は、表示データのビット数になり大幅に減
るものの、特に階調数を上げて、表示データが１２７か
ら１２８に変化する場合など、表示データと表示パネル
の明るさを比例させるのが困難であるなどの問題点があ
った。
【００２６】さらに、‘１’の時間幅の短い時間で４×
４画素分の表示データを読み出すため、メモリや制御回
路を高速に動作させる必要があり、この場合にも階調数
を上げることが困難であるなどの問題点があった。
４画素分の表示データを読み出すため、メモリや制御回
路を高速に動作させる必要があり、この場合にも階調数
を上げることが困難であるなどの問題点があった。
【００２７】また、上記パルス数制御およびパルス幅制
御の両方の制御回路においては、画素の応答速度の影響
を受け、階調数を上げてオン信号を短くした場合オン信
号が消滅してしまうほか、列電極と行電極に同じタイミ
ングでオン信号を与えているため、列電極駆動回路と行
電極駆動回路の両方に応答速度が早い高価な回路が必要
になるなどの問題点があった。
御の両方の制御回路においては、画素の応答速度の影響
を受け、階調数を上げてオン信号を短くした場合オン信
号が消滅してしまうほか、列電極と行電極に同じタイミ
ングでオン信号を与えているため、列電極駆動回路と行
電極駆動回路の両方に応答速度が早い高価な回路が必要
になるなどの問題点があった。
【００２８】この発明は上記のような問題点を解消する
めになされたもので、メモリの読み出し回数を上げるこ
となく、表示データと画面の明るさの比例関係を保ちな
がら濃淡の階調数を上げることができる表示装置を得る
ことを目的とする。
めになされたもので、メモリの読み出し回数を上げるこ
となく、表示データと画面の明るさの比例関係を保ちな
がら濃淡の階調数を上げることができる表示装置を得る
ことを目的とする。
【００２９】請求項２の発明は表示の階調数を上げるこ
とによりオン時間の時間幅が短くなっても、メモリの読
み出し速度を下げることができる表示装置を得ることを
目的とする。
とによりオン時間の時間幅が短くなっても、メモリの読
み出し速度を下げることができる表示装置を得ることを
目的とする。
【００３０】請求項３の発明はオン信号の時間幅を長く
して、ドライバ回路や画素の応答遅れ時間を補正するこ
とができる表示装置を得ることを目的とする。
して、ドライバ回路や画素の応答遅れ時間を補正するこ
とができる表示装置を得ることを目的とする。
【００３１】請求項４の発明は列電極用ドライバの応答
速度が表示画像に影響するのを防止できる表示装置を得
ることを目的とする。
速度が表示画像に影響するのを防止できる表示装置を得
ることを目的とする。
【００３２】
【課題を解決するための手段】請求項１の発明に係る表
示装置は、メモリの読み出しアドレスカウンタの出力に
基づき信号変換に必要な信号を出力する変換コントロー
ル回路と、上記メモリからの表示データを上位ビット群
と下位ビット群に分けて、画素のオン・オフ信号へ変換
する変換部と、このオン・オフ信号に基づき列電極駆動
信号を出力する列電極コントロール回路と、行電極のオ
ン・オフ信号を出力する行電極コントロール回路とを設
け、このオン・オフ信号および上記列電極駆動信号に基
づき、マトリクス表示パネルの上記画素を点灯させるよ
うにしたものである。
示装置は、メモリの読み出しアドレスカウンタの出力に
基づき信号変換に必要な信号を出力する変換コントロー
ル回路と、上記メモリからの表示データを上位ビット群
と下位ビット群に分けて、画素のオン・オフ信号へ変換
する変換部と、このオン・オフ信号に基づき列電極駆動
信号を出力する列電極コントロール回路と、行電極のオ
ン・オフ信号を出力する行電極コントロール回路とを設
け、このオン・オフ信号および上記列電極駆動信号に基
づき、マトリクス表示パネルの上記画素を点灯させるよ
うにしたものである。
【００３３】請求項２の発明に係る表示装置は、行電極
コントロール回路に、行電極のオン信号の前にブランキ
ングタイムを付加する機能を付加したものである。
コントロール回路に、行電極のオン信号の前にブランキ
ングタイムを付加する機能を付加したものである。
【００３４】請求項３の発明に係る表示装置は、行電極
コントロール回路に、マトリクス表示パネル用のドライ
バの立上がり遅れ時間分や画素の応答遅れ時間分、オン
信号の時間幅を長くさせる機能を付加したものである。
コントロール回路に、マトリクス表示パネル用のドライ
バの立上がり遅れ時間分や画素の応答遅れ時間分、オン
信号の時間幅を長くさせる機能を付加したものである。
【００３５】請求項４の発明に係る表示装置は、行電極
コントロール回路を、列電極側のドライバの立上がり，
立下がりの間オフにさせるようにしたものである。
コントロール回路を、列電極側のドライバの立上がり，
立下がりの間オフにさせるようにしたものである。
【００３６】
【作用】請求項１の発明における表示装置は、メモリか
らの表示データを上位２ビットと下位２ビットに分け、
上位２ビットつまり大まかな階調制御をパルス数制御と
し、下位２ビットつまり細かな階調制御をパルス幅制御
とする。
らの表示データを上位２ビットと下位２ビットに分け、
上位２ビットつまり大まかな階調制御をパルス数制御と
し、下位２ビットつまり細かな階調制御をパルス幅制御
とする。
【００３７】すなわち、大まかな階調制御においては、
表示データの増加に対してオン信号を追加していくた
め、表示データとパネルの明るさが必ず比例する。一
方、細かな階調制御においては、パルス幅が異なるオン
信号を組み合わせるのでメモリの読み出し回数が減少す
る。
表示データの増加に対してオン信号を追加していくた
め、表示データとパネルの明るさが必ず比例する。一
方、細かな階調制御においては、パルス幅が異なるオン
信号を組み合わせるのでメモリの読み出し回数が減少す
る。
【００３８】また、階調数が少ない場合、例えば表示デ
ータが‘４’から‘５’に変わる場合などでは、パルス
幅制御でも容易に表示データとパネルの明るさを比例さ
せることを可能にする。
ータが‘４’から‘５’に変わる場合などでは、パルス
幅制御でも容易に表示データとパネルの明るさを比例さ
せることを可能にする。
【００３９】請求項２の発明における表示装置は、行電
極のオン信号の前にブランキングタイムを設けて、列電
極コントロール回路の動作周期を長くする。
極のオン信号の前にブランキングタイムを設けて、列電
極コントロール回路の動作周期を長くする。
【００４０】請求項３の発明における表示装置は、行電
極のオン信号の時間幅を長くすることで、ドライブ回路
や画素の応答遅れ時間の影響を受けなくする。
極のオン信号の時間幅を長くすることで、ドライブ回路
や画素の応答遅れ時間の影響を受けなくする。
【００４１】請求項４の発明における表示装置は、列電
極側のドライバ回路の立上がり、立下がりの間、行電極
コントロール回路をオフするようにして、列電極駆動回
路の応答速度が表示画像に影響しないようにする。
極側のドライバ回路の立上がり、立下がりの間、行電極
コントロール回路をオフするようにして、列電極駆動回
路の応答速度が表示画像に影響しないようにする。
【００４２】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１はマトリクス表示パネル、２，
１５は該マトリクス表示パネル１の電極群の交点に配置
された画素を駆動するドライバである。
する。図１において、１はマトリクス表示パネル、２，
１５は該マトリクス表示パネル１の電極群の交点に配置
された画素を駆動するドライバである。
【００４３】３は列電極の駆動信号を得る列電極コント
ロール回路、４は後述の変換部のオン・オフ信号を対応
する列電極へ並べるシフトレジスタ、５Ａは同じく行電
極の駆動信号を得る行電極コントロール回路、６Ａは画
像信号を記憶するメモリ７のデータを、変換コントロー
ル回路１４の出力信号に従いのオン・オフ信号に変換す
る変換部である。
ロール回路、４は後述の変換部のオン・オフ信号を対応
する列電極へ並べるシフトレジスタ、５Ａは同じく行電
極の駆動信号を得る行電極コントロール回路、６Ａは画
像信号を記憶するメモリ７のデータを、変換コントロー
ル回路１４の出力信号に従いのオン・オフ信号に変換す
る変換部である。
【００４４】また、４はシフトレジスタで、これはタイ
ミング発生回路８からのシフトクロック信号に基づいて
上記オン・オフ信号を対応する列電極に並べる。ここ
で、上記列電極コントロール回路３は、上記タイミング
発生回路８からのラッチクロック信号に基づいて、所定
時間シフトレジスタ４の出力をラッチするように制御さ
れる。
ミング発生回路８からのシフトクロック信号に基づいて
上記オン・オフ信号を対応する列電極に並べる。ここ
で、上記列電極コントロール回路３は、上記タイミング
発生回路８からのラッチクロック信号に基づいて、所定
時間シフトレジスタ４の出力をラッチするように制御さ
れる。
【００４５】図２は上記変換部６Ａの詳細を示すブロッ
ク図であり、６ａはメモリ７からの表示データのうち上
位２ビットの表示データと変換コントロール回路１４か
らの比較信号Ｂとを比較するコンパレータである。
ク図であり、６ａはメモリ７からの表示データのうち上
位２ビットの表示データと変換コントロール回路１４か
らの比較信号Ｂとを比較するコンパレータである。
【００４６】なお、比較信号Ｂは表示データと比較し
て、パルス数制御方式でオン・オフ信号に変換する２ビ
ット信号であり、ここでは上位２ビットからオン・オフ
信号を作る。
て、パルス数制御方式でオン・オフ信号に変換する２ビ
ット信号であり、ここでは上位２ビットからオン・オフ
信号を作る。
【００４７】また、６ｂは下位２ビットの表示データの
うち最下位ビットまたは他のビットを、変換コントロー
ル回路１４からの選択信号Ｓ１により選択するセレクタ
で、選択信号Ｓ１が‘０’では表示データの最下位ビッ
トを選択し、‘１’で他のビットを選択してオン／オフ
信号とする。６ｃは上位２ビットおよび下位２ビットか
ら得られたオン・オフ信号を変換コントロール回路１４
からの選択信号Ｓ２により選択してシフトレジスタ４へ
出力するセレクタであり、選択信号Ｓ２が‘０’で下位
２ビットが作られたオン・オフ信号を選択する。
うち最下位ビットまたは他のビットを、変換コントロー
ル回路１４からの選択信号Ｓ１により選択するセレクタ
で、選択信号Ｓ１が‘０’では表示データの最下位ビッ
トを選択し、‘１’で他のビットを選択してオン／オフ
信号とする。６ｃは上位２ビットおよび下位２ビットか
ら得られたオン・オフ信号を変換コントロール回路１４
からの選択信号Ｓ２により選択してシフトレジスタ４へ
出力するセレクタであり、選択信号Ｓ２が‘０’で下位
２ビットが作られたオン・オフ信号を選択する。
【００４８】なお、選択信号Ｓ２は下位２ビットから作
られたオン／オフ信号と上位２ビットから作られたオン
・オフ信号のうち、どちらかの信号を選択する１ビット
の信号である。
られたオン／オフ信号と上位２ビットから作られたオン
・オフ信号のうち、どちらかの信号を選択する１ビット
の信号である。
【００４９】図３は上記行電極コントロール回路５Ａの
詳細を示すブロック図であり、５ａは読み出しアドレス
カウンタ１３で作られる行アドレス（Ｙアドレス）をデ
コードして、基本波形を作るアドレスデコーダである。
詳細を示すブロック図であり、５ａは読み出しアドレス
カウンタ１３で作られる行アドレス（Ｙアドレス）をデ
コードして、基本波形を作るアドレスデコーダである。
【００５０】また、５ｂはブランキング信号、列電極立
上がり信号、列電極立下がり信号およびクロックに従っ
て、ゲート信号発生回路５ｄが出力する信号によりゲー
ト動作するゲート回路であり、上記基本波形に対し、列
電極（Ｘ電極）の立上がり，立下がり時に行電極をオフ
するため、また、‘１’や‘２’のパルス幅にするため
に切り込みを入れる。
上がり信号、列電極立下がり信号およびクロックに従っ
て、ゲート信号発生回路５ｄが出力する信号によりゲー
ト動作するゲート回路であり、上記基本波形に対し、列
電極（Ｘ電極）の立上がり，立下がり時に行電極をオフ
するため、また、‘１’や‘２’のパルス幅にするため
に切り込みを入れる。
【００５１】さらに、５ｃはパルス幅伸長回路で、これ
が後段のドライバ２の立上がり遅れ時間や、画素に信号
を与えて発光するまでの遅れ時間を補正するために、パ
ルス幅を伸ばして出力する。
が後段のドライバ２の立上がり遅れ時間や、画素に信号
を与えて発光するまでの遅れ時間を補正するために、パ
ルス幅を伸ばして出力する。
【００５２】また、図４は上記変換コントロール回路１
４の詳細を示し、これが主に読み出し専用メモリ１４ａ
により構成され、これには図５に示すようなテーブルが
書き込まれている。また、この読み出し専用メモリ１４
ａは読み出しアドレスカウンタ１３からの、‘０’から
‘５’まで順次増加する３ビットのアドレス入力に基づ
いて、図５に示すような、選択信号Ｓ１、選択信号Ｓ
２、比較信号Ｂを出力している。なお、図５中の×印は
この実施例では使用されない信号であることを示してい
る。
４の詳細を示し、これが主に読み出し専用メモリ１４ａ
により構成され、これには図５に示すようなテーブルが
書き込まれている。また、この読み出し専用メモリ１４
ａは読み出しアドレスカウンタ１３からの、‘０’から
‘５’まで順次増加する３ビットのアドレス入力に基づ
いて、図５に示すような、選択信号Ｓ１、選択信号Ｓ
２、比較信号Ｂを出力している。なお、図５中の×印は
この実施例では使用されない信号であることを示してい
る。
【００５３】次に動作について説明する。なお、以下の
説明を簡単にするために、従来の回路と同様に、マトリ
クス表示パネル１を４×４画素の素子を用いたものにつ
いて説明する。この実施例では、従来と同様に図１３〜
図１６に示す表示画素とメモリの関係を用いる。
説明を簡単にするために、従来の回路と同様に、マトリ
クス表示パネル１を４×４画素の素子を用いたものにつ
いて説明する。この実施例では、従来と同様に図１３〜
図１６に示す表示画素とメモリの関係を用いる。
【００５４】まず、従来の回路と同様に、行電極Ｙを逐
次周期的に駆動し、それと同期して列電極Ｘに与える信
号を切り換えて表示を行う。
次周期的に駆動し、それと同期して列電極Ｘに与える信
号を切り換えて表示を行う。
【００５５】また、中間調の表示も従来と同様に、メモ
リのデータを所要回数読み出して、対応する画素のオン
・オフをコントロールして、各画素のオンとなる累積時
間幅の長短によって行う。
リのデータを所要回数読み出して、対応する画素のオン
・オフをコントロールして、各画素のオンとなる累積時
間幅の長短によって行う。
【００５６】いま、各画素のもつ表示データを４ビット
とすると、２4 ＝１６階調の濃淡の表示が可能である。
表示データはメモリ７から読み出され、図２に示すよう
に、上位２ビットと下位２ビットに分けられる。
とすると、２4 ＝１６階調の濃淡の表示が可能である。
表示データはメモリ７から読み出され、図２に示すよう
に、上位２ビットと下位２ビットに分けられる。
【００５７】ここでは、上位２ビットの表示データをＡ
Ｕとすれば、各画素に対応する表示データＡＵと変換コ
ントロール回路１４から出力される比較信号Ｂをコンパ
レータ６ａで比較し、ＡＵ＞Ｂのときオン、ＡＵ≦Ｂの
ときオフの信号に変換する。
Ｕとすれば、各画素に対応する表示データＡＵと変換コ
ントロール回路１４から出力される比較信号Ｂをコンパ
レータ６ａで比較し、ＡＵ＞Ｂのときオン、ＡＵ≦Ｂの
ときオフの信号に変換する。
【００５８】また、下位２ビットの表示データをＡＬと
すれば、ＡＬはセレクタ６ｂに入力され、変換コントロ
ール回路１４からの選択信号Ｓ１により、最下位ビット
から作られたオン・オフ信号は、さらにセレクタ６ｃに
入力され、変換コントロール回路１４からの選択信号Ｓ
２により、いずれかのオン・オフ信号が選択され、シフ
トレジスタ４に入力される。
すれば、ＡＬはセレクタ６ｂに入力され、変換コントロ
ール回路１４からの選択信号Ｓ１により、最下位ビット
から作られたオン・オフ信号は、さらにセレクタ６ｃに
入力され、変換コントロール回路１４からの選択信号Ｓ
２により、いずれかのオン・オフ信号が選択され、シフ
トレジスタ４に入力される。
【００５９】次に、マトリクス表示パネル１の各画素に
対応する図１４に示したメモリ７のアドレスに、図１５
に示すようなデータが書き込まれている場合において
は、行電極駆動期間に対応する列アドレスのデータを５
回繰り返し読み出すため、列電極駆動信号を５回切換え
る。
対応する図１４に示したメモリ７のアドレスに、図１５
に示すようなデータが書き込まれている場合において
は、行電極駆動期間に対応する列アドレスのデータを５
回繰り返し読み出すため、列電極駆動信号を５回切換え
る。
【００６０】例えば、表示データが‘８’の場合は、
‘４’の時間幅のオン信号が２回表示される。また、表
示データが‘１１’の場合は、‘４’の時間幅のオン信
号が２回と‘１’の時間幅のオン信号が１回、‘２’の
時間幅のオン信号が１回表示される。
‘４’の時間幅のオン信号が２回表示される。また、表
示データが‘１１’の場合は、‘４’の時間幅のオン信
号が２回と‘１’の時間幅のオン信号が１回、‘２’の
時間幅のオン信号が１回表示される。
【００６１】すなわち、図７に示すように、下位２ビッ
トの細かい階調制御はパルス幅制御となり、上位２ビッ
トの大まかな階調制御はパルス数制御となる。
トの細かい階調制御はパルス幅制御となり、上位２ビッ
トの大まかな階調制御はパルス数制御となる。
【００６２】実施例２．ここで、‘１’の時間幅のオン
信号と‘２’の時間幅のオン信号が表示される場合、図
６に示すように、列電極のオン信号の時間幅を‘４’の
時間幅と同じとし、行電極のオン信号を‘１’および
‘２’の時間幅とし、残りはオフ信号としている。結果
として、表示されるのは‘１’および‘２’の時間幅と
なり、残りは表示されないブランキングタイムになる。
ブランキングタイムを設けることで、列電極をコントロ
ールする周期が長くなり、メモリ７を読み出す周期も長
くなる。
信号と‘２’の時間幅のオン信号が表示される場合、図
６に示すように、列電極のオン信号の時間幅を‘４’の
時間幅と同じとし、行電極のオン信号を‘１’および
‘２’の時間幅とし、残りはオフ信号としている。結果
として、表示されるのは‘１’および‘２’の時間幅と
なり、残りは表示されないブランキングタイムになる。
ブランキングタイムを設けることで、列電極をコントロ
ールする周期が長くなり、メモリ７を読み出す周期も長
くなる。
【００６３】また、行電極（Ｙ電極）の方は図３に示す
ように、先ず、読み出しアドレスカウンタ１３で作られ
る行アドレス（Ｙアドレス）をアドレスデコード５ａに
てデコードして、基本となる波形を作る。そして、この
基本波形に、列電極（Ｘ電極）の立上がり，立下がり時
に行電極をオフするため、また、‘１’や‘２’のパル
ス幅にするために、ゲート回路５ｂで切り込みを入れ
る。
ように、先ず、読み出しアドレスカウンタ１３で作られ
る行アドレス（Ｙアドレス）をアドレスデコード５ａに
てデコードして、基本となる波形を作る。そして、この
基本波形に、列電極（Ｘ電極）の立上がり，立下がり時
に行電極をオフするため、また、‘１’や‘２’のパル
ス幅にするために、ゲート回路５ｂで切り込みを入れ
る。
【００６４】さらに、後段のドライバ２の立上がり遅れ
時間や、画素に信号を与えて発光するまでの遅れ時間
を、パルス幅伸長回路でパルス幅を伸ばして補正する。
時間や、画素に信号を与えて発光するまでの遅れ時間
を、パルス幅伸長回路でパルス幅を伸ばして補正する。
【００６５】実施例３．また、階調数を上げて、オン信
号の時間幅がドライバ２の立上がり遅れ時間や、画素に
信号を与えて発光するまでの遅れ時間の合計より短くな
ればオン信号は消滅してしまい、何も表示されなくなる
が、この発明による制御回路では、行電極コントロール
回路５Ａまでの遅れ時間分だけ長くすることで、時間幅
が短い信号も表示される。
号の時間幅がドライバ２の立上がり遅れ時間や、画素に
信号を与えて発光するまでの遅れ時間の合計より短くな
ればオン信号は消滅してしまい、何も表示されなくなる
が、この発明による制御回路では、行電極コントロール
回路５Ａまでの遅れ時間分だけ長くすることで、時間幅
が短い信号も表示される。
【００６６】実施例４．さらに、図８に示すように、図
１の行電極コントロール回路５Ａで、列電極のドライバ
１５の立上がり，立下がりの間、行電極コントロール回
路５Ａをオフにすることで、列電極駆動回路の応答速度
が表示画像に影響を与えないようにすることができる。
１の行電極コントロール回路５Ａで、列電極のドライバ
１５の立上がり，立下がりの間、行電極コントロール回
路５Ａをオフにすることで、列電極駆動回路の応答速度
が表示画像に影響を与えないようにすることができる。
【００６７】また、この発明による制御回路による行電
極、列電極の信号のタイムチャートは、図６に示す通り
となり、このタイムチャートのようなマトリクス表示パ
ネル１の駆動制御によって、図９に示す中間調の表示が
なされる。
極、列電極の信号のタイムチャートは、図６に示す通り
となり、このタイムチャートのようなマトリクス表示パ
ネル１の駆動制御によって、図９に示す中間調の表示が
なされる。
【００６８】なお、上記実施例では１６階調の濃淡表示
の場合について説明したが、例えば２５６階調の場合
も、図１に示す回路にて同様の動作となる。すなわち、
従来のパルス数制御ではメモリ読み出し回数が２５６回
で、表示データと画面輝度が必ず比例する。
の場合について説明したが、例えば２５６階調の場合
も、図１に示す回路にて同様の動作となる。すなわち、
従来のパルス数制御ではメモリ読み出し回数が２５６回
で、表示データと画面輝度が必ず比例する。
【００６９】また、パルス幅制御ではメモリ読み出し回
数が８回で、表示データと画面輝度とを比例させるのが
非常に困難である。これに対し、この発明の実施例の制
御では、メモリ読み出し回数が１９回（１×１，２×
１，４×１，８×１，１６×１５の場合）で、表示デー
タと画面輝度が容易に比例することとなる。
数が８回で、表示データと画面輝度とを比例させるのが
非常に困難である。これに対し、この発明の実施例の制
御では、メモリ読み出し回数が１９回（１×１，２×
１，４×１，８×１，１６×１５の場合）で、表示デー
タと画面輝度が容易に比例することとなる。
【００７０】
【発明の効果】以上のように、請求項１の発明にれば、
メモリの読み出しアドレスカウンタの出力に基づき信号
変換に必要な信号を出力する変換コントロール回路と、
上記メモリからの表示データを上位ビット群と下位ビッ
ト群に分けて、画素のオン・オフ信号へ変換する変換部
と、このオン・オフ信号に基づき列電極駆動信号を出力
する列電極コントロール回路と、行電極のオン・オフ信
号を出力する行電極コントロール回路とを設け、このオ
ン・オフ信号および上記列電極駆動信号に基づき、マト
リクス表示パネルの上記画素を点灯させるように構成し
たので、メモリの読み出し回数を上げることなく、表示
データと画面の明るさの比例関係を保ちながら、濃淡の
階調数を上げることができる効果がある。
メモリの読み出しアドレスカウンタの出力に基づき信号
変換に必要な信号を出力する変換コントロール回路と、
上記メモリからの表示データを上位ビット群と下位ビッ
ト群に分けて、画素のオン・オフ信号へ変換する変換部
と、このオン・オフ信号に基づき列電極駆動信号を出力
する列電極コントロール回路と、行電極のオン・オフ信
号を出力する行電極コントロール回路とを設け、このオ
ン・オフ信号および上記列電極駆動信号に基づき、マト
リクス表示パネルの上記画素を点灯させるように構成し
たので、メモリの読み出し回数を上げることなく、表示
データと画面の明るさの比例関係を保ちながら、濃淡の
階調数を上げることができる効果がある。
【００７１】請求項２の発明によれば、行電極コントロ
ール回路に、行電極のオン信号の前にブランキングタイ
ムを付加する機能を付加するように構成したので、表示
の階調数を上げることによりオン時間の時間幅が短くな
っても、メモリの読み出し速度を下げることができる効
果がある。
ール回路に、行電極のオン信号の前にブランキングタイ
ムを付加する機能を付加するように構成したので、表示
の階調数を上げることによりオン時間の時間幅が短くな
っても、メモリの読み出し速度を下げることができる効
果がある。
【００７２】請求項３の発明によれば、行電極コントロ
ール回路に、マトリクス表示パネル用のドライバの立上
がり遅れ時間分や画素の応答遅れ時間分、オン信号の時
間幅を長くさせる機能を付加するように構成したので、
オン信号の時間幅を長くして、ドライバ回路や画素の応
答遅れ時間を補正することができる効果がある。
ール回路に、マトリクス表示パネル用のドライバの立上
がり遅れ時間分や画素の応答遅れ時間分、オン信号の時
間幅を長くさせる機能を付加するように構成したので、
オン信号の時間幅を長くして、ドライバ回路や画素の応
答遅れ時間を補正することができる効果がある。
【００７３】請求項４の発明によれば、行電極コントロ
ール回路を、列電極側のドライバの立上がり，立下がり
の間オフにするように構成したので、列電極用ドライバ
の応答速度が表示画像に影響するのを防止できる効果が
得られる。
ール回路を、列電極側のドライバの立上がり，立下がり
の間オフにするように構成したので、列電極用ドライバ
の応答速度が表示画像に影響するのを防止できる効果が
得られる。
【図１】 この発明の一実施例による表示装置を示すブ
ロック図である。
ロック図である。
【図２】 図１における変換部の詳細を示すブロック図
である。
である。
【図３】 図１における行電極コントロール回路の詳細
を示すブロック図である。
を示すブロック図である。
【図４】 図１における変換コントロール回路の詳細を
示すブロック図である。
示すブロック図である。
【図５】 図４における読み出し専用メモリに記憶され
たテーブルを示すテーブル図である。
たテーブルを示すテーブル図である。
【図６】 図１のブロック各部の信号を示すタイムチャ
ートである。
ートである。
【図７】 この発明による表示データと発光累積時間と
の関係を示す発光累積時間特性図である。
の関係を示す発光累積時間特性図である。
【図８】 図６における信号波形の部分拡大図である。
【図９】 この発明による時間単位での画素の点灯状況
を示す説明図である。
を示す説明図である。
【図１０】 従来の表示装置を示すブロック図である。
【図１１】 一般的な表示パネルの画素配置を示す説明
図である。
図である。
【図１２】 図１０における読み出しアドレスカウンタ
の詳細を示すブロック図である。
の詳細を示すブロック図である。
【図１３】 表示パネルの画素配置と行電極、列電極と
の関係を示す説明図である。
の関係を示す説明図である。
【図１４】 図１０におけるメモリのメモリアドレスを
示す説明図である。
示す説明図である。
【図１５】 図１０におけるメモリのメモリデータを示
す説明図である。
す説明図である。
【図１６】 図１０におけるメモリのメモリアドレスと
メモリデータの関係を示すテーブル図である。
メモリデータの関係を示すテーブル図である。
【図１７】 図１０における変換部の一例を示すブロッ
ク図である。
ク図である。
【図１８】 図１０におけるブロック各部のパネル数制
御時の信号を示すタイムチャートである。
御時の信号を示すタイムチャートである。
【図１９】 図１０による時間単位での画素の点灯状況
を示す説明図である。
を示す説明図である。
【図２０】 図１８における表示データと発光累積時間
との関係を示す発光累積時間特性図である。
との関係を示す発光累積時間特性図である。
【図２１】 図１０における変換器の他の例を示すブロ
ック図である。
ック図である。
【図２２】 図１０におけるブロック各部のパルス幅制
御動作時の信号を示すタイムチャートである。
御動作時の信号を示すタイムチャートである。
【図２３】 図２２における表示データと発光累積時間
との関係を示す発光累積時間特性図である。
との関係を示す発光累積時間特性図である。
【図２４】 図２２における時間単位での画素の点灯状
況を示す説明図である。
況を示す説明図である。
１ マトリクス表示パネル、３ 列電極コントロール回
路、４ シフトレジスタ、５Ａ 行電極コントロール回
路、６Ａ 変換部、７ メモリ、１３ 読み出しアドレ
スカウンタ、１４ 変換コントロール回路。
路、４ シフトレジスタ、５Ａ 行電極コントロール回
路、６Ａ 変換部、７ メモリ、１３ 読み出しアドレ
スカウンタ、１４ 変換コントロール回路。
Claims (4)
- 【請求項１】 画像信号を記憶するメモリと、該メモリ
の読み出しアドレスを発生する読み出しアドレスカウン
タと、該読み出しアドレスカウンタの出力に基づき信号
変換に必要な信号を出力する変換コントロール回路と、
該変換コントロール回路の出力信号に基づき、上記メモ
リから出力される表示データを上位ビット群と下位ビッ
ト群に分けて、画素のオン・オフ信号へ変換する変換部
と、該変換部からのオン・オフ信号をシフトクロックに
より列電極へ並べるシフトレジスタと、該シフトレジス
タの出力をラッチクロックにより保持して列電極駆動信
号を出力する列電極コントロール回路と、上記読み出し
アドレスカウンタにより読み出した行アドレスに基づ
き、行電極のオン・オフ信号を出力する行電極コントロ
ール回路と、該行電極のオン・オフ信号および上記列電
極駆動信号に基づき、行電極群および列電極群の交点に
配置した上記画素を点灯するマトリクス表示パネルとを
備えた表示装置。 - 【請求項２】 行電極コントロール回路が、行電極のオ
ン信号の前にブランキングタイムを付加する機能を備え
た請求項１に記載の表示装置。 - 【請求項３】 行電極コントロール回路が、マトリクス
表示パネル用のドライバの立上がり遅れ時間分や画素の
応答遅れ時間分、オン信号の時間幅を長くした請求項１
に記載の表示装置。 - 【請求項４】 行電極コントロール回路が、列電極側の
ドライバの立上がり，立下がりの間オフになるようにし
た請求項１に記載の表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210156A JPH0876711A (ja) | 1994-09-02 | 1994-09-02 | 表示装置 |
| US08/467,878 US6222510B1 (en) | 1994-09-02 | 1995-06-06 | Display unit |
| EP95305565A EP0700027B1 (en) | 1994-09-02 | 1995-08-09 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210156A JPH0876711A (ja) | 1994-09-02 | 1994-09-02 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0876711A true JPH0876711A (ja) | 1996-03-22 |
Family
ID=16584700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210156A Pending JPH0876711A (ja) | 1994-09-02 | 1994-09-02 | 表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6222510B1 (ja) |
| EP (1) | EP0700027B1 (ja) |
| JP (1) | JPH0876711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084169A1 (en) * | 2003-03-18 | 2004-09-30 | Ohsik Choi | Various-coloring control circuit using three-primary-color led sign module |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3767737B2 (ja) * | 2001-10-25 | 2006-04-19 | シャープ株式会社 | 表示素子およびその階調駆動方法 |
| GB0130601D0 (en) * | 2001-12-21 | 2002-02-06 | Koninkl Philips Electronics Nv | Active matrix display device |
| CN113012635B (zh) * | 2020-04-15 | 2022-09-09 | 成都利普芯微电子有限公司 | 一种灰度数据传输控制器、传输控制***以及传输方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3373557D1 (en) | 1983-06-30 | 1987-10-15 | Ibm | Electrochromic display employing potentiostatic erasure |
| AU584867B2 (en) | 1983-12-09 | 1989-06-08 | Seiko Instruments & Electronics Ltd. | A liquid crystal display device |
| JPS60202485A (ja) | 1984-03-27 | 1985-10-12 | 三菱電機株式会社 | 表示装置 |
| JPS62177592A (ja) | 1986-01-31 | 1987-08-04 | 双葉電子工業株式会社 | 画像表示装置 |
| GB2204174B (en) | 1987-04-23 | 1991-03-13 | Seiko Instr Inc | Electro-optical modulator |
| JP2574176B2 (ja) | 1988-02-12 | 1997-01-22 | 武田薬品工業株式会社 | 黄色固体着色物 |
| US5347294A (en) * | 1991-04-17 | 1994-09-13 | Casio Computer Co., Ltd. | Image display apparatus |
| US5521727A (en) * | 1992-12-24 | 1996-05-28 | Canon Kabushiki Kaisha | Method and apparatus for driving liquid crystal device whereby a single period of data signal is divided into plural pulses of varying pulse width and polarity |
-
1994
- 1994-09-02 JP JP6210156A patent/JPH0876711A/ja active Pending
-
1995
- 1995-06-06 US US08/467,878 patent/US6222510B1/en not_active Expired - Fee Related
- 1995-08-09 EP EP95305565A patent/EP0700027B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004084169A1 (en) * | 2003-03-18 | 2004-09-30 | Ohsik Choi | Various-coloring control circuit using three-primary-color led sign module |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0700027B1 (en) | 2001-10-31 |
| EP0700027A1 (en) | 1996-03-06 |
| US6222510B1 (en) | 2001-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3618024B2 (ja) | 自発光表示器の駆動装置 | |
| JP4968857B2 (ja) | 画素駆動装置及び画素駆動方法 | |
| US5854879A (en) | Method and apparatus for multi-level tone display for liquid crystal apparatus | |
| JP3767737B2 (ja) | 表示素子およびその階調駆動方法 | |
| KR100286823B1 (ko) | 플라즈마 디스플레이 패널 구동 방법 | |
| US7570276B2 (en) | Display driver circuit and drive method thereof | |
| JP2001034229A (ja) | 画像表示装置 | |
| JP2010145739A (ja) | 発光素子駆動回路 | |
| US20090135099A1 (en) | Plasma display device and driving method thereof | |
| JPH0876711A (ja) | 表示装置 | |
| JP6514811B2 (ja) | 表示駆動装置、表示装置、表示駆動方法 | |
| KR930005377B1 (ko) | 액정 표시장치 및 방법 | |
| JP3414204B2 (ja) | 画像表示方法及び画像表示装置 | |
| JP2002351390A (ja) | 表示装置及び階調表示方法 | |
| JP2006171651A (ja) | 画像表示装置の駆動方法 | |
| JP2010250114A (ja) | 発光素子駆動回路 | |
| JPH08146914A (ja) | 画像表示装置の駆動方法 | |
| JP2897567B2 (ja) | 気体放電表示装置の駆動方法 | |
| JP3121965B2 (ja) | 放電パネル駆動装置 | |
| JPH02709B2 (ja) | ||
| JP2004271899A (ja) | 表示装置 | |
| JP2978515B2 (ja) | 液晶表示装置 | |
| JP2000098957A (ja) | 階調表示用制御方法および制御回路 | |
| KR100585205B1 (ko) | 디스플레이 패널의 부분 스캐닝이 가능한 유기 전계발광표시장치 및 그 구동방법 | |
| JP2003280606A (ja) | 電気光学素子の駆動方法、駆動装置及び電子機器 |