JPH087489A - Recording medium driving device - Google Patents

Abstract

PURPOSE:To simplify constitution and to reduce the cost. CONSTITUTION:The data are reproduced from an externally synchronizing type disk 31 by a reproducing head 3, and a clock is generated by a PLL circuit 12 synchronizing with a clock mark. The recording data are delayed by the much corresponding to a separation distance between a recording head 22 and the reproducing head 3, and are supplied to the recording head 3 to be recorded on the disk 31. A phase detection circuit 61 detects the phase error of the clock generated by the PLL circuit 12, and a transversal filter 63 interpolates (shifts a phase) a sampling value outputted from an A/D converter 9 corresponding to the phase error.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、大容量の情報を記録、
再生する磁気ディスク装置、光ディスク装置、光磁気デ
ィスク装置などに用いて好適な記録媒体駆動装置に関す
る。BACKGROUND OF THE INVENTION The present invention records a large amount of information,
The present invention relates to a recording medium drive device suitable for use in a reproducing magnetic disk device, an optical disk device, a magneto-optical disk device, and the like.

【０００２】[0002]

【従来の技術】ディスク型の情報記録媒体を用いる磁気
ディスク装置、光ディスク装置、光磁気ディスク装置な
どは、再生時のデータの復調に用いるクロックの生成の
仕方によって、自己同期型と外部同期型の２種類に大き
く分類することができる。2. Description of the Related Art A magnetic disk device, an optical disk device, a magneto-optical disk device and the like using a disk type information recording medium are classified into a self-synchronous type and an external synchronous type depending on a method of generating a clock used for demodulating data during reproduction. It can be roughly classified into two types.

【０００３】図１７は、自己同期型の磁気ディスクの構
成例を表している。同図に示すように、ディスク（記録
媒体）１は、複数のセクタに区分されており、データ
は、このセクタを単位として記録、再生が行われる。各
セクタには、その先頭に、プリアンブル２１が設けら
れ、これに続いて、データ２２が記録されるようになさ
れている。そして、隣接するセクタとの間には、ギャッ
プ２３が設けられている。FIG. 17 shows an example of the construction of a self-synchronous magnetic disk. As shown in the figure, the disc (recording medium) 1 is divided into a plurality of sectors, and data is recorded and reproduced in units of these sectors. A preamble 21 is provided at the beginning of each sector, and data 22 is recorded following this. A gap 23 is provided between adjacent sectors.

【０００４】図１８は、このような自己同期型のディス
ク１に対して、データを記録、再生する磁気ディスク装
置の構成例を表している。同図に示すように、ディスク
１には、記録ヘッド２によりデジタルデータを記録し、
再生ヘッド３により、記録されているデータを再生する
ことができるようになされている。FIG. 18 shows an example of the structure of a magnetic disk device for recording and reproducing data on such a self-synchronous disk 1. As shown in the figure, the recording head 2 records digital data on the disk 1,
The reproducing head 3 can reproduce the recorded data.

【０００５】記録モード時、記録データが記録回路６に
入力され、記録信号に変換されるようになされている。
水晶振動子４から所定のクロックが供給されているＰＬ
Ｌ回路５が記録用のクロックを生成し、記録回路６に供
給している。記録回路６は、ＰＬＬ回路５から供給され
るクロックに同期して、記録信号を生成し、記録アンプ
７、記録ヘッド２を介して、ディスク１に記録させる。
これにより、図１７に示したように、各セクタ毎に、プ
リアンブル２１とデータ２２が記録される。In the recording mode, recording data is input to the recording circuit 6 and converted into a recording signal.
PL supplied with a predetermined clock from the crystal unit 4
The L circuit 5 generates a recording clock and supplies it to the recording circuit 6. The recording circuit 6 generates a recording signal in synchronization with the clock supplied from the PLL circuit 5, and causes the disc 1 to be recorded via the recording amplifier 7 and the recording head 2.
As a result, as shown in FIG. 17, the preamble 21 and the data 22 are recorded for each sector.

【０００６】一方、再生モード時においては、再生ヘッ
ド３によりディスク１より再生された再生信号が、再生
アンプ８を介してＡ／Ｄ変換器９に入力される。Ａ／Ｄ
変換器９は、ＰＬＬ回路１２より供給されるクロックを
基準として、再生アンプ８より入力されるアナログレベ
ルの信号をサンプリングする。On the other hand, in the reproduction mode, the reproduction signal reproduced from the disk 1 by the reproduction head 3 is input to the A / D converter 9 via the reproduction amplifier 8. A / D
The converter 9 samples the analog level signal input from the reproduction amplifier 8 with reference to the clock supplied from the PLL circuit 12.

【０００７】Ａ／Ｄ変換器９より出力されたサンプリン
グ値は、等化回路１０により波形等化された後、復調回
路１１に供給され、バイナリデータに変換され、再生デ
ータとして出力される。The sampling value output from the A / D converter 9 is waveform-equalized by the equalization circuit 10 and then supplied to the demodulation circuit 11, converted into binary data and output as reproduction data.

【０００８】一方、等化回路１０より出力されたサンプ
リング値は、ＰＬＬ回路１２に供給され、ＰＬＬ回路１
２は、このサンプリング値からクロック成分を抽出し、
このクロック成分に同期したクロックを生成して、Ａ／
Ｄ変換器９、等化回路１０、および復調回路１１に出力
している。ディスク１は、自己同期型のディスクである
ため、そこに記録されているデータ２２自体もクロック
成分を有しているが、データ２２を復調するには、事前
にクロックを生成しておく必要があるため、データ２２
の直前に、予め再生時におけるクロックを生成できるよ
うに、プリアンブル２１が設けられているのである。従
って、ＰＬＬ回路１２は、このプリアンブル２１からク
ロックを生成し、データ２２が読み込まれたタイミング
においては、これを読み取るためのクロックが既に生成
されている状態にする。On the other hand, the sampling value output from the equalization circuit 10 is supplied to the PLL circuit 12, and the PLL circuit 1
2 extracts the clock component from this sampling value,
A clock synchronized with this clock component is generated, and A /
It outputs to the D converter 9, the equalization circuit 10, and the demodulation circuit 11. Since the disc 1 is a self-synchronous disc, the data 22 itself recorded therein also has a clock component, but in order to demodulate the data 22, it is necessary to generate a clock in advance. Data 22
Immediately before, the preamble 21 is provided so that the clock at the time of reproduction can be generated in advance. Therefore, the PLL circuit 12 generates a clock from the preamble 21, and at the timing when the data 22 is read, the clock for reading the data 22 is already generated.

【０００９】この方式において、再生時に同期を確立す
るには、プリアンブル２１とデータ２２との間に、固定
の同期関係の存在が必要となるが、両者は、水晶振動子
４を用いて生成される記録クロックに従って同時に記録
されるため、データ２２を記録するディスク１上の位置
に拘らず、この関係は常に満足される。即ち、記録時の
タイミングがずれて、各セクタ間のディスク１上におけ
る位置が不揃いになったとしても、ギャップ２３の範囲
内であれば、データの再生に支障をきたすようなことは
ない。In this system, in order to establish synchronization at the time of reproduction, it is necessary to have a fixed synchronization relationship between the preamble 21 and the data 22, both of which are generated by using the crystal oscillator 4. Since they are simultaneously recorded in accordance with the recording clock, the relationship is always satisfied regardless of the position on the disc 1 where the data 22 is recorded. That is, even if the timing at the time of recording is shifted and the positions of the sectors on the disk 1 are not aligned, as long as it is within the range of the gap 23, there is no problem in reproducing the data.

【００１０】図１９は、外部同期型の磁気ディスクの構
成例を表している。同図に示すように、ディスク（記録
媒体）３１には、所定の位置にクロックマーク３２が予
め形成、記録されている。そして、このクロックマーク
３２と隣接するクロックマーク３２の間に、データ３３
を記録するようになされている。FIG. 19 shows an example of the structure of an external synchronous magnetic disk. As shown in the figure, a clock mark 32 is previously formed and recorded at a predetermined position on a disc (recording medium) 31. The data 33 is placed between the clock mark 32 and the adjacent clock mark 32.
It is designed to record.

【００１１】図２０は、このような外部同期型のディス
ク３１にデジタルデータを記録、再生する磁気ディスク
装置の構成例を表している。その基本的構成は、図１８
に示した場合と同様であるが、この例においては、ＰＬ
Ｌ回路１２がＡ／Ｄ変換器９の出力よりクロックを生成
し、生成したクロックを、Ａ／Ｄ変換器９、等化回路１
０、および復調回路１１の他、記録回路６にも供給する
ようになされている。このため、図１８における水晶振
動子４およびＰＬＬ回路５は、省略された構成とされて
いる。また、この例においては、記録回路６と記録アン
プ７の間に、パルス遅延回路３５が配置されている。FIG. 20 shows an example of the configuration of a magnetic disk device for recording and reproducing digital data on such an external synchronization type disk 31. The basic configuration is shown in FIG.
However, in this example, PL
The L circuit 12 generates a clock from the output of the A / D converter 9, and the generated clock is used as the A / D converter 9 and the equalization circuit 1.
In addition to 0 and the demodulation circuit 11, it is also supplied to the recording circuit 6. Therefore, the crystal unit 4 and the PLL circuit 5 in FIG. 18 are omitted. Further, in this example, the pulse delay circuit 35 is arranged between the recording circuit 6 and the recording amplifier 7.

【００１２】即ち、外部同期型のディスクの場合、記録
モード時におけるクロックも、ディスク３１のクロック
マーク（基準信号）３２を基準にして生成される。この
ため、記録モード時においても、再生ヘッド３が、ディ
スク３１からこのクロックマーク３２を再生し、その再
生信号を再生アンプ８を介してＡ／Ｄ変換器９に出力す
る。ＰＬＬ回路１２は、Ａ／Ｄ変換器９が出力したサン
プリング値から、このクロックマーク３２に対応する成
分を分離、抽出し、このクロックマーク３２に位相同期
したクロックを生成する。そして、このクロックが記録
回路６に供給される。That is, in the case of the external synchronization type disc, the clock in the recording mode is also generated with reference to the clock mark (reference signal) 32 of the disc 31. Therefore, even in the recording mode, the reproducing head 3 reproduces the clock mark 32 from the disk 31 and outputs the reproduced signal to the A / D converter 9 via the reproducing amplifier 8. The PLL circuit 12 separates and extracts a component corresponding to the clock mark 32 from the sampling value output from the A / D converter 9, and generates a clock phase-synchronized with the clock mark 32. Then, this clock is supplied to the recording circuit 6.

【００１３】記録回路６は、このクロックを基準とし
て、記録データを記録信号に変換し、パルス遅延回路３
５を介して記録アンプ７に供給し、さらに記録ヘッド２
を介してディスク３１に記録させる。パルス遅延回路３
５の機能については後述する。The recording circuit 6 converts the recording data into a recording signal based on this clock, and the pulse delay circuit 3
5 to the recording amplifier 7 and further to the recording head 2
The data is recorded on the disc 31 via. Pulse delay circuit 3
The function of 5 will be described later.

【００１４】一方、再生モード時においては、ＰＬＬ回
路１２がやはりクロックマーク３２を基準にして生成し
たクロックが、Ａ／Ｄ変換器９、等化回路１０、および
復調回路１１に供給され、これらの回路は、このクロッ
クを基準にしてそれぞれの処理を実行する。外部同期型
のデータ３３は、それ自体クロック成分を有していない
ため、ＰＬＬ回路１２は、クロックマーク３２だけから
クロックを生成することになる。このクロックマーク３
２は、上述したように、予め形成、記録されているもの
であり、データの記録が行われるときに、記録されるも
のではない。On the other hand, in the reproducing mode, the clock generated by the PLL circuit 12 with reference to the clock mark 32 is supplied to the A / D converter 9, the equalizing circuit 10, and the demodulating circuit 11, and these clocks are supplied. The circuit executes each processing based on this clock. Since the external synchronization type data 33 does not have a clock component itself, the PLL circuit 12 will generate a clock only from the clock mark 32. This clock mark 3
As described above, 2 is formed and recorded in advance, and is not recorded when data is recorded.

【００１５】データの再生を行う際には、記録時に用い
たクロックと同一のものが常に得られているので（常に
クロックマーク３２を基準として生成したクロックが得
られているので）、再生時の同期は常に確立している。
Ａ／Ｄ変換器９によりサンプリングすべき再生波形上の
データ識別時刻は、このクロックにより与えられるの
で、データ自身から同期のための位相情報を抽出する必
要はない。When the data is reproduced, the same clock as that used for recording is always obtained (since the clock generated with the clock mark 32 as a reference is always obtained), the reproduction time Synchronization is always established.
Since the data identification time on the reproduced waveform to be sampled by the A / D converter 9 is given by this clock, it is not necessary to extract the phase information for synchronization from the data itself.

【００１６】これらの磁気ディスク装置においては、高
感度な再生ヘッドを用いることにより、記録密度の向上
を図ることが可能であるため、例えば、ＭＲ（磁気抵抗
効果）ヘッドなど、記録ヘッド２と再生ヘッド３が空間
的に離間して配置されている録再分離型ヘッドを使用す
ることが多い。In these magnetic disk devices, it is possible to improve the recording density by using a high-sensitivity reproducing head. Therefore, for example, an MR (magnetoresistive effect) head or the like and the reproducing head 2 and the reproducing head are used. A recording / reproducing separated head in which the heads 3 are spatially separated is often used.

【００１７】図２１は、録再分離型ヘッドとした場合に
おける記録ヘッドと再生ヘッドの位置関係を表してい
る。同図に示すように、記録ヘッド２と再生ヘッド３
は、スライダ４４に、再生ヘッド３が記録ヘッド２に対
してディスク３１の回転方向の上流側に、距離Ｌだけ離
間して配置され、取り付けられている。スライダ４４
は、サスペンション４３により支持されており、サスペ
ンション４３は、アーム中心４２を支点として回動する
アーム４１に結合されている。FIG. 21 shows the positional relationship between the recording head and the reproducing head when the recording / reproducing separated head is used. As shown in the figure, the recording head 2 and the reproducing head 3
On the slider 44, the reproducing head 3 is arranged on the upstream side of the recording head 2 in the rotational direction of the disk 31 by a distance L and is attached. Slider 44
Are supported by a suspension 43, and the suspension 43 is coupled to an arm 41 that rotates about an arm center 42 as a fulcrum.

【００１８】一般に、高速アクセスが要求されるディス
ク装置においては、ディスクは、角速度一定（ＣＡＶ）
で回転されることが多い。このとき、記録ヘッド２と再
生ヘッド３が距離Ｌだけ離間しているため、再生ヘッド
３が、クロックマーク３２と固定の同期関係にあるデー
タ記録領域の先頭位置に到達した時刻においては、記録
ヘッド２は、まだはるか後方に位置していることにな
る。外部同期型ディスクにおいて、再生時にデータが復
調できるようにするには、ディスク上のクロックマーク
３２と固定の同期関係にあるディスク上の所定の位置
に、正確にデータを記録する必要がある。Generally, in a disk device that requires high-speed access, the disk has a constant angular velocity (CAV).
Often rotated by. At this time, since the recording head 2 and the reproducing head 3 are separated by the distance L, at the time when the reproducing head 3 reaches the head position of the data recording area having the fixed synchronous relationship with the clock mark 32, the recording head 2 is still far behind. In order to be able to demodulate data at the time of reproduction in an external synchronization type disc, it is necessary to accurately record the data at a predetermined position on the disc which has a fixed synchronous relationship with the clock mark 32 on the disc.

【００１９】ディスク３１の回転に伴って、記録ヘッド
２がデータ記録領域の先頭位置まで移動してくる時間Ｔ
は、記録ヘッド２と再生ヘッド３のディスク３１との相
対速度をＶとするとき、Ｔ＝Ｌ／Ｖとなる。即ち、図２
１において、再生ヘッド３がクロックマーク３２を通過
してから、ほぼ時間Ｔだけ経過したタイミングにおい
て、記録ヘッド２がクロックマーク３２に続くデータ記
録領域の先頭に位置することになる（図２１において
は、距離Ｌを、クロックマーク３２とデータ３３の先頭
の位置との距離に比較して短く図示しているが、実際に
は、この距離に比べて、距離Ｌは、はるかに大きい）。The time T during which the recording head 2 moves to the head position of the data recording area as the disk 31 rotates.
When the relative speed between the recording head 2 and the disk 31 of the reproducing head 3 is V, T = L / V. That is, FIG.
1, the recording head 2 is located at the beginning of the data recording area following the clock mark 32 at a timing when almost time T has passed after the reproducing head 3 passed the clock mark 32 (in FIG. 21, , The distance L is shown shorter than the distance between the clock mark 32 and the position of the beginning of the data 33, but in reality, the distance L is much larger than this distance).

【００２０】従って、パルス遅延回路３５により、この
時間Ｔに対応する時間だけ記録ヘッド２に供給する記録
データのタイミングを遅延させることにより、クロック
マーク３２に対して、常に所定の位相の関係にあるデー
タ記録領域の先頭位置からデータを記録することができ
るようになされている。Therefore, the pulse delay circuit 35 delays the timing of the recording data supplied to the recording head 2 by a time corresponding to this time T, so that the clock mark 32 is always in a predetermined phase relationship. Data can be recorded from the head position of the data recording area.

【００２１】ＣＡＶ方式の場合、相対速度Ｖは、ディス
ク３１の回転角速度をω、記録ヘッド２および再生ヘッ
ド３のディスク３１における半径位置をｒとするとき、
Ｖ＝ｒωとなる。このため、パルス遅延回路３５に半径
位置ｒに対応する信号を供給し、遅延時間を半径位置ｒ
に対応して変化させるようにしている。このため、パル
ス遅延回路３５を、０．１クロック以下の時間分解能を
有し、少なくとも１クロック分以上の可変範囲を持つよ
うに構成する必要がある。In the case of the CAV method, the relative velocity V is given by ω is the rotational angular velocity of the disc 31, and r is the radial position of the recording head 2 and the reproducing head 3 on the disc 31.
V = rω. Therefore, a signal corresponding to the radial position r is supplied to the pulse delay circuit 35, and the delay time is set to the radial position r.
I am trying to change according to. Therefore, it is necessary to configure the pulse delay circuit 35 to have a time resolution of 0.1 clock or less and a variable range of at least 1 clock or more.

【００２２】[0022]

【発明が解決しようとする課題】このように、パルス遅
延回路３５に、０．１クロック以下の時間分解能を持た
せ、少なくとも１クロック分以上の可変範囲を持たせる
には、精密なタップディレイライン、あるいはアナログ
処理によるタイミング作成回路などが必要となり、要求
される時間分解能が高いことと、遅延時間の可変範囲が
広いため、その実現には相当の回路規模が必要となるば
かりでなく、コストも高くなる課題があった。As described above, in order to give the pulse delay circuit 35 a time resolution of 0.1 clock or less and a variable range of at least 1 clock or more, a precise tap delay line is required. , Or a timing generation circuit by analog processing is required, the required time resolution is high, and the variable range of the delay time is wide, so not only a considerable circuit scale is required to realize it, but also the cost is high. There was an issue that became higher.

【００２３】また、いずれもアナログ回路素子を使うも
のであるため、記録再生に必要な他の回路とともに、Ｌ
ＳＩ上に高集積度で集積することが困難である課題があ
った。Further, since all use analog circuit elements, the L circuit is used together with other circuits necessary for recording and reproduction.
There is a problem in that it is difficult to integrate with high integration degree on SI.

【００２４】そこで、このパルス遅延回路３５を簡易な
回路構成にすることが考えられるが、そのようにする
と、記録ヘッドと再生ヘッドの間の通過時間差に起因す
る再生波形上のデータ識別時刻とクロックとの位相ずれ
を補正することが困難になり、この位相ずれが、結局、
生成したクロックの位相誤差となって現れ、復調回路１
１におけるデータ誤り率を悪化させることになる。Therefore, it is conceivable that the pulse delay circuit 35 has a simple circuit configuration. In this case, the data identification time and the clock on the reproduced waveform due to the passage time difference between the recording head and the reproducing head. It becomes difficult to correct the phase shift between the
It appears as a phase error of the generated clock, and the demodulation circuit 1
The data error rate in 1 is deteriorated.

【００２５】また、上述したように、外部同期型ディス
クの場合、クロックマーク３２からＰＬＬ回路１２によ
りクロックが生成されるのであるが、再生ヘッド３が再
生出力する信号には、ノイズが含まれているため、これ
を元にＰＬＬで生成したクロックには位相の揺らぎ（ジ
ッタ）成分が発生する。また、ＰＬＬ回路１２に用い
る、主にアナログ素子の経年変化により、クロックマー
ク３２に対するクロックの位相が時間の経過とともにず
れる場合がある。Further, as described above, in the case of the external synchronization type disk, the clock is generated from the clock mark 32 by the PLL circuit 12, but the signal reproduced and output by the reproducing head 3 contains noise. Therefore, a phase fluctuation (jitter) component is generated in the clock generated by the PLL based on this. In addition, the phase of the clock with respect to the clock mark 32 may shift over time, mainly due to the secular change of the analog elements used in the PLL circuit 12.

【００２６】このような原因により発生するクロックの
位相誤差も、再生波形上の不正なサンプリング時刻にお
けるデータ識別を引き起こし、復調後のデータの誤り率
の著しい悪化を招くことになる。The phase error of the clock generated due to such a cause also causes data discrimination at the incorrect sampling time on the reproduced waveform, which causes a remarkable deterioration of the error rate of the data after demodulation.

【００２７】本発明はこのような状況に鑑みてなされた
ものであり、より簡単な構成とし、高集積化、さらに低
コスト化を図ることを可能にするものである。また、デ
ータの誤り率の悪化を抑制するものである。The present invention has been made in view of such circumstances, and it is possible to achieve a simpler configuration, higher integration, and lower cost. In addition, the deterioration of the data error rate is suppressed.

【００２８】[0028]

【課題を解決するための手段】本発明の記録媒体駆動装
置は、デジタルデータを記録する場合に用いられるクロ
ックを生成するための基準とされるとともに、デジタル
データを再生する場合のクロックを生成するための基準
ともされる基準信号（例えば図１９のクロックマーク３
２）が、予め記録されている記録媒体（例えば図１９の
ディスク３１）を駆動する記録媒体駆動装置において、
記録媒体を再生し、アナログレベルの再生信号を出力す
る再生手段（例えば図１の再生ヘッド３）と、再生手段
の出力する再生信号に含まれる基準信号に対応する成分
の位相に同期して、クロックを生成する生成手段（例え
ば図１のＰＬＬ回路１２）と、再生手段の出力するアナ
ログレベルの再生信号を、生成手段により生成されたク
ロックによりサンプリングし、サンプリング値を出力す
るサンプリング手段（例えば図１のＡ／Ｄ変換器９）
と、生成手段により生成されたクロックを基準にして、
サンプリング値からデジタルデータを復調する復調手段
（例えば図１の復調回路１１）と、クロックの位相誤差
を検出する検出手段（例えば図１の位相検出回路６１）
と、検出手段の検出する位相誤差が最小になるように補
正処理を行う補正手段（例えば図１のトランスバーサル
フィルタ６３）とを備えることを特徴とする。The recording medium driving apparatus of the present invention is used as a reference for generating a clock used when recording digital data, and also generates a clock when reproducing digital data. A reference signal that is also used as a reference (for example, clock mark 3 in FIG. 19).
2) is a recording medium driving device for driving a recording medium (for example, the disc 31 in FIG. 19) which is recorded in advance,
In synchronization with the phase of the component corresponding to the reference signal included in the reproduction signal output from the reproduction unit, the reproduction unit (for example, the reproduction head 3 in FIG. 1) that reproduces the recording medium and outputs an analog-level reproduction signal, A generation unit that generates a clock (for example, the PLL circuit 12 in FIG. 1) and a sampling unit that outputs a sampling value by sampling the analog level reproduction signal output by the reproduction unit using the clock generated by the generation unit (for example, FIG. 1 A / D converter 9)
And with the clock generated by the generation means as a reference,
Demodulating means for demodulating the digital data from the sampling value (for example, the demodulating circuit 11 in FIG. 1) and detecting means for detecting the phase error of the clock (for example, the phase detecting circuit 61 in FIG. 1).
And a correction unit (for example, the transversal filter 63 in FIG. 1) that performs a correction process so that the phase error detected by the detection unit is minimized.

【００２９】サンプリング値を波形等化する等化手段
（例えば図１の等化回路１０）をさらに設けるようにす
ることができる。Equalizing means (for example, the equalizing circuit 10 in FIG. 1) for equalizing the waveform of the sampled value may be further provided.

【００３０】補正手段には、位相誤差に対応して、サン
プリング値を補間させるようにすることができる。この
場合、補正手段を、位相誤差に対応してタップ係数を変
化させるトランスバーサルフィルタ（例えば図１のトラ
ンスバーサルフィルタ６３）により構成することができ
る。The correction means may interpolate the sampling value corresponding to the phase error. In this case, the correction means can be configured by a transversal filter (for example, the transversal filter 63 in FIG. 1) that changes the tap coefficient according to the phase error.

【００３１】また、補正手段は、サンプリング値を補間
するとともに、波形等化するように、タップ係数を変化
させるトランスバーサルフィルタ（例えば図９のトラン
スバーサルフィルタ１１１）とすることができる。The correcting means may be a transversal filter (for example, the transversal filter 111 in FIG. 9) that interpolates the sampling values and changes the tap coefficient so as to equalize the waveform.

【００３２】補正手段（例えば図１４のクロック遅延回
路１９１）には、生成手段により生成されるクロックの
遅延時間を位相誤差に対応して制御させるようにするこ
とができる。この場合、補正手段の遅延時間の分解能
を、生成手段により生成されるクロックの周期の１／１
０以下とすることができる。The correction means (for example, the clock delay circuit 191 in FIG. 14) can be made to control the delay time of the clock generated by the generation means in accordance with the phase error. In this case, the resolution of the delay time of the correction means is 1/1 of the cycle of the clock generated by the generation means.
It can be 0 or less.

【００３３】生成手段と補正手段は、ＰＬＬ回路（例え
ば図１５のＰＬＬ回路２０１）で共通に構成することが
できる。The generating means and the correcting means can be commonly configured in a PLL circuit (for example, the PLL circuit 201 in FIG. 15).

【００３４】再生手段に対して記録媒体の移動方向に所
定の距離だけ離間して配置され、記録媒体にデジタルデ
ータを記録する記録手段（例えば図１の記録ヘッド２）
と、記録媒体の再生手段と記録手段に対する相対速度に
対応して、記録手段へ供給するデジタルデータの遅延時
間を制御する遅延手段（例えば図１のパルス遅延回路５
１）とをさらに設けることができる。Recording means (for example, the recording head 2 in FIG. 1) which is arranged apart from the reproducing means in the moving direction of the recording medium by a predetermined distance to record digital data on the recording medium.
And delay means for controlling the delay time of the digital data supplied to the recording means in accordance with the relative speed of the recording medium to the reproducing means and the recording means (for example, the pulse delay circuit 5 in FIG. 1).
1) and can be further provided.

【００３５】遅延手段の遅延時間は、生成手段により生
成されるクロックの１周期を単位とすることができる。The delay time of the delay means can be set in units of one cycle of the clock generated by the generation means.

【００３６】再生手段に対して記録媒体の移動方向に所
定の距離だけ離間して配置され、記録媒体にデジタルデ
ータを記録する記録手段（例えば図１５の記録ヘッド
２）をさらに設け、生成手段と補正手段を、ＰＬＬ回路
（例えば図１５のＰＬＬ回路２０１）で共通に構成さ
せ、ＰＬＬ回路により、記録媒体の再生手段と記録手段
に対する相対速度に対応して、クロックの位相を制御さ
せるようにすることができる。Recording means (for example, the recording head 2 in FIG. 15), which is arranged at a predetermined distance from the reproducing means in the moving direction of the recording medium and records the digital data on the recording medium, is further provided with the generating means. The correcting means is commonly configured by a PLL circuit (for example, the PLL circuit 201 in FIG. 15), and the PLL circuit controls the clock phase in accordance with the relative speed of the recording medium to the reproducing means and the recording means. be able to.

【００３７】検出手段には、復調手段に供給されるサン
プリング値から、所定の論理の推定値を推定する推定手
段（例えば図３の振幅推定回路７３）と、推定手段によ
り推定された推定値を用いて、復調手段に供給されるサ
ンプリング値の論理を判定する判定手段（例えば図３の
仮判定器７１）と、復調手段に供給されるサンプリング
値と、推定手段により推定された推定値から、クロック
の位相誤差を演算する演算手段（例えば図３の除算回路
７４）とを設けることができる。The detecting means includes an estimating means (for example, the amplitude estimating circuit 73 in FIG. 3) for estimating an estimated value of a predetermined logic from the sampling value supplied to the demodulating means, and an estimated value estimated by the estimating means. Using the determination means (for example, the provisional determiner 71 in FIG. 3) that determines the logic of the sampling value supplied to the demodulation means, the sampling value supplied to the demodulation means, and the estimated value estimated by the estimation means, An arithmetic means (for example, the divider circuit 74 in FIG. 3) for arithmetically operating the phase error of the clock can be provided.

【００３８】さらに検出手段には、判定手段により判定
された論理から、論理のパターンを検出するパターン検
出手段（例えば図３のパターン検出回路７２）と、パタ
ーン検出手段が所定のパターンを検出したとき、演算手
段の演算結果を取り込む取込手段（例えば図３のレジス
タ７６）とをさらに設けることができる。Further, the detecting means includes a pattern detecting means (for example, the pattern detecting circuit 72 of FIG. 3) for detecting a logic pattern from the logic judged by the judging means, and a case where the pattern detecting means detects a predetermined pattern. , And a fetching means (for example, the register 76 in FIG. 3) for fetching the calculation result of the calculating means can be further provided.

【００３９】推定手段には、第１の論理（例えば図２に
おける論理１）に対応する第１の推定値（例えば図２の
Ａ＋）と、第２の論理（例えば図２の論理−１）に対応
する第２の推定値（例えば図２のＡ−）とを推定させ、
検出手段には、第１の推定値と第２の推定値の差を演算
する第１の減算手段（例えば図４の加算回路７８）と、
復調手段に供給されるサンプリング値に所定の係数（例
えば図４における値２）を乗算する乗算手段（例えば図
４の乗算回路７７）と、第１の推定値と第２の推定値の
和と、乗算手段の出力との差を演算する第２の減算手段
（例えば図４の加算回路７９）とをさらに設け、演算手
段には、第１の減算手段と第２の減算手段の出力から、
クロックの位相誤差を演算させるようにすることができ
る。The estimation means includes a first estimated value (eg A + in FIG. 2) corresponding to the first logic (eg logic 1 in FIG. 2) and a second logic (eg logic -1 in FIG. 2). And a second estimated value (for example, A− in FIG. 2) corresponding to
The detection means includes a first subtraction means (for example, an addition circuit 78 in FIG. 4) that calculates a difference between the first estimated value and the second estimated value,
A multiplication unit (for example, the multiplication circuit 77 in FIG. 4) that multiplies the sampling value supplied to the demodulation unit by a predetermined coefficient (for example, the value 2 in FIG. 4), and a sum of the first estimated value and the second estimated value. , Second subtracting means (for example, the adding circuit 79 in FIG. 4) for calculating the difference from the output of the multiplying means, and the calculating means is provided with outputs from the first subtracting means and the second subtracting means.
The phase error of the clock can be calculated.

【００４０】[0040]

【作用】上記構成の記録媒体駆動装置においては、位相
検出回路６１によりクロックの位相誤差が検出され、そ
の位相誤差が最小になるように、トランスバーサルフィ
ルタ６３がサンプリング値を補間する。従って、ＰＬＬ
回路１２に起因するクロックのジッタを十分抑制するこ
とができ、データの誤り率の悪化を抑制することができ
る。In the recording medium driving apparatus having the above structure, the phase detection circuit 61 detects the phase error of the clock, and the transversal filter 63 interpolates the sampling value so that the phase error is minimized. Therefore, the PLL
Clock jitter caused by the circuit 12 can be sufficiently suppressed, and deterioration of the data error rate can be suppressed.

【００４１】また、パルス遅延回路５１として、簡単な
構成のものを用いることが可能となり、回路規模を小さ
くし、高集積化、低コスト化を図ることが可能となる。Further, as the pulse delay circuit 51, it is possible to use one having a simple structure, which makes it possible to reduce the circuit scale, achieve high integration, and reduce cost.

【００４２】[0042]

【実施例】図１は、本発明の記録媒体駆動装置を応用し
た磁気ディスク装置の一実施例の構成を示すブロック図
であり、図２０における場合と対応する部分には同一の
符号を付してある。即ち、この実施例においても、ディ
スク３１は、図１９に示すように、クロックマーク３２
が予め形成、記録されている外部同期型のディスクとさ
れ、記録ヘッド２と再生ヘッド３は、図２１に示すよう
に、ディスク３１の回転方向に距離Ｌだけ離間して配置
されている。1 is a block diagram showing the configuration of an embodiment of a magnetic disk device to which a recording medium driving device of the present invention is applied, and parts corresponding to those in FIG. There is. That is, also in this embodiment, the disk 31 has the clock mark 32 as shown in FIG.
Is a pre-formed and pre-recorded external synchronization type disc, and the recording head 2 and the reproducing head 3 are arranged at a distance L in the rotation direction of the disc 31, as shown in FIG.

【００４３】この実施例の基本的な構成は、図２０に示
した場合と同様であるが、この実施例においては、Ａ／
Ｄ変換器９と等化回路１０の間に、トランスバーサルフ
ィルタ６３が挿入されている。また、等化回路１０の出
力から位相誤差を検出する位相検出回路６１が設けられ
ており、その出力がタップ係数指示回路６２に供給さ
れ、タップ係数指示回路６２の出力がトランスバーサル
フィルタ６３に供給されるようになされている。The basic structure of this embodiment is similar to that shown in FIG. 20, but in this embodiment, A /
A transversal filter 63 is inserted between the D converter 9 and the equalization circuit 10. Further, a phase detection circuit 61 for detecting a phase error from the output of the equalization circuit 10 is provided, the output thereof is supplied to a tap coefficient instruction circuit 62, and the output of the tap coefficient instruction circuit 62 is supplied to a transversal filter 63. It is designed to be done.

【００４４】また、ＰＬＬ回路１２が生成するクロック
が、Ａ／Ｄ変換器９、等化回路１０、および復調回路１
１に供給される他、トランスバーサルフィルタ６３にも
供給されるようになされている。さらに、記録回路６と
記録アンプ７の間には、図２０における場合と同様に、
パルス遅延回路５１が挿入されているが、このパルス遅
延回路５１は、図２０におけるパルス遅延回路３５に比
べて、簡単な構成のものとされている。即ち、パルス遅
延回路５１は、例えばシフトレジスタにより構成され、
１ビット単位（１クロック単位）でデータを遅延するこ
とができるようになされている。このパルス遅延回路５
１にも、ＰＬＬ回路１２で生成したクロックが供給され
ている。Further, the clock generated by the PLL circuit 12 is the A / D converter 9, the equalization circuit 10, and the demodulation circuit 1.
1 is also supplied to the transversal filter 63. Further, between the recording circuit 6 and the recording amplifier 7, as in the case of FIG. 20,
Although the pulse delay circuit 51 is inserted, the pulse delay circuit 51 has a simpler structure than the pulse delay circuit 35 in FIG. That is, the pulse delay circuit 51 is composed of, for example, a shift register,
Data can be delayed in 1-bit units (1-clock units). This pulse delay circuit 5
1 is also supplied with the clock generated by the PLL circuit 12.

【００４５】ディスク３１から再生ヘッド３により再生
された再生波形は、再生アンプ８により所定の振幅まで
増幅され、Ａ／Ｄ変換器９に入力される。Ａ／Ｄ変換器
９は、ＰＬＬ回路１２により生成されるクロックに同期
して、再生アンプ８より入力されるアナログレベルの再
生波形をサンプリングし、例えば６ビット語長のサンプ
リング値からなるデジタル波形データ列を出力する。Ｐ
ＬＬ回路１２は、このデータ列に含まれるクロックマー
ク３２に対応する成分に位相同期して、クロックを生成
する。The reproduction waveform reproduced from the disk 31 by the reproduction head 3 is amplified to a predetermined amplitude by the reproduction amplifier 8 and input to the A / D converter 9. The A / D converter 9 samples the reproduced waveform of the analog level input from the reproducing amplifier 8 in synchronization with the clock generated by the PLL circuit 12, and, for example, digital waveform data composed of a sampling value of 6-bit word length. Output a column. P
The LL circuit 12 phase-synchronizes with the component corresponding to the clock mark 32 included in this data string to generate a clock.

【００４６】ＰＬＬ回路１２のクロック生成動作は、再
生モード時はもとより、記録モード時においても行われ
る。The clock generating operation of the PLL circuit 12 is performed not only in the reproduction mode but also in the recording mode.

【００４７】記録モード時、記録データは、記録回路６
において記録信号に変換され、パルス遅延回路５１によ
り、記録ヘッド２と再生ヘッド３のディスク３１の半径
方向の位置ｒに対応する時間だけ遅延された後、記録ア
ンプ７を介して記録ヘッド２に供給され、ディスク３１
に記録される。In the recording mode, the recording data is recorded by the recording circuit 6.
Is converted into a recording signal by the pulse delay circuit 51 and delayed by a time corresponding to the radial position r of the recording head 2 and the reproducing head 3 on the disk 31 and then supplied to the recording head 2 via the recording amplifier 7. And disk 31
Recorded in.

【００４８】パルス遅延回路５１は、１クロック単位で
遅延時間を設定するため、記録データは、所定の位置か
ら最大±０．５クロック分ずれた位置に記録される可能
性がある。Since the pulse delay circuit 51 sets the delay time in units of one clock, the recording data may be recorded at a position deviated from the predetermined position by a maximum of ± 0.5 clock.

【００４９】従来の装置によれば、このような記録位置
のずれがそのまま再生時のサンプリング位相ずれとなっ
て現れ、正しいデータの復調を行うことができなくなる
のであるが、本実施例においては、この最大±０．５ク
ロック分のずれを再生時に補正できるように、トランス
バーサルフィルタ６３が設けられている。According to the conventional apparatus, such a deviation of the recording position appears as a sampling phase deviation during reproduction as it is, and correct data demodulation cannot be performed. However, in the present embodiment, A transversal filter 63 is provided so that this maximum ± 0.5 clock shift can be corrected during reproduction.

【００５０】即ち、再生モード時においては、再生ヘッ
ド３がディスク３１から再生した信号が再生アンプ８を
介してＡ／Ｄ変換器９に入力され、ＰＬＬ回路１２より
供給されるクロックに同期して、サンプリング（標本
化）が行われる。Ａ／Ｄ変換器９より出力されたサンプ
リング値は、トランスバーサルフィルタ６３により、そ
のサンプリング位相のずれが修正された後（その動作に
ついては後述する）、等化回路１０に供給される。等化
回路１０は、入力されたサンプリング値を、所定の波形
形状、例えばパーシャルレスポンスクラス４（ＰＲ４）
の特性に波形等化する。そして、等化回路１０により等
化されたサンプリング値が復調回路１１に供給され、バ
イナリの再生データに復調され、出力される。この復調
回路１１としては、例えばビタビ復号回路などが使用さ
れる。That is, in the reproducing mode, the signal reproduced from the disk 31 by the reproducing head 3 is input to the A / D converter 9 through the reproducing amplifier 8 and is synchronized with the clock supplied from the PLL circuit 12. , Sampling is performed. The sampling value output from the A / D converter 9 is supplied to the equalization circuit 10 after the shift of the sampling phase is corrected by the transversal filter 63 (the operation will be described later). The equalization circuit 10 converts the input sampling value into a predetermined waveform shape, for example, partial response class 4 (PR4).
Waveform equalization to the characteristics of. Then, the sampling value equalized by the equalization circuit 10 is supplied to the demodulation circuit 11, demodulated into binary reproduction data, and output. As the demodulation circuit 11, for example, a Viterbi decoding circuit or the like is used.

【００５１】次に、図２を参照して、位相検出回路６１
の位相検出の原理について説明する。記録回路６におけ
るデータの変調方式として、上述したように、ＰＲ４方
式を用いる場合、等化回路１０により波形等化された再
生データの振幅は、図２において、三角印で示すよう
に、理想的には−１，０または１の３通りの値のいずれ
かとなる。即ち、ＰＬＬ回路１２が生成するクロックの
位相がずれていない場合、Ａ／Ｄ変換器９により得られ
るサンプリング値は、Ａ−，０またはＡ＋となる。Next, referring to FIG. 2, the phase detection circuit 61
The principle of phase detection will be described. As described above, when the PR4 method is used as the data modulation method in the recording circuit 6, the amplitude of the reproduction data waveform-equalized by the equalization circuit 10 is ideal as indicated by a triangle mark in FIG. Is one of three values, -1, 0 or 1. That is, when the phase of the clock generated by the PLL circuit 12 is not shifted, the sampling value obtained by the A / D converter 9 is A−, 0 or A +.

【００５２】これに対して、クロックの位相誤差によっ
て、Ａ／Ｄ変換器９におけるＡ／Ｄ変換時のサンプリン
グ位相がずれている場合、実際に得られる等化後のサン
プリング値は、図２において、丸印で示す位置の値とな
り、三角印で示す位置の値とは異なったものとなる。論
理０に対応する丸印の位置におけるサンプリング値（振
幅値）は、Ａｋとなる。On the other hand, when the sampling phase at the time of A / D conversion in the A / D converter 9 is shifted due to the phase error of the clock, the actually obtained sampling value after equalization is shown in FIG. , And the values at the positions indicated by the circles are different from the values at the positions indicated by the triangles. The sampling value (amplitude value) at the position of the circle corresponding to logic 0 is Ak.

【００５３】ここで、−１，０，＋１と、遷移するデー
タ列の間を直線で近似すると、論理０に対応する三角印
の位置と、丸印で示す位置とのサンプリング位相のずれ
ΔＴｋは、サンプリング周期をＴｓとすると、次式で表
すことができる。 ΔＴｋ＝Ｔｓ×Ａｋ／（Ａ＋）Here, when a straight line is approximated between -1, 0, +1 and the transition data string, the sampling phase shift ΔTk between the position of the triangle corresponding to the logic 0 and the position of the circle is ΔTk. , And the sampling period is Ts, it can be expressed by the following equation. ΔTk = Ts × Ak / (A +)

【００５４】Ｔｓは１クロックの時間周期であるから、
Ｔｓ＝１とすると、上記式は次のようになる。 ΔＴｋ＝Ａｋ／（Ａ＋）Since Ts is a time period of 1 clock,
When Ts = 1, the above equation becomes as follows. ΔTk = Ak / (A +)

【００５５】図３は、以上の原理に従って、位相誤差を
検出する位相検出回路６１の構成例を示している。この
実施例においては、等化回路１０より出力されたサンプ
リング値が、仮判定器７１、振幅推定回路７３および除
算回路７４に、それぞれ供給されるようになされてい
る。振幅推定回路７３は、入力されたサンプリング値の
うち、例えば論理１に対応するサンプリング値の平均値
を演算する。この平均する期間を十分長くすれば、その
平均値は、図２における論理１に対応する振幅Ａ＋にほ
ぼ等しい値となる。FIG. 3 shows a configuration example of the phase detection circuit 61 for detecting a phase error according to the above principle. In this embodiment, the sampling values output from the equalization circuit 10 are supplied to the provisional decision unit 71, the amplitude estimation circuit 73, and the division circuit 74, respectively. The amplitude estimation circuit 73 calculates the average value of the sampling values corresponding to, for example, logic 1 among the input sampling values. If the averaging period is made sufficiently long, the average value becomes a value substantially equal to the amplitude A + corresponding to the logic 1 in FIG.

【００５６】仮判定器７１は、振幅推定回路７３が出力
する推定値Ａ＋を基準にして、等化回路１０より供給さ
れるサンプリング値の論理を判定する。即ち、入力され
たサンプリング値が、−１，０または１のいずれである
かを仮に判定する。そして、その判定結果をパターン検
出回路７２と振幅推定回路７３に出力する。The tentative determiner 71 determines the logic of the sampling value supplied from the equalization circuit 10 on the basis of the estimated value A + output from the amplitude estimating circuit 73. That is, it is temporarily determined whether the input sampling value is -1, 0 or 1. Then, the determination result is output to the pattern detection circuit 72 and the amplitude estimation circuit 73.

【００５７】振幅推定回路７３は、仮判定器７１より＋
１の論理が入力されたタイミングにおいて、等化回路１
０より供給されるサンプリング値を、論理１に対応する
サンプリング値であるとして、その平均化処理を上述し
たように行う。The amplitude estimating circuit 73 outputs from the tentative decision unit 71 +
At the timing when the logic of 1 is input, the equalization circuit 1
The averaging process is performed as described above, assuming that the sampling value supplied from 0 is the sampling value corresponding to the logic 1.

【００５８】パターン検出回路７２は、仮判定器７１が
出力する論理から、その論理が−１から０に、そして０
から１に連続的に変化するパターンを検出する。そし
て、このパターンが検出されたとき、位相更新パルスを
レジスタ７６に出力する。In the pattern detection circuit 72, the logic output from the temporary discriminator 71 is changed from -1 to 0 and then to 0.
A pattern that continuously changes from 1 to 1 is detected. Then, when this pattern is detected, the phase update pulse is output to the register 76.

【００５９】一方、除算回路７４は、振幅推定回路７３
より供給される推定値Ａ＋により、等化回路１０より供
給されるサンプリング値を割算し、その結果を出力す
る。この除算回路７４の出力は、遅延回路７５により１
クロック分だけ遅延された後、レジスタ７６に供給され
る。On the other hand, the division circuit 74 includes an amplitude estimation circuit 73.
The sampling value supplied from the equalization circuit 10 is divided by the estimated value A + supplied from the equalization circuit 10 and the result is output. The output of the division circuit 74 is set to 1 by the delay circuit 75.
After being delayed by the clock, the data is supplied to the register 76.

【００６０】等化回路１０より除算回路７４に供給され
るサンプリング値は、論理−１，０または１に対応する
種々の値となるが、パターン検出回路７２に−１，０，
１の論理が入力されるとき、パターン検出回路７２に論
理０が入力されるタイミングにおいては、除算回路７４
には、図２における振幅Ａｋが入力される。従って、こ
の場合の除算回路７４の出力は、Ａｋ／（Ａ＋）とな
る。そして、この出力は、遅延回路７５により１クロッ
ク分だけ遅延されるので、パターン検出回路７２に、−
１から０に変化し、０から１に変化した最後の論理１が
入力され、位相更新パルスがレジスタ７６に出力される
タイミングにおいては、遅延回路７５からレジスタ７６
にＡｋ／（Ａ＋）の値が入力される。その結果、レジス
タ７６には、Ａｋ／（Ａ＋）の値が保持される。上述し
たように、このＡｋ／（Ａ＋）の値は、サンプリング位
相のずれ（位相誤差）ΔＴｋに等しい。The sampling values supplied from the equalization circuit 10 to the division circuit 74 are various values corresponding to logic -1, 0 or 1, but the pattern detection circuit 72 uses -1, 0,
When a logic 1 is input, at the timing when a logic 0 is input to the pattern detection circuit 72, the division circuit 74
Is input with the amplitude Ak in FIG. Therefore, the output of the division circuit 74 in this case is Ak / (A +). Since this output is delayed by one clock by the delay circuit 75, the pattern detection circuit 72
At the timing when the last logical 1 that has changed from 1 to 0 and changed from 0 to 1 is input and the phase update pulse is output to the register 76, the delay circuit 75 to the register 76
The value of Ak / (A +) is input to. As a result, the value of Ak / (A +) is held in the register 76. As described above, the value of Ak / (A +) is equal to the sampling phase shift (phase error) ΔTk.

【００６１】レジスタ７６は、１ビット（１クロック）
の時間間隔を１６等分した時間分解能を有し、±１ビッ
トのダイナミックレンジを有する５ビットのデジタルデ
ータとして、位相誤差ΔＴｋを出力する。The register 76 has 1 bit (1 clock).
The phase error ΔTk is output as 5-bit digital data having a time range obtained by dividing the time interval of 16 into 16 equal parts and having a dynamic range of ± 1 bit.

【００６２】図４は、位相検出回路６１の他の構成例を
示している。その基本的構成は、図３における場合と同
様であるが、この実施例においては、振幅推定回路７３
において、論理１に対応する振幅Ａ＋だけでなく、論理
−１に対応する振幅Ａ−も推定されるようになされてい
る。FIG. 4 shows another configuration example of the phase detection circuit 61. The basic configuration is the same as that in FIG. 3, but in this embodiment, the amplitude estimating circuit 73 is used.
In, not only the amplitude A + corresponding to the logic 1 but also the amplitude A- corresponding to the logic -1 is estimated.

【００６３】即ち、振幅推定回路７３は、仮判定器７１
が論理１を出力したタイミングにおいて、等化回路１０
より供給されるサンプリング値を平均化し、その平均値
をＡ＋として保持するだけでなく、仮判定器７１より−
１の論理が入力されたタイミングにおいて、等化回路１
０より供給されるサンプリング値を平均化し、これをＡ
−として保持する。That is, the amplitude estimation circuit 73 is provided with a temporary decision unit 71.
Is output at a logic 1, the equalizer circuit 10
The supplied sampling values are averaged and the average value is held as A +.
At the timing when the logic of 1 is input, the equalization circuit 1
The sampling values supplied from 0 are averaged and this is A
Hold as-.

【００６４】加算回路７８は、振幅推定回路７３より供
給される推定値Ａ＋から、推定値Ａ−を減算し（逆極性
で加算し）、除算回路７４に出力する。The adder circuit 78 subtracts the estimated value A− from the estimated value A + supplied from the amplitude estimating circuit 73 (adds it with the opposite polarity) and outputs it to the dividing circuit 74.

【００６５】また、乗算回路７７は、等化回路１０より
供給されるサンプリング値に係数２を乗算し、加算回路
７９に出力している。加算回路７９は、乗算回路７７の
出力から、振幅推定回路７３より供給される推定値Ａ＋
とＡ−の和（（Ａ＋）＋（Ａ−））を減算（逆極性で加
算）する。そして、その減算結果を除算回路７４に出力
する。Further, the multiplication circuit 77 multiplies the sampling value supplied from the equalization circuit 10 by a coefficient 2 and outputs the result to the addition circuit 79. The adder circuit 79 receives the estimated value A + supplied from the amplitude estimating circuit 73 from the output of the multiplying circuit 77.
And the sum of A− ((A +) + (A−)) are subtracted (added with opposite polarities). Then, the subtraction result is output to the division circuit 74.

【００６６】従って、除算回路７４は、次式で表される
位相誤差ΔＴｋを演算することになる。 ΔＴｋ＝（２Ａｋ−（（Ａ＋）＋（Ａ−）））Ｔｓ／
（（Ａ＋）−（Ａ−）） 尚、Ｔｓは、１クロックの周期であるため、Ｔｓ＝１で
ある。Therefore, the division circuit 74 calculates the phase error ΔTk represented by the following equation. ΔTk = (2Ak − ((A +) + (A −))) Ts /
((A +)-(A-)) Since Ts is a cycle of one clock, Ts = 1.

【００６７】この実施例によれば、推定値Ａ＋と推定値
Ａ−との差を用いるようにしているため、等化回路１０
の出力する再生データに直流分のオフセットが存在した
場合においても、これが相殺され、正しい位相誤差を演
算することが可能となる。According to this embodiment, since the difference between the estimated value A + and the estimated value A- is used, the equalization circuit 10
Even if there is a DC offset in the reproduced data output by, the offset is canceled and a correct phase error can be calculated.

【００６８】以上のようにして、位相検出回路６１によ
り求められた位相誤差は、図１のタップ係数指示回路６
２に供給され、トランスバーサルフィルタ６３のタップ
係数に変換された後、トランスバーサルフィルタ６３に
供給される。As described above, the phase error obtained by the phase detection circuit 61 is equal to the tap coefficient instruction circuit 6 of FIG.
2 is supplied to the transversal filter 63, converted into tap coefficients of the transversal filter 63, and then supplied to the transversal filter 63.

【００６９】図５は、トランスバーサルフィルタ６３の
構成例を示している。同図に示すように、トランスバー
サルフィルタ６３は、入力されたサンプリング値（再生
波形）を１クロック分ずつ順次遅延して後段に出力する
遅延回路８１乃至８４と、遅延回路８１乃至８４に入出
力されるデータに所定の係数Ｃ１乃至Ｃ５を乗算する乗
算回路９０乃至９４と、乗算回路９０乃至９４の出力を
加算する加算回路１０１とにより構成されている。そし
て、この実施例においては、タップ係数指示回路６２
が、タップ係数ＲＯＭ１０２により構成されており、タ
ップ係数ＲＯＭ１０２は、位相検出回路６１より供給さ
れる位相誤差ΔＴｋに対応して、乗算回路９０乃至９４
にタップ係数Ｃ１乃至Ｃ５を出力するようになされてい
る。FIG. 5 shows a configuration example of the transversal filter 63. As shown in the figure, the transversal filter 63 sequentially delays the input sampling value (reproduced waveform) by one clock and outputs it to the subsequent stages, and input / output to / from the delay circuits 81 to 84. It is composed of multiplication circuits 90 to 94 for multiplying the generated data by predetermined coefficients C1 to C5 and an addition circuit 101 for adding the outputs of the multiplication circuits 90 to 94. In this embodiment, the tap coefficient instruction circuit 62
Of the multipliers 90 to 94 corresponding to the phase error ΔTk supplied from the phase detection circuit 61.
To output tap coefficients C1 to C5.

【００７０】タップ係数ＲＯＭ１０２に記憶されている
タップ係数Ｃ１乃至Ｃ５の組み合わせは、例えば図６に
示すように、０乃至３１の位相誤差番号により表される
３２種類とされている。このタップ係数の組は、図７に
示すように、１６倍のオーバサンプリングローパスフィ
ルタのインパルス応答（シンク（ＳＩＮＣ）関数で表す
ことができる）を、１ビット（１サンプル期間）を１６
個の区間に再サンプリングして得られる３２種類の組と
されている。The combinations of the tap coefficients C1 to C5 stored in the tap coefficient ROM 102 are 32 types represented by phase error numbers of 0 to 31, as shown in FIG. 6, for example. As shown in FIG. 7, this set of tap coefficients represents the impulse response (which can be represented by a sink (SINC) function) of a 16-fold oversampling low-pass filter with 1 bit (1 sample period) being 16 bits.
There are 32 types of sets obtained by re-sampling into each section.

【００７１】図６に示すように、位相誤差番号が１６で
あるとき、タップ係数値はＣ３が１となり、Ｃ１，Ｃ
２，Ｃ４，Ｃ５は、全て０となる。従って、この場合、
トランスバーサルフィルタ６３は、入力されたサンプリ
ング値をそのまま加算回路１０１から等化回路１０に出
力する。即ち、この場合、トランスバーサルフィルタ６
３は、スルー状態となる。As shown in FIG. 6, when the phase error number is 16, the tap coefficient value C3 becomes 1, and C1, C
2, C4 and C5 are all 0. So in this case,
The transversal filter 63 outputs the input sampling value as it is from the addition circuit 101 to the equalization circuit 10. That is, in this case, the transversal filter 6
3 is in the through state.

【００７２】これに対して、位相誤差番号が１７，１
８，・・・と増加するに従って、加算回路１０１より出
力されるサンプリング値は、Ａ／Ｄ変換器９より入力さ
れる入力値に対して、位相が遅れ、位相誤差番号が３１
になったとき、加算回路１０１の出力は、１クロック分
遅れることになる。On the other hand, the phase error numbers are 17,1
8, the phase of the sampling value output from the adder circuit 101 is delayed with respect to the input value input from the A / D converter 9, and the phase error number is 31.
Then, the output of the adder circuit 101 is delayed by one clock.

【００７３】逆に、位相誤差番号が１６から１５，１
４，・・・と次第に小さくなると、加算回路１０１より
出力されるサンプリング値の位相は進み、位相誤差番号
が０に達すると、１クロック分位相が進むことになる。On the contrary, the phase error numbers from 16 to 15,1
4, the phase of the sampling value output from the adder circuit 101 advances, and when the phase error number reaches 0, the phase advances by one clock.

【００７４】このように、トランスバーサルフィルタ６
３は、一種の位相シフト回路を構成し、サンプリング位
相のずれを補正し、正しい位相のサンプリング値を、後
段の等化回路１０に出力する。In this way, the transversal filter 6
3 constitutes a kind of phase shift circuit, corrects the deviation of the sampling phase, and outputs the sampling value of the correct phase to the equalization circuit 10 in the subsequent stage.

【００７５】図１の実施例においても、パルス遅延回路
５１により、記録信号を、記録ヘッド２と再生ヘッド３
の間の離間距離Ｌにより規定される時間Ｔ（＝Ｌ／（ｒ
ω））に対応する時間だけ遅延させるのであるが、上述
したように、パルス遅延回路５１を、シフトレジスタに
より１クロック単位で遅延量を可変するようにすると、
ディスク３１上のデータの記録位置は最大±０．５クロ
ック分だけずれることになる。しかしながら、上述した
ように、トランスバーサルフィルタ６３の補間動作によ
り、位相シフトが行われ、この位相ずれが補正されるこ
とになる。従って、復調回路１１においては、正しいデ
ータを得ることが可能となる。Also in the embodiment of FIG. 1, the pulse delay circuit 51 outputs the recording signal to the recording head 2 and the reproducing head 3.
The time T (= L / (r
ω)), the pulse delay circuit 51 is delayed by a time corresponding to (ω)).
The recording position of the data on the disk 31 is displaced by a maximum of ± 0.5 clock. However, as described above, the phase shift is performed by the interpolation operation of the transversal filter 63, and this phase shift is corrected. Therefore, the demodulation circuit 11 can obtain correct data.

【００７６】図８は、データ誤り率の改善効果を表して
いる。縦軸は、Ａ／Ｄ変換時におけるサンプリング位相
に、故意に±０．２ビットの振幅を持つジッタを加えた
場合のデータ誤り率を示しており、横軸は、加えたジッ
タの周波数を表している。同図の曲線Ｂで表すように、
図１の実施例におけるデータ誤り率は、曲線Ａで示す、
位相補正をしない場合（図２０の例の場合）に比べて、
直流成分から数ｋＨｚのジッタ周波数領域でビット誤り
率が小さくなっていることが判る。FIG. 8 shows the effect of improving the data error rate. The vertical axis represents the data error rate when the jitter having an amplitude of ± 0.2 bits is intentionally added to the sampling phase during A / D conversion, and the horizontal axis represents the frequency of the added jitter. ing. As shown by the curve B in the figure,
The data error rate in the embodiment of FIG. 1 is shown by curve A,
Compared to the case without phase correction (in the case of FIG. 20),
It can be seen from the DC component that the bit error rate is small in the jitter frequency region of several kHz.

【００７７】記録ヘッド２と再生ヘッド３の通過時間差
によるサンプリング位相ずれや、ＰＬＬ回路１２のアナ
ログ素子の経年変化によるクロックの位相ずれなどは、
直流的なジッタと見なすことができる。また、再生され
たクロックマーク３２に対応する成分に含まれるノイズ
に起因するジッタも、ＰＬＬ回路１２の特性により、数
ｋＨｚ以下の成分が主である。従って、図８の曲線Ｂに
示すような特性が得られれば、これらの位相ずれに対し
て有効な結果が得られる。The sampling phase shift due to the difference in passage time between the recording head 2 and the reproducing head 3 and the clock phase shift due to the secular change of the analog elements of the PLL circuit 12
It can be regarded as direct current jitter. Also, due to the characteristics of the PLL circuit 12, the jitter due to noise contained in the component corresponding to the reproduced clock mark 32 is mainly a component of several kHz or less. Therefore, if the characteristic shown by the curve B in FIG. 8 is obtained, an effective result can be obtained for these phase shifts.

【００７８】図９は、第２の実施例を表している。この
実施例においては、図１における等化回路１０が省略さ
れた構成とされている。そして、トランスバーサルフィ
ルタ１１１が、図１におけるトランスバーサルフィルタ
６３と等化回路１０の両方の特性を満足するように、そ
の特性が設定されている。FIG. 9 shows the second embodiment. In this embodiment, the equalizing circuit 10 in FIG. 1 is omitted. The characteristics of the transversal filter 111 are set so as to satisfy the characteristics of both the transversal filter 63 and the equalization circuit 10 in FIG.

【００７９】即ち、図１のトランスバーサルフィルタ６
３の伝達関数をＨ１ｎ（ω）とする。ここで、ｎはタッ
プ係数の組を表しており、図６に示したように、０乃至
３１の値を取る。一方、図１の等化回路１０の伝達関数
をＨ２ｍ（ω）とする。ここで、ｍはディスク３１の半
径位置ｒによって異なる電磁変換特性に対応するための
領域分けの数を表し、例えば０乃至８の値を取る。即
ち、ディスク３１を半径位置ｒの方向に、９個の領域に
区分した場合における各領域に対応付けられた番号とな
る。That is, the transversal filter 6 of FIG.
The transfer function of 3 is H1n (ω). Here, n represents a set of tap coefficients, and takes a value of 0 to 31, as shown in FIG. On the other hand, the transfer function of the equalization circuit 10 in FIG. 1 is H2m (ω). Here, m represents the number of regions divided to correspond to electromagnetic conversion characteristics that differ depending on the radial position r of the disk 31, and takes a value of 0 to 8, for example. That is, the number is associated with each area when the disk 31 is divided into nine areas in the radial position r direction.

【００８０】この場合、トランスバーサルフィルタ１１
１の伝達関数Ｈ３ｋ（ω）を、次式で表すように設定す
る。 Ｈ３ｋ（ω）＝Ｈ１ｎ（ω）×Ｈ２ｍ（ω） 但し、ｋ＝ｎ×ｍである。In this case, the transversal filter 11
The transfer function H3k (ω) of 1 is set as represented by the following equation. H3k (ω) = H1n (ω) × H2m (ω) However, k = n × m.

【００８１】トランスバーサルフィルタ１１１の伝達関
数Ｈ３ｋ（ω）を、このように設定することにより、位
相補正と波形等化を、トランスバーサルフィルタ１１１
で同時に処理することができる。By setting the transfer function H3k (ω) of the transversal filter 111 in this way, phase correction and waveform equalization are performed.
Can be processed simultaneously.

【００８２】この場合、タップ係数指示回路６２は、例
えば図１０に示すように、タップ係数Ｃ１乃至Ｃ５を、
それぞれ発生する係数ＲＯＭ１２１乃至１２５により構
成することができる。これらの係数ＲＯＭ１２１乃至１
２５には、５ビットで表される位相誤差番号ｎと、３ビ
ットで表される等化領域番号ｍを合成し、合計８ビット
のアドレス（ｋ）とし、係数ＲＯＭ１２１乃至１２５に
供給する。タップ数（この実施例の場合、５個）分だけ
用意されている係数ＲＯＭ１２１乃至１２５は、入力さ
れたアドレスに対応するタップ係数Ｃ１乃至Ｃ５を出力
し、トランスバーサルフィルタ１１１に出力する。In this case, the tap coefficient instructing circuit 62 outputs the tap coefficients C1 to C5 as shown in FIG.
It can be configured by the coefficient ROMs 121 to 125 which are respectively generated. These coefficient ROMs 121 to 1
In 25, the phase error number n represented by 5 bits and the equalization area number m represented by 3 bits are combined to form an address (k) of 8 bits in total, which is supplied to the coefficient ROMs 121 to 125. The coefficient ROMs 121 to 125 prepared for the number of taps (five in this embodiment) output the tap coefficients C1 to C5 corresponding to the input address and output them to the transversal filter 111.

【００８３】係数ＲＯＭ１２１乃至１２５においては、
合計ｋ（＝ｎ×ｍ）組のタップ係数が用意され、各タッ
プ係数の値が、図１１に示すように、Ｈ１ｎ（ω）の特
性を有する係数列と、Ｈ２ｍ（ω）の特性を有する係数
列との畳み込みによって与えられている。In the coefficient ROMs 121 to 125,
A total of k (= n × m) sets of tap coefficients are prepared, and the values of each tap coefficient have a coefficient sequence having a characteristic of H1n (ω) and a characteristic of H2m (ω) as shown in FIG. It is given by the convolution with the sequence of coefficients.

【００８４】図９に示すように、トランスバーサルフィ
ルタ１１１により、補間処理だけでなく、波形等化処理
も兼用して行わせるようにすることで、回路規模の大き
なトランスバーサルフィルタを１つとすることができ、
高集積度のＬＳＩ設計が可能となり、回路の小型化が実
現できる。As shown in FIG. 9, the transversal filter 111 performs not only interpolation processing but also waveform equalization processing so that one transversal filter having a large circuit scale is provided. Can
Highly integrated LSI design is possible and circuit miniaturization can be realized.

【００８５】図１２は、第３の実施例を表している。こ
の実施例においては、図９におけるＡ／Ｄ変換器９、ト
ランスバーサルフィルタ１１１、復調回路１１、位相検
出回路６１、タップ係数指示回路６２が、それぞれアナ
ログ演算により行うことができるようになされている。
即ち、サンプルホールド回路１３１は、再生アンプ８の
出力を、ＰＬＬ回路１２の出力するクロックでサンプル
ホールドし、このサンプルホールド値（サンプリング
値）が後段のトランスバーサルフィルタ１１１Ａ以降で
処理されることになる。FIG. 12 shows the third embodiment. In this embodiment, the A / D converter 9, the transversal filter 111, the demodulation circuit 11, the phase detection circuit 61, and the tap coefficient instructing circuit 62 in FIG. 9 can perform analog calculations, respectively. .
That is, the sample-hold circuit 131 samples and holds the output of the reproduction amplifier 8 with the clock output from the PLL circuit 12, and the sample-hold value (sampling value) is processed by the transversal filter 111A and the subsequent stages. .

【００８６】この場合、トランスバーサルフィルタ１１
１Ａは、例えば図１３に示すように、サンプルホールド
回路１３１より出力されたサンプルホールド値を、１ク
ロック分ずつ遅延して、順次、後段に出力する遅延回路
１４１乃至１４４、遅延回路１４１乃至１４４の入出力
に所定の係数Ｃ１乃至Ｃ５を乗算する乗算回路１５０乃
至１５４、乗算回路１５０乃至１５４の出力を加算する
加算回路１６１により構成することができる。In this case, the transversal filter 11
As shown in FIG. 13, for example, 1A delays the sample-hold value output from the sample-hold circuit 131 by one clock and outputs the delayed sample-hold value to the subsequent stages in order of delay circuits 141 to 144 and delay circuits 141 to 144. It can be configured by multiplying circuits 150 to 154 for multiplying input and output by predetermined coefficients C1 to C5, and an adding circuit 161 for adding outputs of the multiplying circuits 150 to 154.

【００８７】また、この実施例においては、タップ係数
指示回路６２Ａが、タップ係数ＲＯＭ１７１とタップ係
数ＲＯＭ１７１より出力された係数Ｃ１乃至Ｃ５に対応
するデジタルデータをＤ／Ａ変換し、乗算回路１５０乃
至１５４に出力するＤ／Ａ変換器１８０乃至１８４によ
り構成されている。Further, in this embodiment, the tap coefficient instruction circuit 62A D / A-converts the digital data corresponding to the tap coefficient ROM 171 and the coefficients C1 to C5 output from the tap coefficient ROM 171, and the multiplication circuits 150 to 154. It is composed of D / A converters 180 to 184 for outputting to.

【００８８】この実施例においては、係数Ｃ１乃至Ｃ５
がアナログ電圧として、乗算回路１５０乃至１５４に供
給され、アナログレベルとしてのサンプルホールド値に
乗算されることになる。In this embodiment, the coefficients C1 to C5 are used.
Is supplied as an analog voltage to the multiplication circuits 150 to 154, and is multiplied by the sample hold value as an analog level.

【００８９】この実施例によれば、高速化の困難なデジ
タル乗算器を用いずに、トランスバーサルフィルタを実
現することができる。また、復調回路１１Ａも、アナロ
グ振幅値で処理を行うアナログビダビ復号器などを用い
ることができるため、デジタル構成とする場合より、高
速動作が可能となる。According to this embodiment, a transversal filter can be realized without using a digital multiplier whose speed is difficult to increase. Further, the demodulation circuit 11A can also use an analog Vidabi decoder that performs processing with an analog amplitude value, so that it can operate at a higher speed than when it has a digital configuration.

【００９０】図１４は、第４の実施例を表している。こ
の実施例においては、図１の実施例における場合のよう
に、トランスバーサルフィルタ６３によりクロックの位
相誤差を補正するのではなく、ＰＬＬ回路１２が出力す
るクロックをクロック遅延回路１９１に供給し、このク
ロック遅延回路１９１で位相誤差に対応する分だけクロ
ックの遅延時間を制御するようになされている。このた
め、位相検出回路６１により検出された位相誤差が、ク
ロック遅延回路１９１に供給されている。そして、クロ
ック遅延回路１９１により位相が補正されたクロック
が、Ａ／Ｄ変換器９、等化回路１０、および復調回路１
１に供給されるようになされている。FIG. 14 shows the fourth embodiment. In this embodiment, as in the case of the embodiment shown in FIG. 1, the phase error of the clock is not corrected by the transversal filter 63, but the clock output from the PLL circuit 12 is supplied to the clock delay circuit 191. The clock delay circuit 191 controls the clock delay time by an amount corresponding to the phase error. Therefore, the phase error detected by the phase detection circuit 61 is supplied to the clock delay circuit 191. Then, the clock whose phase is corrected by the clock delay circuit 191 is used as the A / D converter 9, the equalization circuit 10, and the demodulation circuit 1.
1 is supplied.

【００９１】但し、記録回路６とパルス遅延回路５１に
は、ＰＬＬ回路１２により生成され、クロック遅延回路
１９１より補正される前のクロックが供給されるように
なされている。その他の構成は、図１における場合と同
様である。However, the recording circuit 6 and the pulse delay circuit 51 are supplied with the clock generated by the PLL circuit 12 and before being corrected by the clock delay circuit 191. Other configurations are similar to those in FIG.

【００９２】この実施例においては、復調回路１１にお
いてデータを誤りなく検出するには、サンプリング位相
誤差を約０．１クロック以下にする必要がある。そこ
で、この実施例におけるクロック遅延回路１９１は、少
なくとも０．１クロック以下の遅延時間の分解能を有す
るもので構成する必要がある。In this embodiment, in order for the demodulation circuit 11 to detect data without error, the sampling phase error must be about 0.1 clock or less. Therefore, the clock delay circuit 191 in this embodiment needs to be configured with a delay time resolution of at least 0.1 clock or less.

【００９３】また、パルス遅延回路５１は、シフトレジ
スタにより構成されるため、上述したように、記録する
データは正規の位置から最大±０．５クロック分だけず
れる可能性がある。この位相ずれに、さらにＰＬＬ回路
１２のジッタが加算されるため、クロック遅延回路１９
１の遅延時間は、少なくとも１クロック分以上の遅延時
間の可変幅を有するものとする必要がある。Further, since the pulse delay circuit 51 is composed of a shift register, as described above, the data to be recorded may be deviated from the normal position by a maximum of ± 0.5 clock. Since the jitter of the PLL circuit 12 is added to this phase shift, the clock delay circuit 19
The delay time of 1 needs to have a variable width of the delay time of at least 1 clock or more.

【００９４】図１５は、第５の実施例を表している。こ
の実施例においては、図１４における実施例のクロック
遅延回路１９１が省略され、位相検出回路６１の出力す
る位相誤差が、ＰＬＬ回路２０１に直接供給されるよう
になされている。即ち、この実施例においては、ＰＬＬ
回路２０１のＶＣＯ２０２が、位相検出回路６１の出力
する位相誤差に対応して、その発生するクロックの位相
を変化させるように構成される。その他の構成は、図１
４における場合と同様である。FIG. 15 shows the fifth embodiment. In this embodiment, the clock delay circuit 191 of the embodiment shown in FIG. 14 is omitted, and the phase error output from the phase detection circuit 61 is directly supplied to the PLL circuit 201. That is, in this embodiment, the PLL
The VCO 202 of the circuit 201 is configured to change the phase of the generated clock in response to the phase error output by the phase detection circuit 61. Other configurations are shown in FIG.
It is similar to the case in 4.

【００９５】この実施例の場合、記録モード時において
も、ＰＬＬ回路２０１で位相補正したクロックが、記録
回路６とパルス遅延回路５１に供給されるため、記録モ
ード時においては、位相検出回路６１の出力を一定値に
切り換えて、ＰＬＬ回路２０１を動作させる。In the case of this embodiment, the clock whose phase is corrected by the PLL circuit 201 is supplied to the recording circuit 6 and the pulse delay circuit 51 even in the recording mode. The output is switched to a constant value and the PLL circuit 201 is operated.

【００９６】図１６は、第６の実施例を表している。こ
の実施例においては、図１５の実施例におけるパルス遅
延回路５１が省略され、記録ヘッド２と再生ヘッド３の
ディスク３１に対する半径位置ｒの情報が、ＰＬＬ回路
２０１に供給されるようになされている。そして、ＰＬ
Ｌ回路２０１は、位相検出回路６１からの位相誤差に対
応して、ＶＣＯ２０２の発振位相を制御するだけでな
く、半径位置ｒ（または領域番号ｍ）に対応して、ＶＣ
Ｏ２０２の発振位相を制御するようになされている。FIG. 16 shows a sixth embodiment. In this embodiment, the pulse delay circuit 51 in the embodiment of FIG. 15 is omitted, and information on the radial position r of the recording head 2 and the reproducing head 3 with respect to the disk 31 is supplied to the PLL circuit 201. . And PL
The L circuit 201 not only controls the oscillation phase of the VCO 202 in response to the phase error from the phase detection circuit 61, but also corresponds to the radial position r (or region number m)
The oscillation phase of O202 is controlled.

【００９７】このようにすれば、パルス遅延回路５１が
不要となるため、さらに装置を小型化し、低コスト化す
ることが可能となる。In this way, the pulse delay circuit 51 is not necessary, and the device can be further downsized and the cost can be reduced.

【００９８】以上、本発明を磁気ディスク装置に応用し
た場合を例として説明したが、本発明は、光ディスク、
光磁気ディスクなど、その他の記録媒体を駆動する記録
媒体駆動装置に応用することが可能である。The case where the present invention is applied to a magnetic disk device has been described above as an example.
The present invention can be applied to a recording medium drive device that drives other recording media such as a magneto-optical disk.

【００９９】[0099]

【発明の効果】以上の如く本発明の記録媒体駆動装置に
よれば、クロックの位相誤差が最小になるように補正す
るようにしたので、生成手段が経年変化したような場合
においても、正確にデータを読み取り、データの誤り率
が悪化するのを抑制することが可能となる。As described above, according to the recording medium driving apparatus of the present invention, the correction is made so that the phase error of the clock is minimized. Therefore, even if the generation means is aged, the correction is accurate. It is possible to read the data and suppress the deterioration of the data error rate.

【０１００】また、記録手段と再生手段の通過時間差に
起因するクロックの位相ずれに起因するデータ誤り率の
悪化も抑制することが可能になる。Further, it is possible to suppress the deterioration of the data error rate due to the phase shift of the clock due to the passage time difference between the recording means and the reproducing means.

【０１０１】さらに、記録手段に供給するデジタルデー
タの遅延時間を制御する遅延手段を設ける場合において
は、その構成を簡略化し、ＬＳＩ上に高集積度で集積す
ることが可能となり、以て、低コスト化が実現できる。Further, in the case where the delay means for controlling the delay time of the digital data supplied to the recording means is provided, the structure thereof can be simplified and the LSI can be integrated with a high degree of integration. Cost reduction can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の記録媒体駆動装置を応用した磁気ディ
スク装置の第１の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of a first embodiment of a magnetic disk device to which a recording medium driving device of the present invention is applied.

【図２】図３の実施例の動作の原理を説明する図であ
る。FIG. 2 is a diagram illustrating the principle of operation of the embodiment of FIG.

【図３】図１の位相検出回路６１の一実施例の構成を示
すブロック図である。3 is a block diagram showing a configuration of an embodiment of a phase detection circuit 61 of FIG.

【図４】図１の位相検出回路６１の他の構成例を示すブ
ロック図である。4 is a block diagram showing another configuration example of the phase detection circuit 61 of FIG.

【図５】図１のトランスバーサルフィルタ６３の構成例
を示すブロック図である。5 is a block diagram showing a configuration example of a transversal filter 63 in FIG.

【図６】図５のタップ係数ＲＯＭ１０２の記憶するタッ
プ係数を説明する図である。FIG. 6 is a diagram illustrating tap coefficients stored in a tap coefficient ROM 102 of FIG.

【図７】図５のタップ係数ＲＯＭ１０２の記憶するタッ
プ係数を説明する図である。FIG. 7 is a diagram illustrating tap coefficients stored in a tap coefficient ROM 102 of FIG.

【図８】図１の実施例の特性を説明する図である。FIG. 8 is a diagram illustrating characteristics of the embodiment of FIG.

【図９】第２の実施例の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of a second exemplary embodiment.

【図１０】図９のタップ係数指示回路６２の構成例を示
すブロック図である。10 is a block diagram showing a configuration example of a tap coefficient instruction circuit 62 in FIG.

【図１１】図１０の係数ＲＯＭ１２１乃至１２５に記憶
するタップ係数を説明する図である。11 is a diagram illustrating tap coefficients stored in coefficient ROMs 121 to 125 of FIG.

【図１２】第３の実施例の構成を示すブロック図であ
る。FIG. 12 is a block diagram showing a configuration of a third exemplary embodiment.

【図１３】図１２のトランスバーサルフィルタ１１１Ａ
の構成例を示すブロック図である。FIG. 13 is a transversal filter 111A of FIG.
3 is a block diagram showing a configuration example of FIG.

【図１４】第４の実施例の構成を示すブロック図であ
る。FIG. 14 is a block diagram showing a configuration of a fourth exemplary embodiment.

【図１５】第５の実施例の構成を示すブロック図であ
る。FIG. 15 is a block diagram showing a configuration of a fifth example.

【図１６】第６の実施例の構成を示すブロック図であ
る。FIG. 16 is a block diagram showing a configuration of a sixth exemplary embodiment.

【図１７】自己同期型ディスクのフォーマットを説明す
る図である。FIG. 17 is a diagram illustrating a format of a self-synchronous disc.

【図１８】自己同期型ディスクを駆動するディスク駆動
装置の構成例を示すブロック図である。FIG. 18 is a block diagram showing a configuration example of a disk drive device that drives a self-synchronous disk.

【図１９】外部同期型ディスクのフォーマットを説明す
る図である。FIG. 19 is a diagram illustrating the format of an external synchronization type disc.

【図２０】外部同期型ディスクを駆動するディスク駆動
装置の構成例を示すブロック図である。FIG. 20 is a block diagram showing a configuration example of a disk drive device that drives an external synchronous disk.

【図２１】図２０の記録ヘッド２と再生ヘッド３の離間
を説明する図である。21 is a diagram for explaining the separation between the recording head 2 and the reproducing head 3 in FIG.

【符号の説明】[Explanation of symbols]

１ ディスク ２ 記録ヘッド ３ 再生ヘッド ４ 水晶振動子 ５ ＰＬＬ回路 ６ 記録回路 ７ 記録アンプ ８ 再生アンプ ９ Ａ／Ｄ変換器 １０ 等化回路 １１ 復調回路 １２ ＰＬＬ回路 ２１ プリアンブル ２２ データ ２３ ギャップ ３１ ディスク ３２ クロックマーク ３３ データ ３５，５１ パルス遅延回路 ６１ 位相検出回路 ６２ タップ係数指示回路 ６３ トランスバーサルフィルタ ７１ 仮判定器 ７２ パターン検出回路 ７３ 振幅推定回路 ７４ 除算回路 ７５ 遅延回路 ７６ レジスタ ７７ 乗算回路 ７８，７９ 加算回路 ８１乃至８４ 遅延回路 ９０乃至９４ 乗算回路 １０１ 加算回路 １０２ タップ係数ＲＯＭ １１１ トランスバーサルフィルタ １２１乃至１２５ 係数ＲＯＭ １４１乃至１４４ 遅延回路 １５０乃至１５４ 乗算回路 １６１ 加算回路 １７１ タップ係数ＲＯＭ １８０乃至１８４ Ｄ／Ａ変換器 １９１ クロック遅延回路 ２０１ ＰＬＬ回路 ２０２ ＶＣＯ 1 disk 2 recording head 3 reproducing head 4 crystal oscillator 5 PLL circuit 6 recording circuit 7 recording amplifier 8 reproducing amplifier 9 A / D converter 10 equalizing circuit 11 demodulating circuit 12 PLL circuit 21 preamble 22 data 23 gap 31 disk 32 clock Mark 33 data 35,51 pulse delay circuit 61 phase detection circuit 62 tap coefficient instruction circuit 63 transversal filter 71 provisional decision unit 72 pattern detection circuit 73 amplitude estimation circuit 74 division circuit 75 delay circuit 76 register 77 multiplication circuit 78, 79 addition circuit 81 to 84 Delay circuit 90 to 94 Multiplier circuit 101 Adder circuit 102 Tap coefficient ROM 111 Transversal filter 121 to 125 Coefficient ROM 141 to 144 Delay circuit 150 to 154 Multiplier circuit 161 Addition Circuit 171 tap coefficient ROM 180 to 184 D / A converter 191 clock delay circuit 201 PLL circuit 202 VCO

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 デジタルデータを記録する場合に用いら
れるクロックを生成するための基準とされるとともに、
前記デジタルデータを再生する場合のクロックを生成す
るための基準ともされる基準信号が、予め記録されてい
る記録媒体を駆動する記録媒体駆動装置において、 前記記録媒体を再生し、アナログレベルの再生信号を出
力する再生手段と、 前記再生手段の出力する再生信号に含まれる前記基準信
号に対応する成分の位相に同期して、前記クロックを生
成する生成手段と、 前記再生手段の出力するアナログレベルの前記再生信号
を、前記生成手段により生成された前記クロックにより
サンプリングし、サンプリング値を出力するサンプリン
グ手段と、 前記生成手段により生成された前記クロックを基準にし
て、前記サンプリング値から前記デジタルデータを復調
する復調手段と、 前記クロックの位相誤差を検出する検出手段と、 前記検出手段の検出する位相誤差が最小になるように補
正処理を行う補正手段とを備えることを特徴とする記録
媒体駆動装置。1. A reference for generating a clock used when recording digital data, and
A recording medium driving device for driving a recording medium in which a reference signal, which is also used as a reference for generating a clock when reproducing the digital data, is recorded in advance, and reproduces the recording medium to reproduce an analog level reproduction signal Reproducing means for outputting the clock, a generating means for generating the clock in synchronization with the phase of the component corresponding to the reference signal included in the reproduced signal output by the reproducing means, and an analog level output by the reproducing means. Sampling means for sampling the reproduction signal by the clock generated by the generating means and outputting a sampling value; and demodulating the digital data from the sampling value based on the clock generated by the generating means Demodulating means, detecting means for detecting a phase error of the clock, and the detecting means. Recording medium drive which phase error detection is characterized in that it comprises a correction means for performing correction processing so as to minimize. 【請求項２】 前記サンプリング値を波形等化する等化
手段をさらに備えることを特徴とする請求項１に記載の
記録媒体駆動装置。2. The recording medium driving device according to claim 1, further comprising an equalizing means for equalizing the waveform of the sampling value. 【請求項３】 前記補正手段は、前記位相誤差に対応し
て、前記サンプリング値を補間することを特徴とする請
求項１または２に記載の記録媒体駆動装置。3. The recording medium driving device according to claim 1, wherein the correction unit interpolates the sampling value in accordance with the phase error. 【請求項４】 前記補正手段は、前記位相誤差に対応し
てタップ係数を変化させるトランスバーサルフィルタで
あることを特徴とする請求項３に記載の記録媒体駆動装
置。4. The recording medium drive device according to claim 3, wherein the correction unit is a transversal filter that changes a tap coefficient in accordance with the phase error. 【請求項５】 前記補正手段は、前記サンプリング値を
補間するとともに、波形等化するように、タップ係数を
変化させるトランスバーサルフィルタであることを特徴
とする請求項１に記載の記録媒体駆動装置。5. The recording medium drive device according to claim 1, wherein the correction unit is a transversal filter that interpolates the sampling value and changes a tap coefficient so as to equalize the waveform. . 【請求項６】 前記補正手段は、前記生成手段により生
成される前記クロックの遅延時間を前記位相誤差に対応
して制御することを特徴とする請求項１または２に記載
の記録媒体駆動装置。6. The recording medium driving device according to claim 1, wherein the correction unit controls a delay time of the clock generated by the generation unit in accordance with the phase error. 【請求項７】 前記補正手段の遅延時間の分解能は、前
記生成手段により生成される前記クロックの周期の１／
１０以下であることを特徴とする請求項６に記載の記録
媒体駆動装置。7. The resolution of the delay time of the correction means is 1 / the cycle of the clock generated by the generation means.
The recording medium drive device according to claim 6, wherein the number is 10 or less. 【請求項８】 前記生成手段と前記補正手段は、ＰＬＬ
回路で共通に構成されることを特徴とする請求項１また
は２に記載の記録媒体駆動装置。8. The PLL is provided in the generating unit and the correcting unit.
The recording medium drive device according to claim 1 or 2, wherein the recording medium drive device is configured in common. 【請求項９】 前記再生手段に対して前記記録媒体の移
動方向に所定の距離だけ離間して配置され、前記記録媒
体に前記デジタルデータを記録する記録手段と、 前記記録媒体の前記再生手段と記録手段に対する相対速
度に対応して、前記記録手段へ供給する前記デジタルデ
ータの遅延時間を制御する遅延手段とをさらに備えるこ
とを特徴とする請求項１乃至８のいずれかに記載の記録
媒体駆動装置。9. Recording means for recording the digital data on the recording medium, the recording means being spaced apart from the reproducing means by a predetermined distance in the moving direction of the recording medium, and the reproducing means for the recording medium. 9. The recording medium drive according to claim 1, further comprising a delay unit that controls a delay time of the digital data supplied to the recording unit according to a relative speed with respect to the recording unit. apparatus. 【請求項１０】 前記遅延手段の遅延時間は、前記生成
手段により生成される前記クロックの１周期を単位とす
ることを特徴とする請求項９に記載の記録媒体駆動装
置。10. The recording medium drive device according to claim 9, wherein the delay time of the delay unit is set in units of one cycle of the clock generated by the generation unit. 【請求項１１】 前記再生手段に対して前記記録媒体の
移動方向に所定の距離だけ離間して配置され、前記記録
媒体に前記デジタルデータを記録する記録手段をさらに
備え、 前記生成手段と前記補正手段は、ＰＬＬ回路で共通に構
成され、前記ＰＬＬ回路は、前記記録媒体の前記再生手
段と記録手段に対する相対速度に対応して、前記クロッ
クの位相を制御することを特徴とする請求項１または２
に記載の記録媒体駆動装置。11. A recording means for recording the digital data on the recording medium, the recording means being spaced apart from the reproducing means by a predetermined distance in the moving direction of the recording medium, the generating means and the correction means. The means is commonly configured by a PLL circuit, and the PLL circuit controls the phase of the clock according to a relative speed of the recording medium with respect to the reproducing means and the recording means. Two
The recording medium drive device described in 1. 【請求項１２】 前記検出手段は、 前記復調手段に供給される前記サンプリング値から、所
定の論理の推定値を推定する推定手段と、 前記推定手段により推定された推定値を用いて、前記復
調手段に供給される前記サンプリング値の論理を判定す
る判定手段と、 前記復調手段に供給される前記サンプリング値と、前記
推定手段により推定された推定値から、前記クロックの
位相誤差を演算する演算手段とを備えることを特徴とす
る請求項１乃至１１のいずれかに記載の記録媒体駆動装
置。12. The demodulating means uses the estimating means for estimating an estimated value of a predetermined logic from the sampling value supplied to the demodulating means, and the estimated value estimated by the estimating means. Determining means for determining the logic of the sampling value supplied to the means, calculating means for calculating the phase error of the clock from the sampling value supplied to the demodulating means and the estimated value estimated by the estimating means. The recording medium driving device according to claim 1, further comprising: 【請求項１３】 前記検出手段は、 前記判定手段により判定された論理から、前記論理のパ
ターンを検出するパターン検出手段と、 前記パターン検出手段が所定のパターンを検出したと
き、前記演算手段の演算結果を取り込む取込手段とをさ
らに備えることを特徴とする請求項１２に記載の記録媒
体駆動装置。13. The detection means detects a pattern of the logic from the logic judged by the judgment means, and a calculation of the calculation means when the pattern detection means detects a predetermined pattern. 13. The recording medium drive device according to claim 12, further comprising a capturing unit that captures a result. 【請求項１４】 前記推定手段は、第１の論理に対応す
る第１の推定値と、第２の論理に対応する第２の推定値
とを推定し、 前記検出手段は、 前記第１の推定値と第２の推定値の差を演算する第１の
減算手段と、 前記復調手段に供給される前記サンプリング値に所定の
係数を乗算する乗算手段と、 前記第１の推定値と第２の推定値の和と、前記乗算手段
の出力との差を演算する第２の減算手段とをさらに備
え、 前記演算手段は、前記第１の減算手段と第２の減算手段
の出力から、前記クロックの位相誤差を演算することを
特徴とする請求項１２または１３に記載の記録媒体駆動
装置。14. The estimating means estimates a first estimated value corresponding to a first logic and a second estimated value corresponding to a second logic, and the detecting means comprises a first estimated value. First subtracting means for calculating a difference between the estimated value and the second estimated value; multiplying means for multiplying the sampling value supplied to the demodulating means by a predetermined coefficient; and the first estimated value and the second Further comprising second subtraction means for calculating a difference between the sum of the estimated values of and the output of the multiplying means, wherein the calculating means calculates the difference from the outputs of the first subtracting means and the second subtracting means 14. The recording medium driving device according to claim 12, wherein a phase error of a clock is calculated.