JPH07302467A - Waveform equalizing channel - Google Patents

Abstract

PURPOSE:To stably obtain an optimized characteristic even in the case tap coefficients are made asymmetrical by controlling an automatic gain loop and a phase synchronizing loop with the equalization output of the equalizer for AGC and PLL controls whose equalization characteristic is fixed. CONSTITUTION:Since an equalizer for AGC and PLL controls 5 has a fixed equalization characteristic, a correlation among a tap coefficient correction, the phase synchronizing loop and the automatic gain control loop is not present. Consequently, the phase synchronizing loop and the automatic gain control loop are stably operated and the tap coefficient correction in the automatic equalization mode of an equalizer with an automatic equalization function 4 can be stably performed. Since tap coefficient values h1, h2 and h4, h5 of the front and rear of the tap coefficient value h3 of a center tap are optimally set in accordance with, for example, asymmetries of the front and rear positions of the peak position of the waveform of an input signal in the equalizer with the automatic equalization function 4 in which the tap coefficient correction is performed in such a manner, a sufficient equalization characteristic can be obtained even though the waveform is asymmetrical in the front and rear positions of the peak position of the input signal and the input of the equalizer is phasicly modulated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、波形等化技術に関し、
特に、磁気ディスク、磁気テープ装置等のデータファイ
ル装置における読み出し波形の波形等化等に適用して有
効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to waveform equalization technology,
In particular, the present invention relates to a technique effectively applied to waveform equalization of a read waveform in a data file device such as a magnetic disk or magnetic tape device.

【０００２】[0002]

【従来の技術】近年、コンピュータの外部記憶装置であ
る磁気ディスク装置等では、安定化、無調整化を目的と
して、ディスクからの読み出し信号を等化するチャネル
に自動等化機能を内蔵することにより、自動的に最適等
化特性を得ることが盛んに行われるようになった。2. Description of the Related Art In recent years, a magnetic disk device, which is an external storage device of a computer, has a built-in automatic equalization function in a channel for equalizing a read signal from a disk for the purpose of stabilization and no adjustment. , Automatically obtaining optimum equalization characteristics has become popular.

【０００３】例えば、図７に示す従来例によれば、磁気
ディスク装置において、読み出し信号等化チャネルは、
プリアンプ、ＶＧＡ（可変利得増幅器）、アナログ等化
器、Ａ／Ｄ変換器、３タップＦＩＲ等化器（コサイン等
化器）および係数補正部（Ｋループ）により構成される
自動等化機能付き等化器、ビタビ複号器、８−９デコー
ダ、クロック再生回路（図示せず）、利得調整回路（図
示せず）により構成されている。For example, according to the conventional example shown in FIG. 7, in the magnetic disk device, the read signal equalization channel is
Preamplifier, VGA (variable gain amplifier), analog equalizer, A / D converter, 3-tap FIR equalizer (cosine equalizer), and automatic equalization function with coefficient correction unit (K loop) It includes a digitizer, a Viterbi decoder, an 8-9 decoder, a clock recovery circuit (not shown), and a gain adjustment circuit (not shown).

【０００４】磁気ディスクから読み出した信号は、まず
プリアンプにより増幅される。増幅された信号はＶＧＡ
に入力され、ＶＧＡでは信号振幅が最適となるよう増幅
率が制御される。この信号は、アナログ等化器により等
化された後、Ａ／Ｄ変換器によりディジタル値に変換さ
れる。ディジタル値に変換された信号は３タップＦＩＲ
等化器により等化が行われ、等化結果はビタビ復号器に
より１、０の符号に変換されると共に、クロック再生回
路、および、利得調整回路に入力され、Ａ／Ｄ変換器の
クロック再生、およびＶＧＡ利得調整が行われる。The signal read from the magnetic disk is first amplified by the preamplifier. The amplified signal is VGA
In the VGA, the amplification factor is controlled so that the signal amplitude becomes optimum. This signal is equalized by an analog equalizer and then converted into a digital value by an A / D converter. Signal converted to digital value is 3-tap FIR
Equalization is performed by the equalizer, and the equalization result is converted into a code of 1 and 0 by the Viterbi decoder and is input to the clock recovery circuit and the gain adjustment circuit to recover the clock of the A / D converter. , And VGA gain adjustment is performed.

【０００５】係数補正部（Ｋループ）は、３タップＦＩ
Ｒ等化器の等化特性最適化のためのループであり、３タ
ップＦＩＲ等化器出力の等化誤差が小さくなるよう、タ
ップ係数補正が行われ、３タップＦＩＲ等化器の等化特
性が最適化される。すなわち、３個あるタップ中、係数
補正により変更可能なタップ係数は、両端の２個のみで
あり、かつその２個は、同一値Ｋなる値を取るよう制限
が加えられる。また、中央タップの係数は、１に固定さ
れる。この結果、前記従来技術に開示された３タップＦ
ＩＲ等化器の振幅特性は、常に余弦特性を持つ。また直
流ゲインはタップ係数Ｋの値により変動するが、この変
動分は、利得調整回路により補償されている。The coefficient correction unit (K loop) is a 3-tap FI.
This is a loop for optimizing the equalization characteristic of the R equalizer, and tap coefficient correction is performed so that the equalization error of the output of the 3-tap FIR equalizer is reduced, and the equalization characteristic of the 3-tap FIR equalizer is performed. Is optimized. That is, of the three taps, the tap coefficients that can be changed by the coefficient correction are only two at both ends, and the two taps are limited to have the same value K. Further, the coefficient of the center tap is fixed to 1. As a result, the 3-tap F disclosed in the prior art
The amplitude characteristic of the IR equalizer always has a cosine characteristic. Further, the DC gain fluctuates depending on the value of the tap coefficient K, but this fluctuation is compensated by the gain adjusting circuit.

【０００６】[0006]

【発明が解決しようとする課題】上記従来技術では、３
タップＦＩＲ等化器は余弦特性を示すような制限のもと
に、等化特性の最適化が行われる。このため、波形等化
の際の位相特性は、常に直線特性となる。よって、たと
えばＭＲ（磁気抵抗効果素子）ヘッド等からの再生信号
のように波形がピーク位置の前後で非対称で、等化器入
力が位相的に変調を受けている場合には、十分な等化特
性を得ることが困難であった。In the above-mentioned prior art, 3
The tap FIR equalizer optimizes the equalization characteristic under the limitation of showing the cosine characteristic. Therefore, the phase characteristic at the time of waveform equalization is always a linear characteristic. Therefore, when the waveform is asymmetric before and after the peak position and the equalizer input is phase-modulated as in the case of a reproduction signal from an MR (magnetoresistive effect element) head or the like, sufficient equalization is performed. It was difficult to obtain the characteristics.

【０００７】本発明の目的は、タップ係数を非対称化し
た場合においても安定に最適等化特性を得ることが可能
な波形等化技術を提供することにある。An object of the present invention is to provide a waveform equalization technique capable of stably obtaining optimum equalization characteristics even when tap coefficients are made asymmetric.

【０００８】本発明の他の目的は、安定な係数補正動作
をより少ない回路規模で実現することが可能な波形等化
技術を提供することにある。Another object of the present invention is to provide a waveform equalization technique capable of realizing stable coefficient correction operation with a smaller circuit scale.

【０００９】[0009]

【課題を解決するための手段】等化誤差の小さい等化特
性を実現するには、タップ係数値の対称化の制約をはず
し、タップ係数値の非対称化によって位相等化特性を持
たせることが考えられる。本出願の発明者らは、このよ
うな場合クロック再生回路および、利得調整回路は、等
化出力により制御されるので、係数補正動作とクロック
再生回路、および利得調整回路それぞれの動作が干渉し
あい、等化チャネルとして安定動作を確保することが困
難となることを見いだした。In order to realize an equalization characteristic with a small equalization error, it is necessary to remove the constraint on the symmetry of the tap coefficient values and give the phase equalization characteristics by making the tap coefficient values asymmetric. Conceivable. In such a case, the inventors of the present application control the clock recovery circuit and the gain adjustment circuit by the equalized output, so that the coefficient correction operation and the operations of the clock recovery circuit and the gain adjustment circuit interfere with each other, We have found that it is difficult to secure stable operation as an equalization channel.

【００１０】そこで、本発明では、自動等化機能付き等
化器（第１の等化器）とは別に、固定の等化特性を有す
るＡＧＣ・ＰＬＬ制御用等化器（第２の等化器）を設
け、自動等化中は、クロック再生回路（位相同期ルー
プ）、および利得調整回路（自動利得制御ループ）を、
前述のＡＧＣ・ＰＬＬ制御用等化器の等化出力を用いて
行うこととした。Therefore, in the present invention, in addition to the equalizer with automatic equalization function (first equalizer), an equalizer for AGC / PLL control (second equalizer) having a fixed equalization characteristic is provided. A clock recovery circuit (phase locked loop) and a gain adjustment circuit (automatic gain control loop) during automatic equalization.
It is decided to use the equalized output of the above-mentioned AGC / PLL control equalizer.

【００１１】また、回路量を削減するために、自動等化
機能付き等化器として、１タップの係数値を固定化した
ＦＩＲ等化器としてもよい。その場合は、上記手段が適
用できるよう、係数補正手段に等化誤差算出に用いる期
待値をタップ係数補正ごとに適応的に変化させる機能、
あるいは、利得調整回路における目標振幅値をタップ係
数補正ごとに適応的に変化させる機能を設ける。Further, in order to reduce the circuit amount, an equalizer with an automatic equalizing function may be used as an FIR equalizer in which the coefficient value of one tap is fixed. In that case, a function of adaptively changing the expected value used for the equalization error calculation in the coefficient correction means for each tap coefficient correction so that the above means can be applied,
Alternatively, a function for adaptively changing the target amplitude value in the gain adjustment circuit for each tap coefficient correction is provided.

【００１２】[0012]

【作用】本発明に係るＡＧＣ・ＰＬＬ制御用等化器の等
化出力は、自動等化時、クロック再生回路、および利得
調整回路に作用し、Ａ／Ｄサンプリングクロック制御、
および、ＶＧＡに於ける利得制御を行うための入力とな
る。自動等化機能付き等化器は、本条件で設定されるサ
ンプリングクロック位相、およびＶＧＡ利得のもとで、
最適化されるよう係数補正動作を行う。本構成とするこ
とにより、係数補正動作、クロック再生回路、および利
得調整回路の、それぞれの動作の干渉を除去し、自動等
化の安定動作を確保することができる。The equalized output of the equalizer for AGC / PLL control according to the present invention acts on the clock recovery circuit and the gain adjustment circuit during automatic equalization to control the A / D sampling clock,
It also serves as an input for gain control in VGA. The equalizer with the automatic equalization function, under the sampling clock phase and VGA gain set under these conditions,
The coefficient correction operation is performed so as to be optimized. With this configuration, it is possible to eliminate the interference of the respective operations of the coefficient correction operation, the clock recovery circuit, and the gain adjustment circuit, and to secure stable operation of automatic equalization.

【００１３】また、等化誤差算出に用いる期待値をタッ
プ係数補正ごとに適応的に変化させる機能は、１タップ
係数を固定値とする自動等化機能付き等化器における等
化誤差算出部（係数補正部）に作用する。等化特性補正
時、利得調整回路はＡＧＣ・ＰＬＬ制御用等化器の等化
出力により行うため、ＡＧＣ・ＰＬＬ制御用等化器の直
流ゲインと、自動等化機能付き等化器の直流ゲインの違
いにより、自動等化機能付き等化器の等化出力の振幅が
期待値に対してずれる。本機能は、期待値をタップ係数
補正ごとに適応的に補正することにより、等化誤差算出
結果の誤差を補償するものである。Further, the function of adaptively changing the expected value used for the equalization error calculation for each tap coefficient correction is the equalization error calculation unit ( It acts on the coefficient correction unit). When correcting the equalization characteristics, the gain adjustment circuit uses the equalized output of the equalizer for AGC / PLL control, so the DC gain of the equalizer for AGC / PLL control and the DC gain of the equalizer with automatic equalization function , The amplitude of the equalized output of the equalizer with automatic equalization function deviates from the expected value. This function compensates the error of the equalization error calculation result by adaptively correcting the expected value for each tap coefficient correction.

【００１４】また、前記等化誤差算出結果の誤差を補償
する他の手段として、利得調整回路における目標振幅値
をタップ係数補正ごとに適応的に変化させる機能は、利
得調整回路に作用し、ＡＧＣ・ＰＬＬ制御用等化器の直
流ゲインと、自動等化機能付き等化器の直流ゲインの違
いにより発生する、自動等化機能付き等化器の等化出力
の振幅の期待値に対するずれを、利得調整回路における
目標振幅値をタップ係数補正ごとに適応的に変化させる
ことにより、等化誤差算出結果の誤差を補償するもので
ある。Further, as another means for compensating the error of the equalization error calculation result, the function of adaptively changing the target amplitude value in the gain adjusting circuit for each tap coefficient correction acts on the gain adjusting circuit, and the AGC is performed. The deviation of the amplitude of the equalized output of the equalizer with automatic equalization function from the expected value, which occurs due to the difference between the DC gain of the equalizer for PLL control and the DC gain of the equalizer with automatic equalization function, By adaptively changing the target amplitude value in the gain adjustment circuit for each tap coefficient correction, the error of the equalization error calculation result is compensated.

【００１５】[0015]

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００１６】（実施例１）図１は、本発明の一実施例で
ある波形等化チャネルの構成の一例を示す概念図であ
り、図２は、その一部の構成をさらに詳細に例示した概
念図である。また、図５は、本実施例の波形等化チャネ
ルを備えたデータファイル装置の側断面図であり、図６
は、その平断面図である。なお、以下の説明では図中同
一あるいは相当する部位については、同一符号で示す。(Embodiment 1) FIG. 1 is a conceptual diagram showing an example of the structure of a waveform equalization channel which is an embodiment of the present invention, and FIG. 2 illustrates a part of the structure in more detail. It is a conceptual diagram. 5 is a side sectional view of a data file device including the waveform equalization channel of this embodiment, and FIG.
FIG. 4 is a plan sectional view thereof. In the following description, the same or corresponding parts in the drawings will be denoted by the same reference numerals.

【００１７】まず、図５を参照しながら、本実施例のデ
ータファイル装置について説明する。全体を破線で囲ん
で示すデータファイル装置１０１は、制御ユニット１０
０とともに外部記憶装置を構成している。本実施例の場
合、データファイル装置１０１は、たとえば、磁気ディ
スク記憶装置１０２により具現化されている。しかし、
本発明の利用においては、磁気ディスク記憶装置１０２
からなるデータファイル装置１０１に限定されるもので
はなく他の磁気記憶媒体を用いたデータファイル装置１
０１に適用することも可能である。First, the data file device of this embodiment will be described with reference to FIG. The data file device 101 shown by enclosing the whole with a broken line is the control unit 10
0 constitutes an external storage device together with 0. In the case of the present embodiment, the data file device 101 is embodied by a magnetic disk storage device 102, for example. But,
In using the present invention, the magnetic disk storage device 102
The data file device 101 is not limited to the above-mentioned data file device 101 and uses another magnetic storage medium.
It is also possible to apply to 01.

【００１８】図５および図６においては、磁気ディスク
記憶装置１０２は、磁気記録可能な記録面１０３を有す
るディスク１０４を単一あるいは複数そなえ、ディスク
１０４は、ディスク駆動モータ１０５により回転可能な
構成としている。各ディスク１０４上のデータ情報は、
記録面１０３上を横切るように移動可能なヘッド１０６
によって、読み出し、書き込みを行う。なお、データ情
報の読み出し、書き込み時においては、ディスク駆動モ
ータ１０５を回転させディスク１０４を回転状態として
おく。各ヘッド１０６は、アーム１０７に取り付けら
れ、各アーム１０７は、ピボット軸１１３により支持さ
れ同時に駆動するようにする。これらのアームのうち１
つは、ヘッド駆動モータ１０９によりピボット軸１１３
を駆動できるよう、延長アーム１０８を有する。ヘッド
駆動モータ１０９は、回転トルクを伝えるための伝達ア
ーム１１０を有しており、伝達アーム１１０を介してヘ
ッド駆動モータ１０９の回転トルクが延長アーム１０８
へ伝達される。ここで、ヘッド駆動モータ１０９は、ヘ
ッド１０６が記録面１０３に対し所望の位置に移動する
ように動作上制御される。ディスク駆動モータ１０５、
ヘッド駆動モータ１０９の動作制御は、制御ユニット１
００が発生する回転制御信号１１１、位置制御信号１１
２により制御される。In FIG. 5 and FIG. 6, the magnetic disk storage device 102 has a single disk 104 or a plurality of disks 104 having a magnetically recordable recording surface 103, and the disks 104 are configured to be rotatable by a disk drive motor 105. There is. The data information on each disc 104 is
A head 106 that is movable across the recording surface 103.
To read and write. When reading and writing the data information, the disk drive motor 105 is rotated to keep the disk 104 in a rotating state. Each head 106 is attached to an arm 107, and each arm 107 is supported by a pivot shaft 113 so as to be simultaneously driven. One of these arms
First, the head drive motor 109 is used to rotate the pivot shaft 113.
It has an extension arm 108 for driving the. The head drive motor 109 has a transmission arm 110 for transmitting the rotation torque, and the rotation torque of the head drive motor 109 is transmitted via the transmission arm 110 to the extension arm 108.
Transmitted to. Here, the head drive motor 109 is operationally controlled so that the head 106 moves to a desired position with respect to the recording surface 103. Disk drive motor 105,
The operation control of the head drive motor 109 is performed by the control unit 1
Rotation control signal 111 and position control signal 11
Controlled by 2.

【００１９】図１に例示される本実施例の波形等化チャ
ネルにおいて、１は可変利得アンプ（ＶＧＡ）、２はロ
ーパスフィルタ（ＬＰＦ）、３はＡ／Ｄコンバータ（Ａ
ＤＣ）、４は補正動作有無のモード切換え可能な自動等
化機能付き等化器、５はＡＧＣ・ＰＬＬ制御用等化器、
６はＰＬＬ制御回路、１２は電圧制御発振器（ＶＣ
Ｏ）、７はＡＧＣ制御回路、８はＰＬＬ制御回路６に対
する入力を自動等化機能付き等化器４の等化出力１１と
するか、ＡＧＣ・ＰＬＬ制御用等化器５の等化出力１４
とするかの切換え器、９はＡＧＣ制御回路７に対する入
力を自動等化機能付き等化器４の等化出力１１とする
か、ＡＧＣ・ＰＬＬ制御用等化器５の等化出力１４とす
るかの切換え器を表している。各部動作の詳細について
は後述する。In the waveform equalization channel of this embodiment illustrated in FIG. 1, 1 is a variable gain amplifier (VGA), 2 is a low pass filter (LPF), and 3 is an A / D converter (A).
DC), 4 is an equalizer with an automatic equalization function that can switch modes with and without correction operation, 5 is an equalizer for AGC / PLL control,
6 is a PLL control circuit, 12 is a voltage controlled oscillator (VC
O), 7 is the AGC control circuit, 8 is the equalization output 11 of the equalizer 4 with automatic equalization function, or the equalization output 14 of the AGC / PLL control equalizer 5 is used as the input to the PLL control circuit 6.
The input / output to the AGC control circuit 7 is the equalization output 11 of the equalizer 4 with the automatic equalization function or the equalization output 14 of the equalizer 5 for AGC / PLL control. It represents the switch. Details of the operation of each unit will be described later.

【００２０】まず本実施例の波形等化チャネルの全体動
作を図１を用いて説明する。本実施例の波形等化チャネ
ルは、自動等化機能付き等化器４の最適特性を求めるモ
ード（以下、自動等化モードと記す）と、補正モードで
得た最適特性による等化結果を等化出力１１として出力
するモード（以下、等化モードと記す）を備え、これら
のモードは、自動等化モード制御信号１５により制御さ
れる。First, the overall operation of the waveform equalization channel of this embodiment will be described with reference to FIG. In the waveform equalization channel of this embodiment, a mode for obtaining the optimum characteristic of the equalizer 4 with an automatic equalization function (hereinafter referred to as an automatic equalization mode) and an equalization result by the optimum characteristic obtained in the correction mode A mode for outputting as the equalized output 11 (hereinafter, referred to as equalization mode) is provided, and these modes are controlled by the automatic equalization mode control signal 15.

【００２１】等化モード時は、切換え器８、切換え器９
は自動等化機能付き等化器４の等化出力１１をセレクト
し、また、自動等化機能付き等化器４の自動等化機能動
作は停止する。図１において、ヘッド１０６による読み
出し信号１０は可変利得アンプ１により増幅され、ロー
パスフィルタ２により信号の高域成分を取り除いた後、
Ａ／Ｄコンバータ３によりサンプリングを行い、ディジ
タル値に変換される。自動等化機能付き等化器４は、Ａ
／Ｄコンバータ３の出力値系列２１を用いて波形等化を
行い、等化出力１１を出力する。In the equalization mode, the switch 8 and the switch 9
Selects the equalization output 11 of the equalizer 4 with the automatic equalization function and stops the automatic equalization function operation of the equalizer 4 with the automatic equalization function. In FIG. 1, the read signal 10 from the head 106 is amplified by the variable gain amplifier 1, and after removing the high frequency component of the signal by the low pass filter 2,
The A / D converter 3 performs sampling and converts it into a digital value. The equalizer 4 with automatic equalization function is A
Waveform equalization is performed using the output value series 21 of the / D converter 3, and the equalized output 11 is output.

【００２２】Ａ／Ｄコンバータ３、自動等化機能付き等
化器４、ＰＬＬ制御回路６および電圧制御発振器１２の
４要素は位相同期ループを形成し、基準クロック１３の
位相が等化出力１１に対して最適な位相となるよう動作
する。The four elements of the A / D converter 3, the equalizer with automatic equalization function 4, the PLL control circuit 6 and the voltage controlled oscillator 12 form a phase locked loop, and the phase of the reference clock 13 becomes the equalized output 11. On the other hand, it operates so as to have the optimum phase.

【００２３】また、Ａ／Ｄコンバータ３、自動等化機能
付き等化器４、ＡＧＣ制御回路７および可変利得アンプ
１の４要素は自動利得制御ループを構成し、等化出力１
１が適正な振幅となるよう動作する。Further, the four elements of the A / D converter 3, the equalizer with automatic equalization function 4, the AGC control circuit 7 and the variable gain amplifier 1 constitute an automatic gain control loop, and the equalized output 1
1 operates so as to have an appropriate amplitude.

【００２４】自動等化モード時では、切換え器８、切換
え器９は、ＡＧＣ・ＰＬＬ制御用等化器５の等化出力１
４をセレクトし、また、自動等化機能付き等化器４の自
動等化機能は動作する。各部動作は前述した等化モード
と同様であるが、位相同期ループおよび、自動利得制御
ループの動作が異なる。すなわち、Ａ／Ｄコンバータ
３、ＡＧＣ・ＰＬＬ制御用等化器５、ＰＬＬ制御回路６
および電圧制御発振器１２により構成される位相同期ル
ープは、基準クロック１３の位相が等化出力１４に対し
て最適な位相となるよう動作する。また、Ａ／Ｄコンバ
ータ３、ＡＧＣ・ＰＬＬ制御用等化器５、ＡＧＣ制御回
路７および可変利得アンプ１の４要素により構成される
自動利得制御ループは等化出力１４が適正な振幅となる
よう動作する。In the automatic equalization mode, the switch 8 and the switch 9 are equalized output 1 of the equalizer 5 for AGC / PLL control.
4 is selected, and the automatic equalization function of the equalizer 4 with an automatic equalization function operates. The operation of each part is the same as that of the equalization mode described above, but the operations of the phase locked loop and the automatic gain control loop are different. That is, the A / D converter 3, the AGC / PLL control equalizer 5, the PLL control circuit 6
The phase-locked loop constituted by the voltage-controlled oscillator 12 and the voltage-controlled oscillator 12 operates so that the phase of the reference clock 13 becomes the optimum phase for the equalized output 14. Further, the automatic gain control loop constituted by the four elements of the A / D converter 3, the AGC / PLL control equalizer 5, the AGC control circuit 7 and the variable gain amplifier 1 ensures that the equalized output 14 has an appropriate amplitude. Operate.

【００２５】以上述べた各構成要素についてさらに詳述
する。The above-mentioned components will be described in more detail.

【００２６】図２に例示されるように、本実施例の自動
等化機能付き等化器４は、ＦＩＲ等化器４ａと係数補正
部４ｂにより構成される。なお、ＦＩＲ等化器４ａにつ
いては、以下では、簡単のため、一例として５タップを
備えた構成として説明するが、本発明がタップ数に依存
しないことは、言うまでもない。As shown in FIG. 2, the equalizer 4 with the automatic equalization function of this embodiment is composed of an FIR equalizer 4a and a coefficient correction unit 4b. The FIR equalizer 4a will be described below as a configuration having 5 taps as an example for the sake of simplicity, but it goes without saying that the present invention does not depend on the number of taps.

【００２７】図２において、１６は１基本クロック分の
遅延を行う遅延器、１６ａは、タップ係数ｈ１〜ｈ５の
各々と、各々の遅延器１６の前後から取り出された入力
信号（Ａ／Ｄコンバータ３の出力値系列２１）との乗算
を行う乗算器、１６ｂは、この乗算結果を加算して等化
出力１１として出力する加算器であり、これらによって
ＦＩＲ等化器４ａが構成されている。In FIG. 2, reference numeral 16 is a delay device for delaying one basic clock, 16a is each of the tap coefficients h1 to h5, and an input signal (A / D converter) extracted before and after each delay device 16. A multiplier 16b for performing multiplication with the output value sequence 21) of 3 and an adder 16b for adding the multiplication results and outputting as the equalized output 11 constitute an FIR equalizer 4a.

【００２８】また、１７は等化出力１１に対して３値判
定を行い判定結果（−１，０，＋１）に基づき期待値
（−ａ，０，＋ａ）を出力する３値判定器、２０は等化
出力１１の３値判定結果に対する誤差を算出する減算
器、１８は入力信号（Ａ／Ｄコンバータ３の出力値系列
２１）と減算器２０からの誤差算出結果との相関を取
り、タップ係数補正量を算出する相関算出部、１９は複
数のタップ係数ｈ１〜ｈ５をそれぞれ記憶する複数の係
数メモリを示しており、これらによって係数補正部４ｂ
が構成されている。等化モードでは、係数補正部４ｂは
動作せず係数メモリに格納されたタップ係数値により等
化動作を行い、等化出力１１を出力する。等化出力１１
は、次の（数１）により与えられる。Reference numeral 17 is a ternary decision device for performing a ternary decision on the equalized output 11 and outputting an expected value (-a, 0, + a) based on the decision result (-1, 0, +1), 20 Is a subtracter for calculating an error of the equalized output 11 with respect to the ternary judgment result, and 18 is a tap for correlating the input signal (output value series 21 of the A / D converter 3) and the error calculation result from the subtracter 20. A correlation calculation unit that calculates the coefficient correction amount, and 19 indicates a plurality of coefficient memories that store a plurality of tap coefficients h1 to h5, respectively.
Is configured. In the equalization mode, the coefficient correction unit 4b does not operate, performs the equalization operation with the tap coefficient value stored in the coefficient memory, and outputs the equalization output 11. Equalized output 11
Is given by the following (Equation 1).

【００２９】[0029]

【数１】 [Equation 1]

【００３０】自動等化モードでは、係数補正部４ｂが動
作し、自動等化機能付き等化器４の等化出力１１と３値
判定器１７の出力との誤差（以下等化誤差と呼ぶ）の二
乗平均が最小となるよう各々の係数メモリ１９の値すな
わちタップ係数値ｈ１〜ｈ５が逐次補正される。ここで
一回の補正動作は、各タップ係数に対する補正値を相関
算出部１８で減算器２０の出力と入力信号系列（Ａ／Ｄ
コンバータ３の出力値系列２１）間の相関を求めること
により算出し、係数メモリ１９の値に対して補正値を加
算器２７により加算し、新たなタップ係数値ｈ１〜ｈ５
として係数メモリ１９に格納することにより完了する。
この動作を繰り返し行うことにより等化誤差の二乗平均
値が最小な等化特性を実現することができる。しかし、
この前提条件として、Ａ／Ｄコンバータ３（図１）がロ
ーパスフィルタ２の出力に対して常に同一タイミングで
サンプリングするように基準クロック１３の位相が安定
であり、かつ、可変利得アンプ１のゲインが安定してい
る必要がある。これらの条件を達成できない場合には、
係数補正部４ｂでは正しい相関算出が行えない。この結
果、係数補正動作が不安定となり等化誤差を小さくする
ような係数補正が実現できない。すなわち、自動等化モ
ード時、ＰＬＬ制御回路６およびＡＧＣ制御回路７を自
動等化機能付き等化器４の等化出力１１を用いて動作さ
せると、自動等化機能付き等化器４の係数補正、位相同
期ループ、および自動利得制御ループの間で干渉が発生
するため自動等化機能付き等化器４は、等化誤差を小さ
くするような係数補正が実現できない。In the automatic equalization mode, the coefficient correction unit 4b operates and the error between the equalization output 11 of the equalizer 4 with the automatic equalization function and the output of the ternary decision unit 17 (hereinafter referred to as equalization error). The value of each coefficient memory 19, that is, the tap coefficient values h1 to h5 are sequentially corrected so that the root mean square of is minimized. Here, in one correction operation, the correction value for each tap coefficient is calculated by the correlation calculation unit 18 from the output of the subtractor 20 and the input signal sequence (A / D).
It is calculated by obtaining the correlation between the output value series 21) of the converter 3, the correction value is added to the value of the coefficient memory 19 by the adder 27, and new tap coefficient values h1 to h5 are added.
It is completed by storing it in the coefficient memory 19 as
By repeating this operation, it is possible to realize the equalization characteristic with the minimum mean square value of the equalization error. But,
As a precondition for this, the phase of the reference clock 13 is stable so that the A / D converter 3 (FIG. 1) always samples the output of the low-pass filter 2 at the same timing, and the gain of the variable gain amplifier 1 is Must be stable. If these conditions cannot be achieved,
The coefficient correction unit 4b cannot perform correct correlation calculation. As a result, the coefficient correction operation becomes unstable, and the coefficient correction that reduces the equalization error cannot be realized. That is, when the PLL control circuit 6 and the AGC control circuit 7 are operated using the equalization output 11 of the equalizer 4 with the automatic equalization function in the automatic equalization mode, the coefficient of the equalizer 4 with the automatic equalization function is increased. Since the interference occurs between the correction, the phase locked loop, and the automatic gain control loop, the equalizer 4 with the automatic equalization function cannot implement the coefficient correction that reduces the equalization error.

【００３１】以上の問題点を詳述する。タップ係数補正
に伴って自動等化機能付き等化器４の等化特性が変化す
るため、等化出力１１の波形および振幅が変化する。こ
の場合、前述の位相同期ループは、等化出力１１の波形
に対し最適な基準クロック位相を得るよう動作するた
め、等化出力１１の波形変化に伴って基準クロック１３
の位相も変化する。同様にして、自動利得制御ループ
は、等化出力１１の波形に対し最適な振幅を得るよう動
作するため、等化出力１１の振幅変化に伴って可変利得
アンプ１のゲインも変化する。このようにタップ係数補
正動作と位相同期ループ、および自動利得制御ループ間
には相関がありそれぞれの動作が干渉する。このためロ
ーパスフィルタ２（図１）の出力に対する基準クロック
１３の位相および可変利得アンプ１のゲインが安定しな
い。よって、このような構成では自動等化機能付き等化
器４に対して最適な等化特性を得ることができない。The above problems will be described in detail. Since the equalization characteristic of the equalizer 4 with the automatic equalization function changes with the tap coefficient correction, the waveform and amplitude of the equalized output 11 change. In this case, the above-mentioned phase locked loop operates so as to obtain the optimum reference clock phase for the waveform of the equalized output 11, so that the reference clock 13 changes as the waveform of the equalized output 11 changes.
Also changes the phase. Similarly, since the automatic gain control loop operates so as to obtain an optimum amplitude for the waveform of the equalized output 11, the gain of the variable gain amplifier 1 also changes as the amplitude of the equalized output 11 changes. Thus, there is a correlation between the tap coefficient correction operation, the phase locked loop, and the automatic gain control loop, and the respective operations interfere. Therefore, the phase of the reference clock 13 and the gain of the variable gain amplifier 1 with respect to the output of the low pass filter 2 (FIG. 1) are not stable. Therefore, with such a configuration, optimum equalization characteristics cannot be obtained for the equalizer 4 with the automatic equalization function.

【００３２】そこで、本実施例の場合には、自動等化モ
ード時は、ＰＬＬ制御回路６、およびＡＧＣ制御回路７
は、等化特性が固定されているＡＧＣ・ＰＬＬ制御用等
化器５の等化出力１４によって制御を行わせる。ＡＧＣ
・ＰＬＬ制御用等化器５は固定の等化特性を有するの
で、タップ係数補正と位相同期ループ、および自動利得
制御ループ間の相関は無い。よって位相同期ループおよ
び自動利得制御ループは安定に動作し、自動等化機能付
き等化器４の自動等化モードにおけるタップ係数補正を
安定に行うことができる。Therefore, in the case of this embodiment, in the automatic equalization mode, the PLL control circuit 6 and the AGC control circuit 7 are used.
Is controlled by the equalization output 14 of the equalizer 5 for AGC / PLL control whose equalization characteristics are fixed. AGC
Since the PLL control equalizer 5 has a fixed equalization characteristic, there is no correlation between the tap coefficient correction, the phase locked loop, and the automatic gain control loop. Therefore, the phase locked loop and the automatic gain control loop operate stably, and the tap coefficient correction in the automatic equalization mode of the equalizer 4 with the automatic equalization function can be stably performed.

【００３３】こうして、タップ係数補正が行われた自動
等化機能付き等化器４においては、中央のタップのタッ
プ係数値ｈ３の前後のタップ係数値ｈ１，ｈ２およびタ
ップ係数値ｈ４，ｈ５は、たとえば入力信号（Ａ／Ｄコ
ンバータ３の出力値系列２１）の波形のピーク位置の前
後の非対称性等に応じて最適に設定されるので、たとえ
ばＭＲヘッド等からの再生信号のように波形がピーク位
置の前後で非対称で、等化器入力が位相的に変調を受け
ている場合でも、十分な等化特性を得ることが可能にな
る。換言すれば、波形等化チャネルに接続されるＭＲヘ
ッド等の特性のばらつきの影響を受けることなく、常に
最適な波形等化を行わせることが可能となる。In this way, in the equalizer 4 with the automatic equalization function in which the tap coefficient is corrected, the tap coefficient values h1 and h2 and the tap coefficient values h4 and h5 before and after the tap coefficient value h3 of the central tap are For example, since it is optimally set in accordance with the asymmetry before and after the peak position of the waveform of the input signal (output value series 21 of the A / D converter 3), for example, the waveform has a peak like a reproduced signal from an MR head or the like. A sufficient equalization characteristic can be obtained even when the equalizer input is asymmetrical before and after the position and the equalizer input is phase-modulated. In other words, it is possible to always perform optimum waveform equalization without being affected by variations in the characteristics of the MR head or the like connected to the waveform equalization channel.

【００３４】なお、本実施例では、自動等化モードの完
了後の等化モード時には、自動等化機能付き等化器４の
等化出力１１を用いてＰＬＬ制御回路６、およびＡＧＣ
制御回路７を制御しているが、無論、等化モード時にお
いても、ＡＧＣ・ＰＬＬ制御用等化器５の等化出力１４
を用いてＰＬＬ制御回路６およびＡＧＣ制御回路７を制
御してもよい。In this embodiment, in the equalization mode after the completion of the automatic equalization mode, the equalization output 11 of the equalizer 4 with the automatic equalization function is used to generate the PLL control circuit 6 and the AGC.
Although the control circuit 7 is controlled, the equalization output 14 of the equalizer 5 for AGC / PLL control is, of course, also in the equalization mode.
May be used to control the PLL control circuit 6 and the AGC control circuit 7.

【００３５】（実施例２）図３は、本発明の他の実施例
である波形等化チャネルの構成の一部を示す概念図であ
る。前述の実施例１において述べた技術により、自動等
化機能付き等化器４の係数補正を安定に行うことが可能
であるが、この実施例２では、回路規模の削減を目的と
して、自動等化機能付き等化器４の複数のタップ係数ｈ
１〜ｈ５のうち１タップを１に固定する場合について説
明する。(Embodiment 2) FIG. 3 is a conceptual diagram showing a part of the configuration of a waveform equalization channel which is another embodiment of the present invention. Although the coefficient correction of the equalizer 4 with the automatic equalization function can be stably performed by the technique described in the above-described first embodiment, the second embodiment automatically uses the automatic correction or the like for the purpose of reducing the circuit scale. A plurality of tap coefficients h of the equalizer 4 with an equalizing function
A case where one tap of 1 to h5 is fixed to 1 will be described.

【００３６】タップ係数が１ならば、該当タップについ
ては乗算器１６ａが省略できる。等化特性は、（数１）
を変形すれば、（数２）が成り立つことから、タップ係
数が１に固定されたタップのタップ係数値ｈ３（以下、
正規化係数と記す）で他のタップ係数値を正規化し、こ
の結果得られる等化出力に正規化係数を乗じることによ
り、等化特性は、すべてのタップ係数を可変とした場合
と同一にすることができる。If the tap coefficient is 1, the multiplier 16a can be omitted for the corresponding tap. The equalization characteristic is (Equation 1)
By transforming, the equation (2) holds, so that the tap coefficient value h3 of the tap whose tap coefficient is fixed to 1 (hereinafter,
Normalize other tap coefficient values with (normalization coefficient) and multiply the resulting equalization output by the normalization coefficient to make the equalization characteristics the same as when all tap coefficients are variable. be able to.

【００３７】[0037]

【数２】 [Equation 2]

【００３８】本実施例では、等化モード時に、（数２）
において正規化係数ｈ３を乗じる操作は、自動利得制御
ループにより自動的に補償されるので、正規化係数ｈ３
で正規化しない場合と同一の等化出力１１を得ることが
できる。しかし、自動等化モードでは、ＡＧＣ制御回路
７がＡＧＣ・ＰＬＬ制御用等化器５により制御されるの
で自動利得制御ループによる補償が行われない。この結
果、等化出力１１の振幅は正規化係数ｈ３を乗じた場合
と異なるので、係数補正部４ｂにおける３値判定器１７
の判定結果、および等化誤差算出結果（減算器２０出
力）を正しく求めることができない。この場合、スレッ
ショルド２２および判定値振幅２３（図２）を等化出力
１１の振幅が正規化係数ｈ３を乗じた場合と異なる分だ
け補正することが考えられる。しかし、係数補正動作に
ともない等化出力１１の振幅も変動するので、係数補正
部４ｂにおける３値判定器１７の判定結果、および等化
誤差算出結果（減算器２０出力）を正しく求めることは
困難となる。よって等化誤差を小さくできない。この問
題は、係数補正部４ｂを図３に示す如き回路構成とする
ことにより大きな回路量増加を伴うことなく回避するこ
とができる。In the present embodiment, in the equalization mode, (Equation 2)
Since the operation of multiplying the normalization coefficient h3 by the automatic gain control loop is automatically compensated by the automatic gain control loop,
It is possible to obtain the same equalization output 11 as in the case where normalization is not performed with. However, in the automatic equalization mode, since the AGC control circuit 7 is controlled by the AGC / PLL control equalizer 5, the automatic gain control loop does not perform compensation. As a result, the amplitude of the equalized output 11 is different from that when it is multiplied by the normalization coefficient h3.
It is not possible to correctly obtain the determination result of 1 and the equalization error calculation result (output of the subtractor 20). In this case, it is conceivable to correct the threshold 22 and the judgment value amplitude 23 (FIG. 2) by an amount different from the case where the amplitude of the equalized output 11 is multiplied by the normalization coefficient h3. However, since the amplitude of the equalization output 11 also varies with the coefficient correction operation, it is difficult to correctly obtain the determination result of the ternary determiner 17 in the coefficient correction unit 4b and the equalization error calculation result (output of the subtracter 20). Becomes Therefore, the equalization error cannot be reduced. This problem can be avoided without causing a large increase in the circuit amount by using the coefficient correction unit 4b having a circuit configuration as shown in FIG.

【００３９】図３においては、図２の構成に対し、タッ
プ係数値ｈ３を格納する係数メモリ１９が省略され、代
わりに３値判定メモリ２４および、平均化回路２５が追
加され、また、３値判定メモリ２４の出力から３値判定
器１７のスレッショルド２２を生成するスレッショルド
算出手段２６が追加されている。本実施例２の構成で
は、係数補正により変動する等化出力１１の振幅に対し
て、係数補正部４ｂにおける３値判定器１７の判定結果
を適応的に変更することにより、等化誤差算出結果の誤
差を低減するよう動作する。この結果、タップ係数値ｈ
３を１に固定しない場合と全く同一の係数補正動作を行
うものではないが、安定な係数補正動作を行うことがで
きる。また、平均化回路２５は簡易なものでよく、スレ
ッショルド算出手段２６は、ビットシフトで実現できる
のでｈ３乗算のための乗算器１６ａを設けるよりも回路
量を少なくできる。In FIG. 3, the coefficient memory 19 for storing the tap coefficient value h3 is omitted from the configuration of FIG. 2, a ternary judgment memory 24 and an averaging circuit 25 are added instead, and a ternary value is used. A threshold calculating means 26 for generating the threshold 22 of the ternary judging device 17 from the output of the judging memory 24 is added. In the configuration of the second embodiment, the equalization error calculation result is obtained by adaptively changing the determination result of the three-value determination unit 17 in the coefficient correction unit 4b with respect to the amplitude of the equalization output 11 that varies due to the coefficient correction. It operates to reduce the error of. As a result, the tap coefficient value h
The coefficient correction operation is not exactly the same as when 3 is not fixed to 1, but a stable coefficient correction operation can be performed. Further, the averaging circuit 25 may be simple, and the threshold calculating means 26 can be realized by bit shifting, so that the circuit amount can be reduced as compared with the case where the multiplier 16a for h3 multiplication is provided.

【００４０】すなわち、より小さな回路規模で、タップ
係数を非対称化した場合においても安定に最適等化特性
を得ることが可能な波形等化チャネルを実現できる。That is, it is possible to realize a waveform equalization channel which can stably obtain the optimum equalization characteristic even when the tap coefficient is made asymmetrical with a smaller circuit scale.

【００４１】（実施例３）図４は、本発明のさらに他の
実施例である波形等化チャネルの構成の一部を示す概念
図である。前述の問題は前記実施例２の図３の構成の他
に、図４に示す如き本実施例３の構成によっても等化誤
差算出結果の誤差を補償することが可能である。図４に
おいては、係数補正部４ｂの構成は、図３とほぼ同様で
あり、図２に対し、タップ係数値ｈ３を格納する係数メ
モリ１９が省略され、代わりに目標振幅メモリ２８およ
び平均化回路２５が追加されている。目標振幅メモリ２
８の出力である目標振幅値２９は、ＡＧＣ制御回路７
（図４、図１）に入力され、自動利得制御に於ける目標
振幅値が補正される。本構成では、係数補正により変動
する等化出力１１振幅に対して、自動利得制御における
目標振幅を適応的に変更するため、等化出力１１の変動
分は、可変利得アンプ１の利得調整により補償されるこ
ととなり、等化誤差算出結果の誤差を低減するよう動作
する。(Embodiment 3) FIG. 4 is a conceptual diagram showing a part of the configuration of a waveform equalization channel which is still another embodiment of the present invention. The above-described problem can be compensated for by the error of the equalization error calculation result not only by the configuration of the second embodiment shown in FIG. 3 but also by the configuration of the third embodiment shown in FIG. 4, the configuration of the coefficient correction unit 4b is almost the same as that of FIG. 3, and the coefficient memory 19 for storing the tap coefficient value h3 is omitted as compared with FIG. 2, and instead the target amplitude memory 28 and the averaging circuit are used. 25 have been added. Target amplitude memory 2
The target amplitude value 29 which is the output of 8 is the AGC control circuit 7
(FIGS. 4 and 1), the target amplitude value in the automatic gain control is corrected. In this configuration, since the target amplitude in the automatic gain control is adaptively changed with respect to the equalized output 11 amplitude which varies due to the coefficient correction, the variation of the equalized output 11 is compensated by the gain adjustment of the variable gain amplifier 1. Therefore, the operation of reducing the equalization error calculation result is performed.

【００４２】この実施例３の場合にも、より小さな回路
規模で、タップ係数を非対称化した場合においても安定
に最適等化特性を得ることが可能な波形等化チャネルを
実現できる。Also in the case of the third embodiment, it is possible to realize a waveform equalization channel which can stably obtain the optimum equalization characteristic even when the tap coefficient is made asymmetrical with a smaller circuit scale.

【００４３】なお、上記した特許請求の範囲に記載され
たもの以外の本発明の特徴を列挙すれば以下の通りであ
る。The features of the present invention other than those described in the claims are listed below.

【００４４】すなわち、前記第１の等化器における等化
特性を入力信号に応じて自動的に決定する自動等化操作
を行う際に、前記第２の等化器からの等化出力を用いて
前記自動利得制御ループおよび前記位相同期ループの制
御を行い、自動等化操作の完了後は、前記第１の等化器
からの等化出力を用いて前記自動利得制御ループおよび
前記位相同期ループの制御を行うことができる。That is, the equalization output from the second equalizer is used when performing the automatic equalization operation for automatically determining the equalization characteristic in the first equalizer according to the input signal. Control the automatic gain control loop and the phase-locked loop, and after the automatic equalization operation is completed, the automatic gain control loop and the phase-locked loop using the equalized output from the first equalizer. Can be controlled.

【００４５】また、自動等化機能を有する第１の等化器
と、自動利得制御ループと、位相同期ループとを含む波
形等化チャネルを備えたデータファイル装置において、
前記波形等化チャネル内に、固定の等化特性を有する第
２の等化器を備え、前記自動利得制御ループおよび前記
位相同期ループの制御を前記第２の等化器からの等化出
力を用いて行うようにしてもよい。Further, in a data file device having a waveform equalization channel including a first equalizer having an automatic equalization function, an automatic gain control loop, and a phase locked loop,
A second equalizer having a fixed equalization characteristic is provided in the waveform equalization channel, and the equalization output from the second equalizer is controlled by controlling the automatic gain control loop and the phase locked loop. You may make it perform using.

【００４６】また、前記データファイル装置において、
前記第１の等化器は、各々の係数値を変更することが可
能な複数のタップを備えたＦＩＲ等化器と、複数の前記
タップの各々に設定される前記係数値を算出する係数補
正部とからなり、複数の前記タップの一つにおける前記
係数値を固定し、前記係数補正部は、係数値が固定され
た前記タップに対する係数補正値を用いて等化出力の期
待値に対する補正を行うことにより、前記係数値が可変
な他の前記タップに設定すべき係数補正値を決定して自
動等化を行うようにしてもよい。In the data file device,
The first equalizer includes a FIR equalizer having a plurality of taps capable of changing each coefficient value, and a coefficient correction for calculating the coefficient value set for each of the plurality of taps. And fixing the coefficient value in one of the plurality of taps, and the coefficient correction unit corrects the expected value of the equalized output using the coefficient correction value for the tap whose coefficient value is fixed. By doing so, a coefficient correction value to be set in the other tap whose coefficient value is variable may be determined for automatic equalization.

【００４７】また、前記データファイル装置において、
前記第１の等化器は、各々の係数値を変更することが可
能な複数のタップを備えたＦＩＲ等化器と、複数の前記
タップの各々に設定される前記係数値を算出する係数補
正部とからなり、複数の前記タップの一つにおける前記
係数値を固定し、前記係数補正部は、係数値が固定され
た前記タップに対する係数補正値を用いて前記自動利得
制御ループの目標振幅に対する補正を行うことにより、
前記係数値が可変な他の前記タップに設定すべき係数補
正値を決定して自動等化を行うようにしてもよい。In the data file device,
The first equalizer includes a FIR equalizer having a plurality of taps capable of changing each coefficient value, and a coefficient correction for calculating the coefficient value set for each of the plurality of taps. And fixing the coefficient value in one of the plurality of taps, the coefficient correction unit using a coefficient correction value for the tap with a fixed coefficient value for the target amplitude of the automatic gain control loop. By making corrections,
Automatic equalization may be performed by determining a coefficient correction value to be set for the other tap whose coefficient value is variable.

【００４８】また、前記データファイル装置において、
第１の等化器における等化特性を入力信号に応じて自動
的に決定する自動等化操作を行う際に、第２の等化器か
らの等化出力を用いて自動利得制御ループおよび位相同
期ループの制御を行い、自動等化操作の完了後は、第１
の等化器からの等化出力を用いて自動利得制御ループお
よび位相同期ループの制御を行うことができる。In the data file device,
When performing the automatic equalization operation that automatically determines the equalization characteristic in the first equalizer according to the input signal, the equalization output from the second equalizer is used to perform the automatic gain control loop and the phase. After controlling the synchronous loop and completing the automatic equalization operation,
The equalized output from the equalizer can be used to control the automatic gain control loop and the phase locked loop.

【００４９】[0049]

【発明の効果】本発明の波形等化チャネルによれば、タ
ップ係数を非対称化した場合においても安定に最適等化
特性を得ることができる、という効果が得られる。ま
た、自動等化における安定な係数補正動作をより少ない
回路規模で実現することができる、という効果が得られ
る。According to the waveform equalization channel of the present invention, it is possible to obtain the effect that the optimum equalization characteristic can be stably obtained even when the tap coefficient is made asymmetric. Further, there is an effect that a stable coefficient correction operation in automatic equalization can be realized with a smaller circuit scale.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である波形等化チャネルの構
成の一例を示す概念図である。FIG. 1 is a conceptual diagram showing an example of the configuration of a waveform equalization channel that is an embodiment of the present invention.

【図２】その一部の構成をさらに詳細に例示した概念図
である。FIG. 2 is a conceptual diagram exemplifying a part of the configuration in more detail.

【図３】本発明の他の実施例である波形等化チャネルの
構成の一部を示す概念図である。FIG. 3 is a conceptual diagram showing a part of the configuration of a waveform equalization channel which is another embodiment of the present invention.

【図４】本発明のさらに他の実施例である波形等化チャ
ネルの構成の一部を示す概念図である。FIG. 4 is a conceptual diagram showing a part of the configuration of a waveform equalization channel which is still another embodiment of the present invention.

【図５】本発明の一実施例である波形等化チャネルを備
えたデータファイル装置の側断面である。FIG. 5 is a side sectional view of a data file device including a waveform equalization channel according to an embodiment of the present invention.

【図６】その平断面図である。FIG. 6 is a plan sectional view thereof.

【図７】従来の磁気ディスク装置の波形等化チャネルの
構成の一例を示す概念図である。FIG. 7 is a conceptual diagram showing an example of the configuration of a waveform equalization channel of a conventional magnetic disk device.

【符号の説明】[Explanation of symbols]

１…可変利得アンプ、２…ローパスフィルタ、３…Ａ／
Ｄコンバータ、４…自動等化機能付き等化器（第１の等
化器）、４ａ…ＦＩＲ等化器、４ｂ…係数補正部、５…
ＡＧＣ・ＰＬＬ制御用等化器（第２の等化器）、６…Ｐ
ＬＬ制御回路、７…ＡＧＣ制御回路、８，９…切換え
器、１０…読み出し信号、１１…等化出力、１２…電圧
制御発振器、１３…基準クロック、１４…等化出力、１
５…自動等化モード制御信号、１６…遅延器、１６ａ…
乗算器、１６ｂ…加算器、１７…３値判定器、１８…相
関算出部、１９…係数メモリ、２０…減算器、２１…Ａ
／Ｄコンバータ３の出力値系列、２２…スレッショル
ド、２３…判定値振幅、２４…３値判定メモリ、２５…
平均化回路、２６…スレッショルド算出手段、２７…加
算器、２８…目標振幅メモリ、２９…目標振幅値1 ... Variable gain amplifier, 2 ... Low-pass filter, 3 ... A /
D converter, 4 ... Equalizer with automatic equalization function (first equalizer), 4a ... FIR equalizer, 4b ... Coefficient correction unit, 5 ...
Equalizer for AGC / PLL control (second equalizer), 6 ... P
LL control circuit, 7 ... AGC control circuit, 8, 9 ... Switcher, 10 ... Read signal, 11 ... Equalized output, 12 ... Voltage controlled oscillator, 13 ... Reference clock, 14 ... Equalized output, 1
5 ... Automatic equalization mode control signal, 16 ... Delay device, 16a ...
Multiplier, 16b ... Adder, 17 ... Tri-level decision device, 18 ... Correlation calculation unit, 19 ... Coefficient memory, 20 ... Subtractor, 21 ... A
Output value series of / D converter 3, 22 ... Threshold, 23 ... Judgment value amplitude, 24 ... Three-value judgment memory, 25 ...
Averaging circuit, 26 ... Threshold calculating means, 27 ... Adder, 28 ... Target amplitude memory, 29 ... Target amplitude value

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大内 康英 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 佐藤 直喜 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuhide Ouchi 2880 Kokuzu, Odawara, Kanagawa Stock Company Hitachi Storage Systems Division (72) Inventor Naoki Sato 2880 Kokuzu, Odawara, Kanagawa Hitachi, Ltd. Storage System Division (72) Inventor Terumi Takashi 2880 Kokuzu, Odawara City, Kanagawa Stock Company Hitachi Storage Systems Division

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 自動等化機能を有する第１の等化器と、
自動利得制御ループと、位相同期ループを含む波形等化
チャネルであって、固定の等化特性を有する第２の等化
器を備え、前記自動利得制御ループおよび前記位相同期
ループの制御を前記第２の等化器からの等化出力を用い
て行うようにしたことを特徴とする波形等化チャネル。1. A first equalizer having an automatic equalization function,
A waveform equalization channel including an automatic gain control loop and a phase locked loop, comprising a second equalizer having a fixed equalization characteristic, and controlling the automatic gain control loop and the phase locked loop by the second equalizer. A waveform equalization channel characterized in that the equalization output from the second equalizer is used. 【請求項２】 前記第１の等化器は、各々の係数値を動
的に変更することが可能な複数のタップを備えたＦＩＲ
等化器と、複数の前記タップの各々に設定される前記係
数値を算出する係数補正部とからなり、複数の前記タッ
プの一つにおける前記係数値を固定し、前記係数補正部
は、係数値が固定された前記タップに対する係数補正値
を用いて等化出力の期待値に対する補正を行うことによ
り、前記係数値が可変な他の前記タップに設定すべき係
数補正値を決定して自動等化を行うことを特徴とする請
求項１記載の波形等化チャネル。2. The FIR having a plurality of taps, each coefficient value of which can be dynamically changed.
An equalizer and a coefficient correction unit that calculates the coefficient value set for each of the plurality of taps, fixes the coefficient value in one of the plurality of taps, and the coefficient correction unit By correcting the expected value of the equalized output using the coefficient correction value for the tap with a fixed numerical value, the coefficient correction value to be set for the other tap whose coefficient value is variable is determined and automatically The waveform equalization channel according to claim 1, characterized in that the equalization is performed. 【請求項３】 前記第１の等化器は、各々の係数値を変
更することが可能な複数のタップを備えたＦＩＲ等化器
と、複数の前記タップの各々に設定される前記係数値を
算出する係数補正部とからなり、複数の前記タップの一
つにおける前記係数値を固定し、前記係数補正部は、係
数値が固定された前記タップに対する係数補正値を用い
て前記自動利得制御ループの目標振幅に対する補正を行
うことにより、前記係数値が可変な他の前記タップに設
定すべき係数補正値を決定して自動等化を行うことを特
徴とする請求項１記載の波形等化チャネル。3. The FIR equalizer having a plurality of taps capable of changing respective coefficient values, and the coefficient value set for each of the plurality of taps. A coefficient correction unit that calculates the value of the tap, and fixes the coefficient value in one of the plurality of taps, and the coefficient correction unit uses the coefficient correction value for the tap with a fixed coefficient value to perform the automatic gain control. 2. The waveform equalization according to claim 1, wherein a coefficient correction value to be set in another tap having a variable coefficient value is determined by performing correction on the target amplitude of the loop to perform automatic equalization. channel.