JPH0869698A - メモリシステム - Google Patents

Abstract

(57)【要約】 【目的】 書換え時に消去領域のデータを待避すること
なく能率的に書換え可能なメモリシステムを提供する。 【構成】 センスラッチ回路を用いて１本のワード線上
の複数個のメモリセルに対して同時にデータの書込みが
行えるメモリチップＣＨ１〜ＣＨｋと、それを外部とイ
ンタフェースされるインタフェース手段１００とを採用
し、消去と同様に、１本のワード線を１つのセクタと定
義してセクタ単位の書込みを可能にする。書込みと消去
の単位が一致されているから、データの書換え時に必要
とされていたデータの一時保管作業とそのための待避領
域が不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書換機能を備え
た不揮発性半導体記憶装置を利用したメモリシステムに
係り、例えばファイルメモリシステムに適用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置として
は、例えば、特開昭６２−２７６８７８号や特開平３−
２１９４９６号に示される電気的一括消去型のＮＯＲ型
フラッシュメモリと呼ばれる記憶装置が開発されてい
る。

【０００３】図７に、従来のＮＯＲ型フラッシュメモリ
セルの断面構造略図とその動作を示す。従来のＮＯＲ型
フラッシュメモリセルは、ｐ型シリコン基板１上にゲー
ト酸化膜２、浮遊ゲート３、層間絶縁膜４、制御ゲート
５が形成され、ソース端子側にｎ型不純物層２２、ドレ
イン端子側にｎ型不純物層２３とｐ型不純物層２４が形
成された浮遊ゲート型電界効果トランジスタ構造から成
り立っている。

【０００４】従来のＮＯＲ型フラッシュメモリは、上記
メモリセルをマトリックス状に配列し、メモリセルのド
レイン端子をデータ線に接続し、ソース端子を共通ソー
ス線に接続し、制御ゲートはワード線に接続していた。

【０００５】メモリセルデータの消去は、制御ゲート５
に負電圧を加え、ソース不純物層２２に正電圧を加える
ことにより行う。このとき、ゲート酸化膜２に高電界が
加わり、電子のトンネル現象が生じ、浮遊ゲート３中に
蓄積された電子がソース不純物層２２側に引き抜かれ
る。本消去によって、メモリセルのしきい値電圧は低く
なる。

【０００６】メモリセルへのデータの書込みは、ドレイ
ン不純物層２３及び制御ゲート５に正電圧を加えること
により行う。このとき、ドレイン接合表面近傍でホット
エレクトロンが発生し、浮遊ゲート３中に注入される。
本書込みによって、メモリセルのしきい値電圧は高くな
る。

【０００７】上記従来のＮＯＲ型フラッシュメモリセル
は、チップ全体またはある一定のまとまりのメモリセル
を一括して消去する機能を持つとともに、１つのトラン
ジスタで１つのメモリセルが構成でき、さらに、ソース
配線を全ビット共通とした回路構成とすることにより面
積の低減化がなされていた。

【０００８】一方、上記従来のＮＯＲ型フラッシュメモ
リセルに対し、浮遊ゲートへの電子の注入、放出にＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル現象を
用いた不揮発性半導体記憶装置がある。

【０００９】上記不揮発性半導体記憶装置には、例え
ば、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ１９９１年のＶＯＬ ＳＣ
−１７、ｐｐ．４８４〜４９１（ＩＥＥＥ ＪＯＵＲＮ
ＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ、ＶＯＬ ＳＣ−１７、ｐｐ．４８４〜４９１，１９
９１）に記載のアドバンスト・コンタクトレス・イー・
イー・ピー・ロム（ＡＣＥＥ（Ａｄｖａｎｃｅｄ Ｃｏ
ｎｔａｃｔｌｅｓｓ ＥＥＰＲＯＭ））がある。ＡＣＥ
Ｅに用いられているトランジスタは、浮遊ゲートとソー
スの重なり部分にのみＦ−Ｎトンネル現象のための薄い
酸化膜領域をもつトランジスタで、トランジスタ領域の
酸化膜厚がトンネル領域の酸化膜厚に比べ厚く設定され
ている。また、メモリセルはマトリックス状に配列さ
れ、メモリセルのドレイン端子が不純物層からなるデー
タ線に接続され、ソース端子は相異なる不純物層からな
るソース線に接続されている。さらに、複数個のメモリ
セルが接続された不純物層データ線及び不純物層ソース
線がＭＯＳトランジスタ（選択トランジスタ）を介して
データ線及び共通ソース線に各々接続されている。

【００１０】その動作は次のとおりである。消去では、
選択された制御ゲートに負電圧（−１１Ｖ）を加え、ソ
ース側選択トランジスタをオン状態とし、共通ソース端
子に正電圧（５Ｖ）を加えることにより、選択されたメ
モリセルのソース側のトンネル領域を通して浮遊ゲート
から電子を放出する。また、書込みでは、ドレイン側の
選択トランジスタをオン状態とし、ソース側の選択トラ
ンジスタをオフ状態とし、選択された制御ゲートを正電
圧（１８Ｖ）、非選択制御ゲートには書き込みがされな
い程度の正電圧（７Ｖ）を印加し、データ線を０Ｖにし
てデータ線が共通になっているが書き込みがされないメ
モリセルを介してソース側の電圧を０Ｖとし、Ｆ−Ｎト
ンネル現象を用いて書き込みがされるメモリセルのソー
ス側のトンネル領域から浮遊ゲートへ電子が注入され
る。さらに、書き込みがされるメモリセルと制御ゲート
が共通になっているが書込みがされないメモリセルに
は、データ線に７Ｖを与え、ソース側のトンネル領域に
加わる電界を緩和している。

【００１１】ＡＣＥＥでは、書込み／消去動作にＦ−Ｎ
トンネル現象を用いているために、ビット当りの消費電
流が少ないため、チップ内部において電流供給能力の小
さい昇圧回路を用いることが可能となり、５Ｖの単一電
源化が可能であった。

【００１２】さらに、Ｆ−Ｎトンネル現象を用いた不揮
発性半導体装置には、特開平４−１４８７１がある。本
不揮発性半導体装置は、浮遊ゲート型電界効果トランジ
スタ構造和メモリセルとし、所定数のメモリセルのドレ
インを副ビット線で接続し、ＭＯＳトランジスタを介し
て副ビット線を主ビット線に接続し、ソース端子はソー
ス線に接続共通接続されている。

【００１３】メモリセルデータの消去では、制御ゲート
に正電圧Ｖｐ（例えば２２Ｖ）を加え、ソース端子およ
びドレイン端子を接地することにより、浮遊ゲートに電
子を蓄積する。また、書込みでは、選択されたメモリセ
ルの制御ゲートを接地し、ドレイン不純物層に正電圧Ｖ
ｐを加える。書込みを阻止する場合には、ドレイン端子
にＶｐ／２を加える。これにより、選択メモリセルで
は、トンネル現象を用いて浮遊ゲートからドレイン不純
物層に電子が放出される。

【００１４】上記Ｆ−Ｎトンネル現象を用いた不揮発性
半導体装置は、トンネル電流という微小電流を用いてデ
ータの書換えを行うため、低消費電力化に有効であっ
た。

【００１５】ところが、まず図７に示したＮＯＲ型フラ
ッシュメモリセルでは、メモリセル構造が微細であるに
もかかわらず、書込み時の消費電流が大きく、単一電源
動作が困難である。すなわち、浮遊ゲートへのデータの
書込み動作をホットキャリア注入方式により行っている
ため、例えば３．３Ｖ以上のドレイン電圧に対して、ド
レイン電流として１ビットあたり約５００μＡの電流を
供給することが必要であったるまた３Ｖの単一電源では
２．７Ｖの最低電源電圧における動作を保証することが
必要となり、書込みのためのドレイン端子電圧条件を満
たすことができなかった。さらに、チップ内の昇圧回路
を用いて３．３Ｖ安定化電源を形成しても、ホットキャ
リア用の大電流供給に必要な昇圧回路の面積増大が必須
となり、チップ面積の低減化に対する障害となってい
た。

【００１６】これに対してＦ−Ｎトンネル現象を用いた
不揮発性半導体装置は、トンネル電流という微小電流を
用いてデータの書換えを行うため、低消費電力化に有効
である。

【００１７】しかし、上記に示した従来例ＡＣＥＥで
は、メモリセル１ビット当りのコンタクトホール数の低
減化が可能な不純物層配線構造を備え、メモリアレイ面
積の低減化を図っているものの、メモリセル自体が、実
質的にトランジスタ領域とＦ−Ｎトンネル現象を生じさ
せる専用のトンネル酸化膜領域の２領域を必要としてお
り、メモリセル面積の増加を避けることが困難であっ
た。

【００１８】ここで、メモリセル面積の増加を避けるた
めに、特開平４−１４８７１号に記載の浮遊ゲート型電
界効果トランジスタ構造をＡＣＥＥの回路構成に応用し
た場合を考えてみる。すると、上記従来例ＡＣＥＥに示
した動作では、メモリセルへのデータの書込み時に選択
された制御ゲートを１８Ｖ、データ線を０Ｖとしている
ため、メモリセルが反転状態となり、チャネル全面を用
いて浮遊ゲートへ電子が注入されることになる。そのた
め、本来の専用のトンネル領域を有するトランジスタを
用いた場合に比べ、データの書込み時間が増大してしま
うことがわかった。

【００１９】また、上記従来例ＡＣＥＥに示した動作で
は、書込み阻止のためにデータ線に７Ｖを加え、非選択
のメモリセルを介してソース線を充電するが、ソース線
の充電電波が非選択のメモリセルのドレイン端子からソ
ース端子に向けて流れるため、浮遊ゲートへのホットエ
レクトロン注入が生じやすくなり、非選択メモリセルへ
の電子の書込みが生じてしまう。これをディスターブ現
象と呼ぶが、このディスターブ現象により、非選択のメ
モリセルにおいてしきい値電圧が上昇してしまうという
問題があることがわかった。

【００２０】さらに、浮遊ゲート型電界効果トランジス
タ構造をＡＣＥＥに用いると、消去時のしきい値電圧
（低いしきい値電圧）のばらつきを抑制することが必要
になることがわかった。消去動作では、ソース端子に正
電圧を加え、制御ゲートに負電圧を加えて、浮遊ゲート
からソース不純物層へ電子をトンネル現象により引き抜
くことになる。ソース不純物層領域がトンネル領域とな
るために、ソース不純物層の形成工程のばらつきがトン
ネル電流のばらつきにつながる。このトンネル電流のば
らつきは、トンネル領域を専用に設ける構造に比べ大き
い。その結果、同じワード線上に存在するメモリセルを
一括消去しようとすると、トンネル電流のばらつきのた
めに消去時間がばらつくため、最も早く消去されたメモ
リセルは過剰に消去電圧が印加されることになり、その
しきい値電圧が負になる恐れがあった。その原因となる
ソース不純物層の形成工程のばらつきはメモリアレイが
大規模になるほど大きくなるので、大規模メモリアレイ
の実現が困難であることがわかった。

【００２１】以上、ＡＣＥＥの回路構成は有効であるも
のの、単に浮遊ゲート型電界効果トランジスタ構造を用
いてＡＣＥＥを実現することには、書込み特性、ディス
ターブ特性、およびメモリアレイ大規模化の点で問題が
あることが発明者の検討によって明らかとされた。

【００２２】さらに、特開平４−１４８７１号に記載の
不揮発性半導体装置を検討してみると、高集積化および
高速読み出しの可能性を持つものの、メモリアレイ大規
模化の点で下記の問題があることがわかった。

【００２３】微細化を推進するためにシリサイドない
しは高融点金属による副ビット線構成にしているが、２
ビットに１個のコンタクト領域を設ける必要があり、実
効的なメモリセル面積の低減化が必要である。

【００２４】消去動作を制御ゲートに正電圧Ｖｐを加
えソース端子およびドレイン端子を接地することにより
行い、書込み動作を制御ゲートを接地しドレイン不純物
層に正電圧Ｖｐを加えることにより行っているため、ソ
ース領域近傍におけるトンネル酸化膜の劣化が激しく、
メモリセルの電波駆動能力βが大きく低下する。詳しく
説明すると、書込み動作を制御ゲートを接地し、ドレイ
ン拡散層に正電圧Ｖｐを加える場合には、ドレイン端に
おいて発生した電子正孔対の内、正孔が電界の向きにし
たがってゲート酸化膜に注入される。書き換え回数が少
ない場合には、正孔の注入量も少なく、劣化はドレイン
端のみであり、メモリセルのβを低下させるに至らない
が、書き換え回数が増加してくると正孔の注入量も増加
し、劣化がドレイン端からソース近傍まで拡がる。その
ため、大容量ファイルメモリで必要とされる１０⁵回以
上の書換え動作を保証することが困難である。

【００２５】そこで本発明者は上記夫々の事情に鑑み
て、低消費電力で、高速に動作し、かつ実効的なセル面
積を低減化した電気的に書換え可能な不揮発性半導体記
憶装置を提供することを目的として例えば図１に示され
るデバイス構造の不揮発性半導体記憶装置を先に提案し
た。

【００２６】その提案の内容は、図１に示すように、半
導体基板に互いに分離して設けられたのソース領域６お
よびドレイン領域７を備え、ソース領域表面からドレイ
ン領域７表面にかけて均一な膜厚を有するゲート絶縁膜
２を開始て形成された浮遊ゲート電極３と、上記浮遊ゲ
ート電極３上に層間絶縁膜４を介して形成された制御ゲ
ート５を備えたＭＯＳＦＥＴ１の素子をメモリセルとす
る。不揮発性半導体記憶装置は、そのメモリセルを行と
列のマトリックス状に複数個配列したメモリアレイを備
え、同一列上の複数個の該メモリセルのドレイン領域が
列毎に形成されたデータ線に接続され、同一行上の該メ
モリセルの制御ゲートが行毎に形成されたワード線に接
続され、電気的に書き換え可能とされる。書込み動作を
行う際には、上記書込み動作の対象となるメモリセルの
ドレイン領域７に半導体基板１に対して第１の極性の電
圧を印加するとともに、上記メモリセルの制御ゲート５
に半導体基板１に対して第１の極性と異なる第２の極性
の電圧を印加し、上記メモリセルのソース領域６を基板
電位と同電位とし、消去動作を行う際には、上記消去動
作の対象となる複数個のメモリセルの制御ゲート５に半
導体基板１に対して第１の極性の電圧を印加し、他の全
ての電極と半導体基板１を同電位にする。

【００２７】斯る技術は、トンネル現象を用いた書込
み、消去方式により低消費電力を達成する。一方、メモ
リセル面積の微細化は図１に示すメモリセル構造により
達成される。

【００２８】消去では、制御ゲート５に第１の極性の電
圧を印加し、ソース領域６とドレイン領域７を基板と同
電位にすることにより、ゲート酸化膜２を通してＦ−Ｎ
トンネル現象が発生してメモリセルチャネル全面から浮
遊ゲート３に電子が注入される。これにより、同一行上
のメモリセルのしきい値電圧が高くなる。また、複数本
のワード線を一度に選択することにより、複数本のワー
ド線にその制御ゲートが接続されたメモリセルを一括し
て消去することができる。本消去では、上記ＡＣＥＥの
書込み動作とは異なり、データ線に第１の極性を有する
電圧を与えて書き込みがされないメモリセルを介してソ
ース線を充電することがないので、ソース線の充電電流
等によるホットキャリア劣化の問題は生じない。

【００２９】書込みでは、制御ゲート５に第２の極性の
電圧を加え、ドレイン領域７には第１の極性の電圧を加
え、ソース領域６を基板電位と同電位にすることによ
り、ゲート酸化膜２を通してＦ−Ｎトンネル現象が発生
し、ドレイン拡散層７と浮遊ゲート３のオーバーラップ
領域（以下、ドレイン拡散層エッジ領域と呼ぶ）を用い
て電子が浮遊ゲート３からドレイン拡散層側に放出さ
れ、メモリセルのしきい値電圧が低い状態となる。書込
みは、ワード線単位で行われ、書込みを行うメモリセル
に対してはそれに接続されたデータ線の電圧を第１の極
性の電圧とし、書込みを行わないメモリセルに対しては
それに接続されたデータ線の電圧を基板電位と同電位と
することにより、所望のメモリセルに書き込みがされ
る。

【００３０】読出し時においては、選択ワード線を第１
の極性の電圧とし、非選択ワード線は基板電位と同電位
にする。書込みがされているメモリセルはオン状態とな
り電流が流れるが、書込みが行われていないメモリセル
はオフ状態で電流が流れない。このため、データ線に流
れる電流ないしは電圧を、データ線に接続されたセンス
アンプを用いて観測することにより、メモリセルのオン
／オフ状態が得られる。

【００３１】

【発明が解決しようとする課題】本発明者による上記先
の提案内容は書込みと消去をワード線単位で可能とする
ものである。上記ＮＯＲ型フラッシュメモリでは書込み
単位よりも消去単位が大きくされる。本発明者はこの点
に着目し、先に提案した不揮発性半導体記憶装置をファ
イルメモリシステムに適用して書き換え動作の高速化と
物理的な回路規模の縮小とを実現することについて検討
した。

【００３２】本発明の目的は、書き換えを行うときに消
去領域のデータを一旦外部のバッファ領域に待避するこ
となく、能率的に書き換えを行うことができるメモリシ
ステムを提供することにある。本発明の他の目的は、セ
クタ単位でデータが管理されるファイルメモリシステム
に適用する場合にも複雑なインタフェースを必要とする
ことなく汎用マイクロプロセッサでその機能を実現可能
なメモリシステムを提供することにある。本発明のその
他の目的は、データ処理の高速化のために書き換えや読
み出し時にデータキャッシュ機能を実現できるメモリシ
ステムを提供することにある。

【００３３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００３４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００３５】すなわち、複数個の半導体メモリチップ
（ＣＨ１，ＣＨ２，…）とそれらチップの動作を制御す
るためにそれらのチップに接続された制御手段（１０
０；２００）とを有する電気的に消去および書込み可能
な不揮発性半導体メモリシステムは以下に示される〜
の構成を備える。 夫々行および列に配置された複数個の半導体メモリセ
ルをもつ複数個のメモリブロック（ＢＬＫ１，ＢＬＫ
２，…）に分割されたメモリセルアレイ（３１）を供
え、それにおける各メモリセルは、半導体基板に形成さ
れたソース及びドレイン領域、ソース・ドレイン領域間
において前記半導体基板上に形成されたゲート絶縁膜、
そのゲート絶縁膜上に形成された浮遊ゲート、およびそ
の上に層間絶縁膜を介して形成された制御ゲートを備え
た絶縁ゲート電界効果トランジスタ構造体を含み、１つ
の列上の複数個のメモリセルのトランジスタ構造体のド
レイン領域は１本のデータ線（Ｄ）に接続され、１つの
行上の複数個のメモリセルのトランジスタ構造体の制御
ゲートは１本のワード線（Ｗ）に接続され、１つの列上
の複数個のメモリセルのトランジスタ構造体のソース領
域は相互に接続される。 前記メモリブロックに対し設けられ、行方向に延在さ
れて前記基板上に形成された複数個の共通ソース線（１
７）を有する。 半導体基板内に形成されたソースおよびドレイン領
域、およびソース・ドレイン領域間において前記半導体
基板上に絶縁膜を介して形成されたゲート電極を備える
選択トランジスタが行方向に複数個並設された第１の選
択用絶縁電界効果トランジスタ行（１６，１９）を複数
個有し、これらの第１の選択用絶縁電界効果トランジス
タ行は前記メモリブロックの夫々に１本宛設けられ、こ
のとき１個の選択トランジスタが１つのメモリブロック
の夫々の列に対して設けられその列のメモリセルのトラ
ンジスタ構造体の共通接続されたソース領域と対応の１
本の共通ソース線との間に接続される。 半導体基板内に形成されたソースおよびドレイン領
域、およびソース・ドレイン領域間において前記半導体
基板上に絶縁膜を介して形成されたゲート電極を備える
選択トランジスタが行方向に複数個並設された第２の選
択用絶縁電界効果トランジスタ行（１５，２０）を複数
個有し、これらの第２の選択用絶縁電界効果トランジス
タ行は前記メモリブロックの夫々に１本宛設けられ、こ
のとき１個の選択トランジスタが１つのメモリブロック
の夫々の列に対して設けられて１つの列の複数個のメモ
リセルのトランジスタ構造体のドレイン領域と対応の１
本のデータ線との前記接続が行なわれる。 一括消去の対象とされる１本のワード線に接続された
複数個のメモリセルに対して書込みを一括して行なうた
めに、夫々１本のデータ線上の１ビットの書込み／読出
しデータを前記制御手段の制御の下に格納する、夫々の
データ線に各別に接続された複数個のラッチ回路（３
３）を備える。

【００３６】外部から与えられるコマンド若しくは命令
によって書き換えシーケンスを自らコントロールできる
ようにして外部ホストシステムの制御負担を軽減するに
は、夫々の半導体メモリチップに前記制御手段の出力に
応答する内部コントローラ（ＣＴＲＬ）を設け、一括書
込み動作のための前記メモリセルアレイのメモリセル単
位領域が一括消去動作のための前記メモリセルアレイの
メモリセル単位領域と等しく、一括書込み動作および一
括消去動作が前記内部コントローラの制御の下で行なわ
せるようにするとよい。

【００３７】ホストシステムとのメモリインタフェース
を容易化するには、前記制御手段は、書込み／読出しデ
ータを前記半導体メモリチップ（ＣＨ１，ＣＨ２，…）
との間で転送するためのデータバストランシーバ（１０
１）と、前記メモリチップの１つを選択するためのアド
レスデコーダ（１０２３とをもつインタフェース手段を
更に備えるとよい。このインタフェース手段は、マイク
ロプロセッサ（２００）によって構成できる。

【００３８】書き換え時におけるシステムバスとホスト
システムの占有時間を短縮するには、１本の選択された
ワード線に接続された複数個のメモリセルに対し前記ラ
ッチ回路（３３）を介して供給されるべき書込みデータ
を格納するための書込みデータバッファメモリ（１１
０）を更に設け、この書込みデータバッファメモリは１
本のワード線に接続された複数個のメモリセルの記憶容
量のｎ倍（ｎは正整数）と実質的に等しい記憶容量を持
つものとして構成して、メモリインタフェース手段それ
自体にデータキャッシュ機能を実現するとよい。更に読
み出し動作時におけるデータキャッシュ機能も考慮する
なら、読出し／書込みデータを格納するための読出し／
書込みデータバッファメモリ（１１０）を設け、この読
出し／書込みデータバッファメモリは、１本の選択され
たワード線に接続された複数個のメモリセルに対し前記
ラッチ回路（３３）を介して供給されるべき書込みデー
タを格納するための、１本のワード線に接続された複数
個のメモリセルの記憶容量のｎ倍（ｎは正整数）と実質
的に等しい記憶容量をもつ記憶領域を備えて構成するこ
とが望ましい。前記書込みデータバッファメモリ（１１
０）は、現書込みデータを前記ラッチ回路（３３）に転
送すると、その現書込みデータで書込みが既に済んでい
るかどうかに拘わらず、前記制御手段の制御の下に、次
の書込みデータを格納するように配置できる。

【００３９】

【作用】上記した手段によれば、チップ内に設けられた
ラッチ回路は消去／書込みのデータサイズに匹敵するよ
うに設けられているから、換言すれば、書込みと消去の
単位が一致されているから、データの書換え時に必要と
されていたデータの一時保管作業が不要とされる。これ
が、そのためのバッファメモリを省略することを実現
し、更に消去と書込みの連続動作を可能にする。換言す
れば、従来は書込み単位よりも消去単位が大きかったた
め、データの書換えを行うには、消去領域のデータを一
旦外部のバッファ領域に退避する必要があったが、上記
手段によれば、消去単位と書込み単位が一致しているの
で消去領域データの退避操作が不要となる。その結果、
１回のアドレス入力とデータ転送により、１本のワード
線に対する消去／書込みが可能とされる。このことが書
換え動作を１命令化することも可能にする。

【００４０】ラッチ回路で構成されるセクタバッファの
サイズが消去／書込みのサイズと少なくとも同一なこと
から、システムバスのデータをチップ内のセクタバッフ
ァに転送すればよく、１チップマイクロコンピュータに
よる容易なインタフェース制御を可能にする。インタフ
ェース手段にそのようなマイクロプロセッサを利用する
ことは、カード上に本メモリシステムを展開した場合に
はカード上の部品点数を削減させる。

【００４１】データの先読み（連続書換え）を可能とす
るバッファメモリを採用することは、複数チップに対す
るアドレスとデータをつぎつぎに先に送ってラッチ記憶
しておき、その間外部バスを開放しホスト側に対しては
別な仕事を可能とする。また、相互に異なるチップに対
しては並列的な書き換えも可能にして、書換え速度の高
速化に寄与する。

【００４２】

【実施例】

《メモリセルデバイス及びフラッシュメモリ》 先ず本
発明に係るメモリシステムを説明する前にそれに利用さ
れる不揮発性半導体記憶装置及びそれを構成するための
メモリセルデバイスを説明する。

【００４３】第１番目に説明するメモリセルのデバイス
構造（トランジスタ構造体）は図１に示され、図２はそ
の回路構成を示し、図３は不揮発性半導体装置のブロッ
ク構成を示し、図４はメモリセル構成の平面図とされ、
図５は図４平面図のＡ−Ａ′面における断面構造図、図
６は図４平面図のＢ−Ｂ′面における断面構造図とされ
る。

【００４４】上述の図１はここで説明するメモリセルの
動作を説明するために図５に示す破線で囲まれた領域の
トランジスタを簡単化した図であると理解されたい。実
際の図５のメモリセル構造を説明する。図５には、同一
ワード線を有する２ビット分のメモリセルが示されてい
る。ｐ型半導体基板５２上に約７ｎｍの均一な膜厚を有
するゲート絶縁膜５３を形成する。ゲート酸化膜５３上
に第１の浮遊ゲート電極５４を形成し、第１の浮遊ゲー
ト電極５４の側面に絶縁膜５５を形成する。第１の浮遊
ゲート電極と電気的に接続している第２の浮遊ゲート電
極５６を形成する。第２の浮遊ゲート電極５６上に層間
絶縁膜５７を介してワード線となる制御ゲート５８を形
成する。層間絶縁膜にはシリコン酸化膜換算で約１５ｎ
ｍの絶縁膜を用いている。第２の浮遊ゲート電極５６は
第１の浮遊ゲート電極５４よりも面積が広く設計され、
第２の浮遊ゲート５６と制御ゲート５８間の容量を大き
くしている。なお、第１の浮遊ゲート電極５４はメモリ
セルのゲート長にパターニングされている。第１の浮遊
ゲート電極５４に対して自己整合的にｎ型のソース領域
６２およびドレイン領域６１を形成する。ソース領域６
２には、ソース領域６２を形成するｎ型不純物拡散層よ
りも深くｐ型拡散層領域６４が形成され、ソース領域の
拡散層配線用のｎ型不純物領域６３が形成されている。
ｐ型拡散層領域６４は、メモリセルのゲート長が０．４
ミクロン以下において必要とされるパンチスルーストッ
パーとして働くとともに、メモリセルの熱平衡状態のし
きい値電圧を調整に用いられる。ドレイン領域６１と浮
遊ゲート５４とのオーバーラップ領域（ドレイン拡散層
エッジ）を用いて電子をトンネル放出するため、ドレイ
ン領域６１を構成するｎ型不純物拡散層の不純物濃度を
ソース領域６２を構成するｎ型不純物拡散層の不純物濃
度より高く設定している。例えば、ドレイン領域６１は
砒素イオン注入により形成し、表面濃度を１０²⁰／ｃｍ
³以上に設定している。

【００４５】図２は、ｎ（例えば１６から１２８）本の
ワード線を１つの単位とした２つのブロックの基本回路
を示している。ここでは、ｎ個のメモリセルが１つのグ
ループ１１となり、さらに、１本のワード線にはｍ本の
データ線に対応するメモリセルが接続され、ｍ×ｎ個の
メモリセルが１つのブロックとして機能する。データ線
とメモリセルとの接続は、グループ毎にコンタクトホー
ル領域１２を形成し、データ線に接続している。すなわ
ち、メモリセルを並行に接続し、メモリセルのドレイン
端子およびソース端子をｎ型不純物領域により形成され
た第１の共通配線であるドレイン拡散層配線１３および
第２の共通配線であるソース拡散層配線１４を用いて接
続している。各データ線１８は抵抗値の低いメタルによ
り配線され、ｎ型ＭＯＳトランジスタ（ＩＧＦＥＴ）か
らなる選択トランジスタ１５、２０の行を介してブロッ
ク内のドレイン拡散層配線（サブデータ線）１３に接続
される。ｎ個のメモリセルは、そのドレイン端子がドレ
イン拡散層配線１３に接続され、ソース端子はソース拡
散層配線（サブソース線）１４に接続されている。ここ
で、ドレインおよびソースの拡散層配線の抵抗値は例え
ば５０〜５００オーム／□である。ソース拡散層配線１
４はｎ型ＭＯＳトランジスタ（ＩＧＦＥＴ）からなる選
択トランジスタ１６、１９の行を介して共通のソース配
線１７に接続されている。

【００４６】１本のワード線に接続されるデータ線の本
数ｍは、例えば５１２の整倍数としている。なぜなら、
現在の固定記憶装置の代替応用を艦みれば、１つの入出
力装置（Ｉ／Ｏ）に対してはその整倍数であると扱い易
いためである。ワード線の本数ｎについては、構成する
メモリセルの電気的特性や、拡散層配線の抵抗値に大き
く依存する。データ線に接続されるワード線の本数を例
えば８１９２本としたときには、選択トランジスタは８
１９２／ｎ×２個必要となるため、ｎを大きくするほど
選択トランジスタの占める面積が抑えられる。しかし、
ｎが大きくなると拡散層配線の抵抗値を無視することか
できず、メモリセルの読出し特性を低下させることにな
る。ここでは、ｎとして３２〜１２８を用いている。

【００４７】図２に示すようにメモリセルをアレイ状に
配置することにより、チップ面積の低減化を推進するこ
とができる。

【００４８】図３を用いて、不揮発性半導体記憶装置チ
ップのブロック構成を説明する。不揮発性半導体記憶装
置チップ上に、図２に示したメモリアレイ部３１、メモ
リアレイとつながる各データ線３２にはデータ保持用の
ラッチ回路３３が接続され、デコーダ３４を介して共通
データ線に接続される。共通データ線は入力／出力回路
に接続されている。さらに図示されていないが、単一の
電圧レベルを有する外部入力電源端子を同一基板上に有
している。なお、同一チップ中に形成された他のメモリ
アレイについても、ラッチ回路、デコーダ、共通データ
線、入力／出力回路を設けることができる。３９はセン
スラッチ回路であり、上記ラッチ回路３３を含むと共
に、読出されたデータを検出して増幅する図示しないア
ンプを備えている。

【００４９】また、各メモリブロックに接続されている
ワード線やブロックを選択するための選択トランジスタ
の駆動線は各々のデコーダ３５、３６に接続される。デ
コーダ３５、３６には高電圧発生回路（昇圧回路）３７
および負電圧発生回路３８が接続されている。これによ
り、消去時には選択ワード線に昇圧回路３７からの高電
圧が選択的に加えられ、書込み時には負電圧発生回路３
８から負電圧が選択されたワード線に加えられる。

【００５０】昇圧回路３７および負電圧発生回路３８
は、例えばチャージポンプ型の電圧変換回路により構成
され、３．３Ｖ以下の単一の電源電圧から高電圧や負電
圧を発生することができる。

【００５１】図１８を用いて、本実施例におけるデータ
の消去、書込み、読出しの各動作における信号線の電圧
関係を説明する。図８は図２のワード線Ｗ１２について
消去、書込み、読出しを行う一例を示している。消去状
態とはメモリセルのしきい値電圧が例えば３．３Ｖ以上
の高い状態にあることを言い、書込み状態とはしきい値
電圧が例えば０．５から１．５Ｖの範囲にあることを言
う。

【００５２】まず、消去は、ワード線Ｗ１２を含んでい
るブロック１（ＢＬＫ１）を活性化させることが必要で
ある。選択トランジスタ１５と１６の少なくとも一方を
オン状態とするために、ＳＤ１とＳＳ１を３．３Ｖとす
る。このとき、他のブロックの信号線ＳＤ２およびＳＳ
２は０Ｖである。選択されたブロック内のワード線につ
いては、Ｗ１２に１２Ｖを加え、他のワード線すべてを
０Ｖとする。このとき、すべてのデータ線の電圧を０Ｖ
とすることにより、Ｗ１２に接続されたすべてのメモリ
セルの浮遊ゲートには、制御ゲート電圧とチャネル電圧
が容量分割された電圧である６〜８Ｖが加わる。これに
より、浮遊ゲートとチャネル領域の間のゲート酸化膜に
高電界が加わり、Ｆ−Ｎトンネル電流が流れて浮遊ゲー
トに電子が注入され、メモリセルのしきい値電圧を３．
３Ｖ以上にできる。消去にかかる時間は、約１ミリ秒で
ある。他のワード線上のメモリセルは消去されないの
で、１本のワード線上のメモリセルのみ消去することが
可能となり、例えば５１２バイト単位の消去（セクタ消
去）が可能となる。また、複数のワード線を同時に選択
することにより、多セクタの同時消去も可能である。

【００５３】書込みは、まず、各データ線に設けられた
ラッチ回路３３（図３のセンスラッチ回路３９に含まれ
ている）に入出力回路よりデータを転送する。次に、Ｗ
１２を含んでいるブロック１（ＢＬＫ１）を活性化させ
るためＳＤ１を３．３Ｖ以上の電圧とする。このとき、
ＳＳ１は０Ｖとし、ブロック内のソース線を共通ソース
線１７から電気的に分離する。非選択ブロック（ＢＬＫ
２）のＳＤ２およびＳＳ２は０Ｖとし、非選択ブロック
（ＢＬＫ２）をデータ線から切り離す。選択ブロック
（ＢＬＫ１）内のワード線については、Ｗ１２に−７Ｖ
を加え、他のワード線すべてを例えば電源電圧の３．３
Ｖとする。ブロック内の拡散層配線には、各データ線に
接続されたラッチ回路３３内の情報にしたがって、０Ｖ
または例えば３．３Ｖが加えられる。メモリセルのドレ
イン端子が３．３Ｖの場合には、ドレイン拡散層と浮遊
ゲート間のゲート酸化膜に高電界が加わり、浮遊ゲート
内の電子がドレイン端子に引き抜かれ、メモリセルのし
きい値電圧を１Ｖ以下にできる。また、ドレイン端子が
０Ｖの場合には、容量結合から計算される浮遊ゲート電
圧の絶対値が小さく、ゲート酸化膜を通したトンネル現
象が起こらず、メモリセルのしきい値電圧は変化しな
い。ここで、非選択ブロックのワード線電圧を全て０Ｖ
としているが、この限りではなく、例えば電源電圧であ
る３．３Ｖを加えてもよい。

【００５４】この書込動作において、電子を引き抜く時
間すなわち書込み時間を例えば３０分割し、１回書込み
を行う毎にメモリセルのしきい値電圧を検証し、各デー
タ線毎に設けられたラッチ回路中のデータと比較する。
もし、しきい値が所定の値（例えば１Ｖ）以下であれ
ば、ラッチ回路中のデータを書き換え（３．３Ｖから０
Ｖ）、以降の書込が行われないようにする。また、しき
い値が所定の値（例えば１Ｖ）以上であれば、さらに１
回書込みを追加する。すなわち、所定の低いしきい値電
圧状態にメモリセルのしきい値電圧が到達したときに
は、ラッチ回路３３の電圧が０Ｖとなるため、その後の
書込みでは、ドレイン拡散層７の電圧が０Ｖとなり、電
子のトンネル現象は生じない。このフローを繰り返すこ
とにより、１本のワード線上に存在し、書込みを必要と
する全てのメモリセルにデータをばらつきなく書き込む
ことができる。これにより、メモリセルのしきい値電圧
を０．５〜１．５Ｖに制御できるとともに、多ビット同
時に書込みを行った場合でも、低いしきい値電圧のばら
つきが抑制される。これにより、ＡＣＥＥにおいて示し
たような低しきい値電圧に対するばらつきの影響が本実
施例においては回避できる。

【００５５】以上、データ線に３．３Ｖが与えられたメ
モリセルに関してのみしきい値電圧を低下させることが
でき、データの書込みが行われる。上記書込みにかかる
時間は約１ミリ秒である。上記データ線に加えられる電
圧は、同一ワード線上の書込みを行なわないメモリセル
に対するディスターブ特性から決定される。すなわち、
書込みを行なわないセルでは、ドレイン端子に０Ｖ、ワ
ード線に−７Ｖが加えられることになるため、浮遊ゲー
トより電子が徐々に放出されることになる。非書込みセ
ルにおける電子の放出を抑えるために、書込みセルと非
書込みセルの間でドレイン電圧の差を高めることが必要
となる。本実施例では、３．３Ｖを用いているが、３．
３Ｖ以上の電圧を用いることにより、ワード線負電圧の
絶対値が低減でき、非書込みセルにおけるしきい値電圧
の低下が抑制できる。

【００５６】本実施例では、書込み時の選択ブロック中
の非選択メモリセルのワード線（図１２のＷ１１，Ｗ１
ｎ）には３．３Ｖの電圧が加わっている。これは、メモ
リセルの動作マージンを向上させるためである。非選択
のワード線に与える電圧はメモリセルの書換え回数に依
存して決められる。非選択のメモリセルが高いしきい値
電圧を持つ場合には浮遊ゲートからドレイン端子に非常
に小さいトンネル電流が流れ、電子が浮遊ゲートから引
き抜かれ、その結果、しきい値電圧が低下して消去レベ
ルが保持できなくなる可能性がある。非選択のメモリセ
ルが受ける書換え総時間は、同一ブロック中の他のすべ
てのワード線が１００万回書換えられた場合に３１本×
１００万回×１ミリ秒＝３１，０００秒となる（ｎ＝３
２を仮定）。少なくとも上記の時間内だけメモリセルの
データが保持されることが必要となる。メモリセルの熱
平衡状態のしきい値電圧が高い場合には、非選択のワー
ド線の電圧を０Ｖとしてもデータ保持されるが、熱平衡
状態のしきい値電圧を低くするとき、例えば０．５Ｖと
するときには、浮遊ゲートとドレイン端子間の電界を緩
和するために、非選択のワード線の電圧を１Ｖ以上とす
ることが必要になる。このように、メモリセルの熱平衡
状態のしきい値電圧の設計範囲を広げる場合には、非選
択ワード線に正電圧を与えることが必要であるが、ここ
では簡素化のため、電源電圧と同一の３．３Ｖを用いて
いる。

【００５７】このように非選択ワード線に与える電圧を
３．３Ｖとしているため、本発明の不揮発性半導体記憶
装置ではデータ線毎にソース配線を分離することが必要
になる。なぜなら、図２に示すメモリセルのグループ１
１中の非選択ワード線に接続されたメモリセルのしきい
値電圧が低い場合、非選択ワード線が３．３Ｖであるた
めにオン状態となり、ドレイン端子（ドレイン側拡散層
配線）に与えられた電圧がソース側に供給される。した
がって、ソース端子が共通となっていると、ソース電圧
が上がるか過剰なドレイン電流が流れることになる。

【００５８】しかしながら、ソース配線を単位データ線
毎に分離するだけでは、データ線に平行に伸びたソース
配線の接合容量が大きくなり、分離されたソース配線を
充電するために、非選択ワード線上の低いしきい値電圧
を持つメモリセルを介して充電電流が流れることにな
る。この充電電流が流れることにより、メモリセルにお
いてホットエレクトロンが発生し、浮遊ゲート内に注入
されてしきい値電圧の上昇を招き、データを反転するこ
とになる。そこで、図２に示すように、この例では、ソ
ース配線１４をデータ線毎に分離するだけでなく、複数
本のワード線をｎ本（ｎ＝１６〜１２８）を単位として
区分してグループ１１を形成し、各グループのソース拡
散配線層１４を選択トランジスタ１６，１９を介して共
通ソース線に、ドレイン拡散配線層１３を夫々のデータ
線に接続することによりソース配線側の容量を低くし
て、低いしきい値電圧のメモリセルを介して流れる充電
電流量を低減し、データの反転を防止している。

【００５９】上記説明では、メモリセルの熱平衡状態の
しきい値電圧の設計範囲を広げる場合を示したが、熱平
衡状態のしきい値電圧を最適化した場合には、非選択の
ワード線の電圧を０Ｖとしてもデータ保持でき、ソース
端子の分離が不必要となり、ＳＳ１につながる選択トラ
ンジスタを省略することが可能となる。

【００６０】読出しは、Ｗ１２を含んでいるブロック１
を活性化させるために、選択トランジスタ１５と１６に
対するＳＤ１とＳＳ１を３．３Ｖ以上とする。選択ブロ
ック内のワード線については、Ｗ１２に３．３Ｖを加
え、他のワード線すべてを０Ｖとする。データ線には一
定の読出し電圧を与える。このとき、対象となるメモリ
セルのしきい値電圧が低い場合にはデータ線の電圧が下
がり、高い場合には一定の電圧に保持されるので、この
電圧差をセンスラッチ回路３９中のラッチ回路３３に読
み出すことによりメモリセルデータを判定することがで
きる。

【００６１】上記メモリセルデバイスの平面構造ならび
に断面構造を図４乃至図６により説明する。図４に示す
ように、データ線４１方向に素子分離領域４２が形成さ
れ、データ線を構成するメタル配線４１はコンタクトホ
ール４３を介して選択トランジスタ（例えば図２の１
５）のドレイン拡散層４４に接続されている。ドレイン
拡散層４４は選択トランジスタのゲート４５を介してメ
モリセルブロック内のドレイン拡散層に接続されてい
る。メモリセルのトランジスタ領域は、第１層めの浮遊
ゲートを定義する領域４６（枠で囲う外側）とワード線
を定義する領域４７の交差する領域である。メモリセル
の浮遊ゲートは２層構造からなり、第２層めの浮遊ゲー
トは領域４８により定義される。領域４６と素子分離領
域４２の間は拡散層配線領域となるが、ドレイン側と対
向してソース側の拡散層領域が形成される。ソース側の
拡散層領域は、選択トランジスタ（例えば図２の１６）
のゲート４９を介して共通ソース領域５０に接続され
る。

【００６２】図５は図４の平面図のＡ−Ａ′断面構造図
であり、図６はＢ−Ｂ′の断面構造図である。各メモリ
セル領域は、ＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜により形成された素子分離領域５１により分
離されている。浮遊ゲートは２層構造により形成されて
いるが、これは浮遊ゲート電極とワード線の容量結合値
を高め、書込み／消去電圧を下げることが目的である。
したがって、プロセス簡略化を重視する場合には浮遊ゲ
ート５６を必ずしも形成する必要はない。本実施例のメ
モリセルは、ｐ型シリコン基板上に形成されているが、
ｐ型シリコン基板上でＣＭＯＳプロセスにより形成され
たｐ型ウェル領域上、ｎ型シリコン基板上のｐ型ウェル
領域上においても形成できる。データ線に平行な断面
（図６）では、ワード線が最小加工寸法で等間隔で形成
され、第１および第２の浮遊ゲート５４、５６さらには
層間絶縁膜５７とワード線となる制御ゲート５８が積層
構造をなしている。ワード線間はイオン注入により導入
されたｐ型不純物領域７６により分離されている。

【００６３】上記の例では、ワード線と平行なＡ−Ａ′
面において最小加工寸法の約３倍の長さを以て、Ｂ−
Ｂ′面では２倍の長さを以て１ビットのメモリセルが形
成されている。すなわち、０．３５ミクロンの最小加工
精度のもとでは、メモリセル面積を約０．７４平方ミク
ロンとすることが可能になる。

【００６４】上記により不揮発性半導体記憶装置のブロ
ック内におけるデータの消去、書込み、および読出しの
基本動作を説明したが、これらを用いた不揮発性半導体
記憶装置について図２０から図２７を用いて更に説明を
加える。

【００６５】図２０は、図３に示した不揮発性半導体記
憶装置、それに接続される周辺回路、それらを制御する
手段等を含むチップ８１のブロック構成の詳細を示す。
メモリアレイ部３１とセンスラッチ回路３９およびデコ
ーダ３４は、入出力回路７６の並列度に応じて、ここで
は例えば８分割され、入出力回路７６を介してチップ８
１外部と電気的に接続されている。メモリアレイ部３１
では、１本のワード線に５１２バイトのメモリセルが接
続されている。前述のように、現在の固定記憶装置では
主に５１２バイト単位でデータが取り扱われているの
で、１本のワード線に５１２バイトのメモリセルを接続
しているが、ワード線上のメモリセル数が不揮発性半導
体記憶装置チップの用途によって適宜変更することので
きることは言うまでもない。参照符号１１は図２に示さ
れたセルグループと同様のセルグループであり、１つの
デコーダ３５が受けもつセルブロックに含まれるセルグ
ループの１つを示している。従って、図２０には図示さ
れていないが、隣り合うセルブロックに属するセルグル
ープの間には、図２に示された選択トランジスタ１５、
１６、１９、２０と同様の選択トランジスタが設けられ
ている。また、冗長用のメモリセルを考慮して、各入出
力回路に対して５１２バイト＋冗長ビット分のメモリセ
ルを接続することもできる。アドレス信号Ａはアドレス
バッファ兼ラッチ７７に格納され、少なくともデコーダ
３５、３６に伝達され、ワード線が１本選択される。

【００６６】ランダムアクセス動作では、入力アドレス
信号Ａはデコーダ３４、３５、３６に伝えられるが、シ
リアルアクセス動作では、入力アドレスはデコーダ３
５、３６に伝えられるとともに、シリアルクロックＳＣ
をシリアルクロックバッファ７８に取り込みアドレスカ
ウンタ７９で発生された内部アドレス信号がデコーダ３
４に伝えられる。デコーダ３４は、ランダムアクセスに
おいてはアドレスバッファ兼ラッチ７７から供給される
アドレス信号をデコードして入出力回路７６におけるデ
ータ入出力単位に相当するビットのラッチ回路若しくは
データ線を選択する。シリアルアクセスでは、アドレス
カウンタ７９から出力されるアドレス信号を順次デコー
ドして１セクタ分のラッチ回路３３若しくはデータ線を
入出力回路７６におけるデータ入出力単位毎に順次選択
する。尚、ＣＴＲＬは内部コントローラである。

【００６７】図２１にデータ書換え時の基本的な入力デ
ータに対するタイミングチャートを示す。チップが選択
され、読出し、書換え等の外部命令を受付けた後、各動
作に入る。以下に外部制御信号Ｃに基づく内部コントロ
ーラＣＴＲＬの制御の下に実行される書換え動作の一例
を示すが、データの消去、書込み等が同様に実行できる
ことは言うまでもない。書換え時には一般に書換えに関
する各種信号が入力されるが、本発明の本質でない部分
は省略している。

【００６８】まず、チップが選択され書換え命令（Ｃ）
が入力され、さらにアドレス信号Ａが入力される
（Ｉ）。入力アドレス信号Ａにしたがって消去ワード線
が選択され、消去が前述の手法により行われる。すなわ
ち、選択されたワード線に高電圧発生回路３７から約１
２Ｖの高電圧が加えられ、ワード線上の５１２バイトの
メモリセルが一括消去される。ワード線上のメモリセル
が消去状態にあるのを確認するために、ワード線に例え
ば５Ｖ、データ線に約１Ｖを加えて、しきい値電圧を判
定し検証を行う。選択されたワード線上の全ビットが消
去されるまで（ＩＩ）を再度実行する。続いてＩ／Ｏ端
子よりデータが５１２バイトの長さでシリアル入力され
る。入力データはシリアルクロックＳＣに同期してセン
スラッチ回路３９内のラッチ回路３３に順次格納される
（ＩＩＩ）。データ入力は５０〜１００ｎｓ間隔で転送
されるため、データ入力（ＩＩＩ）にかかる時間ｔ３は
高々１００μｓとなる。データ転送が完了すると、デー
タの書込み（ＩＶ）に移る。選択されたアドレスに対す
る１本のワード線に負電圧発生回路３８から−７Ｖを加
え、センスラッチ回路３９中の各ビットに対応したラッ
チ回路３３に記憶されたデータに従い、データ線に３．
３Ｖないしは０Ｖが与えられる。前述のとおりの書込み
（ｔ４１）と書込みの検証（ｔ４２）が行われて、書換
えが完了する。

【００６９】このように、従来のＮＯＲ型動作とは異な
り、消去動作前のプレライトと呼ばれる弱い書込み動作
の必要がない。

【００７０】前述のとおり、消去がゲート酸化膜を介し
たトンネル注入により行われるため、高電圧発生回路３
７が消去のために印加される電圧を高くすることにより
消去後のメモリセルのしきい値電圧を十分に高く設定す
ることが可能になる。この場合、図２２に示すように、
消去後のメモリセルの消去状態の検証が不必要になり、
検証過程を省略することができる。また、消去後の検証
過程のため、メモリセルデータの読出しのために占有し
ていたラッチ回路３３が開放されるので、アドレス入力
後に書換えデータの転送が可能になる。すなわち、図２
３に示すように、アドレス入力（Ｉ）後、データ入力
（ＩＩＩ）に移り、５１２バイトをシリアル入力でき
る。これにより、アドレス入力からデータ入力まで消去
時間を待たずに連続して行えるので、外部Ｉ／Ｏの占有
時間が低減できる。

【００７１】一方図２２においてデータ入力（ＩＩＩ）
がＩ／Ｏ端子とラッチ回路３３との間で行われ、消去
（ＩＩ）がメモリアレイ３２中の少なくとも１本のワー
ド線に対して行われるので、図２４に示されるように内
部コントローラＣＴＲＬの制御のもとにデータ入力（Ｉ
ＩＩ）と消去（ＩＩ）を同時に進めることができる。

【００７２】このようにデータの消去および書込みがワ
ード線毎に行えるので消去単位と書込み単位の一致を図
ることができ、これをセクタとして扱うことができる。
従来のＮＯＲ型フラッシュメモリでは、書込み単位より
も消去単位が大きかったため、データの書換えを行うに
は、消去領域のデータを一旦外部のバッファ領域に退避
する必要があったが、上述の例では消去単位と書込み単
位が一致しているので消去領域データの退避操作が不要
となる。その結果、１回のアドレス入力とシリアルデー
タ転送により、１本のワード線に対する消去／書込みが
可能となり、書換え動作を１命令化できる。

【００７３】さらに、図２５に示すように、図２０に示
したメモリアレイ部３１を２アレイブロック構成とし、
アドレスラッチ８３を追加することにより、図２３に示
した書換えが並列処理できることになる。これは、メモ
リアレイ部３１をアレイブロック８４，８５に分割した
ものであり、消去単位と書込み単位が一致していること
により達成できる。但し、複数個のシリアルデータの連
続性を考慮し、本メモリチップ８１を用いたファイルシ
ステムを管理するファイルアロケーションテーブル中
に、連続したセクタのアドレスは相違なるマットにアク
セスするように、パリティビットまたはメモリアレイブ
ロック選択ビットを持つ。

【００７４】図２６には上記図２５の不揮発性半導体記
憶装置の動作タイミングチャートを示す。アドレス信号
Ａが入力（Ｉ）され、アドレスバッファ兼ラッチ８２に
格納（Ｒ１）される。アドレスバッファ兼ラッチ８２は
消去に用いられ、アドレスバッファ兼ラッチ８２の保持
内容に従い、例えばアレイブロック８４中の１本のワー
ド線に対する消去が実行される。（ＩＩ）。消去終了
後、アドレスバッファ兼ラッチ８２中のアドレスはアド
レスラッチ８３に転送され、データ入力（ＩＩＩ）が実
行される。データ入力（ＩＩＩ）中に、次アドレス信号
Ａが入力（Ｉ’）され、アドレスバッファ兼ラッチ８２
に格納（Ｒ１）される。データ入力（ＩＩＩ）後、アド
レスラッチ８３に格納された番地、すなわち、上記で消
去されたアレイブロック８４中の１本のワード線を対象
としてデータラッチ３３中のデータが書込まれる（Ｉ
Ｖ）。ここで、アドレスバッファ兼ラッチ８２の保有内
容に従い、アレイブロック８５中の１本のワード線に対
する消去動作（ＩＩ’）が同時に行われる。

【００７５】従来のＮＯＲ型フラッシュメモリのアレイ
ブロック構成では、１本のデータ線にメモリセルが直接
接続されていたため、メモリアレイ部のアレイブロック
への分割を行っただけでは、消去と書込みを同時に行う
ことはできなかった。この例では、メモリセルが選択ト
ランジスタ１５、１６（図２）を介して間接的にデータ
線に接続されているため、例えば、アレイブロック８４
中のメモリセルにデータを書込み、アレイブロック８５
中のメモリセルのデータを同時に消去する際には、アレ
イブロック８４中の書込みとして選択されたセルグルー
プ１１に対するデータ線側の選択トランジスタをオン状
態としてデータ線の電圧をサブデータ線（当該選択トラ
ンジスタを経てメモリセルのドレインに至るデータ経
路）に伝えて書込みを可能とし、アレイブロック８５中
の消去として選択されたセルグループ１１に対するデー
タ線側の選択トランジスタをオフ状態としてサブデータ
をオープン状態、ソース線側の選択トランジスタをオン
状態としてサブソース線を接地し消去が可能となる。こ
のように、ワード線単位の消去が可能であることとメモ
リセルが選択トランジスタにより分離されていることに
より、メモリアレイ部３１のアレイブロックへの分割を
行うとチップ内で消去と書込みを同時に行うことが可能
になる。また、前述のとおり、データ書込み時間とデー
タ消去時間が約１ｍｓと等しいため、同時に行うことに
よる時間のオーバーヘッドはない。上記、書込みと消去
を平行して処理することにより、チップ外部から見た書
換え時間を約５０％に短縮することができる。尚、図２
６においてアレイブロック８４，８５の何れか一方をア
レイブロック（１）、他方をアレイブロック（２）とし
て示してある。

【００７６】次に図８から図９を用いて第２番目の例と
してのメモリセルを説明する。図８は、メモリブロック
の平面図を示している。上記第１番目の例の動作に示し
たように、熱平衡状態のしきい値電圧を最適化した場合
には、非選択のワード線の電圧を０Ｖとしてもデータ保
持でき、ソース端子の分離が不要となり、ソース端子側
につながる選択トランジスタを省略することが可能とな
る。図８の平面図は、メモリセルのソース端子を共通化
したときの平面パターンを示している。すなわち、第１
層めの浮遊ゲートを定義する領域４６（枠で囲う外側）
とワード線を定義する領域４７の交差する領域で定義さ
れたメモリセルのトランジスタ領域は、ＬＯＣＯＳ領域
を介さずに隣接メモリセルのトランジスタ領域と接して
いる。図９に、図８のＡ−Ａ′面における断面構造図を
示す。尚、図８のＢ−Ｂ′面における断面構造図は図６
と同様である。ソース領域６３はワード線５８上に２つ
のメモリセルで共用し、ドレイン拡散層６１は各々メの
モリセルに独立して形成している。これにより、ワード
線方向のメモリセルの長さを縮小することが可能にな
り、メモリセル面積を更に縮小化できる。尚、本メモリ
セルの動作は図１９に示す電圧条件に従って行われる。

【００７７】図１０は、第３番目の例としてのメモリセ
ル構造が示される。第１番目の例の第１の浮遊ゲート５
４の側面に形成される絶縁膜として側壁の堆積酸化膜７
１と熱酸化工程により形成された５０〜３００ｎｍの膜
厚を有する熱酸化膜７２を用いている。側壁の堆積酸化
膜７１はＣＶＤ法によるシリコン酸化膜やシリコン窒化
膜を用いることができる。ただし、メモリセルの書換え
信頼性向上の面からシリコン酸化膜を用いることが望ま
しい。本構造により拡散層配線となる不純物拡散層６３
を、第１の浮遊ゲート５４並びに側壁の堆積酸化膜７１
をマスクとしたイオン注入法により容易に形成すること
が可能となる。また、図１１に示すように、図５におけ
る絶縁膜５５として熱酸化膜７２とシリコン酸化膜７３
およびシリコン窒化膜７４を用いていることができる。
ここでは、シリコン酸化膜７３の下地並びに該シリコン
酸化膜７３と第１の浮遊ゲート５４の間にシリコン窒化
膜７４を形成し、熱酸化工程により熱酸化膜７２を形成
する場合において問題となる浮遊ゲート直下へのバーズ
ビークの進入を抑えている。

【００７８】上記第３番目の例では、堆積酸化膜やシリ
コン窒化膜を浮遊ゲート５４の側面に形成することによ
り、浮遊ゲート５６とシリコン基板の間の熱酸化膜７２
の形成を容易にしている。一般に、熱酸化膜７２を浮遊
ゲート５４近傍に形成しようとすると、熱酸化工程によ
りバーズビーク領域がトンネル酸化膜５３に食い込み、
トンネル酸化膜の膜厚が厚くなってしまう。本実施例で
は、堆積酸化膜やシリコン窒化膜を用いることにより、
浮遊ゲート側面における酸化の進行を抑制し、トンネル
酸化膜の膜厚化を防止し、メモリセル特性の劣化の防止
が可能となっている。

【００７９】図１２は、第４番目の例としてのメモリセ
ル構造が示されている。第３番目の例に対して、素子分
離領域に浅溝の素子分離構造７５を用いている。例え
ば、２５６メガビットの大容量メモリを実現する０．３
５ミクロン以下のルールでは、熱酸化工程により形成さ
れたシリコン酸化膜で幅の狭い素子分離領域を形成する
ことが困難になる。特に、本方式の不揮発性メモリセル
では、十分なトンネル電流を得るためには、第１の浮遊
ゲートとドレイン側拡散層のオーバーラップをとること
が必要である。例えば、ドレイン側ｎ型拡散層の接合深
さを０．１ミクロン以上にすることが必要であり、浅溝
領域の深さを少なくとも０．２ミクロン程度とることが
必要である。

【００８０】図１３は、第５目の例としてのメモリセル
構造が示される。第４番目の例では浮遊ゲートが２層構
造で形成されていたが、本実施例では、第１層目の浮遊
ゲート５４のみで形成されている。このため、層間絶縁
膜５７は浮遊ゲート５４上および浮遊ゲート５４の側面
に形成される堆積酸化膜７１上にも形成されている。こ
の例では、浮遊ゲート５４と制御ゲート５８との容量が
小さくなっているために、書換え時に必要とされる制御
ゲート電圧を高めに設定する必要があるか、または、書
換え時間を長くすることが必要になる。しかし、浮遊ゲ
ートが１層構造であるためにメモリセル形成工程が簡略
化されており、高速性を必要としない外部メモリ記憶装
置への用途に対して、安価な不揮発性半導体記憶装置を
提供することができる。

【００８１】図１４は、第６番目の例としてのメモリセ
ル構造が示される。第３番目の例では、図１０に示すよ
うに、堆積酸化膜７１を耐酸化性膜として熱酸化膜７２
を形成したが、この例では、堆積酸化膜７１を形成せず
に熱酸化膜７２を形成しているので、堆積酸化膜形成工
程を省略することができ、プロセス工程の削減が可能に
なる。

【００８２】図１５は、第７番目の例としてのメモリセ
ル構造が示される。第６番目の例では、図１４に示すよ
うに、浮遊ゲート電極が第１の浮遊ゲート５４と第２の
浮遊ゲート５６の２層構造としていたが、この例では、
第２層目の浮遊ゲート電極の１層構造としている。これ
は、先に熱酸化膜７２を形成し、浮遊ゲート電極５６を
形成することにより達成できる。本実施例も浮遊ゲート
の１層化が可能となるため、プロセス工程が簡略化でき
る。

【００８３】図１６は、第８番目の例としてもメモリセ
ル構造が示されている。第１番目の例では、図５に示す
ように、チャネルストッパー用のｐ型拡散層領域６４が
ソース端子側に形成されていたが、この例ではソース、
ドレイン端子の両側にｐ型拡散層領域を例えば角度イオ
ン注入法により形成している。これにより、プロセス工
程が簡略化できる。

【００８４】以上各種説明したメモリセル構造並びに例
えば５１２バイトを基本単位としたセクタ構造、ワード
線を３２乃至１２８本まとめることによりコンタクトホ
ールの面積を低減化したブロック化構造、さらには、書
換え方式を変更したことにより、低電圧単一電源駆動の
高速大容量不揮発性半導体記憶装置を製作することが可
能となった。本不揮発性半導体記憶装置を用いて、カー
ド型のデータ記憶装置を形成することが可能になり、ワ
ークステーション用外部記憶装置として、また、電子ス
チルカメラの記憶装置に用いることができる。第１の実
施例に示したように、ワード線がセクタ毎に分割されて
いるため、任意の規模でのデータ消去単位の設定が可能
であり、上記記憶装置の一部をシステムのプログラム領
域に振り分け、残りをデータ領域として確保できる。

【００８５】図１７はメモリセルの書き換え回数に対す
る電流駆動能力の依存性を示す図である。従来のホット
キャリアによる書き込みを行った場合と、ワード線に正
電圧を印加してトンネル現象を利用した書き込みを行っ
た場合と、上述の各例で説明したワード線に負電圧を印
加してトンネル現象を利用した書き込みを行った場合と
の比較をしている。これからも明らかなように、ワード
線に負電圧を印加してトンネル現象を利用した書き込み
を行った場合には、電流駆動能力βの低下を抑制するこ
とがわかる。ホットキャリアについては詳細を省略する
が、データ線に正電圧を印加してトンネル現象を利用し
た書き込みを行った場合、すなわち、書込み動作を制御
ゲートを接地し、ドレイン拡散層に正電圧Ｖｐを加える
場合には、ドレイン端において発生した電子正孔対の
内、正孔が電界の向きにしたがってゲート酸化膜に注入
される。書き換え回数が少ない場合には、正孔の注入量
も少なく、劣化はドレイン端のみであり、メモリセルの
βを低下させるに至らないが、書き換え回数が増加して
くると正孔の注入量も増加し、劣化がドレイン端からソ
ース近傍まで拡がる。このため、メモリセルのβが低下
してくるのである。ところが、上述の例の如くワード線
に負電圧を印加してトンネル現象を利用した書き込みを
行った場合には、ドレイン電圧を例えば３．３Ｖ程度の
正電圧とすることにより、ドレイン端において発生する
電子正孔対を抑制することが可能となり、メモリセルの
βの低下を防止することができる。

【００８６】以上詳述した不揮発性半導体記憶装置は、
浮遊ゲート電極に保持した電荷を外部に取り去る電気的
書込み動作を行う際に、上記書込み動作の対象となるメ
モリセルのドレイン領域に半導体基板に対して逆バイア
スとする極性の第１の電圧を印加し、上記メモリセルの
制御ゲートに半導体基板に対して上記第１の電圧と極性
が異なる第２の電圧を印加し、上記メモリセルのソース
不純物層側の第２のＭＯＳＦＥＴをオフ状態として該メ
モリセルのソース端子を電気的に切り離すとともに、該
浮遊ゲート電極に電荷を外部から注入する電気的消去動
作を行う際に、上記消去動作の対象となる複数個のメモ
リセルの制御ゲートに半導体基板に対して上記第１の電
圧と同一の極性の第３の電圧を印加し、他の全ての電極
を半導体基板と同電圧とする。例えば、メモリセルの電
気的書込み動作を行う際にメモリセルのドレイン領域と
浮遊ゲート間のトンネル現象を用いて浮遊ゲートから電
子を引き抜き、消去動作を行う際に半導体基板と浮遊ゲ
ート間のトンネル現象を用いて浮遊ゲートに電子を注入
することにより電気的書換えを行う。このように、上記
電気的に書換え可能な不揮発性半導体記憶装置におい
て、浮遊ゲート電極とドレイン／ソース／基板の各拡散
層間のトンネル現象を用いて書込み、消去の両動作を行
うため、書込み、消去の両動作ともに１ビットあたりの
消費電流が１０ｎＡ程度と、消費電力を抑制できる。こ
のため、電流駆動能力の小さい昇圧回路で済むようにな
り、書込み、消去に必要な高電圧を発生するのに必要な
昇圧および降圧回路をチップ内に形成することが可能と
なり、高速な不揮発性半導体記憶装置を用いながら、
３．３Ｖの単一電源による書込み、消去、読出しを行う
ことが可能となる。

【００８７】さらに、消去時には、１本のワード線にの
み高電圧（１２Ｖ）を加え、他のワード線を接地するこ
とにより、１本のワード線に接続されたすべてのメモリ
セルを消去することができる。したがって、１本のワー
ド線に複数個のメモリセルを並列に接続すれば、１本の
ワード線を１つのセクタと定義して、複数個のメモリセ
ルを同時に消去（セクタ消去方式）することができる。
また、複数本のワード線を選択することにより、複数本
のワード線上のメモリセルを一括して消去することがで
きる。

【００８８】書込み時では、書込み状態として所定の低
いしきい値電圧状態にメモリセルのしきい値電圧が到達
したときには、ラッチ回路３３の電圧が０Ｖとなるた
め、その後の書込みでは、ドレイン拡散層７の電圧が０
Ｖとなり、電子のトンネル現象は生じない。したがっ
て、多ビット同時に書込みを行った場合でも、低いしき
い値電圧のばらつきが抑制される。

【００８９】書込み動作では、上記に示すようにラッチ
回路を用いて１本のワード線上の複数個のメモリセルに
対して同時にデータの書込みが行えるため、消去と同様
に、１本のワード線を１つのセクタと定義してセクタ単
位の書込みが可能となる。すなわち、消去単位と書込み
単位が同一にできるので、データ書換え時におけるデー
タの退避等の動作が不要になる。

【００９０】読出し時においては、選択ワード線をＶｃ
ｃとし、非選択ワード線は接地状態とするため、書込み
状態にあるメモリセルはオン状態となり電流が流れる
が、書込みが行われていないメモリセルはオフ状態で電
流が流れない。このため、データ線に流れる電流ないし
は電圧を、データ線に接続されたセンスアンプを用いて
観測することにより、メモリセルのオン／オフ状態を得
ることができる。

【００９１】以上、書込み、消去動作が、メモリセルの
チャネル領域内の拡散層と浮遊ゲート間のトンネル現象
により達成できるため、トンネル領域面積を低減でき、
メモリセル面積の微細化が可能になった。すなわち、従
来のＮＯＲ型フラッシュメモリセルと同等さらにはより
小さなセル面積が達成できる。

【００９２】また、データ書き込み時のワード線に負電
圧を用い、データ書込み時のドレイン電圧を電源電圧
（例えば３．３Ｖ）程度に低電圧化できるため、データ
領域のデコーダ系等の周辺回路の高耐圧化が不必要にな
り、周辺回路面積を低減化することができるとともに、
データの書換え時におけるドレイン端での電子正孔対発
生生の抑制及びチャネル部のゲート酸化膜劣化の防止が
され、１０6回書換え後でも電流駆動能力の低下が防止
できる。さらに、書込み時に非選択ワード線に与えるデ
ィスターブ防止用電圧を高々電源電圧の３．３Ｖとする
ことができるので、昇圧電源を用いる必要がなくなり、
書込み時間を短縮できる。

【００９３】さらに、図２に示されるように複数個（例
えば１６個ないし１２８個）のメモリセルを１つの単位
としたグループに対して１個のコンタクトホール領域を
形成しているため、コンタクトホールがメモリアレイに
占める面積が低減化され、メモリセルの微細化が可能と
なり、６４Ｍや２５６Ｍなどの大容量不揮発性記憶装置
を実現することができる。

【００９４】《ファイルメモリシステム》 次に図２
０、図２５で説明したような不揮発性半導体記憶装置を
用いたファイルメモリシステムを本発明のメモリシステ
ムの一実施例として以下に説明する。

【００９５】図２７に本発明の不揮発性半導体装置ＦＭ
Ｃ（フラッシュメモリチップＣＨ１〜ＣＨｋを含む）を
用いた効果的なメモリシステム構成の実施例を示す。フ
ラッシュメモリチップＣＨ１〜ＣＨｋの夫々は、図２０
または図２５に示されたチップ８１と同様の構成とする
ことができる。従って、メモリチップＣＨ１〜ＣＨｋの
夫々は１本のワード線およびそれに接続される複数個の
メモリセルをもつセクタを複数個備え、さらにチップ外
部とのデータバス間にセクタバッファ（図２０、２５に
示すラッチ回路３３を備えたセンスラッチ回路３９に相
当）を備えている。メモリチップＣＨ１〜ＣＨｋは並列
に接続され不揮発性半導体装置ＦＭＣを形成する。メモ
リチップＣＨ１〜ＣＨｋの数は、例えば８〜２０でよ
い。入力データはデータバストランシーバ１０１を介し
てＰＣＭＣＩＡ（Personal Computer Memory Card Inte
rnational Association）規格、ＩＤＥ（Intelligent D
evice Electronics）規格、ＣＰＵのＩ／Ｏバス、等の
外部システムバスを介して供給される。また、メモリシ
ステムは、メモリチップＣＨ１〜ＣＨｋを選択するため
のアドレスデコーダ１０３とチップ内のセクタ（即ちワ
ード線）を選択するためのアドレス入力用のアドレスバ
スドライバ１０２を備えているとともに、アドレスのデ
コード及びデータの制御、チップの制御のためのコント
ロールバスコントローラ１０４を備えている。上記デー
タバストランシーバ１０１とアドレスバスドライバ１０
２とアドレスデコーダ１０３、さらにコントロールバス
コントローラ１０４によりホストインターフェイス１０
０が形成されている。図２７の上記１０２と１０３で示
される回路ブロックは内部アドレスをラッチする構成が
採用されておりその出力信号をラッチできるようになっ
ている。外部バスは必要な信号が送られた後に解放され
るようになっているからである。

【００９６】従来のメモリシステムでは、チップ消去の
単位が書込みの単位よりも大きいことから、消去に該当
したメモリチップの情報を消去前にチップ外に設けられ
たバッファメモリに一時保管（記憶）させ、書込み情報
を入力してバッファメモリ内容を書き直し、続いてチッ
プへある書込みの単位で消去した範囲の情報を逐次書き
戻すことが必要であった。

【００９７】図２７に示すメモリシステムでは、ＰＣＭ
ＣＩＡ等のデータバスに対応したメモリカードシステム
を構築することができるのは勿論であるが、本実施例の
不揮発性半導体装置ＦＭＣを用いることにより、チップ
内に設けられたセクタバッファ（３９）のサイズが消去
／書込みのサイズと少なくとも同一なことから、上記従
来のメモリシステムでデータの書換え時に必要とされて
いたデータの一時保管作業が不要となり、従来メモリカ
ードシステム内に必要であったバッファメモリが省略で
きる。一時保管作業が不要となったことで、消去と書込
みが連続して行える。具体的には、従来構成のメモリシ
ステムでは、例えば消去のための単位メモリ領域容量が
４Ｋバイト、書換えるべきデータ量が５１２バイトの場
合に、データの書換えに要する時間は、消去１ｍｓ＋書
込み１ｍｓ／５１２バイト×８回であり、積算９ｍｓか
かる。本実施例の不揮発性半導体装置ＦＭＣを用いたメ
モリシステムでは、消去１ｍｓ＋書込み１ｍｓであり、
積算２ｍｓと短縮されている。また、４Ｋバイトのデー
タを書換える場合では、従来構成では上記計算と同様に
９ｍｓかかり、本実施例のメモリシステムでは複数本の
ワード線（複数セクタ）を同時に選択して消去するた
め、消去１ｍｓ＋書込み１ｍｓ／５１２バイト×８回と
なり、積算９ｍｓと、従来と同様である。

【００９８】図２８には別のメモリシステムの構成が示
される。図２７におけるホストインターフェイス１００
をマイクロプロセッサ２００に変更したものである。本
構成でも、チップ内に設けられたセクタバッファのサイ
ズが消去／書込みのサイズと少なくとも同一なことか
ら、システムバスのデータをチップ内のセクタバッファ
に転送すればよく、１チップマイクロコンピュータで容
易に制御可能である。本構成では、カード上に本システ
ムを展開した場合のカード上の部品点数を削減が可能と
なる。

【００９９】図２９には上記メモリチップを用いた場合
に外部バッファメモリを設けたメモリシステムの構築例
を示す。図２７のデータバスに少なくとも５１２バイト
のバッファメモリ１１０を設け、コントロールバスコン
トローラ１０４からの制御を可能とした構成となってい
る。従来の構成では、前述のとおり、データ書換え領域
を含む消去単位のメモリ領域のデータを退避させてデー
タの書換えを行なうための４Ｋバイト以上のバッファメ
モリが必要であり、書換えの間、バッファメモリは書換
えデータによって占有されていた。本構成では、例えば
４Ｋバイトのバッファメモリ１１０は書込みデータの保
管（退避）のためにあるのではなく、データの先読みを
行うために用意されている。すなわち、あるチップに対
してデータの書換えを行っている間に、次の書換えデー
タを外部システムバスよりメモリシステム内に転送す
る。したがって、バッファメモリ１１０の内容はセクタ
書換えに最小限必要な５１２バイトであればよく、大規
模なメモリチップは必要ない。すなわち、５１２×整数
バイトでよい。あるいは、上記した従来のバッファメモ
リの領域の中に、データ先読み用の領域を設け、データ
読出しおよびデータ書込みの両者の動作モードに用いら
れるバッファメモリとしてもよい。

【０１００】図２９の１０２、１０３は連続書換えのた
めデータのアドレスを先読み記憶することから、次のア
ドレス信号をラッチさせ、現在書き込み中のチップが書
換え終了後に前記アドレスを基に書換えが開始される。
またアドレスの先読み（記憶）容量を大きくできるほ
ど、連続書換数を多くでき、バスの開放時間を多くでき
る。上記動作はコントロールバスコントローラ１０４が
外部バスからの制御信号に応じて１０１、１０２、１０
３およびメモリチップＣＨ１〜ＣＨｋを制御することで
実行される。

【０１０１】上記でも述べたようにバッファメモリ１１
０はデータの先読み（連続書換え）を可能とするもの
で、複数チップに対するアドレスとデータをつぎつぎに
先に送ってラッチ記憶しておき、その間外部バスを開放
し別な仕事を可能とする効果がある。また、１つ１つの
チップについては５１２Ｂの内部セクタバッファに基づ
く書換えが終了するまでは次の動作に移れない制約があ
るが、複数チップを使うシステムでは一方の書込みが実
効中であっても、他方のチップへの書込みが並列処理で
きるため書換え速度を速くできる利点がある。

【０１０２】以上本発明の不揮発性半導体装置（フラッ
シュメモリチップ）を用いたシステムの構成を示した。
一般に、ファイル用途では５１２バイトを１セクタとし
た書換えが行われるため、本実施例によるシステム構成
を用いた場合の書換え時間は従来構成よりも高速化でき
る。また、図２９で説明したメモリチップ内にデータの
書換え（消去／書込み）に要する１セクタ分の書込みデ
ータの保管が可能であり、システムにはこのためのバッ
ファメモリを付加することなく書換えが可能であるの
で、占有面積の低減およびコスト削減の利点がある。な
お従来構成では上記消去サイズ４ＫＢタイプのメモリに
対してバッファメモリ４ＫＢではデータの一時保管に全
てのバッファメモリが使用されるため先読み不可能なこ
とは言うまでもない。

【０１０３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１０４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるファイ
ルメモリシステムに適用した場合について説明したが本
発明はそれに限定されるものではなく各種メモリシステ
ムに広く適用することができる。

【０１０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１０６】ラッチ回路を用いて１本のワード線上の複
数個のメモリセルに対して同時にデータの書込みが行え
るため、消去と同様に、１本のワード線を１つのセクタ
と定義してセクタ単位の書込みが可能となる。すなわ
ち、チップ内に設けられたラッチ回路は消去／書込みの
データサイズに匹敵するように設けられているから、換
言すれば、書込みと消去の単位が一致されているから、
データの書換え時に必要とされていたデータの一時保管
作業が不要とされる。したがって、そのためのバッファ
メモリを省略することができ、更に消去と書込みを連続
的に行うことも可能になる。そして、書換え動作を１命
令化することも可能になる。

【０１０７】ラッチ回路で構成されるセクタバッファの
サイズが消去／書込みのサイズと少なくとも同一なこと
から、システムバスのデータをチップ内のセクタバッフ
ァに転送すればよく、１チップマイクロコンピュータに
よる容易なインタフェース制御を実現できる。インタフ
ェース手段にそのようなマイクロプロセッサを利用する
ことにより、カード上に本メモリシステムを展開した場
合にはカード上の部品点数を削減できる。

【０１０８】データの先読み（連続書換え）を可能とす
るバッファメモリを採用することにより、データキャッ
シュ機能を実現でき、複数チップに対するアドレスとデ
ータをつぎつぎに先に送ってラッチ記憶しておき、その
間外部バスを開放しホスト側に対しては別な仕事を可能
にすることができる。また、相互に異なるチップに対し
ては並列的な書き換えも可能になって、書換え速度の高
速化に寄与する。

【０１０９】小型携帯用機器に用いられる大容量ファイ
ルシステムやファイルカードが実現できるとともに、多
量の画像データを処理する電子スチルカメラ用のデータ
保存用ファイルシステムを構築でき、さらに、高品質音
楽観賞用カード型の携帯型録音再生機の製作が可能にな
る。

【図面の簡単な説明】

【図１】本発明のメモリシステムに用いられる不揮発性
半導体装置のメモリセルの断面構造を簡単化した説明図
である。

【図２】本発明のメモリシステムに用いられる不揮発性
半導体装置のメモリアレイの一例回路図である。

【図３】本発明のメモリシステムに用いられる不揮発性
半導体装置の概略一例ブロック図である。

【図４】本発明のメモリシステムに用いられる第１の例
としてのメモリセルの平面図である。

【図５】図４の平面図のＡ−Ａ′面におけるメモリセル
形状を示す断面図である。

【図６】図４の平面図のＢ−Ｂ′面におけるメモリセル
形状を示す断面図である。

【図７】従来のＮＯＲ型フラッシュメモリセル断面構造
図である。

【図８】第２番目の例としてのメモリセル構造の平面図
である。

【図９】図８の平面図のＡ−Ａ′面におけるメモリセル
形状を示す断面図である。

【図１０】第３番目の例としてのメモリセル形状を示す
断面構造図である。

【図１１】第３番目の例としてのメモリセル構造を拡張
したメモリセル形状を示す断面構造図である。

【図１２】第４番目の例としてのメモリセル形状を示す
断面構造図である。

【図１３】第５番目の例としてのメモリセル形状を示す
断面構造図である。

【図１４】第６番目の例としてのメモリセル形状を示す
断面構造図である。

【図１５】第７番目の例としてのメモリセル形状を示す
断面構造図である。

【図１６】第８番目の例としてのメモリセル形状を示す
断面構造図である。

【図１７】電流駆動能力の書き換え回数依存性を示す特
性図である。

【図１８】第１の例としてのメモリセルを備えた不揮発
性半導体記憶装置におけるデータの消去、書込み、及び
読出しの各動作における信号線の電圧関係を示す説明図
である。

【図１９】第２の例としてのメモリセルを備えた不揮発
性半導体記憶装置における図１８と同様の説明図であ
る。

【図２０】本発明のメモリシステムに用いられる不揮発
性半導体記憶装置の一例ブロック図である。

【図２１】図２０に示された装置の種々の動作を示す説
明図である。

【図２２】図２０に示された装置の種々の動作を示す説
明図である。

【図２３】図２０に示された装置の種々の動作を示す説
明図である。

【図２４】図２０に示された装置の種々の動作を示す説
明図である。

【図２５】本発明のメモリシステムに用いられる不揮発
性半導体記憶装置の他のブロック図である。

【図２６】図２５に示された装置の種々の動作を示す説
明図である。

【図２７】本発明のメモリシステムに係る一実施例ブロ
ック図である。

【図２８】本発明のメモリシステムに係る他の実施例ブ
ロック図である。

【図２９】本発明のメモリシステムに係るその他の実施
例ブロック図である。

【符号の説明】

１ ｐ型半導体基板 ２ ゲート絶縁膜 ３ 浮遊ゲート電極 ４ 層間絶縁膜 ５ 制御ゲート ６，６２ ソース領域 ７，６１ ドレイン領域 ８，６４ ｐ型不純物領域 ９ 全面トンネル注入方式 １０ エッジトンネル放出方式 １１ 並列メモリセルグループ １２，４３ コンタクトホール １３ ドレイン拡散層配線 １４，６３ ソース拡散層配線 １５，１６，１９，２０ 選択トランジスタ １７ 共通ソース線 １８，４１ メタルのデータ線 ２１ ドレイン側におけるホットキャリア注入方式 ２２ ソース側ｎ型拡散層領域 ２３ ドレイン側ｎ型拡散層領域 ２４ ドレイン側ｐ型拡散層領域 ２５ エッジトンネル消去方式 ３１ メモリアレイ部（メモリセルアレイ） ＢＬＫ１，ＢＬＫ２ メモリブロック ＣＴＲＬ 内部コントローラ ３２，６０ データ線 ３３ ラッチ回路 ３４，３５，３６ デコーダ ３７ 高電圧発生回路（昇圧回路） ３８ 負電圧発生回路 ３９ センスラッチ回路 ４２ 素子分離領域 ４４ ドレイン拡散層 ４５，４９ 選択トランジスタのゲート領域 ４６ 第１層めの浮遊ゲート領域 ４７ ワード線形成領域 ４８ 第２層めの浮遊ゲート領域 ５０ 共通ソース領域 ５１ 素子分離領域 ５２ ｐ型シリコン基板 ５３ トンネル酸化膜 ５４ 第１の浮遊ゲート ５５，５９ 絶縁膜 ５６ 第２の浮遊ゲート ５７ 層間絶縁膜 ５８ 制御ゲート ６５，７６ ｐ型不純物領域 ７１，７３ シリコン酸化膜 ７２ 熱酸化膜 ７４ シリコン窒化膜 ７５ 浅溝の素子分離構造 ＣＨ１〜ＣＨｋ 半導体メモリチップ １０１ データバスタランシーバ １０３ アドレスデコーダ １１０ データバッファメモリ

フロントページの続き (72)発明者 田中 利広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数個の半導体メモリチップとそれらチ
   ップの動作を制御するためにそれらのチップに接続され
   た制御手段とを有する電気的に消去および書込み可能な
   不揮発性半導体メモリシステムであって、 夫々行および列に配置された複数個の半導体メモリセル
   をもつ複数個のメモリブロックに分割されたメモリセル
   アレイを供え、それにおける各メモリセルは、半導体基
   板に形成されたソースおよびドレイン領域、ソース・ド
   レイン領域間において前記半導体基板上に形成されたゲ
   ート絶縁膜、そのゲート絶縁膜上に形成された浮遊ゲー
   ト、およびその上に層間絶縁膜を介して形成された制御
   ゲートを備えた絶縁ゲート電界効果トランジスタ構造体
   を含み、１つの列上の複数個のメモリセルのトランジス
   タ構造体のドレイン領域は１本のデータ線に接続され、
   １つの行上の複数個のメモリセルのトランジスタ構造体
   の制御ゲートは１本のワード線に接続され、１つの列上
   の複数個のメモリセルのトランジスタ構造体のソース領
   域は相互に接続され、 前記メモリブロックに対し設けられ、行方向に延在され
   て前記基板上に形成された複数個の共通ソース線を有
   し、 半導体基板内に形成されたソースおよびドレイン領域、
   およびソース・ドレイン領域間において前記半導体基板
   上に絶縁膜を介して形成されたゲート電極を備える選択
   トランジスタが行方向に複数個並設された第１の選択用
   絶縁電界効果トランジスタ行を複数個有し、これらの第
   １の選択用絶縁電界効果トランジスタ行は前記メモリブ
   ロックの夫々に１本宛設けられ、このとき１個の選択ト
   ランジスタが１つのメモリブロックの夫々の列に対して
   設けられその列のメモリセルのトランジスタ構造体の共
   通接続されたソース領域と対応の１本の共通ソース線と
   の間に接続され、 半導体基板内に形成されたソースおよびドレイン領域、
   およびソース・ドレイン領域間において前記半導体基板
   上に絶縁膜を介して形成されたゲート電極を備える選択
   トランジスタが行方向に複数個並設された第２の選択用
   絶縁電界効果トランジスタ行を複数個有し、これらの第
   ２の選択用絶縁電界効果トランジスタ行は前記メモリブ
   ロックの夫々に１本宛設けられ、このとき１個の選択ト
   ランジスタが１つのメモリブロックの夫々の列に対して
   設けられて１つの列の複数個のメモリセルのトランジス
   タ構造体のドレイン領域と対応の１本のデータ線との前
   記接続が行なわれ、 更に、一括消去の対象とされる１本のワード線に接続さ
   れた複数個のメモリセルに対して書込みを一括して行な
   うために、夫々１本のデータ線上の１ビットの書込み／
   読出しデータを前記制御手段の制御の下に格納する、夫
   々のデータ線に各別に接続された複数個のラッチ回路を
   備えて、成るものであることを特徴とするメモリシステ
   ム。
2. 【請求項２】 前記制御手段は、書込み／読出しデータ
   を前記半導体メモリチップとの間で転送するためのデー
   タバストランシーバと、前記メモリチップの１つを選択
   するためのアドレスデコーダとをもつインタフェース手
   段を更に備えて成るものであることを特徴とする請求項
   １記載のメモリシステム。
3. 【請求項３】 前記制御手段は、インタフェース手段を
   備えるマイクロプロセッサを更に備えて成るものである
   ことを特徴とする請求項１記載のメモリシステム。
4. 【請求項４】 １本の選択されたワード線に接続された
   複数個のメモリセルに対し前記ラッチ回路を介して供給
   されるべき書込みデータを格納するための書込みデータ
   バッファメモリを更に備え、この書込みデータバッファ
   メモリは１本のワード線に接続された複数個のメモリセ
   ルの記憶容量のｎ倍（ｎは正整数）と実質的に等しい記
   憶容量を持つものとされて成るものであることを特徴と
   する請求項１記載のメモリシステム。
5. 【請求項５】 読出し／書込みデータを格納するための
   読出し／書込みデータバッファメモリを更に備え、この
   読出し／書込みデータバッファメモリは、１本の選択さ
   れたワード線に接続された複数個のメモリセルに対し前
   記ラッチ回路を介して供給されるべき書込みデータを格
   納するための、１本のワード線に接続された複数個のメ
   モリセルの記憶容量のｎ倍（ｎは正整数）と実質的に等
   しい記憶容量をもつ記憶領域を備えて成るものであるこ
   とを特徴とする請求項１記載のメモリシステム。
6. 【請求項６】 前記書込みデータバッファメモリは、現
   書込みデータを前記ラッチ回路に転送すると、その現書
   込みデータで書込みが既に済んでいるかどうかに拘わら
   ず、前記制御手段の制御の下に、次の書込みデータを格
   納するように配置されて成るものであることを特徴とす
   る請求項４記載のメモリシステム。
7. 【請求項７】 前記夫々の半導体メモリチップは前期制
   御手段の出力に応答する内部コントローラを更に備え、
   一括書込み動作のための前記メモリセルアレイのメモリ
   セル単位領域が一括消去動作のための前記メモリセルア
   レイのメモリセル単位領域と等しく、一括書込み動作お
   よび一括消去動作が前記内部コントローラ制御の下に行
   なわれるものであることを特徴とする請求項１記載のメ
   モリシステム。