JP2010282697A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ラッチ回路に記憶される書き込みデータ及び書き込み回数の設定や変更のために行われるデータ転送動作を低減でき、さらにラッチ回路の開放タイミングを最適化することにより、書き込み時間を短縮することができる不揮発性半導体記憶装置を提供する。
【解決手段】多値を記憶するメモリセルに接続されたビット線と、ビット線に書き込み電圧を供給するセンスアンプ２５と、メモリセルに書き込む書き込みデータ及び書き込み回数のいずれかを記憶するラッチ回路２１，２２，２３と、記憶回路に記憶された書き込みデータを書き込み回数に変更すると共に、書き込み回数を更新する演算回路２４とを備える。演算回路２４は、書き込みデータに基づいてセンスアンプ２５から供給する書き込み電圧を制御し、メモリセルが所定のしきい値電圧に到達したことを確認したとき、記憶回路に記憶された書き込みデータに応じて書き込み回数を設定する。
【選択図】図２

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリに使用されるものである。

ＮＡＮＤ型フラッシュメモリはメモリセルを複数個直列に接続したものを基本単位(ＮＡＮＤユニット)とし、このＮＡＮＤユニットの一端はセレクトゲート(ＳＧＤ)を通してビット線に、他端はセレクトゲート(ＳＧＳ)を通してソース線に接続されている。

ＮＡＮＤ型フラッシュメモリにおけるデータの読み出し及び書き込み動作は、１つのワード線につながる１ページと呼ばれる単位で一括して行われる。さらに、ビット線側セレクトゲート(ＳＧＤ)とソース線側セレクトゲート(ＳＧＳ)に挟まれたページの集合体がブロックを構成する。

ビット線およびワード線方向のYupin効果を打ち消すために、書き込み方法を“ラフ書き”と“本書き”に分けて行う方法がある。さらに、“ラフ書き”での読み出し動作をする必要がないとき、あるしきい値電圧を超えてからＮ回の書き込みを行ってから書き込みを終了する方法がある。このＮ回は、メモリセルが多値を記憶する多値製品においては、各値のしきい値電圧によって異なる値になる。この方法の長所は、各値のしきい値電圧におけるベリファイ動作が不要になるため、書き込みループ１回当たりの時間が短くなり、書き込み時間の短縮につながることである。なお、Yupin効果とは、隣接するメモリセルの間隔が狭くなってくると、隣接素子間の寄生容量の影響が大きくなってしきい値がずれてしまうことをいう。

この方法において、書き込み中にデータを保存しておくラッチ回路のうち、１つが不要になったときに、次の書き込みデータをそのラッチ回路に入れるなどの動作（キャッシュ動作）を行うことがある（例えば、特許文献１参照）。

しかしながら、前述した、あるしきい値電圧を超えてからＮ回の書き込みを行って書き込みを終了する方法、及びキャッシュ動作においては、ラッチ回路に記憶される書き込みデータ及び書き込み回数の設定や変更のために、データ転送動作を多数回行う必要があり、書き込み時間短縮の妨げになっている。

特開２００６−１３４５５８号公報

本発明は、ラッチ回路に記憶される書き込みデータ及び書き込み回数の設定や変更のために行われるデータ転送動作を低減でき、さらにラッチ回路の開放タイミングを最適化することにより、書き込み時間を短縮することができる不揮発性半導体記憶装置を提供する。

本発明の一実施態様の不揮発性半導体記憶装置は、１つのメモリセルに多値を記憶することが可能な複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線に書き込み電圧を供給するセンスアンプと、前記メモリセルに書き込む書き込みデータ及び書き込み回数のいずれかを記憶する記憶回路と、前記記憶回路に記憶された前記書き込みデータを前記書き込み回数に変更すると共に、前記書き込み回数を更新する演算回路とを具備し、前記演算回路は、前記書き込みデータに基づいて前記センスアンプから供給する前記書き込み電圧を制御し、前記メモリセルが所定のしきい値電圧に到達したことを確認したとき、前記記憶回路に記憶された書き込みデータに応じて書き込み回数を設定することを特徴とする。

本発明によれば、ラッチ回路に記憶される書き込みデータ及び書き込み回数の設定や変更のために行われるデータ転送動作を低減でき、さらにラッチ回路の開放タイミングを最適化することにより、書き込み時間を短縮することができる不揮発性半導体記憶装置を提供することが可能である。

本発明の第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおけるビット線制御回路の構成を示す図である。 メモリセルにおける４値のしきい値電圧の分布を示す図である。 第１実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を示すフローチャートである。 第１実施形態における書き込み動作中にラッチ回路に記憶されるデータパターンを示す図である。 第２実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を示すフローチャートである。 第２実施形態における書き込み動作中にラッチ回路に記憶されるデータパターンを示す図である。

以下、図面を参照して本発明の実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、本発明の第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

図１は、第１実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、ロウデコーダ１４、ソース線制御回路１５、ウェル制御回路１６、データ入出力バッファ１７、データ入出力端子１８、制御回路１９、及び制御信号入力端子２０を備える。

メモリセルアレイ１１は以下のような構成を有する。メモリセルを複数個直列に接続したものを基本単位(ＮＡＮＤユニット)とする。ＮＡＮＤユニットの一端はセレクトゲート(ＳＧＤ)を通してビット線に接続され、ＮＡＮＤユニットの他端はセレクトゲート(ＳＧＳ)を通してソース線に接続されている。

データの読み出し、書き込み動作は、１つのワード線につながる１ページと呼ばれる単位で一括して行われる。そして、ビット線側セレクトゲート(ＳＧＤ)とソース線側セレクトゲート(ＳＧＳ)に挟まれたページの集合体がブロックを構成する。

ビット線制御回路１２はビット線ごとに配置されており、書き込み動作時にはビット線に書き込み電圧を供給し、読み出し動作時にはビット線からメモリセルに記憶されたデータを読み出す。読み出し動作時において、メモリセルからビット線制御回路１２に読み出されたデータは、データ入出力バッファ１７を介して、データ入出力端子１８に出力される。カラムデコーダ１３は、メモリセルアレイ１１内のメモリセルに接続されたビット線の選択を行う。

ロウデコーダ１４は、ワード線駆動回路を含み、メモリセルアレイ１１内のメモリセルに接続されたワード線の選択及び駆動を行う。ソース線制御回路１５及びウェル制御回路１６は、書き込み動作時にソース線及びウェル領域にそれぞれ所定の書き込み電圧を供給する。

また、制御回路１９には、制御信号入力端子２０からチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御回路１９は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、 ビット線制御回路１２、カラムデコーダ１３、ロウデコーダ１４、ソース線制御回路１５、ウェル制御回路１６、及びデータ入出力バッファ１７の動作を制御し、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。

次に、ビット線毎に配置されたビット線制御回路１２の構成を説明する。

図２は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるビット線制御回路１２の構成を示す図である。メモリセルアレイ１１内のメモリセルは多値データを記憶できるが、ここでは、メモリセルが４値を記憶する例を述べる。

メモリセルが４値を記憶する場合、ビット線毎に配置されたビット線制御回路１２は、図２に示すように、記憶回路としての３個のラッチ回路(Ａ)２１，ラッチ回路(Ｂ)２２，ラッチ回路(Ｃ)２３と、演算回路２４、及びセンスアンプ２５を有する。データ入出力バッファ１７はラッチ回路(Ａ)２１に接続され、ラッチ回路(Ａ)２１はラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に接続されている。ラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３は演算回路２４に接続され、演算回路２４にはセンスアンプ２５が接続されている。さらに、センスアンプ２５にはビット線が接続されている。

記憶回路には、メモリセルに書き込む書き込みデータ及び書き込み回数のいずれかが記憶される。演算回路２４は、記憶回路に記憶された書き込みデータに応じて、書き込みデータ、あるいは書き込みが終了であるときは非書き込みデータをセンスアンプ２５に転送する。センスアンプ２５は、ビット線に書き込み電圧を供給する。また、演算回路２４は、記憶回路に記憶された書き込みデータを書き込み回数に変更すると共に、書き込み回数の更新を行う。さらに、演算回路２４は、記憶回路に記憶された書き込みデータに基づいてセンスアンプ２５から供給する書き込み電圧を制御し、メモリセルが所定のしきい値電圧に到達したことを確認したとき、記憶回路に記憶された書き込みデータに応じて書き込み回数を設定する。

図３に、メモリセルにおける４値のしきい値電圧の分布を示す。しきい値電圧の低い順から、“０”，“１”，“２”，“３”の４値データを表している。

次に、第１実施形態のＮＡＮＤ型フラッシュメモリにおける書き込み動作を説明する。

書き込み動作では、通常、先に“ラフ書き”を行い、続いて“本書き”を行うことにより書き込み動作が終了する。“ラフ書き”では、所定のしきい値電圧まで書き込みを行い、続いて書き込みデータに応じて所定回数の書き込みを行って所望のしきい値電圧が設定される。“本書き”は、“ラフ書き”に続いて行われ、ベリファイと書き込みにより、各メモリセルが持つしきい値電圧が各値のしきい値電圧分布内に入るように正確に調整される。

以下、本発明の実施形態では、書き込み動作として“ラフ書き”の動作について述べる。

まず、第１実施形態における書き込み動作の概要を説明する。

書き込み対象のメモリセルに対して、“１”のしきい値電圧に達するまで繰り返し書き込みを行い、“１”のしきい値電圧に達したら、“１”を書き込む場合は書き込みを終了する。また、“２”を書き込む場合は、“１”のしきい値電圧に達した後、続いてＸ回の書き込みを行い、書き込みを終了する。“３”を書き込む場合は、“１”のしきい値電圧に達した後、続いてＹ回の書き込みを行い、書き込み動作を終了する。このとき、ラッチ回路に記憶される書き込みデータ及び書き込み回数に相当するデータパターンを最適化し、ラッチ回路におけるデータ転送動作の回数を低減している。ラッチ回路の数の都合上、ここではＸ及びＹは４以下の自然数になる。

次に、図４を用いて第１実施形態における書き込み動作を詳細に説明する。

図４は、第１実施形態における書き込み動作を示すフローチャートである。

図示するように、まず、データ入出力バッファ１７からラッチ回路(Ａ)２１に書き込みデータが入力される（ステップＳ１）。続いて、ラッチ回路(Ａ)２１からラッチ回路(Ｂ)２２へ、またはラッチ回路(Ｃ)２３へ書き込みデータが転送される（ステップＳ２）。

次に、ラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３が全て“Ｈ”のとき、演算回路２４は書き込みが終了であるとして、非書き込みデータをセンスアンプ（Ｓ／Ａ）２５に転送する。一方、ラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に１つでも“Ｌ”があるとき、演算回路２４は書き込みデータをセンスアンプ２５に転送する（ステップＳ３）。

次に、メモリセルに対して書き込み（プログラム）を行う。この書き込み中にラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に記憶されたデータを確認する（検知）。ラッチ回路(Ａ)２１のデータが“Ｌ”、またはラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３のデータが全て“Ｈ”になっていれば（検知パス）、書き込みループ数を数える回路が動作し始める（ステップＳ４）。

次に、ステップＳ４において検知がフェイルである場合、すなわちラッチ回路(Ａ)２１のデータが“Ｌ”、またはラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３のデータが全て“Ｈ”になっていない場合、ステップＳ６へ進み、書き込み対象のメモリセルが“１”のしきい値電圧に到達したか否かの確認動作（ベリファイ動作）を行う。

ここで、書き込み対象のメモリセルが“１”のしきい値電圧に到達していない場合、ステップＳ３に戻り、“１”のしきい値電圧に到達するまで、ステップＳ３、Ｓ４、Ｓ６の動作を繰り返す。

一方、ステップＳ６において、書き込み対象のメモリセルが“１”のしきい値電圧に到達した場合、書き込み対象のメモリセルが“１”を書き込むメモリセルであるときは、図５の（ａ）に示すように、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されるデータパターンを全て“Ｈ”に変更して、書き込みを終了する。

また、書き込み対象のメモリセルが“２”を書き込むメモリセルであるときは、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されたデータパターンを、Ｘ回の書き込み、ここでは２回の書き込みに相当するデータパターンに変更する。すなわち、図５の（ｃ）に示すように、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されたデータパターン“Ｈ”、“Ｌ”、“Ｌ”を、図５の（ｂ）に示すように、“Ｌ”、“Ｌ”、“Ｌ”に変更する。

また、書き込み対象のメモリセルが“３”を書き込むメモリセルであるときは、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されたデータパターンを、Ｙ回の書き込み、ここでは４回の書き込みに相当するデータパターンに変更する。すなわち、図５の（ｃ）に示すように、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されたデータパターン“Ｈ”、“Ｌ”、“Ｈ”を、図５の（ｂ）に示すように、“Ｌ”、“Ｌ”、“Ｈ”に変更する。

その後、ステップＳ３に戻り、ステップＳ３以降の動作を繰り返す。ステップＳ６においてベリファイ動作をパスした場合は、ステップＳ５においてラッチ回路に設定されている書き込み回数１〜４回をそれぞれ１回ずつ減らす計算を行う。すなわち、残りＮ回（Ｎ＝１，２，３，４）を、残りＮ−１回に変更する動作を行う。その後、ステップＳ３に戻り、ステップＳ３〜Ｓ５の動作を繰り返す。

そして、“２”を書き込むメモリセルに対しては２回の書き込み、また“３”を書き込むメモリセルに対しては４回の書き込みが終了したら、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶するデータパターンを全て“Ｈ”に変更して、書き込みを終了する。以上の書き込みが書き込み対象の全てのメモリセルに対して実行され、書き込み動作が終了する。

図５は、前述した書き込み動作中にラッチ回路に記憶されるデータパターンを示しており、書き込み動作中のメモリセルの状態と、ラッチ回路(Ａ)，ラッチ回路(Ｂ)，及びラッチ回路(Ｃ)に記憶されるデータパターンとの関係を示す図である。

図５に示す（ａ）は、書き込みが終了したメモリセルに対応するラッチ回路に記憶されるデータパターンである。（ｂ）は“１”のしきい値電圧に到達した場合であり、“２”または“３”を書き込むメモリセルに対応するラッチ回路に記憶されるデータパターンである。（ｃ）は“１”のしきい値電圧に到達していない場合であり、“１”、“２”、“３”を書き込むメモリセルに対応するラッチ回路に記憶されるデータパターンである。

ステップＳ６におけるラッチ回路に記憶されたデータパターンの変更には、センスアンプ２５とラッチ回路２１，２２，２３との間にある演算回路２４を使用する。“２”を書き込むメモリセルに対応するラッチ回路(Ａ)，ラッチ回路(Ｂ)，及びラッチ回路(Ｃ)には、図５の（ｃ）に示すように、それぞれ“Ｈ”、“Ｌ”、“Ｌ”が保持されている。これを、２回の書き込みに相当するデータパターンに変更するには、図５の（ｂ）に示すように、ラッチ回路(Ａ)に保持された“Ｈ”を“Ｌ”に変更するだけでよい。

同様に、“３”を書き込むメモリセルに対応するラッチ回路(Ａ)，ラッチ回路(Ｂ)，及びラッチ回路(Ｃ)には、図５の（ｃ）に示すように、それぞれ“Ｈ”、“Ｌ”、“Ｈ”が保持されている。これを、４回の書き込みに相当するデータパターンに変更するには、図５の（ｂ）に示すように、ラッチ回路(Ａ)に保持された“Ｈ”を“Ｌ”に変更するだけでよい。

前述したように第１実施形態では、複数のラッチ回路に記憶された書き込みデータを書き込み回数に変更する場合、１つのラッチ回路に保持されたデータを変更するだけでよいため、ラッチ回路に対するデータ転送動作を少なくでき、書き込み回数の設定に要する時間を低減できる。これにより、書き込み時間を短縮することができる。

なお、図４に示した“ラフ書き”においては、ステップＳ４における検知動作において、“１”のしきい値電圧を超えていない、“１”または“２”、“３”を書き込むメモリセルの数が許容数以下になれば（検知パス）、以降の検知動作およびベリファイ動作は行わなくてもよい。

［第２実施形態］
第２実施形態では、図４に示したステップＳ６において書き込み対象のメモリセルが“１”のしきい値電圧に到達した後、“２”または“３”を書き込むメモリセルの場合には、対応する複数のラッチ回路に書き込み回数を設定した後、ラッチ回路を１つ開放し、開放されたラッチ回路に次の書き込みデータを記憶する。このとき、書き込み回数を示すデータパターンを最適化し、データ転送動作の回数を低減する。その他の構成は、第１実施形態と同様である。

第２実施形態では、書き込み回数を記憶する３個のラッチ回路のうち、１つのラッチ回路を開放し、開放したラッチ回路に次の書き込みデータを記憶することができる。ラッチ回路を１つ開放するためには、残り２個のラッチ回路で書き込み回数に相当するデータパターンを作る必要がある。そのため、２個のラッチ回路には、書き込み終了と、残り１回、２回、３回の書き込みの４種類のデータパターンしか記憶できない。

書き込み対象のメモリセルが“１”のしきい値電圧に到達したかの確認動作をパスした後、ラッチ回路に記憶するデータパターンは書き込み終了と残り１〜４回の書き込みで、計５つのデータパターンが必要である。しかし、さらに１回書き込みを行うと、必要なデータパターンは書き込み終了と残り１〜３回の書き込みの計４つになり、２個のラッチ回路で足りることになる。よって、１つのラッチ回路を開放することが可能になる。

図６を用いて第２実施形態における書き込み動作を説明する。

図６は、第２実施形態における書き込み動作を示すフローチャートである。

図示するように、ステップＳ６までの動作は第１実施形態と同様である。ステップＳ６において、書き込み対象のメモリセルが“１”のしきい値電圧に到達した場合、書き込み対象のメモリセルが“１”を書き込むメモリセルであるときは、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶するデータパターンを全て“Ｈ”に変更して、書き込みを終了する。

また、書き込み対象のメモリセルが“２”を書き込むメモリセルであるときは、これらラッチ回路に記憶するデータパターンを、Ｘ回の書き込み、ここでは２回の書き込みに相当するデータパターンに変更する。すなわち、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されるデータパターンを、“Ｌ”、“Ｌ”、“Ｌ”に変更する。

また、書き込み対象のメモリセルが“３”を書き込むメモリセルであるときは、これらラッチ回路に記憶するデータパターンを、Ｙ回の書き込み、ここでは４回の書き込みに相当するデータパターンに変更する。すなわち、ラッチ回路(Ａ)、ラッチ回路(Ｂ)、及びラッチ回路(Ｃ)に記憶されるデータパターンを、“Ｌ”、“Ｌ”、“Ｈ”に変更する。

その後、ステップＳ３に戻りステップＳ３の動作を行った後、ステップＳ４に進み、メモリセルに対して書き込み（プログラム）を行う。このステップＳ４では、ステップＳ６においてベリファイ動作をパスした場合は、書き込み中にラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に記憶されたデータの確認は行わず、書き込みループ数を数える回路が動作を開始する。その後、ステップＳ７に飛ぶ。

ステップＳ７では、ラッチ回路(Ａ)２１、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に設定されている書き込み回数１〜３回をそれぞれ１回ずつ減らす計算を行う。すなわち、図５の（ｂ）に示したデータパターンが図７の（ｂ）に示すデータパターンとなる。これにより、ラッチ回路(Ａ)２１に記憶するデータは不要となるため、ラッチ回路(Ａ)２１を開放することができる。この結果、ラッチ回路(Ａ)２１に、次の書き込みデータが入力可能となる。

次に、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３が全て“Ｈ”のとき、演算回路２４は書き込みが終了であるとして、非書き込みデータをセンスアンプ２５に転送する。一方、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に１つでも“Ｌ”があるとき、演算回路２４は書き込みデータをセンスアンプ２５に転送する（ステップＳ８）。

次に、ステップＳ９に進み、メモリセルに対して書き込み（プログラム）を行う。続いて、ラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に設定されている書き込み回数１〜２回をそれぞれ１回ずつ減らす計算を行う。

そして、Ｌｏｏｐ数が４になったところで書き込み動作を終了する。このとき、ラッチ回路（Ａ）は次の書き込みデータ、ラッチ回路（Ｂ）はＬまたはＨ、ラッチ回路（Ｃ）はＨになっている。ラッチ回路（Ｂ）がＬになっているのは、ベリファイをパスした段階での残り回数が４回だったセルのラッチのみである。

図７に、ラッチ回路(Ａ)２１を開放したときのラッチ回路(Ｂ)２２、ラッチ回路(Ｃ)２３に記憶されるデータパターンを示す。ここで、図７に示すように、残り３回の書き込みを示すラッチ回路(Ｂ)，(Ｃ)のデータパターン“Ｌ”、“Ｈ”を、図４において残り４回の書き込みを示すラッチ回路(Ｂ)，(Ｃ)のデータパターン“Ｌ”、“Ｈ”と置き換える。これにより、通常なら残り４回の書き込みから残り３回の書き込みへデータパターンを変更する必要があるが、この動作が不要になり、データ転送動作を１回分減らすことが可能になる。

また、前述したように、ラッチ回路(Ｂ)とラッチ回路(Ｃ)に“Ｌ”のデータがある場合のみ書き込みを行うことになるため、ラッチ回路(Ａ)が不要になり、ラッチ回路(Ａ)を開放することが可能になる。さらに、書き込み終了の判定に書き込み回数を用いているため、残り３回の書き込みから残り２回の書き込みへのデータパターンの変更も不要になり、以降のラッチ回路におけるデータ転送動作は書き込みループ毎に２回に減らすことが可能になる。

以上説明したように本発明の実施形態では、ラッチ回路に記憶されるデータパターンの設定及びデータパターンの変更によりデータ転送動作の最適化、すなわちデータ転送動作を低減することができ、さらにラッチ回路の開放タイミングを最適化することにより、書き込み時間を短縮できる。

また、実施形態によれば、１つのメモリセルに４値を記憶可能なＮＡＮＤ型フラッシュメモリの４値製品の“ラフ書き”において、１つ値のしきい値電圧でのベリファイ動作を行い、そのしきい値電圧を超えたメモリセルに対して書き込みレベルに応じた書き込みの残り回数を設定する書き込み方法において、書き込みの残り回数とラッチ回路におけるデータパターンの関係をデータ・キャッシュ（ラッチ回路）の開放のために最適化し、不要なデータ転送を削減する。また、開放されたデータ・キャッシュに次の書き込みデータを記憶するキャッシュ動作において、データ・キャッシュを開放するタイミングを最適化すると共に、データ・キャッシュを開放した後の書き込み終了判定を、データパターンの確認から書き込みループ数に変更することによって、不要な検知動作やデータ転送を省いている。これらにより、ＮＡＮＤ型フラッシュメモリにおける書き込み時間を短縮することができる。

なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１１…メモリセルアレイ、１２…ビット線制御回路、１３…カラムデコーダ、１４…ロウデコーダ、１５…ソース線制御回路、１６…ウェル制御回路、１７…データ入出力バッファ、１８…データ入出力端子、１９…制御回路、制御信号入力端子２０、２１…ラッチ回路(Ａ)、２２…ラッチ回路(Ｂ)、２３…ラッチ回路(Ｃ)、２４…演算回路、２５…センスアンプ。

Claims (5)

1. １つのメモリセルに多値を記憶することが可能な複数のメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記ビット線に書き込み電圧を供給するセンスアンプと、
   前記メモリセルに書き込む書き込みデータ及び書き込み回数のいずれかを記憶する記憶回路と、
   前記記憶回路に記憶された前記書き込みデータを前記書き込み回数に変更すると共に、前記書き込み回数を更新する演算回路とを具備し、
   前記演算回路は、前記書き込みデータに基づいて前記センスアンプから供給する前記書き込み電圧を制御し、前記メモリセルが所定のしきい値電圧に到達したことを確認したとき、前記記憶回路に記憶された書き込みデータに応じて書き込み回数を設定することを特徴とする不揮発性半導体記憶装置。
2. 前記メモリセルは４値を記憶することが可能であり、前記記憶回路は３個のラッチ回路から構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記書き込み回数の設定では、前記記憶回路に記憶された書き込みデータのうち、１ビットのデータを変更することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記記憶回路に書き込み回数を設定した後、前記メモリセルに対して書き込みを１回行い、前記記憶回路を構成するラッチ回路の１つを開放することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 開放された前記ラッチ回路には、次の書き込みデータが保持されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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