JPH086762A - Multiplying circuit - Google Patents

Abstract

PURPOSE:To perform multiplication in a short processing time by the multiplying circuit which obtains a product by multiplying a multiplier and a multiplicand represented in binary notation by each other and to make its scale smaller than that of a parallel multiplying circuit. CONSTITUTION:This multiplying circuit is equipped with a digit number detector 5 which detects the positions of '1' of the multiplier, a barrel shifter 7 which shifts the multiplicand to the left from low-order bits to high-order bits by the number of digits detected by the digit number detector 5, and an adder 8 which adds the multiplicands shifted by the barrel shifter 7 in order.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マイクロプロセッサ等
に用いられる２進数同士の乗算をする回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for multiplying binary numbers used in a microprocessor or the like.

【０００２】[0002]

【従来の技術】Ａ×Ｂ＝Ｃの乗算をするとき、Ａを被乗
数、Ｂを乗数、Ｃを積と呼んでいる。一般に知られてい
る汎用のプロセッサで乗算を行う方法として、次の２種
類がある。2. Description of the Related Art When multiplying A × B = C, A is called a multiplicand, B is a multiplier, and C is a product. There are the following two types of methods for performing multiplication by a generally known general-purpose processor.

【０００３】（１）被乗数を、乗数の回数だけ加算を繰
り返す方法 （２）乗数の最下位ビットより１ビットずつ零判定を行
い、被乗数を１ビットずつ下位ビットから上位ビットへ
左シフトして結果を加算していく方法 また、全加算器を乗数のビット数だけ接続し、その縦続
接続により乗算結果を得る並列乗算器を使用する方法も
知られている。(1) A method of repeating addition of the multiplicand by the number of times of the multiplier (2) Zero determination is performed bit by bit from the least significant bit of the multiplier, and the multiplicand is left-shifted bit by bit from the lower bit to the upper bit, and the result is obtained. Also, a method is known in which a full adder is connected by the number of bits of a multiplier and a parallel multiplier that obtains a multiplication result by the cascade connection is used.

【０００４】ここで、図３を参照して従来の乗算方法の
一例について説明する。図３は、被乗数、乗数の符号判
定後の従来例における乗算ステップ実行内容を示す流れ
図である。An example of a conventional multiplication method will be described with reference to FIG. FIG. 3 is a flowchart showing execution contents of the multiplication step in the conventional example after the sign determination of the multiplicand and the multiplier.

【０００５】Ｂに乗数、Ａに被乗数を設定し、Ｃに積の
初期値“０”を設定する(1)。乗数Ｂの最下位ビット
（ＬＳＢ）が零であるかどうかを判定する(2)。零であ
る場合にはさらに乗数Ｂの内容全てが零であるかどうか
を判定する(4)。もし零であれば乗算ルーチンを終了す
る。もし、(2)で零でなければ、積Ｃと被乗数Ａとを加
算する(3)。次に、次のビットの加算データを準備する
ため(5)と(6)を実行する。(5)は、乗数Ｂの最下位ビッ
トによる加算が終了したので、まず、乗数Ｂの内容を上
位から下位へ右シフトする。(6)は、次のビットでの加
算を行うため被乗数Ａの内容を下位ビットから上位ビッ
トへ左シフトする。これら(5)と(6)の前処理後、(2)に
戻る。(2)の零判定の結果、零でなかった場合には(3)の
積Ｃと(6)の処理後の被乗数Ａとの間で加算を行いその
結果を積Ｃに格納した後、前述したように(5)と(6)を実
行し(2)に戻る。以上を乗数Ｂのビット数の回数繰り返
す。A multiplier is set in B, a multiplicand is set in A, and an initial value "0" of the product is set in C (1). It is determined whether the least significant bit (LSB) of the multiplier B is zero (2). If it is zero, it is further determined whether all the contents of the multiplier B are zero (4). If it is zero, the multiplication routine ends. If (2) is not zero, the product C and the multiplicand A are added (3). Next, (5) and (6) are executed to prepare the addition data of the next bit. In (5), since the addition by the least significant bit of the multiplier B is completed, first, the contents of the multiplier B are right-shifted from the upper bits to the lower bits. In (6), the contents of the multiplicand A are left-shifted from the lower bit to the upper bit in order to perform addition in the next bit. After the pretreatment of these (5) and (6), return to (2). If the result of the zero judgment in (2) is not zero, addition is performed between the product C in (3) and the multiplicand A after the processing in (6), and the result is stored in the product C. Perform (5) and (6) as you did, and return to (2). The above is repeated for the number of bits of the multiplier B.

【０００６】[0006]

【発明が解決しようとする課題】このような従来の乗算
結果を得る回路構成は以下に示す課題があった。The conventional circuit configuration for obtaining such a multiplication result has the following problems.

【０００７】このような構成による汎用のプロセッサで
乗算を行うとき、零判定と１ビットずつのシフトを繰り
返すため、積を求めるための処理時間が長いという問題
があった。また、ＤＳＰなどに内蔵されることが多い並
列乗算器は、処理時間は短いが、内蔵している回路が複
雑で、かつ、回路量が多いという問題があった。When a general-purpose processor having such a configuration performs multiplication, there is a problem that the processing time for obtaining the product is long because the zero determination and the shift of one bit are repeated. Further, a parallel multiplier which is often incorporated in a DSP or the like has a short processing time, but has a problem that the incorporated circuit is complicated and the amount of the circuit is large.

【０００８】本発明は比較的簡単な回路構成で処理時間
の短い乗算回路を提供することを目的とする。An object of the present invention is to provide a multiplication circuit having a relatively simple circuit configuration and a short processing time.

【０００９】[0009]

【課題を解決するための手段】本発明の乗算回路は、乗
数の「１」の桁を検出する桁数検出器と、この桁数検出
器で検出した桁数だけ被乗数を下位ビットから上位ビッ
トへシフトするバレルシフタと、シフトした被乗数を順
次加算していく加算器とを備えるものである。The multiplication circuit of the present invention comprises a digit number detector for detecting the digit of "1" of a multiplier and a multiplicand corresponding to the number of digits detected by the digit number detector from the lower bit to the upper bit. It includes a barrel shifter for shifting to, and an adder for sequentially adding the shifted multiplicands.

【００１０】[0010]

【作用】上記の構成により、乗数「１」のあるビット位
置を見つけ、そのビット位置から最上位ビット（または
最下位ビット）の位置までのビット数分だけ被乗数をシ
フトし、シフトした被乗数を順次加算することにより乗
算を行うことができる。With the above configuration, a bit position having a multiplier "1" is found, the multiplicand is shifted by the number of bits from the bit position to the position of the most significant bit (or the least significant bit), and the shifted multiplicands are sequentially obtained. Multiplication can be performed by adding.

【００１１】[0011]

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。本実施例では２進数を表記する場
合、“１０１０”（２進）と記述する。また本実施例で
は、乗数および被乗数の最上位ビット（ＭＳＢ）は正か
負かを表しており、正の数の場合はＭＳＢが“０”（２
進）になり、負の数の場合はＭＳＢが“１”（２進）に
なる。乗算を行う場合には最初にＭＳＢが０か１かを判
定し、もし“０”であればそのまま乗算を行い、“１”
であれば２の補数をとってから乗算を行う。従って、乗
算を行う場合には、常にＭＳＢは“０”になっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In this embodiment, when a binary number is written, it is described as "1010" (binary). Further, in this embodiment, the most significant bit (MSB) of the multiplier and the multiplicand represents positive or negative, and in the case of a positive number, the MSB is "0" (2
In the case of a negative number, the MSB becomes "1" (binary). When multiplying, it is first determined whether the MSB is 0 or 1, and if it is "0", the multiplication is performed as it is, and "1"
If so, the two's complement is taken and then multiplication is performed. Therefore, when performing multiplication, MSB is always "0".

【００１２】本実施例では被乗数“１０１０”（２進）
と乗数“０１０１”（２進）とを掛け合わせて積“１０
００１０”（２進）を算出する４ビット×４ビットの乗
算を例に説明する。In the present embodiment, the multiplicand "1010" (binary)
Multiply the multiplier "0101" (binary) with the product "10"
Description will be made by taking as an example a multiplication of 4 bits × 4 bits for calculating “0010” (binary).

【００１３】図１は、本発明の一実施例における乗算回
路の構成を示す。図２は本発明における乗数、被乗数の
符号判定後の乗算実行部分の流れ図である。FIG. 1 shows the configuration of a multiplication circuit according to an embodiment of the present invention. FIG. 2 is a flow chart of the multiplication execution part after the sign judgment of the multiplier and the multiplicand in the present invention.

【００１４】図１において、１は乗数を記憶しておくた
めの乗数レジスタ、２は被乗数を記憶しておくための被
乗数レジスタ、３は乗算結果の積を記憶するための積レ
ジスタ、４は絶対値算出器であり乗算を行う前に与えら
れた乗数および被乗数の絶対値を算出しておく。５は乗
数の“１”である桁（ビット位置）を検出するための桁
数検出器、６は桁数検出器５で“１”であると判定され
たビットを検出後に“１”から“０”に反転するビット
反転器、７は被乗数を所定のビット数分だけシフトする
バレルシフタ、８は加算器でありここでは積レジスタ３
から送られる値とバレルシフタ７から送られる値を加算
する。また９は絶対値算出器４で判定されたＭＳＢの値
にもとづいて、乗数、被乗数がそれぞれ正か負かを判定
する符号判定器である。１０〜２０はデータバス、２１
〜２５は信号線を示す。In FIG. 1, 1 is a multiplier register for storing a multiplier, 2 is a multiplicand register for storing a multiplicand, 3 is a product register for storing a product of multiplication results, and 4 is an absolute value. It is a value calculator and calculates the absolute values of the given multiplier and multiplicand before performing multiplication. 5 is a digit number detector for detecting the digit (bit position) of the multiplier which is "1", and 6 is from "1" to "1" after detecting the bit determined by the digit number detector 5 to be "1". A bit inverter for inverting to 0 ″, a barrel shifter 7 for shifting the multiplicand by a predetermined number of bits, and an adder 8 for the product register 3 here.
From the barrel shifter 7 is added. Reference numeral 9 is a sign determiner that determines whether the multiplier and the multiplicand are positive or negative, based on the MSB value determined by the absolute value calculator 4. 10 to 20 are data buses, 21
-25 shows a signal line.

【００１５】以上の構成の乗算回路について図１および
図２を参照しながらその動作を説明する。図２は図１の
乗算回路の動作フローを示す。The operation of the multiplication circuit having the above configuration will be described with reference to FIGS. 1 and 2. FIG. 2 shows an operation flow of the multiplication circuit of FIG.

【００１６】（１）まず、被乗数、乗数、積の設定を行
い、被乗数、乗数の符号判定を行う。被乗数の場合は、
被乗数“１０１０”（２進）をバス１１を介して、絶対
値算出器４に入力し、被乗数の符号判定を行う。この場
合、ＭＳＢが１であり被乗数が負の数になるので、２の
補数をとり正の数“０１１０”（２進）にする。同時
に、被乗数が負なので“１”という符号信号を信号線２
２に送る。また、乗数の場合は、乗数“０１０１”（２
進）を絶対値算出器４に入力するが、この乗数は正の数
であるので、２の補数をとらず符号が正という信号
“０”を信号線２３に送る。同時に、積レジスタ３に初
期値“０”を設定する。(1) First, the multiplicand, the multiplier, and the product are set, and the signs of the multiplicand and the multiplier are determined. For the multiplicand,
The multiplicand “1010” (binary) is input to the absolute value calculator 4 via the bus 11 to determine the sign of the multiplicand. In this case, since the MSB is 1 and the multiplicand is a negative number, the two's complement is taken to be a positive number "0110" (binary). At the same time, since the multiplicand is negative, the code signal "1" is applied to the signal line 2
Send to 2. In the case of a multiplier, the multiplier "0101" (2
However, since the multiplier is a positive number, a signal “0” with a positive sign is sent to the signal line 23 without taking the complement of 2. At the same time, the initial value “0” is set in the product register 3.

【００１７】（２）次に絶対値算出器４の処理後の、乗
数レジスタ１の内容“０１０１”（２進）と被乗数レジ
スタ２の内容“０１１０”（２進）とを用いて、以下の
処理を行う。(2) Next, using the contents "0101" (binary) of the multiplier register 1 and the contents "0110" (binary) of the multiplicand register 2 after the processing of the absolute value calculator 4, Perform processing.

【００１８】絶対値算出器４の処理後の乗数“０１０
１”（２進）をバス１４を介して、桁数検出器５に入力
する。桁数検出器５では、乗数の最上位ビットから順に
“１”であるビット位置の検出を行う。具体的には、最
上位ビットから２桁目（２ビット目）の“１”を検出
し、この位置が最下位ビットから２桁シフトした位置で
あることを算出する。この最下位ビットからのシフト桁
数「２」を、バス１５を介して出力し、バレルシフタ７
にシフト数（２ビット）として入力する。同時に、乗数
の判定したビットを、ビット反転器６で反転させバス１
６を介して乗数レジスタ１に“０００１”（２進）を再
入力する。The multiplier "010 after processing by the absolute value calculator 4"
1 "(binary) is input to the digit number detector 5 via the bus 14. The digit number detector 5 detects bit positions of" 1 "in order from the most significant bit of the multiplier. , The second digit (2nd bit) “1” from the most significant bit is detected, and it is calculated that this position is a position shifted by two digits from the least significant bit. The number "2" is output via the bus 15 and the barrel shifter 7
Input as a shift number (2 bits). At the same time, the bit determined by the multiplier is inverted by the bit inverter 6 and the bus 1
Reenter “0001” (binary) into multiplier register 1 via 6.

【００１９】（３）次に絶対値算出器４での処理後の被
乗数レジスタ２の内容“０１１０”（２進）をバス１７
を介してバレルシフタ７に入力する。バレルシフタ７
で、先に設定したシフト数（２ビット）分だけ被乗数を
左方向（下位から上位）へシフトする。このとき被乗数
の最下位ビット以下のビットには“０”を入力し、“０
１１０００”（２進）を出力する。バレルシフタ７の出
力“０１１０００”（２進）は、バス１８を介して加算
器８のＢ入力端に入力される。(3) Next, the contents "0110" (binary) of the multiplicand register 2 after being processed by the absolute value calculator 4 are transferred to the bus 17
Input to the barrel shifter 7 via. Barrel shifter 7
Then, the multiplicand is shifted to the left (from lower to higher) by the previously set shift number (2 bits). At this time, "0" is input to the bits below the least significant bit of the multiplicand, and "0" is input.
11000 "(binary). The output" 011000 "(binary) of the barrel shifter 7 is input to the B input terminal of the adder 8 via the bus 18.

【００２０】（４）一方、積レジスタ３の内容“０”
（２進）をバス１９を介して、加算器８のＡ入力端に入
力する。Ａ入力端とＢ入力端にそれぞれの値が入力し終
わったら、加算器８によりＡ入力端“０”（２進）とＢ
入力端“０１１０００”（２進）との加算を行う。加算
結果“０１１０００”（２進）は、バス２０を介して積
レジスタ３に再入力される。これら一連の動作により１
回目の処理を終了する。(4) On the other hand, the content "0" of the product register 3
(Binary) is input to the A input terminal of the adder 8 via the bus 19. When the respective values have been input to the A input terminal and the B input terminal, the adder 8 sets the A input terminal to “0” (binary) and B.
Addition with the input terminal "011000" (binary) is performed. The addition result “011000” (binary) is re-input to the product register 3 via the bus 20. 1 by these series of operations
The processing of the second time is ended.

【００２１】続いて、乗数レジスタ１の内容“０００
１”（２進）を、バス１４を介して桁数検出器５に入力
し、乗数の最上位ビットから最も近い“１”のビット位
置の検出を行い、乗数“０００１”（２進）の最下位ビ
ットからのビット数（０ビット）を検出する。同時に、
判定したビットの反転を行い、バス１６を介し乗数レジ
スタ１へ“００００”（２進）を再入力する。検出した
ビット数（０）をバレルシフタ７のシフト数として設定
し、被乗数レジスタ２の内容“０１１０”（２進）を、
バレルシフタ７で、設定したシフト数（０）左方向へシ
フトする。Then, the contents of the multiplier register 1 "000"
1 "(binary) is input to the digit number detector 5 through the bus 14 to detect the bit position of" 1 "closest to the most significant bit of the multiplier, and to find the multiplier" 0001 "(binary). The number of bits (0 bit) from the least significant bit is detected.
The determined bit is inverted, and "0000" (binary) is re-input to the multiplier register 1 via the bus 16. The detected bit number (0) is set as the shift number of the barrel shifter 7, and the content “0110” (binary) of the multiplicand register 2 is set to
The barrel shifter 7 shifts to the left by the set shift number (0).

【００２２】シフトした結果“０１１０”（２進）は、
バス１８を介して、加算器８のＢ入力端に入力される。
一方、積レジスタ３の内容“０１１０００”（２進）を
バス１９を介して、加算器８のＡ入力端に入力する。加
算器８で、Ａ入力端“０１１０００”（２進）とＢ入力
端“０１１０”（２進）との加算を行う。加算結果“０
１１１１０”（２進）は、バス２０を介して、積レジス
タ３に再入力される。これら一連の動作により２回目の
処理を終了する。The result of the shift, "0110" (binary), is
It is input to the B input terminal of the adder 8 via the bus 18.
On the other hand, the content “011000” (binary) of the product register 3 is input to the A input terminal of the adder 8 via the bus 19. The adder 8 adds the A input terminal “011000” (binary) and the B input terminal “0110” (binary). Addition result "0
11110 ″ (binary) is re-input to the product register 3 via the bus 20. The series of operations completes the second processing.

【００２３】最後に、乗数レジスタ１の内容“０００
０”（２進）を、バス１４を介して桁数検出器５で判定
を行うと、全ビットが“０”のため演算終了信号２５を
加算器８に送り、絶対値乗算を終了する。Finally, the contents of the multiplier register 1 "000"
When 0 "(binary) is determined by the digit number detector 5 via the bus 14, all the bits are" 0 ", so the operation end signal 25 is sent to the adder 8 to end the absolute value multiplication.

【００２４】絶対値乗算結果は、最終で積レジスタ３の
内容“０１１１１０”（２進）と、最初に絶対値算出器
４で判定した各々の符号信号２２、２３とで決定する。
符号信号２２、２３を符号判定器９に入力することによ
り積の符号を判定する。本実施例では、乗数が正、被乗
数が負であるから、積の符号は負“１”という積符号信
号２４を積判定器２６に送る。また、最終時の積“０１
１１１０”（２進）をバス２０を介して積判定器２６に
入力する。積判定器２６では、積符号信号２４が“１”
というのを受け、最終時の積“０１１１１０”の２の補
数をとり、“１０００１０”を積としてバス２７に出力
して乗算を終了する。The absolute value multiplication result is finally determined by the content "011110" (binary) of the product register 3 and the respective code signals 22 and 23 initially determined by the absolute value calculator 4.
The sign of the product is judged by inputting the sign signals 22 and 23 to the sign judging device 9. In the present embodiment, since the multiplier is positive and the multiplicand is negative, the product code signal 24 in which the sign of the product is negative "1" is sent to the product determiner 26. Also, the final product "01
1110 "(binary) is input to the product determination unit 26 via the bus 20. In the product determination unit 26, the product code signal 24 is" 1 ".
In response to this, the 2's complement of the final product "011110" is taken, "100010" is output as the product to the bus 27, and the multiplication is completed.

【００２５】上記の実施例では、４ビット×４ビットの
場合について説明したが、本発明は、ｎ×ｍビットの任
意の場合にも応用できる。In the above embodiment, the case of 4 bits × 4 bits has been described, but the present invention can be applied to any case of n × m bits.

【００２６】上記の実施例では最上位ビットから最も近
い“１”のビット位置を検出したが、これに限らず、最
下位ビットから最も近い“１”のビットを検出する方法
を用いてもよい。In the above embodiment, the bit position of "1" closest to the most significant bit is detected, but the present invention is not limited to this, and a method of detecting the bit of "1" closest to the least significant bit may be used. .

【００２７】[0027]

【発明の効果】本発明では乗数を１ビットずつシフトす
るのでなく、乗数の最上位ビットあるいは最下位ビット
から「１」のあるビット位置までの桁数にもとづいて、
被乗数を複数ビット分シフトするので非常に高速な乗算
処理が可能となる。According to the present invention, the multiplier is not shifted by one bit, but based on the number of digits from the most significant bit or the least significant bit of the multiplier to a bit position having "1",
Since the multiplicand is shifted by a plurality of bits, a very high-speed multiplication process is possible.

【００２８】また、特に最上位ビットを基準として桁数
を検出した場合には、最も大きい桁から順に乗算結果
（積）が得られるため、演算を途中で打ち切った場合で
も、近似値を得ることができる。このような乗算は、有
効桁数が限られるような演算や、近似値を求める演算な
どに有効である。また、回路もＤＳＰ等に内蔵されてい
る乗算器に比べて小規模で実現できるものである。Further, particularly when the number of digits is detected with the most significant bit as a reference, the multiplication result (product) is obtained in order from the largest digit. Therefore, even if the operation is aborted midway, an approximate value can be obtained. You can Such multiplication is effective for an operation in which the number of significant digits is limited, an operation for obtaining an approximate value, and the like. Further, the circuit can be realized on a smaller scale than the multiplier built in the DSP or the like.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の乗算回路の一実施例を示す構成図FIG. 1 is a configuration diagram showing an embodiment of a multiplication circuit of the present invention.

【図２】本発明の動作を示すフローチャートFIG. 2 is a flowchart showing the operation of the present invention.

【図３】従来の乗算回路の動作を示すフローチャートFIG. 3 is a flowchart showing the operation of a conventional multiplication circuit.

【符号の説明】[Explanation of symbols]

１ 乗数レジスタ ２ 被乗数レジスタ ３ 積レジスタ ４ 絶対値算出器 ５ 桁数検出器 ６ ビット反転器 ７ バレルシフタ ８ 加算器 ９ 符号判定器 １０〜２０ バス ２１〜２５ 信号 ２６ 積判定器 ２７ バス 1 Multiplier Register 2 Multiplicand Register 3 Product Register 4 Absolute Value Calculator 5 Digit Number Detector 6 Bit Inverter 7 Barrel Shifter 8 Adder 9 Code Judge 10-20 Bus 21-25 Signal 26 Product Judge 27 Bus

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 「０」あるいは「１」の２進数で表現さ
れる被乗数と乗数を掛け合わせて積を得る乗算回路にお
いて、乗数の「１」の桁を検出する桁数検出器と、前記
桁数検出器で検出した桁数だけ被乗数を下位ビットから
上位ビットへシフトするバレルシフタと、前記バレルシ
フタでシフトした被乗数を順次加算していく加算器を備
えた乗算回路。1. A digit number detector for detecting a digit of "1" of a multiplier in a multiplication circuit for obtaining a product by multiplying a multiplicand represented by a binary number of "0" or "1" and a multiplier, A multiplier circuit comprising a barrel shifter for shifting the multiplicand from the lower bit to the upper bit by the number of digits detected by the digit number detector, and an adder for sequentially adding the multiplicands shifted by the barrel shifter. 【請求項２】 桁数検出器において「１」の桁を検出す
る場合、最上位ビットから近い順に検出することを特徴
とする請求項１記載の乗算回路。2. The multiplication circuit according to claim 1, wherein when a digit of "1" is detected in the digit number detector, it is detected in an order from the most significant bit. 【請求項３】 被乗数と乗数の各々を絶対値を算出し、
各々の符号を判定する絶対値算出器と、前記絶対値算出
器での乗数と被乗数の符号判定結果をもとに積の符号判
定を行う符号判定器を設けたことを特徴とする請求項１
または２記載の乗算回路。3. The absolute value of each of the multiplicand and the multiplier is calculated,
An absolute value calculator for judging each sign, and a code judger for judging the sign of the product based on the sign judgment results of the multiplier and the multiplicand in the absolute value calculator are provided.
Alternatively, the multiplication circuit described in 2.