JP2752698B2 - Floating point addition / subtraction circuit - Google Patents
Floating point addition / subtraction circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、浮動小数点の加算，減算を行なう際に生じ
る桁合せを行なう論理回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit for performing digit alignment that occurs when performing addition and subtraction of floating point.
第２図は従来の技術を示す図である。この図に添って
浮動小数点数の加算を行なう場合を説明する。FIG. 2 is a diagram showing a conventional technique. The case of adding floating point numbers will be described with reference to FIG.
a,bは浮動少数点ＸとＹの指数部を示しc,dは仮数部を
示している。a,cで被加数Ｘの浮動小数点数、b,dで加数
Ｙの浮動小数点数である。a and b indicate exponents of floating-points X and Y, and c and d indicate mantissas. a and c are floating point numbers of the addend X, and b and d are floating point numbers of the addend Y.
１は２種類の浮動小数点数の指数部“ａ−b"の差を求
めることとキャリー信号を作る減算器である。２は２種
類の浮動小数点数の仮数部c,dを１のキャリー信号によ
ってどちらかをシフトレジスタA6に入力するかどちらを
加減算器11の入力とするかの選択を行なうセレクタであ
る。３は入力データの大きい方の指数部を選択し指数部
結果レジスタ12に格納するセレクタである。４はキャリ
ー信号が‘1'なら結果を反転しその後の加算器14の入力
データとし‘0'なら減算結果をそのままシフトカウンタ
５に入力する回路である。14は３のキャリー信号ｅが
‘1'だった場合に反転された値に＋１を加算する加算器
である。５はシフトレジスタ６の値を何ビットシフトす
るかという情報をもっているシフトカウンタである。６
はシフトする値を格納するシフトレジスタＡである。７
はシフトカウンタの値によってシフトレジスタA6の値を
シフトするバレルシフタである。10はバレルシフタ７で
シフトされた結果を格納するシフト結果レジスタであ
る。11は上記１〜14によって桁合せされた仮数部データ
ともう一つ桁合せのなかった仮数部データを加算又は減
算する加減算器である。12は指数部の結果を格納する指
数部結果レジスタである。13は仮数部の結果を格納する
仮数部結果レジスタである。Reference numeral 1 denotes a subtracter for calculating a difference between exponent parts "ab" of two types of floating point numbers and for generating a carry signal. Reference numeral 2 denotes a selector for selecting which of the mantissa parts c and d of the two types of floating-point numbers is input to the shift register A6 or which is input to the adder / subtractor 11 by a carry signal of 1. A selector 3 selects the larger exponent part of the input data and stores it in the exponent part result register 12. Reference numeral 4 denotes a circuit for inverting the result if the carry signal is "1" and inputting the result as input data to the adder 14 thereafter and inputting the subtraction result to the shift counter 5 as it is "0". An adder 14 adds +1 to the inverted value when the carry signal e of 3 is '1'. Reference numeral 5 denotes a shift counter having information on how many bits to shift the value of the shift register 6. 6
Is a shift register A for storing a value to be shifted. 7
Is a barrel shifter that shifts the value of the shift register A6 according to the value of the shift counter. Reference numeral 10 denotes a shift result register for storing the result shifted by the barrel shifter 7. Numeral 11 denotes an adder / subtractor for adding or subtracting the mantissa data which has been digit-aligned by the above 1 to 14 and the mantissa data which has not been digit-aligned. Numeral 12 is an exponent part result register for storing the result of the exponent part. 13 is a mantissa result register for storing the result of the mantissa.
続いて動作の説明をする。最初に仮数部の動作である
が、まず指数部のデータa,bを減算器１の入力としこの
２数について“ａ−b"の減算を行う。この時に結果が負
ならキャリー信号ｅは‘1'に、正なら‘0'になる。そし
て仮数部c,dをキャリー信号ｅをもとに指数部と小さい
方の仮数部データをシフトレジスタA6に入力してもう片
方の仮数部データを加減算器11の入力データとする。次
にキャリー信号ｅが‘0'なら１の指数部の減算結果をそ
のままシフトカウンタ５に格納し‘1'なら１の指数部減
算結果の反転値をとりそれにさらに＋１を加算した値を
シフトカウンタ５に格納する。シフトカウンタ５の値が
決ったらシフトレジスタ６の値をシフトカウンタ５の値
だけ右シフトする。そして最後にシフト結果と桁合せを
しなかった入力データの加算又は減算を行ない結果を仮
数部結果レジスタ13に格納する。次に指数部であるが２
つの入力データの指数部a,bのデータをキャリー信号ｅ
によって判定し大きい方を指数部結果レジスタ12に格納
する。Next, the operation will be described. First, the operation of the mantissa part is performed. First, the data a and b of the exponent part are input to the subtractor 1 and subtraction of “ab” is performed for these two numbers. At this time, the carry signal e becomes "1" if the result is negative, and becomes "0" if it is positive. Based on the carry signal e, the mantissa parts c and d are input with the exponent part and the smaller mantissa data into the shift register A6, and the other mantissa data is used as input data of the adder / subtractor 11. Next, if the carry signal e is '0', the result of the subtraction of the exponent part of 1 is stored in the shift counter 5 as it is, and if '1', the inverted value of the result of the subtraction of the exponent part of 1 is taken and a value obtained by adding +1 thereto is added to the shift counter. 5 is stored. When the value of the shift counter 5 is determined, the value of the shift register 6 is shifted rightward by the value of the shift counter 5. Finally, the result of addition or subtraction of the input data that has not been digit-aligned with the shift result is stored in the mantissa result register 13. Next is the exponent part.
The data of the exponent parts a and b of the two input data
The larger one is stored in the exponent part result register 12.
今までの浮動小数点の加算，減算は〔従来の技術〕で
述べたとおり桁合せを行なう際に仮数部のシフト回数を
２数の指数部の減算結果を用いるが、この減算結果が負
になる場合にはそのままではシフト数としては使えない
（シフト数は絶対値でなければならない）ので２の補数
をとる必要があった。２の補数をとるということは、ま
ずデータを反転させてそしてそれに＋１を加算しなけれ
ばならない。この加算を実行しているとシフト回数の数
値が確定するのに時間がかかってしまい結果として演算
自体の実行時間が長くなるというような問題があった。In the conventional floating point addition and subtraction, the number of shifts of the mantissa is used as the result of subtraction of the exponent of two numbers when performing digit alignment as described in [Prior Art], but the subtraction result becomes negative. In such a case, the shift number cannot be used as it is (the shift number must be an absolute value), so it has been necessary to take a two's complement. Taking two's complement means that the data must first be inverted and +1 added to it. When this addition is performed, it takes a long time to determine the numerical value of the number of shifts, and as a result, there is a problem that the execution time of the operation itself becomes longer.
この発明は上記の問題点に着目し時間のかかる２の補
数をとる処理をなくし浮動小数点の加算，減算の時の桁
合せの処理の時間の短縮を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for shortening the time of digit alignment processing at the time of addition and subtraction of a floating point by eliminating the time-consuming two's complement processing in view of the above problem.
本発明は以上のような問題点を解決するために浮動小
数点の加算，減算の時の桁合せをする時の仮数部のシフ
ト回数を決める場合、２数の指数部の減算結果が負だっ
た時、２の補数をとりそれをシフト回数とするのではな
く、減算結果を反転しその値分シフトレジスタＡに入っ
ている値をシフトしさらにシフト後の結果を右に１ビッ
トシフトすることで結果を補正することを特徴としてい
る。According to the present invention, when determining the number of shifts of the mantissa part when performing digit alignment at the time of floating point addition and subtraction in order to solve the above problems, the result of subtraction of two exponent parts was negative. Instead of taking the two's complement and using it as the number of shifts, instead of inverting the subtraction result, shifting the value in the shift register A by that value, and shifting the shifted result right by one bit, It is characterized in that the result is corrected.
第１図は本発明の一実施例図である。本実施例を、実
際に値を入力した場合の各レジスタ、信号の内容を示し
た第３図（浮動小数点の加算の場合の各レジスタ等の内
容）に添って説明をする。FIG. 1 is a diagram showing an embodiment of the present invention. This embodiment will be described with reference to FIG. 3 (contents of each register and the like in the case of floating-point addition) showing the contents of each register and signal when a value is actually input.
a,bは２つの入力データの指数部を示しc,dは仮数部を
示している。a,cで被加数Ｘの浮動小数点数、b,dで加数
Ｙの浮動小数点数である。a and b indicate exponents of two input data, and c and d indicate mantissas. a and c are floating point numbers of the addend X, and b and d are floating point numbers of the addend Y.
１は２種類の浮動小数点数の指数部“ａ−b"の差を求
めることとキャリー信号ｅを作る減算器である。２は２
種類の浮動小数点数の仮数部c,dをキャリー信号ｅによ
ってどちらをシフトレジスタA6に入力するかどちらを加
算器11の入力とするかの選択を行なうセレクタである。
３はキャリー信号によって入力データの大きい方の指数
部を選択し指数部結果レジスタ12に格納するセレクタで
ある。４はキャリー信号が‘1'なら結果を反転した値を
シフトカウンタ５に入れ‘0'なら減算結果をそのままシ
フトカウンタ５に入力する回路である。５はシフトレジ
スタA6の値を何ビットシフトするかという情報をもって
いるシフトカウンタである。６はシフトする値を格納す
るシフトレジスタＡである。７はシフトカウンタ８の値
だけシフトレジスタA6の値をシフトするバレルシフタで
ある。８はバレルシフタ７でシフトされた結果を格納す
るシフトレジスタである。９はキャリー信号が‘1'の時
にシフトレジスタB8の値を１ビットだけ右シフトするシ
フタである。10はキャリー信号が‘1'なら前記シフタ９
で１ビットシフタされたシフトレジスタＢの値を、‘0'
ならシフトレジスタＢの値を格納しておくシフト結果レ
ジスタである。11は上記１〜10によって桁合せされた仮
数部データともう一つ桁合せのなかった仮数部データを
加算又は減算する加減算器である。12は指数部の結果を
格納する指数部結果レジスタである。13は仮数部の結果
を格納する仮数部結果レジスタである。Reference numeral 1 denotes a subtracter for calculating a difference between exponent parts "ab" of two types of floating point numbers and for generating a carry signal e. 2 is 2
A selector for selecting which of the mantissa parts c and d of various kinds of floating-point numbers are to be input to the shift register A6 and which is to be input to the adder 11 by a carry signal e.
Reference numeral 3 denotes a selector for selecting the larger exponent of the input data according to the carry signal and storing the selected exponent in the exponent part result register 12. Reference numeral 4 denotes a circuit for inputting a value obtained by inverting the result to the shift counter 5 when the carry signal is "1" and inputting the subtraction result to the shift counter 5 as it is when the carry signal is "0". Reference numeral 5 denotes a shift counter having information on how many bits to shift the value of the shift register A6. Reference numeral 6 denotes a shift register A for storing a value to be shifted. Reference numeral 7 denotes a barrel shifter that shifts the value of the shift register A6 by the value of the shift counter 8. Reference numeral 8 denotes a shift register that stores the result shifted by the barrel shifter 7. A shifter 9 shifts the value of the shift register B8 right by one bit when the carry signal is "1". 10 is the shifter 9 if the carry signal is “1”.
The value of the shift register B shifted by 1 bit at
Then, it is a shift result register that stores the value of the shift register B. Reference numeral 11 denotes an adder / subtractor for adding or subtracting the mantissa part data digit-aligned by the above 1 to 10 and the mantissa part data without another digit alignment. Numeral 12 is an exponent part result register for storing the result of the exponent part. 13 is a mantissa result register for storing the result of the mantissa.
続いて動作の説明をする。まず指数部のデータa,bを
減算器１の入力としてこの２数について“ａ−b"の減算
を行う。この時に結果が負ならキャリー信号ｅは‘1'に
正なら‘0'になる。そして仮数部c,dをキャリー信号ｅ
をもとに指数部の小さい方の仮数部データをシフトレジ
スタ６にもう片方のデータを加減算器11の入力データと
する。次にキャリー信号ｅが‘0'なら１の指数部の減算
結果をそのままシフトカウンタ５に格納し‘1'なら１の
指数部減算結果の反転値をとりシフトカウンタ５に格納
する。シフトカウンタ５の値が決ったらシフトレジスタ
６の値をシフトカウント５の値だけ右シフトする。そし
てキャリー信号ｅが‘1'ならシフト後の結果をさらに１
ビット右にシフトし、最後にシフト結果レジスタ10と最
初の方でセレクタで選択された桁合せの行なわれなかっ
た仮数部の入力データとの加算又は減算を行ない結果を
仮数部結果レジスタ13に格納する。次に指数部の動作で
あるが２つの入力データの指数部a,bのデータをキャリ
ー信号ｅによって判定し大きい方を指数部結果レジスタ
12に格納する。Next, the operation will be described. First, the data "a" and "b" of the exponent part are input to the subtractor 1, and "ab" is subtracted for these two numbers. At this time, if the result is negative, the carry signal e becomes "1", and if it is positive, it becomes "0". The mantissa parts c and d are converted to carry signal e.
, The mantissa data having the smaller exponent is used as the input data of the adder / subtractor 11 in the shift register 6 and the other data is used as the input data of the adder / subtractor 11. Next, if the carry signal e is "0", the result of subtraction of the exponent part of 1 is stored in the shift counter 5 as it is, and if it is "1", the inverted value of the result of subtraction of the exponent of 1 is taken and stored in the shift counter 5. When the value of the shift counter 5 is determined, the value of the shift register 6 is shifted rightward by the value of the shift count 5. If the carry signal e is “1”, the result after the shift is further increased by one.
Bits are shifted to the right, and finally the result is added or subtracted from the shift result register 10 and the input data of the mantissa part selected by the selector at the beginning and not subjected to alignment, and the result is stored in the mantissa result register 13. I do. Next, the operation of the exponent part will be described. The data of the exponent parts a and b of the two input data are determined by the carry signal e, and the larger one is determined by the exponent part result register.
Store in 12.
次に実際に入力データを入力した時の各レジスタの内
容を第３図に添って説明する。まず入力データ“3FFF 8
000000000000000"（指数部a,仮数部ｃ）と“4001 80000
00000000000"（指数部b,仮数部ｄ）の指数部について
“ａ−b"の減算を行なう。減算結果は“FFFE"でありこ
の時に作られるキャリー信号は“1"である。次にキャリ
ー信号ｅが“1"なのでシフトレジスタA6には仮数部ｃの
内容“80000000 00000000"が入り加算器11の片側の入力
には仮数部ｄの内容“80000000 00000000"が入る。それ
と同時にキャリー信号が“1"なので減算結果“FFFE"を
反転した値“0001"をシフトカウンタ５に入力する。そ
してシフトレジスタA6の値“80000000 00000000"をシフ
トカウンタ５の値“0001"分右シフトし結果“40000000
00000000"をシフトレジスタB7に入力する。次にキャリ
ー信号ｅが“1"なのでさらにもう１ビット右にシフトし
結果“20000000 00000000"をシフト結果レジスタ10に入
力する。そして最初の方で選択された加算器11の片側の
データ“80000000 00000000"とシフト結果レジスタ10の
値“20000000 00000000"との加算を行ない結果“A00000
00 00000000"を仮数部結果レジスタ13に入力する。以上
が仮数部のデータの流れである。Next, the contents of each register when input data is actually input will be described with reference to FIG. First, input data “3FFF 8
000000000000000 "(exponent part a, mantissa part c) and" 4001 80000
The subtraction of “ab” is performed on the exponent part of “0000000000” (exponent part b, mantissa part d). The subtraction result is “FFFE”, and the carry signal generated at this time is “1”. Since e is "1", the content of the mantissa part c is "80000000 00000000" in the shift register A6 and the content of the mantissa part d is "80000000 00000000" in one input of the adder 11. At the same time, the carry signal becomes "1". Therefore, the value “0001” obtained by inverting the subtraction result “FFFE” is input to the shift counter 5. Then, the value “80000000 00000000” of the shift register A6 is right-shifted by the value “0001” of the shift counter 5 and the result is “40000000”.
00000000 "is input to the shift register B7. Next, since the carry signal e is" 1 ", the bit is shifted one more bit to the right, and the result" 20000000 00000000 "is input to the shift result register 10. Then, the first bit is selected. Addition of the data “80000000 00000000” on one side of the adder 11 and the value “20000000 00000000” of the shift result register 10 results in “A00000
00 00000000 "is input to the mantissa result register 13. The data flow of the mantissa has been described above.
次に指数部について説明する。指数部のデータの流れ
は単純でこの例の場合はキャリー信号が“1"なので指数
部ｂの値“4001"が指数部結果レジスタ12にはいる。Next, the exponent will be described. The data flow of the exponent part is simple, and in this case, the carry signal is "1", so that the value "4001" of the exponent part b enters the exponent part result register 12.
本発明は従来浮動小数点の加算，減算時に行なわれて
いた桁合せ処理時の仮数部の桁合せシフトのシフト回数
を決める時に指数部同志の減算結果が負になった時に絶
対値のシフト回数を得る為に従来は２の補数をとってい
たが本発明の１の補数でシフトし更にシフト後の結果を
右に１ビットシフトするやり方に変えることによって浮
動小数点の加算，減算が今までよりも高速に行なえるよ
うになった。According to the present invention, when determining the number of shifts of the mantissa digit alignment shift in the digit alignment processing conventionally performed at the time of floating point addition and subtraction, when the subtraction result of the exponent parts becomes negative, the absolute value shift number is determined. Conventionally, two's complement was used to obtain the data. However, the present invention shifts by one's complement and shifts the result after shifting by one bit to the right. You can now go faster.
第１図は本発明の一実施例図、第２図は従来の技術のブ
ロック図、第３図は第１図において実際に結果を入力し
た時の各レジスタ、信号等の値を示す図である。 １……減算器、２……セレクタ、３……セレクタ、４…
…反転回路、５……シフトカウンタ、６……シフトレジ
スタＡ、７……バレルシフタ、８……シフトレジスタ
Ｂ、９……シフタ、10……シフト結果レジスタ、11……
加減算器、12……指数部結果レジスタ、13……仮数部結
果レジスタ、14……加算器。FIG. 1 is a diagram of an embodiment of the present invention, FIG. 2 is a block diagram of a conventional technique, and FIG. 3 is a diagram showing values of registers, signals and the like when results are actually input in FIG. is there. 1 ... Subtractor, 2 ... Selector, 3 ... Selector, 4 ...
... Inverting circuit, 5 ... Shift counter, 6 ... Shift register A, 7 ... Barrel shifter, 8 ... Shift register B, 9 ... Shifter, 10 ... Shift result register, 11 ...
Adder / subtracter, 12 ... exponent part result register, 13 ... mantissa part result register, 14 ... adder.
Claims (1)
被加数および加数または被減数および減数の指数の差を
求める減算器と、前記減算器の減算結果が正ならばその
減算結果をシフト回数とし、負ならば前記減算結果を反
転した値をシフト回数とする回路と、被加数または加
数、被減数または減数のうち指数部の小さい方の仮数部
の値を前記シフト回路に従って一方向にシフトするバレ
ルシフタと、前記減算結果が正ならそのままの値をシフ
ト結果とし負ならばシフトした結果をさらに同一方向に
１ビットシフトしてそれをシフト結果とする回路と、前
記回路で得られた仮数部の値を用いて加算あるいは減算
する回路とを備えたことを特徴とする浮動小数点加減算
回路。In a floating point binary addition / subtraction circuit,
A subtractor for calculating a difference between an augend and an addend or an exponent of a subtrahend and a subtrahend, and if the subtraction result of the subtractor is positive, the subtraction result is used as the number of shifts; if negative, the value obtained by inverting the subtraction result is shifted. A circuit for the number of times, a summand or an augend, a subtrahend or a subtrahend, a barrel shifter for shifting the value of the mantissa part of the smaller exponent part in one direction according to the shift circuit, and the value as it is if the subtraction result is positive Is a shift result, and if negative, a circuit that further shifts the shifted result by one bit in the same direction to obtain a shift result, and a circuit that performs addition or subtraction using the value of the mantissa obtained by the circuit. A floating point addition / subtraction circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153816A JP2752698B2 (en) | 1989-06-15 | 1989-06-15 | Floating point addition / subtraction circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1153816A JP2752698B2 (en) | 1989-06-15 | 1989-06-15 | Floating point addition / subtraction circuit |
Publications (2)
| Publication Number | Publication Date |
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| JPH0318924A JPH0318924A (en) | 1991-01-28 |
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|---|---|---|---|---|
| US5692984A (en) * | 1994-12-09 | 1997-12-02 | Sr Engineering Company Limited | Flexible drive member for pulling and pushing and fluid-operated moving apparatus |
-
1989
- 1989-06-15 JP JP1153816A patent/JP2752698B2/en not_active Expired - Fee Related
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| JPH0318924A (en) | 1991-01-28 |
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