JPH0855725A - 積層チップインダクタ - Google Patents
積層チップインダクタInfo
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- JPH0855725A JPH0855725A JP18814994A JP18814994A JPH0855725A JP H0855725 A JPH0855725 A JP H0855725A JP 18814994 A JP18814994 A JP 18814994A JP 18814994 A JP18814994 A JP 18814994A JP H0855725 A JPH0855725 A JP H0855725A
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Abstract
合でも電流容量の低下と高抵抗値部分における発熱を抑
制できる積層チップインダクタを提供する。 【構成】 積層構造のチップ本体1と、チップ本体1の
層間に介装された2つの内部導体2と、チップ本体1の
表面に設けられた1対の外部端子3とを具備し、各内部
導体2の一端部を一方の外部端子3に接続し他端部を他
方の外部端子3に接続して成る積層チップインダクタに
おいて、チップ本体1の層を介して隣接する内部導体2
の非端部位置2箇所を2つの接続導体4で相互に接続し
てあるので、内部導体2に高抵抗値部分が存在する場合
には、内部導体2を接続していないものに比べて端子間
の合成成抵抗が小さく、また高抵抗値部分における発熱
量が小さくなる。
Description
を有する積層チップインダクタに関するものである。
8に示すものがある。同図に示した積層チップインダク
タは、磁性体材料から成る積層構造のチップ本体51
と、チップ本体51の層間に介装された2つの内部導体
52と、チップ本体51の相対する端面に設けられた1
対の外部端子53とを具備している。2つの内部導体5
2はチップ本体51よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子53に接続され他端を
他方の外部端子53に接続されている。この積層チップ
インダクタでは、内部導体52を2段に構成することで
1段のものに比べて大きな電流容量を確保することがで
きる。
ダクタは、内部導体52自体が極めて薄い膜により構成
されているため、該内部導体52の抵抗値が高く使用時
に大きな発熱を伴う。内部導体52は基本的には均一幅
及び厚み、即ち抵抗値が均一となるように形成される
が、往々にして寸法のばらつき等を原因とし部分的に抵
抗値が高くなることがあり、該高抵抗値部分に発熱が集
中して劣化や断線等を生じると共に電流容量の低下を招
く問題点がある。
ダクタの一方の内部導体52を3つの抵抗器rの直列と
し、他方の内部導体52を2つの抵抗器rと抵抗器Rの
直列として等価回路を考えると、両内部導体52の抵抗
値が均一のとき、即ちR=rのときは、端子間の合成抵
抗値は(3/2)rとなる。また、端子間に電圧Vを印
加したとき抵抗器Rに流入する電流Iは(1/3r)V
で、該抵抗器Rにおける発熱量は(1/9r)V2 とな
る。
値部分があるとき、例えばR=2rのときは、端子間の
合成抵抗値は(12/7)rとなる。また、端子間に電
圧Vを印加したとき抵抗器Rに流入する電流Iは(1/
4r)Vで、該抵抗器Rにおける発熱量は(1/8r)
V2 となる。
分が存在する場合は、抵抗値が均一のときに比べて端子
間の合成抵抗値が高くなって部品自体に電流が流れ難
く、しかも抵抗器Rにおける発熱量が大きくなる。
で、その目的とするところは、内部導体の一部に高抵抗
値部分が存在する場合でも電流容量の低下と高抵抗値部
分における発熱を抑制できる積層チップインダクタを提
供することにある。
め、請求項1の発明は、積層構造のチップ本体と、チッ
プ本体の層間に介装された複数の内部導体と、チップ本
体の表面に設けられた1対の外部端子とを具備し、各内
部導体の一端部を一方の外部端子に接続し他端部を他方
の外部端子に接続して成る積層チップインダクタにおい
て、チップ本体の層を介して隣接する内部導体の非端部
位置を相互に接続したことを特徴としている。
ップインダクタにおいて、内部導体相互の接続が、隣接
する内部導体に挟まれる層に貫通形成した少なくとも1
つの接続導体によって行われることを特徴としている。
介して隣接する内部導体の非端部位置を相互に接続して
あるので、内部導体に高抵抗値部分が存在する場合に
は、内部導体相互を接続していないものに比べて端子間
の合成成抵抗が小さく、また高抵抗値部分における発熱
量が小さくなる。
同図に示した積層チップインダクタは、磁性体材料から
成る積層構造のチップ本体1と、チップ本体1の層間に
介装された2つの内部導体2と、チップ本体1の相対す
る端面に設けられた1対の外部端子3と、内部導体2の
非端部位置2箇所を相互に接続する2つの接続導体4を
具備している。2つの内部導体2はチップ本体1よりも
幅の狭い矩形状を成しており、夫々の一端を一方の外部
端子3に接続され他端を他方の外部端子3に接続されて
いる。
順を図3を参照して説明する。製造に際しては、まず上
層用シートSuと導体層用シートSp1,Sp2と下層
用シートSdを夫々用意する。同図には一部品に対応す
るものを示してあるが、実際の各シートは多数個取りが
可能な大きさを有しており、積層,圧着後に部品寸法に
切断される。
は、Fe2O3,NiO,ZnO又はCuO等を主成分と
するフェライトグリーンシートを複数枚積層することで
作成されている。導体層用シートSp1は、上記同様の
フェライトグリーンシートの幅方向中央に2つのスルー
ホールhを長手方向に間隔をおいて形成した後、同シー
トの幅方向中央に所定幅の内部導体用パターンpを両ス
ルーホールhと重なるように且つその両端がシート端に
及ぶように形成することで作成されている。導体層用シ
ートSp2は、上記同様のフェライトグリーンシートの
幅方向中央に上記と同一幅の内部導体用パターンpをそ
の両端がシート端に及ぶように形成することで作成され
ている。
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンpはAg等を主成分とする導体ペーストをスクリー
ン印刷等の方法によって厚膜印刷することで形成され、
導体層用シートSp1のスルーホールhにはこの厚膜印
刷時に印刷ペーストの一部が充填される。
の場合にはフィルムを剥しながら図3に示す順番で積
層,圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンpが2つのスルーホールhを
通じて接続される。最後に、内部導体の端部が導出され
た積層チップの端面に上記同様の導体ペーストを塗布し
これを焼き付け、これに必要に応じてメッキ処理を施
す。以上で図1に示した積層チップインダクタの製造が
完了する。尚、上層用シートSu及び下層用シートSd
は積層時に1枚宛積み重ねるようにしてもよい。
インダクタの一方の内部導体2を3つの抵抗器rの直列
とし、他方の内部導体2を2つの抵抗器rと抵抗器Rの
直列として等価回路を考えると、両内部導体2の抵抗値
が均一のとき、即ちR=rのときは、端子間の合成抵抗
値は(3/2)rとなる。また、端子間に電圧Vを印加
したとき抵抗器Rに流入する電流Iは(1/3r)V
で、該抵抗器Rにおける発熱量は(1/9r)V2 とな
る。
部分があるとき、例えばR=2rのときは、端子間の合
成抵抗値は(5/3)rとなる。また、端子間に電圧V
を印加したとき抵抗器Rに流入する電流Iは(1/5
r)Vで、該抵抗器Rにおける発熱量は(2/25r)
V2 となる。ちなみに同ケースにおける従来構造(図9
参照)の端子間の合成抵抗値は(12/7)r、抵抗器
Rにおける発熱量は(1/8r)V2 である。
が存在する場合は、端子間の合成抵抗値と高抵抗値部分
における発熱量が図9で説明した従来構造よりも小さく
なり、部品自体に電流が流れ易くなって電流容量の低下
が抑制されると共に、高抵抗値部分に発熱集中を原因と
した劣化や断線等が生じ難くなる。
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体11と、チップ本体11
の層間に介装された2つの内部導体12と、チップ本体
11の相対する端面に設けられた1対の外部端子13
と、内部導体12の非端部位置2箇所を相互に接続する
2つの接続導体14を具備している。2つの内部導体1
2はチップ本体11よりも幅の狭い矩形状を成してお
り、夫々の一端を一方の外部端子13に接続され他端を
他方の外部端子13に接続されている。
順を図5を参照して説明する。製造に際しては、まず上
層用シートと導体層用シートSp1〜Sp3と下層用シ
ートを夫々用意する。上層用シート及び下層用シートは
第1実施例と同様であるため同図にはこれらシートの図
示を省略してある。また、同図には一部品に対応するも
のを示してあるが、実際の各シートは多数個取りが可能
な大きさを有しており、積層,圧着後に部品寸法に切断
される。
び下層用シートと同様のフェライトグリーンシートの幅
方向中央に2つのスルーホールhを長手方向に間隔をお
いて形成した後、同シートの幅方向中央に所定幅の内部
導体用パターンpを両スルーホールhと重なるように且
つその両端がシート端に及ぶように形成することで作成
されている。導体層用シートSp2は、上記同様のフェ
ライトグリーンシートの幅方向中央に2つのスルーホー
ルhを上記と同位置に形成した後、矩形状或いは円形の
中継パターンp′を各スルーホールhと重なるように形
成することで作成されている。導体層用シートSp3
は、上記同様のフェライトグリーンシートの幅方向中央
に上記と同一幅の内部導体用パターンpをその両端がシ
ート端に及ぶように形成することで作成されている。
ンシートがフィルムで支持されている場合はレーザ光照
射によって、またフィルムで支持されていない場合は金
型打ち抜きによって形成される。また、内部導体用パタ
ーンp及び中継パターンp′はAg等を主成分とする導
体ペーストをスクリーン印刷等の方法によって厚膜印刷
することで形成され、導体層用シートSp1,Sp2の
スルーホールhにはこの厚膜印刷時に印刷ペーストの一
部が充填される。
の場合にはフィルムを剥しながら図5に示す順番で積
層,圧着し、これを導体ペーストに含まれる金属成分に
応じた温度で焼成する。これにより、シートを介して隣
接する内部導体用パターンpが2つのスルーホールh及
び中継パターンp′を通じて接続される。最後に、内部
導体の端部が導出された積層チップの端面に上記同様の
導体ペーストを塗布しこれを焼き付け、これに必要に応
じてメッキ処理を施す。以上で図4に示した積層チップ
インダクタの製造が完了する。尚、上層用シート及び下
層用シートは第1実施例と同様に積層時に1枚宛積み重
ねるようにしてもよい。
実施例と内部導体の接続構造を異にするがこれと同様の
作用,効果を得ることができる。
る。同図に示した積層チップインダクタは、磁性体材料
から成る積層構造のチップ本体21と、チップ本体21
の層間に介装された2つの内部導体22と、チップ本体
21の相対する端面に設けられた1対の外部端子23
と、内部導体22の中央位置を相互に接続する1つの接
続導体24を具備している。2つの内部導体22はチッ
プ本体21よりも幅の狭い矩形状を成しており、夫々の
一端を一方の外部端子23に接続され他端を他方の外部
端子23に接続されている。この積層チップインダクタ
の製造手順はスルーホールの数を1つに減らす以外は第
1実施例と同様である。
インダクタの一方の内部導体22を2つの抵抗器rの直
列とし、他方の内部導体22を抵抗器rと抵抗器Rの直
列として等価回路を考えると、両内部導体22の抵抗値
が均一のとき、即ちR=rのときは、端子間の合成抵抗
値はrとなる。また、端子間に電圧Vを印加したとき抵
抗器Rに流入する電流Iは(1/2r)Vで、該抵抗器
Rにおける発熱量は(1/4r)V2 となる。
値部分があるとき、例えばR=2rのときは、端子間の
合成抵抗値は(7/6)rとなる。また、端子間に電圧
Vを印加したとき抵抗器Rに流入する電流Iは(1/3
r)Vで、該抵抗器Rにおける発熱量は(1/9r)V
2 となる。
分が存在する場合は、第1実施例と同様に端子間の合成
抵抗値と高抵抗値部分における発熱量が図9で説明した
従来構造よりも小さくなり、部品自体に電流が流れ易く
なって電流容量の低下が抑制されると共に、高抵抗値部
分に発熱集中を原因とした劣化や断線等が生じ難くな
る。
したものを例示したが該内部導体は3段以上に構成され
ていてもよく、またその形状は矩形状以外の櫛歯状或い
は蛇行状のものであってもよい。また、内部導体相互の
接続にはスルーホール以外の方法、例えばマイクロビア
による接続や、チップ本体に内部導体を貫通する孔を形
成しこれに棒状導電体を挿着することで内部導体相互の
接続を行う方法を採用してもよい。
発明によれば、内部導体に高抵抗値部分が存在する場合
でも、端子間の合成抵抗値の増加を防止して電流容量の
低下を抑制できると共に、高抵抗値部分における発熱を
抑制して劣化や断線等を防止できる。
タの断面図
タの断面図
タの断面図
続導体、11…チップ本体、12…内部導体、13…外
部端子、14…接続導体、21…チップ本体、22…内
部導体、23…外部端子、24…接続導体。
Claims (2)
- 【請求項1】 積層構造のチップ本体と、チップ本体の
層間に介装された複数の内部導体と、チップ本体の表面
に設けられた1対の外部端子とを具備し、各内部導体の
一端部を一方の外部端子に接続し他端部を他方の外部端
子に接続して成る積層チップインダクタにおいて、 チップ本体の層を介して隣接する内部導体の非端部位置
を相互に接続した、 ことを特徴とする積層チップインダクタ。 - 【請求項2】 内部導体相互の接続が、隣接する内部導
体に挟まれる層に貫通形成した少なくとも1つの接続導
体によって行われる、 ことを特徴とする請求項1記載の積層チップインダク
タ。
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