JPH0855489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0855489A JPH0855489A JP19235194A JP19235194A JPH0855489A JP H0855489 A JPH0855489 A JP H0855489A JP 19235194 A JP19235194 A JP 19235194A JP 19235194 A JP19235194 A JP 19235194A JP H0855489 A JPH0855489 A JP H0855489A
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Abstract
(57)【要約】
【目的】電流検出型のセンスアンプを内蔵してなる半導
体記憶装置、例えば、フラッシュ・メモリに関し、プロ
セスのバラツキに左右されず、センスアンプの良否を判
定することができるようにし、不良解析の向上化を図
る。 【構成】センスアンプ１３に供給すべきロード電圧ＬＯ
ＡＤを可変し、種々のロード電圧ＬＯＡＤの下におい
て、擬似セル回路２１を使用して擬似セル電流を可変的
に出力させ、この擬似セル電流の電流値を擬似セル電流
値探索回路２５により探索すると共に、センスアンプ１
３の出力ＳＯＵＴの論理値を測定する。
体記憶装置、例えば、フラッシュ・メモリに関し、プロ
セスのバラツキに左右されず、センスアンプの良否を判
定することができるようにし、不良解析の向上化を図
る。 【構成】センスアンプ１３に供給すべきロード電圧ＬＯ
ＡＤを可変し、種々のロード電圧ＬＯＡＤの下におい
て、擬似セル回路２１を使用して擬似セル電流を可変的
に出力させ、この擬似セル電流の電流値を擬似セル電流
値探索回路２５により探索すると共に、センスアンプ１
３の出力ＳＯＵＴの論理値を測定する。
Description
【０００１】
【産業上の利用分野】本発明は、選択されたメモリセル
にセル電流を供給し、選択されたメモリセルに流れるセ
ル電流の電流値から、選択されたメモリセルの記憶デー
タを検出するセンスアンプ、いわゆる、電流検出型のセ
ンスアンプを内蔵してなる半導体記憶装置に関する。
にセル電流を供給し、選択されたメモリセルに流れるセ
ル電流の電流値から、選択されたメモリセルの記憶デー
タを検出するセンスアンプ、いわゆる、電流検出型のセ
ンスアンプを内蔵してなる半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として、
例えば、図７にその一部分を示すようなフラッシュ・メ
モリが知られている。
例えば、図７にその一部分を示すようなフラッシュ・メ
モリが知られている。
【０００３】図７中、１はセルアレイ部に配列されてい
るメモリセル、Ｘ０は行選択信号、２はバス線、３は電
流検出型のセンスアンプ、４はセンスアンプ３にロード
電圧（負荷電圧）ＬＯＡＤを供給するロード電圧線、Ｓ
ＯＵＴはセンスアンプ３の出力であり、メモリセル１と
バス線２との間に設けられているコラムスイッチは、図
示を省略している。
るメモリセル、Ｘ０は行選択信号、２はバス線、３は電
流検出型のセンスアンプ、４はセンスアンプ３にロード
電圧（負荷電圧）ＬＯＡＤを供給するロード電圧線、Ｓ
ＯＵＴはセンスアンプ３の出力であり、メモリセル１と
バス線２との間に設けられているコラムスイッチは、図
示を省略している。
【０００４】このように構成されたフラッシュ・メモリ
においては、センスアンプ３の試験は、行選択信号Ｘ０
＝電源電圧ＶＣＣとし、メモリセル１を導通状態にして
センスアンプ３からバス線２に定電流を流し、ロード電
圧ＬＯＡＤを変化させた場合のセンスアンプ３の出力Ｓ
ＯＵＴの論理値を測定することにより行われていた。
においては、センスアンプ３の試験は、行選択信号Ｘ０
＝電源電圧ＶＣＣとし、メモリセル１を導通状態にして
センスアンプ３からバス線２に定電流を流し、ロード電
圧ＬＯＡＤを変化させた場合のセンスアンプ３の出力Ｓ
ＯＵＴの論理値を測定することにより行われていた。
【０００５】
【発明が解決しようとする課題】この場合、メモリセル
１が特性の良好なものであれば、この試験方法でセンス
アンプ３の良否を判定できるが、プロセスのバラツキに
よりメモリセル１の特性が良好でない場合には、この試
験方法ではセンスアンプ３の良否を判定することができ
ない。
１が特性の良好なものであれば、この試験方法でセンス
アンプ３の良否を判定できるが、プロセスのバラツキに
よりメモリセル１の特性が良好でない場合には、この試
験方法ではセンスアンプ３の良否を判定することができ
ない。
【０００６】即ち、図７に示す従来のフラッシュ・メモ
リにおいては、プロセスにバラツキがある場合には、不
良解析を行う場合に、不良箇所を特定することができな
い場合があるという問題点があった。
リにおいては、プロセスにバラツキがある場合には、不
良解析を行う場合に、不良箇所を特定することができな
い場合があるという問題点があった。
【０００７】本発明は、かかる点に鑑み、電流検出型の
センスアンプを内蔵してなる半導体記憶装置であって、
プロセスのバラツキに左右されず、センスアンプの良否
を判定することができるようにし、不良解析の向上化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。
センスアンプを内蔵してなる半導体記憶装置であって、
プロセスのバラツキに左右されず、センスアンプの良否
を判定することができるようにし、不良解析の向上化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による半導体記憶装置は、電流検出型
のセンスアンプ５と、センスアンプ試験回路６とを含め
て構成される。
図であり、本発明による半導体記憶装置は、電流検出型
のセンスアンプ５と、センスアンプ試験回路６とを含め
て構成される。
【０００９】また、センスアンプ試験回路６は、センス
アンプ５から擬似セル電流を可変的に出力させる擬似セ
ル回路７と、センスアンプ５から出力される擬似セル電
流の電流値を外部から探索することができるように構成
された擬似セル電流値探索回路８とで構成される。
アンプ５から擬似セル電流を可変的に出力させる擬似セ
ル回路７と、センスアンプ５から出力される擬似セル電
流の電流値を外部から探索することができるように構成
された擬似セル電流値探索回路８とで構成される。
【００１０】
【作用】本発明においては、センスアンプ５に供給すべ
きロード電圧ＬＯＡＤを可変し、種々のロード電圧ＬＯ
ＡＤの下において、擬似セル回路７を使用してセンスア
ンプ５から擬似セル電流を可変的に出力させ、この擬似
セル電流の電流値を擬似セル電流値探索回路８により探
索すると共に、センスアンプ５の出力ＳＯＵＴの論理値
を測定することにより、センスアンプ５の特性を測定
し、センスアンプ５の評価を行うことができる。
きロード電圧ＬＯＡＤを可変し、種々のロード電圧ＬＯ
ＡＤの下において、擬似セル回路７を使用してセンスア
ンプ５から擬似セル電流を可変的に出力させ、この擬似
セル電流の電流値を擬似セル電流値探索回路８により探
索すると共に、センスアンプ５の出力ＳＯＵＴの論理値
を測定することにより、センスアンプ５の特性を測定
し、センスアンプ５の評価を行うことができる。
【００１１】
【実施例】以下、図２〜図６を参照して、本発明の一実
施例につき、本発明をフラッシュ・メモリに適用した場
合を例にして説明する。
施例につき、本発明をフラッシュ・メモリに適用した場
合を例にして説明する。
【００１２】図２は本発明の一実施例の一部分を示す回
路図である。図２中、１０はセルアレイ部に配列された
メモリセルであり、他のメモリセル及びコラム選択回路
は、その図示を省略している。
路図である。図２中、１０はセルアレイ部に配列された
メモリセルであり、他のメモリセル及びコラム選択回路
は、その図示を省略している。
【００１３】また、１１はセル電流路をなすバス線、１
２は試験信号ＴＥＳＴを反転してなる反転試験信号／Ｔ
ＥＳＴによりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れるｎＭＯＳトランジスタであり、ドレインをバス線１
１に接続され、ソースをメモリセル１０のドレインに接
続されている。
２は試験信号ＴＥＳＴを反転してなる反転試験信号／Ｔ
ＥＳＴによりＯＮ（導通）、ＯＦＦ（非導通）が制御さ
れるｎＭＯＳトランジスタであり、ドレインをバス線１
１に接続され、ソースをメモリセル１０のドレインに接
続されている。
【００１４】また、１３は電流検出型のセンスアンプで
ある。このセンスアンプ１３において、１４はロード電
圧ＬＯＡＤを供給するロード電圧線、１５はロード抵抗
であり、ロード抵抗１５は、その一端をロード電圧線１
４に接続されている。
ある。このセンスアンプ１３において、１４はロード電
圧ＬＯＡＤを供給するロード電圧線、１５はロード抵抗
であり、ロード抵抗１５は、その一端をロード電圧線１
４に接続されている。
【００１５】また、１６は帰還増幅回路を構成するｎＭ
ＯＳトランジスタであり、ドレインをロード抵抗１５の
他端に接続され、ソースをバス線１１に接続されてい
る。
ＯＳトランジスタであり、ドレインをロード抵抗１５の
他端に接続され、ソースをバス線１１に接続されてい
る。
【００１６】また、１７はｎＭＯＳトランジスタ１６と
ともに帰還増幅回路を構成するインバータであり、入力
端をバス線１１に接続され、出力端をｎＭＯＳトランジ
スタ１６のゲートに接続されている。
ともに帰還増幅回路を構成するインバータであり、入力
端をバス線１１に接続され、出力端をｎＭＯＳトランジ
スタ１６のゲートに接続されている。
【００１７】また、１８はｎＭＯＳトランジスタ１６の
ドレイン電圧を検出するインバータであり、その入力端
をｎＭＯＳトランジスタ１６のドレインに接続され、そ
の出力端にセンスアンプ１３の出力ＳＯＵＴを得るよう
にされている。
ドレイン電圧を検出するインバータであり、その入力端
をｎＭＯＳトランジスタ１６のドレインに接続され、そ
の出力端にセンスアンプ１３の出力ＳＯＵＴを得るよう
にされている。
【００１８】また、２０はセンスアンプ試験回路であ
り、２１はセンスアンプ１３から擬似セル電流を可変的
に出力させるための擬似セル回路である。
り、２１はセンスアンプ１３から擬似セル電流を可変的
に出力させるための擬似セル回路である。
【００１９】この擬似セル回路２１において、２２は試
験信号ＴＥＳＴによりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタであり、そのドレインをバス線１１に接
続されている。
験信号ＴＥＳＴによりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタであり、そのドレインをバス線１１に接
続されている。
【００２０】また、２３はパッド、２４は擬似セルをな
すｎＭＯＳトランジスタであり、このｎＭＯＳトランジ
スタ２４は、ドレインをｎＭＯＳトランジスタ２２のソ
ースに接続され、ゲートをパッド２３に接続され、ソー
スを接地され、パッド２３に印加される電圧によりオン
抵抗を可変できるようにされている。
すｎＭＯＳトランジスタであり、このｎＭＯＳトランジ
スタ２４は、ドレインをｎＭＯＳトランジスタ２２のソ
ースに接続され、ゲートをパッド２３に接続され、ソー
スを接地され、パッド２３に印加される電圧によりオン
抵抗を可変できるようにされている。
【００２１】また、２５はセンスアンプ１３からバス線
１１に出力される擬似セル電流の電流値を外部から探索
することができるように構成された擬似セル電流値探索
回路である。
１１に出力される擬似セル電流の電流値を外部から探索
することができるように構成された擬似セル電流値探索
回路である。
【００２２】この擬似セル電流値探索回路２５におい
て、２６はデータ取得回路であり、このデータ取得回路
２６は、センスアンプ１３からバス線１１に擬似セル電
流が出力されている場合のバス線１１の電圧値を探索す
るために必要なデータを取得するための回路である。
て、２６はデータ取得回路であり、このデータ取得回路
２６は、センスアンプ１３からバス線１１に擬似セル電
流が出力されている場合のバス線１１の電圧値を探索す
るために必要なデータを取得するための回路である。
【００２３】このデータ取得回路２６において、２７、
２８はパッド、２９は寸法（ディメンション）をｎＭＯ
Ｓトランジスタ２２と同一にするｎＭＯＳトランジスタ
であり、このｎＭＯＳトランジスタ２９は、ドレインを
パッド２７に接続され、ゲートをバス線１１に接続さ
れ、バス線１１の電圧によりオン抵抗が可変するように
されている。
２８はパッド、２９は寸法（ディメンション）をｎＭＯ
Ｓトランジスタ２２と同一にするｎＭＯＳトランジスタ
であり、このｎＭＯＳトランジスタ２９は、ドレインを
パッド２７に接続され、ゲートをバス線１１に接続さ
れ、バス線１１の電圧によりオン抵抗が可変するように
されている。
【００２４】また、３０は寸法をｎＭＯＳトランジスタ
２４と同一にするｎＭＯＳトランジスタであり、ドレイ
ンをｎＭＯＳトランジスタ２９のソースに接続され、ゲ
ートをパッド２８に接続され、ソースを接地され、パッ
ド２８に印加される電圧によりオン抵抗を可変できるよ
うにされている。
２４と同一にするｎＭＯＳトランジスタであり、ドレイ
ンをｎＭＯＳトランジスタ２９のソースに接続され、ゲ
ートをパッド２８に接続され、ソースを接地され、パッ
ド２８に印加される電圧によりオン抵抗を可変できるよ
うにされている。
【００２５】また、擬似セル電流値探索回路２５におい
て、３１は擬似セル電流再現回路であり、この擬似セル
電流再現回路３１は、データ取得回路２６により取得さ
れるデータに基づいてバス線１１の電圧値を含む新たな
データを取得し、このデータに基づいて、擬似セル電流
と同一電流値の電流を外部から流し込むことができるよ
うに構成されているものである。
て、３１は擬似セル電流再現回路であり、この擬似セル
電流再現回路３１は、データ取得回路２６により取得さ
れるデータに基づいてバス線１１の電圧値を含む新たな
データを取得し、このデータに基づいて、擬似セル電流
と同一電流値の電流を外部から流し込むことができるよ
うに構成されているものである。
【００２６】この擬似セル電流再現回路３１において、
３２、３３、３４はパッド、３５は寸法をｎＭＯＳトラ
ンジスタ２２、２９と同一にするｎＭＯＳトランジスタ
であり、このｎＭＯＳトランジスタ３５は、ドレインを
パッド３２に接続され、ゲートをパッド３３に接続さ
れ、パッド３３に印加される電圧によりオン抵抗を可変
できるようにされている。
３２、３３、３４はパッド、３５は寸法をｎＭＯＳトラ
ンジスタ２２、２９と同一にするｎＭＯＳトランジスタ
であり、このｎＭＯＳトランジスタ３５は、ドレインを
パッド３２に接続され、ゲートをパッド３３に接続さ
れ、パッド３３に印加される電圧によりオン抵抗を可変
できるようにされている。
【００２７】また、３６は寸法をｎＭＯＳトランジスタ
２４、３０と同一にするｎＭＯＳトランジスタであり、
ドレインをｎＭＯＳトランジスタ３５のソースに接続さ
れ、ゲートをパッド３４に接続され、ソースを接地さ
れ、パッド３４に印加される電圧によりオン抵抗を可変
できるようにされている。
２４、３０と同一にするｎＭＯＳトランジスタであり、
ドレインをｎＭＯＳトランジスタ３５のソースに接続さ
れ、ゲートをパッド３４に接続され、ソースを接地さ
れ、パッド３４に印加される電圧によりオン抵抗を可変
できるようにされている。
【００２８】その他の部分については、従来周知のフラ
ッシュ・メモリと同様に構成されている。
ッシュ・メモリと同様に構成されている。
【００２９】このように構成された本実施例において
は、センスアンプ１３の試験時、図３に示すように、反
転試験信号／ＴＥＳＴ＝Ｌレベル、試験信号ＴＥＳＴ＝
Ｈレベルとし、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎ
ＭＯＳトランジスタ２２＝ＯＮとし、メモリセル１０を
バス線１１から切り離し、ｎＭＯＳトランジスタ２４を
バス線１１に接続する。
は、センスアンプ１３の試験時、図３に示すように、反
転試験信号／ＴＥＳＴ＝Ｌレベル、試験信号ＴＥＳＴ＝
Ｈレベルとし、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎ
ＭＯＳトランジスタ２２＝ＯＮとし、メモリセル１０を
バス線１１から切り離し、ｎＭＯＳトランジスタ２４を
バス線１１に接続する。
【００３０】そして、センスアンプ１３に対して、所定
の範囲内において任意のロード電圧ＬＯＡＤを供給する
と共に、パッド２３に所定の範囲内において任意の電圧
Ｖ１を印加し、センスアンプ１３からバス線１１に擬似
セル電流Ｉd-cellを出力させる。
の範囲内において任意のロード電圧ＬＯＡＤを供給する
と共に、パッド２３に所定の範囲内において任意の電圧
Ｖ１を印加し、センスアンプ１３からバス線１１に擬似
セル電流Ｉd-cellを出力させる。
【００３１】次に、パッド２７、２８に対して、それぞ
れ、所定の範囲内において任意の電圧Ｖ２、Ｖ３を印加
し、パッド２７に流れ込む電流Ｉ27の電流値を測定し、
これら電圧Ｖ２、Ｖ３及び電流Ｉ27の電流値をバス線１
１の電圧ＶＢを探索するためのデータとする。
れ、所定の範囲内において任意の電圧Ｖ２、Ｖ３を印加
し、パッド２７に流れ込む電流Ｉ27の電流値を測定し、
これら電圧Ｖ２、Ｖ３及び電流Ｉ27の電流値をバス線１
１の電圧ＶＢを探索するためのデータとする。
【００３２】そこで、次に、図４に示すように、パッド
３２、３４に、それぞれ、電圧Ｖ２、Ｖ３を印加すると
共に、パッド３２に流れ込む電流Ｉ32の電流値が電流Ｉ
27と同一となるような電圧Ｖ４をパッド３３に印加し、
この電圧Ｖ４をバス線１１に流れている擬似セル電流Ｉ
d-cellを探索するためのデータとする。
３２、３４に、それぞれ、電圧Ｖ２、Ｖ３を印加すると
共に、パッド３２に流れ込む電流Ｉ32の電流値が電流Ｉ
27と同一となるような電圧Ｖ４をパッド３３に印加し、
この電圧Ｖ４をバス線１１に流れている擬似セル電流Ｉ
d-cellを探索するためのデータとする。
【００３３】ここに、ｎＭＯＳトランジスタ２９、３５
は、同一の寸法とされ、ｎＭＯＳトランジスタ３０、３
６は、同一の寸法とされているので、この場合、電圧Ｖ
４は、バス線１１の電圧ＶＢと同一電圧となる。
は、同一の寸法とされ、ｎＭＯＳトランジスタ３０、３
６は、同一の寸法とされているので、この場合、電圧Ｖ
４は、バス線１１の電圧ＶＢと同一電圧となる。
【００３４】そこで、次に、図５に示すように、パッド
３２、３４に、それぞれ、電圧Ｖ４、Ｖ１を印加すると
共に、パッド３３に試験信号ＴＥＳＴのＨレベルを印加
し、パッド３２に流れ込む電流Ｉ32の電流値を測定す
る。
３２、３４に、それぞれ、電圧Ｖ４、Ｖ１を印加すると
共に、パッド３３に試験信号ＴＥＳＴのＨレベルを印加
し、パッド３２に流れ込む電流Ｉ32の電流値を測定す
る。
【００３５】ここに、ｎＭＯＳトランジスタ２２、３５
は同一の寸法とされ、ｎＭＯＳトランジスタ２４、３６
は同一の寸法とされているので、この場合、電流Ｉ
32は、センスアンプ１３からバス線１１に出力されてい
る擬似セル電流Ｉd-cellの電流値に一致する。
は同一の寸法とされ、ｎＭＯＳトランジスタ２４、３６
は同一の寸法とされているので、この場合、電流Ｉ
32は、センスアンプ１３からバス線１１に出力されてい
る擬似セル電流Ｉd-cellの電流値に一致する。
【００３６】このようにして、本実施例においては、セ
ンスアンプ１３に対して所定の範囲内において任意の電
圧値のロード電圧ＬＯＡＤが印加されると共に、パッド
２３に所定の範囲内において任意の電圧Ｖ１が印加され
た場合における擬似セル電流Ｉd-cellの電流値を探索す
ることができる。
ンスアンプ１３に対して所定の範囲内において任意の電
圧値のロード電圧ＬＯＡＤが印加されると共に、パッド
２３に所定の範囲内において任意の電圧Ｖ１が印加され
た場合における擬似セル電流Ｉd-cellの電流値を探索す
ることができる。
【００３７】そこで、ロード電圧ＬＯＡＤ及びパッド２
３に印加する電圧Ｖ１を変化させ、前述のように、擬似
セル電流Ｉd-cellの電流値を探索すると共に、センスア
ンプ１３の出力ＳＯＵＴの論理値を測定することで、セ
ンスアンプ１３について、例えば、図６に示すような特
性を測定することができる。
３に印加する電圧Ｖ１を変化させ、前述のように、擬似
セル電流Ｉd-cellの電流値を探索すると共に、センスア
ンプ１３の出力ＳＯＵＴの論理値を測定することで、セ
ンスアンプ１３について、例えば、図６に示すような特
性を測定することができる。
【００３８】なお、図６において、曲線３７は、センス
アンプ１３の出力ＳＯＵＴが論理１と論理０との境にあ
る場合のセル電流ＩCELLと、ロード電圧ＬＯＡＤとの関
係を示している。
アンプ１３の出力ＳＯＵＴが論理１と論理０との境にあ
る場合のセル電流ＩCELLと、ロード電圧ＬＯＡＤとの関
係を示している。
【００３９】このように、本実施例によれば、センスア
ンプ１３の試験を行うに際してメモリセル１０を使用し
なくとも良いようにされているので、プロセスのバラツ
キに左右されず、センスアンプ１３の良否を判定するこ
とができ、不良解析の向上化を図ることができる。
ンプ１３の試験を行うに際してメモリセル１０を使用し
なくとも良いようにされているので、プロセスのバラツ
キに左右されず、センスアンプ１３の良否を判定するこ
とができ、不良解析の向上化を図ることができる。
【００４０】なお、上述の実施例においては、本発明を
フラッシュ・メモリに適用した場合について説明した
が、その他、本発明は、ＥＰＲＯＭ等、電流検出型のセ
ンスアンプを設けてなる半導体記憶装置に広く適用する
ことができるものである。
フラッシュ・メモリに適用した場合について説明した
が、その他、本発明は、ＥＰＲＯＭ等、電流検出型のセ
ンスアンプを設けてなる半導体記憶装置に広く適用する
ことができるものである。
【００４１】
【発明の効果】以上のように、本発明によれば、センス
アンプに供給すべきロード電圧を可変し、種々のロード
電圧の下において、擬似セル回路を使用して擬似セル電
流を可変的に出力させ、この擬似セル電流の電流値を擬
似セル電流値探索回路により探索すると共に、センスア
ンプ出力ＳＯＵＴの論理値を測定することにより、セン
スアンプの特性を測定し、センスアンプの評価を行うこ
とができるように構成し、センスアンプの特性を測定
し、センスアンプの評価を行うに際して、メモリセルを
使用しなくとも良いようにしたことにより、プロセスの
バラツキに左右されず、センスアンプの良否を判定する
ことができるので、不良解析の向上化を図ることができ
る。
アンプに供給すべきロード電圧を可変し、種々のロード
電圧の下において、擬似セル回路を使用して擬似セル電
流を可変的に出力させ、この擬似セル電流の電流値を擬
似セル電流値探索回路により探索すると共に、センスア
ンプ出力ＳＯＵＴの論理値を測定することにより、セン
スアンプの特性を測定し、センスアンプの評価を行うこ
とができるように構成し、センスアンプの特性を測定
し、センスアンプの評価を行うに際して、メモリセルを
使用しなくとも良いようにしたことにより、プロセスの
バラツキに左右されず、センスアンプの良否を判定する
ことができるので、不良解析の向上化を図ることができ
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の一部分を示す回路図であ
る。
る。
【図３】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図４】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図５】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図６】センスアンプの特性曲線を示す図である。
【図７】従来のフラッシュ・メモリの一例の一部分を示
す回路図である。
す回路図である。
（図１） ＬＯＡＤ ロード電圧 ＳＯＵＴ センスアンプの出力
Claims (3)
- 【請求項１】メモリセルにセル電流を供給し、前記メモ
リセルに流れるセル電流の電流値から前記メモリセルの
記憶データを検出するセンスアンプを有してなる半導体
記憶装置において、 前記センスアンプから擬似セル電流を可変的に出力させ
る擬似セル回路と、前記擬似セル電流の電流値を外部か
ら探索することができる擬似セル電流値探索回路とから
なるセンスアンプ試験回路を設けて構成されていること
を特徴とする半導体記憶装置。 - 【請求項２】前記擬似セル電流値探索回路は、前記擬似
セル電流が流れる電流路の電圧値を探索するために必要
な第１のデータを取得するためのデータ取得回路と、前
記第１のデータに基づいて、前記電流路の電圧値を含む
第２のデータを取得し、この第２のデータに基づいて、
前記擬似セル電流と同一電流値の電流を外部から流し込
むことができる擬似セル電流再現回路とを設けて構成さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記擬似セル回路は、ドレインを前記電流
路に接続され、ゲートに供給される所定の制御信号によ
り導通、非導通が制御される第１の電界効果トランジス
タと、ドレインを前記第１の電界効果トランジスタのソ
ースに接続され、ゲートを第１のパッドに接続され、ソ
ースを接地された第２の電界効果トランジスタとを設け
て構成され、 前記データ取得回路は、寸法を前記第１の電界効果トラ
ンジスタと同一にし、ドレインを第２のパッドに接続さ
れ、ゲートを前記電流路に接続された第３の電界効果ト
ランジスタと、寸法を前記第２の電界効果トランジスタ
と同一にし、ドレインを前記第３の電界効果トランジス
タのソースに接続され、ゲートを第３のパッドに接続さ
れ、ソースを接地された第４の電界効果トランジスタと
を設けて構成され、 前記擬似セル電流再現回路は、寸法を前記第１の電界効
果トランジスタと同一にし、ドレインを第４のパッドに
接続され、ゲートを第５のパッドに接続された第５の電
界効果トランジスタと、寸法を前記第２の電界効果トラ
ンジスタと同一にし、ドレインを前記第５の電界効果ト
ランジスタのソースに接続され、ゲートを第６のパッド
に接続され、ソースを接地された第６の電界効果トラン
ジスタとを設けて構成されていることを特徴とする請求
項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235194A JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235194A JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855489A true JPH0855489A (ja) | 1996-02-27 |
Family
ID=16289838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19235194A Withdrawn JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045397A2 (en) * | 1999-04-07 | 2000-10-18 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
| JP2011204308A (ja) * | 2010-03-25 | 2011-10-13 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
-
1994
- 1994-08-16 JP JP19235194A patent/JPH0855489A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1045397A2 (en) * | 1999-04-07 | 2000-10-18 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
| EP1045397A3 (en) * | 1999-04-07 | 2000-12-06 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
| JP2011204308A (ja) * | 2010-03-25 | 2011-10-13 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |