JPH0855489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0855489A JPH0855489A JP19235194A JP19235194A JPH0855489A JP H0855489 A JPH0855489 A JP H0855489A JP 19235194 A JP19235194 A JP 19235194A JP 19235194 A JP19235194 A JP 19235194A JP H0855489 A JPH0855489 A JP H0855489A
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Abstract
(57)【要約】
【目的】電流検出型のセンスアンプを内蔵してなる半導
体記憶装置、例えば、フラッシュ・メモリに関し、プロ
セスのバラツキに左右されず、センスアンプの良否を判
定することができるようにし、不良解析の向上化を図
る。 【構成】センスアンプ13に供給すべきロード電圧LO
ADを可変し、種々のロード電圧LOADの下におい
て、擬似セル回路21を使用して擬似セル電流を可変的
に出力させ、この擬似セル電流の電流値を擬似セル電流
値探索回路25により探索すると共に、センスアンプ1
3の出力SOUTの論理値を測定する。
体記憶装置、例えば、フラッシュ・メモリに関し、プロ
セスのバラツキに左右されず、センスアンプの良否を判
定することができるようにし、不良解析の向上化を図
る。 【構成】センスアンプ13に供給すべきロード電圧LO
ADを可変し、種々のロード電圧LOADの下におい
て、擬似セル回路21を使用して擬似セル電流を可変的
に出力させ、この擬似セル電流の電流値を擬似セル電流
値探索回路25により探索すると共に、センスアンプ1
3の出力SOUTの論理値を測定する。
Description
【0001】
【産業上の利用分野】本発明は、選択されたメモリセル
にセル電流を供給し、選択されたメモリセルに流れるセ
ル電流の電流値から、選択されたメモリセルの記憶デー
タを検出するセンスアンプ、いわゆる、電流検出型のセ
ンスアンプを内蔵してなる半導体記憶装置に関する。
にセル電流を供給し、選択されたメモリセルに流れるセ
ル電流の電流値から、選択されたメモリセルの記憶デー
タを検出するセンスアンプ、いわゆる、電流検出型のセ
ンスアンプを内蔵してなる半導体記憶装置に関する。
【0002】
【従来の技術】従来、この種の半導体記憶装置として、
例えば、図7にその一部分を示すようなフラッシュ・メ
モリが知られている。
例えば、図7にその一部分を示すようなフラッシュ・メ
モリが知られている。
【0003】図7中、1はセルアレイ部に配列されてい
るメモリセル、X0は行選択信号、2はバス線、3は電
流検出型のセンスアンプ、4はセンスアンプ3にロード
電圧(負荷電圧)LOADを供給するロード電圧線、S
OUTはセンスアンプ3の出力であり、メモリセル1と
バス線2との間に設けられているコラムスイッチは、図
示を省略している。
るメモリセル、X0は行選択信号、2はバス線、3は電
流検出型のセンスアンプ、4はセンスアンプ3にロード
電圧(負荷電圧)LOADを供給するロード電圧線、S
OUTはセンスアンプ3の出力であり、メモリセル1と
バス線2との間に設けられているコラムスイッチは、図
示を省略している。
【0004】このように構成されたフラッシュ・メモリ
においては、センスアンプ3の試験は、行選択信号X0
=電源電圧VCCとし、メモリセル1を導通状態にして
センスアンプ3からバス線2に定電流を流し、ロード電
圧LOADを変化させた場合のセンスアンプ3の出力S
OUTの論理値を測定することにより行われていた。
においては、センスアンプ3の試験は、行選択信号X0
=電源電圧VCCとし、メモリセル1を導通状態にして
センスアンプ3からバス線2に定電流を流し、ロード電
圧LOADを変化させた場合のセンスアンプ3の出力S
OUTの論理値を測定することにより行われていた。
【0005】
【発明が解決しようとする課題】この場合、メモリセル
1が特性の良好なものであれば、この試験方法でセンス
アンプ3の良否を判定できるが、プロセスのバラツキに
よりメモリセル1の特性が良好でない場合には、この試
験方法ではセンスアンプ3の良否を判定することができ
ない。
1が特性の良好なものであれば、この試験方法でセンス
アンプ3の良否を判定できるが、プロセスのバラツキに
よりメモリセル1の特性が良好でない場合には、この試
験方法ではセンスアンプ3の良否を判定することができ
ない。
【0006】即ち、図7に示す従来のフラッシュ・メモ
リにおいては、プロセスにバラツキがある場合には、不
良解析を行う場合に、不良箇所を特定することができな
い場合があるという問題点があった。
リにおいては、プロセスにバラツキがある場合には、不
良解析を行う場合に、不良箇所を特定することができな
い場合があるという問題点があった。
【0007】本発明は、かかる点に鑑み、電流検出型の
センスアンプを内蔵してなる半導体記憶装置であって、
プロセスのバラツキに左右されず、センスアンプの良否
を判定することができるようにし、不良解析の向上化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。
センスアンプを内蔵してなる半導体記憶装置であって、
プロセスのバラツキに左右されず、センスアンプの良否
を判定することができるようにし、不良解析の向上化を
図ることができるようにした半導体記憶装置を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】図1は本発明の原理説明
図であり、本発明による半導体記憶装置は、電流検出型
のセンスアンプ5と、センスアンプ試験回路6とを含め
て構成される。
図であり、本発明による半導体記憶装置は、電流検出型
のセンスアンプ5と、センスアンプ試験回路6とを含め
て構成される。
【0009】また、センスアンプ試験回路6は、センス
アンプ5から擬似セル電流を可変的に出力させる擬似セ
ル回路7と、センスアンプ5から出力される擬似セル電
流の電流値を外部から探索することができるように構成
された擬似セル電流値探索回路8とで構成される。
アンプ5から擬似セル電流を可変的に出力させる擬似セ
ル回路7と、センスアンプ5から出力される擬似セル電
流の電流値を外部から探索することができるように構成
された擬似セル電流値探索回路8とで構成される。
【0010】
【作用】本発明においては、センスアンプ5に供給すべ
きロード電圧LOADを可変し、種々のロード電圧LO
ADの下において、擬似セル回路7を使用してセンスア
ンプ5から擬似セル電流を可変的に出力させ、この擬似
セル電流の電流値を擬似セル電流値探索回路8により探
索すると共に、センスアンプ5の出力SOUTの論理値
を測定することにより、センスアンプ5の特性を測定
し、センスアンプ5の評価を行うことができる。
きロード電圧LOADを可変し、種々のロード電圧LO
ADの下において、擬似セル回路7を使用してセンスア
ンプ5から擬似セル電流を可変的に出力させ、この擬似
セル電流の電流値を擬似セル電流値探索回路8により探
索すると共に、センスアンプ5の出力SOUTの論理値
を測定することにより、センスアンプ5の特性を測定
し、センスアンプ5の評価を行うことができる。
【0011】
【実施例】以下、図2〜図6を参照して、本発明の一実
施例につき、本発明をフラッシュ・メモリに適用した場
合を例にして説明する。
施例につき、本発明をフラッシュ・メモリに適用した場
合を例にして説明する。
【0012】図2は本発明の一実施例の一部分を示す回
路図である。図2中、10はセルアレイ部に配列された
メモリセルであり、他のメモリセル及びコラム選択回路
は、その図示を省略している。
路図である。図2中、10はセルアレイ部に配列された
メモリセルであり、他のメモリセル及びコラム選択回路
は、その図示を省略している。
【0013】また、11はセル電流路をなすバス線、1
2は試験信号TESTを反転してなる反転試験信号/T
ESTによりON(導通)、OFF(非導通)が制御さ
れるnMOSトランジスタであり、ドレインをバス線1
1に接続され、ソースをメモリセル10のドレインに接
続されている。
2は試験信号TESTを反転してなる反転試験信号/T
ESTによりON(導通)、OFF(非導通)が制御さ
れるnMOSトランジスタであり、ドレインをバス線1
1に接続され、ソースをメモリセル10のドレインに接
続されている。
【0014】また、13は電流検出型のセンスアンプで
ある。このセンスアンプ13において、14はロード電
圧LOADを供給するロード電圧線、15はロード抵抗
であり、ロード抵抗15は、その一端をロード電圧線1
4に接続されている。
ある。このセンスアンプ13において、14はロード電
圧LOADを供給するロード電圧線、15はロード抵抗
であり、ロード抵抗15は、その一端をロード電圧線1
4に接続されている。
【0015】また、16は帰還増幅回路を構成するnM
OSトランジスタであり、ドレインをロード抵抗15の
他端に接続され、ソースをバス線11に接続されてい
る。
OSトランジスタであり、ドレインをロード抵抗15の
他端に接続され、ソースをバス線11に接続されてい
る。
【0016】また、17はnMOSトランジスタ16と
ともに帰還増幅回路を構成するインバータであり、入力
端をバス線11に接続され、出力端をnMOSトランジ
スタ16のゲートに接続されている。
ともに帰還増幅回路を構成するインバータであり、入力
端をバス線11に接続され、出力端をnMOSトランジ
スタ16のゲートに接続されている。
【0017】また、18はnMOSトランジスタ16の
ドレイン電圧を検出するインバータであり、その入力端
をnMOSトランジスタ16のドレインに接続され、そ
の出力端にセンスアンプ13の出力SOUTを得るよう
にされている。
ドレイン電圧を検出するインバータであり、その入力端
をnMOSトランジスタ16のドレインに接続され、そ
の出力端にセンスアンプ13の出力SOUTを得るよう
にされている。
【0018】また、20はセンスアンプ試験回路であ
り、21はセンスアンプ13から擬似セル電流を可変的
に出力させるための擬似セル回路である。
り、21はセンスアンプ13から擬似セル電流を可変的
に出力させるための擬似セル回路である。
【0019】この擬似セル回路21において、22は試
験信号TESTによりON、OFFが制御されるnMO
Sトランジスタであり、そのドレインをバス線11に接
続されている。
験信号TESTによりON、OFFが制御されるnMO
Sトランジスタであり、そのドレインをバス線11に接
続されている。
【0020】また、23はパッド、24は擬似セルをな
すnMOSトランジスタであり、このnMOSトランジ
スタ24は、ドレインをnMOSトランジスタ22のソ
ースに接続され、ゲートをパッド23に接続され、ソー
スを接地され、パッド23に印加される電圧によりオン
抵抗を可変できるようにされている。
すnMOSトランジスタであり、このnMOSトランジ
スタ24は、ドレインをnMOSトランジスタ22のソ
ースに接続され、ゲートをパッド23に接続され、ソー
スを接地され、パッド23に印加される電圧によりオン
抵抗を可変できるようにされている。
【0021】また、25はセンスアンプ13からバス線
11に出力される擬似セル電流の電流値を外部から探索
することができるように構成された擬似セル電流値探索
回路である。
11に出力される擬似セル電流の電流値を外部から探索
することができるように構成された擬似セル電流値探索
回路である。
【0022】この擬似セル電流値探索回路25におい
て、26はデータ取得回路であり、このデータ取得回路
26は、センスアンプ13からバス線11に擬似セル電
流が出力されている場合のバス線11の電圧値を探索す
るために必要なデータを取得するための回路である。
て、26はデータ取得回路であり、このデータ取得回路
26は、センスアンプ13からバス線11に擬似セル電
流が出力されている場合のバス線11の電圧値を探索す
るために必要なデータを取得するための回路である。
【0023】このデータ取得回路26において、27、
28はパッド、29は寸法(ディメンション)をnMO
Sトランジスタ22と同一にするnMOSトランジスタ
であり、このnMOSトランジスタ29は、ドレインを
パッド27に接続され、ゲートをバス線11に接続さ
れ、バス線11の電圧によりオン抵抗が可変するように
されている。
28はパッド、29は寸法(ディメンション)をnMO
Sトランジスタ22と同一にするnMOSトランジスタ
であり、このnMOSトランジスタ29は、ドレインを
パッド27に接続され、ゲートをバス線11に接続さ
れ、バス線11の電圧によりオン抵抗が可変するように
されている。
【0024】また、30は寸法をnMOSトランジスタ
24と同一にするnMOSトランジスタであり、ドレイ
ンをnMOSトランジスタ29のソースに接続され、ゲ
ートをパッド28に接続され、ソースを接地され、パッ
ド28に印加される電圧によりオン抵抗を可変できるよ
うにされている。
24と同一にするnMOSトランジスタであり、ドレイ
ンをnMOSトランジスタ29のソースに接続され、ゲ
ートをパッド28に接続され、ソースを接地され、パッ
ド28に印加される電圧によりオン抵抗を可変できるよ
うにされている。
【0025】また、擬似セル電流値探索回路25におい
て、31は擬似セル電流再現回路であり、この擬似セル
電流再現回路31は、データ取得回路26により取得さ
れるデータに基づいてバス線11の電圧値を含む新たな
データを取得し、このデータに基づいて、擬似セル電流
と同一電流値の電流を外部から流し込むことができるよ
うに構成されているものである。
て、31は擬似セル電流再現回路であり、この擬似セル
電流再現回路31は、データ取得回路26により取得さ
れるデータに基づいてバス線11の電圧値を含む新たな
データを取得し、このデータに基づいて、擬似セル電流
と同一電流値の電流を外部から流し込むことができるよ
うに構成されているものである。
【0026】この擬似セル電流再現回路31において、
32、33、34はパッド、35は寸法をnMOSトラ
ンジスタ22、29と同一にするnMOSトランジスタ
であり、このnMOSトランジスタ35は、ドレインを
パッド32に接続され、ゲートをパッド33に接続さ
れ、パッド33に印加される電圧によりオン抵抗を可変
できるようにされている。
32、33、34はパッド、35は寸法をnMOSトラ
ンジスタ22、29と同一にするnMOSトランジスタ
であり、このnMOSトランジスタ35は、ドレインを
パッド32に接続され、ゲートをパッド33に接続さ
れ、パッド33に印加される電圧によりオン抵抗を可変
できるようにされている。
【0027】また、36は寸法をnMOSトランジスタ
24、30と同一にするnMOSトランジスタであり、
ドレインをnMOSトランジスタ35のソースに接続さ
れ、ゲートをパッド34に接続され、ソースを接地さ
れ、パッド34に印加される電圧によりオン抵抗を可変
できるようにされている。
24、30と同一にするnMOSトランジスタであり、
ドレインをnMOSトランジスタ35のソースに接続さ
れ、ゲートをパッド34に接続され、ソースを接地さ
れ、パッド34に印加される電圧によりオン抵抗を可変
できるようにされている。
【0028】その他の部分については、従来周知のフラ
ッシュ・メモリと同様に構成されている。
ッシュ・メモリと同様に構成されている。
【0029】このように構成された本実施例において
は、センスアンプ13の試験時、図3に示すように、反
転試験信号/TEST=Lレベル、試験信号TEST=
Hレベルとし、nMOSトランジスタ12=OFF、n
MOSトランジスタ22=ONとし、メモリセル10を
バス線11から切り離し、nMOSトランジスタ24を
バス線11に接続する。
は、センスアンプ13の試験時、図3に示すように、反
転試験信号/TEST=Lレベル、試験信号TEST=
Hレベルとし、nMOSトランジスタ12=OFF、n
MOSトランジスタ22=ONとし、メモリセル10を
バス線11から切り離し、nMOSトランジスタ24を
バス線11に接続する。
【0030】そして、センスアンプ13に対して、所定
の範囲内において任意のロード電圧LOADを供給する
と共に、パッド23に所定の範囲内において任意の電圧
V1を印加し、センスアンプ13からバス線11に擬似
セル電流Id-cellを出力させる。
の範囲内において任意のロード電圧LOADを供給する
と共に、パッド23に所定の範囲内において任意の電圧
V1を印加し、センスアンプ13からバス線11に擬似
セル電流Id-cellを出力させる。
【0031】次に、パッド27、28に対して、それぞ
れ、所定の範囲内において任意の電圧V2、V3を印加
し、パッド27に流れ込む電流I27の電流値を測定し、
これら電圧V2、V3及び電流I27の電流値をバス線1
1の電圧VBを探索するためのデータとする。
れ、所定の範囲内において任意の電圧V2、V3を印加
し、パッド27に流れ込む電流I27の電流値を測定し、
これら電圧V2、V3及び電流I27の電流値をバス線1
1の電圧VBを探索するためのデータとする。
【0032】そこで、次に、図4に示すように、パッド
32、34に、それぞれ、電圧V2、V3を印加すると
共に、パッド32に流れ込む電流I32の電流値が電流I
27と同一となるような電圧V4をパッド33に印加し、
この電圧V4をバス線11に流れている擬似セル電流I
d-cellを探索するためのデータとする。
32、34に、それぞれ、電圧V2、V3を印加すると
共に、パッド32に流れ込む電流I32の電流値が電流I
27と同一となるような電圧V4をパッド33に印加し、
この電圧V4をバス線11に流れている擬似セル電流I
d-cellを探索するためのデータとする。
【0033】ここに、nMOSトランジスタ29、35
は、同一の寸法とされ、nMOSトランジスタ30、3
6は、同一の寸法とされているので、この場合、電圧V
4は、バス線11の電圧VBと同一電圧となる。
は、同一の寸法とされ、nMOSトランジスタ30、3
6は、同一の寸法とされているので、この場合、電圧V
4は、バス線11の電圧VBと同一電圧となる。
【0034】そこで、次に、図5に示すように、パッド
32、34に、それぞれ、電圧V4、V1を印加すると
共に、パッド33に試験信号TESTのHレベルを印加
し、パッド32に流れ込む電流I32の電流値を測定す
る。
32、34に、それぞれ、電圧V4、V1を印加すると
共に、パッド33に試験信号TESTのHレベルを印加
し、パッド32に流れ込む電流I32の電流値を測定す
る。
【0035】ここに、nMOSトランジスタ22、35
は同一の寸法とされ、nMOSトランジスタ24、36
は同一の寸法とされているので、この場合、電流I
32は、センスアンプ13からバス線11に出力されてい
る擬似セル電流Id-cellの電流値に一致する。
は同一の寸法とされ、nMOSトランジスタ24、36
は同一の寸法とされているので、この場合、電流I
32は、センスアンプ13からバス線11に出力されてい
る擬似セル電流Id-cellの電流値に一致する。
【0036】このようにして、本実施例においては、セ
ンスアンプ13に対して所定の範囲内において任意の電
圧値のロード電圧LOADが印加されると共に、パッド
23に所定の範囲内において任意の電圧V1が印加され
た場合における擬似セル電流Id-cellの電流値を探索す
ることができる。
ンスアンプ13に対して所定の範囲内において任意の電
圧値のロード電圧LOADが印加されると共に、パッド
23に所定の範囲内において任意の電圧V1が印加され
た場合における擬似セル電流Id-cellの電流値を探索す
ることができる。
【0037】そこで、ロード電圧LOAD及びパッド2
3に印加する電圧V1を変化させ、前述のように、擬似
セル電流Id-cellの電流値を探索すると共に、センスア
ンプ13の出力SOUTの論理値を測定することで、セ
ンスアンプ13について、例えば、図6に示すような特
性を測定することができる。
3に印加する電圧V1を変化させ、前述のように、擬似
セル電流Id-cellの電流値を探索すると共に、センスア
ンプ13の出力SOUTの論理値を測定することで、セ
ンスアンプ13について、例えば、図6に示すような特
性を測定することができる。
【0038】なお、図6において、曲線37は、センス
アンプ13の出力SOUTが論理1と論理0との境にあ
る場合のセル電流ICELLと、ロード電圧LOADとの関
係を示している。
アンプ13の出力SOUTが論理1と論理0との境にあ
る場合のセル電流ICELLと、ロード電圧LOADとの関
係を示している。
【0039】このように、本実施例によれば、センスア
ンプ13の試験を行うに際してメモリセル10を使用し
なくとも良いようにされているので、プロセスのバラツ
キに左右されず、センスアンプ13の良否を判定するこ
とができ、不良解析の向上化を図ることができる。
ンプ13の試験を行うに際してメモリセル10を使用し
なくとも良いようにされているので、プロセスのバラツ
キに左右されず、センスアンプ13の良否を判定するこ
とができ、不良解析の向上化を図ることができる。
【0040】なお、上述の実施例においては、本発明を
フラッシュ・メモリに適用した場合について説明した
が、その他、本発明は、EPROM等、電流検出型のセ
ンスアンプを設けてなる半導体記憶装置に広く適用する
ことができるものである。
フラッシュ・メモリに適用した場合について説明した
が、その他、本発明は、EPROM等、電流検出型のセ
ンスアンプを設けてなる半導体記憶装置に広く適用する
ことができるものである。
【0041】
【発明の効果】以上のように、本発明によれば、センス
アンプに供給すべきロード電圧を可変し、種々のロード
電圧の下において、擬似セル回路を使用して擬似セル電
流を可変的に出力させ、この擬似セル電流の電流値を擬
似セル電流値探索回路により探索すると共に、センスア
ンプ出力SOUTの論理値を測定することにより、セン
スアンプの特性を測定し、センスアンプの評価を行うこ
とができるように構成し、センスアンプの特性を測定
し、センスアンプの評価を行うに際して、メモリセルを
使用しなくとも良いようにしたことにより、プロセスの
バラツキに左右されず、センスアンプの良否を判定する
ことができるので、不良解析の向上化を図ることができ
る。
アンプに供給すべきロード電圧を可変し、種々のロード
電圧の下において、擬似セル回路を使用して擬似セル電
流を可変的に出力させ、この擬似セル電流の電流値を擬
似セル電流値探索回路により探索すると共に、センスア
ンプ出力SOUTの論理値を測定することにより、セン
スアンプの特性を測定し、センスアンプの評価を行うこ
とができるように構成し、センスアンプの特性を測定
し、センスアンプの評価を行うに際して、メモリセルを
使用しなくとも良いようにしたことにより、プロセスの
バラツキに左右されず、センスアンプの良否を判定する
ことができるので、不良解析の向上化を図ることができ
る。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例の一部分を示す回路図であ
る。
る。
【図3】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図4】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図5】本発明の一実施例におけるセンスアンプの試験
動作を説明するための回路図である。
動作を説明するための回路図である。
【図6】センスアンプの特性曲線を示す図である。
【図7】従来のフラッシュ・メモリの一例の一部分を示
す回路図である。
す回路図である。
(図1) LOAD ロード電圧 SOUT センスアンプの出力
Claims (3)
- 【請求項1】メモリセルにセル電流を供給し、前記メモ
リセルに流れるセル電流の電流値から前記メモリセルの
記憶データを検出するセンスアンプを有してなる半導体
記憶装置において、 前記センスアンプから擬似セル電流を可変的に出力させ
る擬似セル回路と、前記擬似セル電流の電流値を外部か
ら探索することができる擬似セル電流値探索回路とから
なるセンスアンプ試験回路を設けて構成されていること
を特徴とする半導体記憶装置。 - 【請求項2】前記擬似セル電流値探索回路は、前記擬似
セル電流が流れる電流路の電圧値を探索するために必要
な第1のデータを取得するためのデータ取得回路と、前
記第1のデータに基づいて、前記電流路の電圧値を含む
第2のデータを取得し、この第2のデータに基づいて、
前記擬似セル電流と同一電流値の電流を外部から流し込
むことができる擬似セル電流再現回路とを設けて構成さ
れていることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】前記擬似セル回路は、ドレインを前記電流
路に接続され、ゲートに供給される所定の制御信号によ
り導通、非導通が制御される第1の電界効果トランジス
タと、ドレインを前記第1の電界効果トランジスタのソ
ースに接続され、ゲートを第1のパッドに接続され、ソ
ースを接地された第2の電界効果トランジスタとを設け
て構成され、 前記データ取得回路は、寸法を前記第1の電界効果トラ
ンジスタと同一にし、ドレインを第2のパッドに接続さ
れ、ゲートを前記電流路に接続された第3の電界効果ト
ランジスタと、寸法を前記第2の電界効果トランジスタ
と同一にし、ドレインを前記第3の電界効果トランジス
タのソースに接続され、ゲートを第3のパッドに接続さ
れ、ソースを接地された第4の電界効果トランジスタと
を設けて構成され、 前記擬似セル電流再現回路は、寸法を前記第1の電界効
果トランジスタと同一にし、ドレインを第4のパッドに
接続され、ゲートを第5のパッドに接続された第5の電
界効果トランジスタと、寸法を前記第2の電界効果トラ
ンジスタと同一にし、ドレインを前記第5の電界効果ト
ランジスタのソースに接続され、ゲートを第6のパッド
に接続され、ソースを接地された第6の電界効果トラン
ジスタとを設けて構成されていることを特徴とする請求
項2記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19235194A JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19235194A JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0855489A true JPH0855489A (ja) | 1996-02-27 |
Family
ID=16289838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19235194A Withdrawn JPH0855489A (ja) | 1994-08-16 | 1994-08-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0855489A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1045397A2 (en) * | 1999-04-07 | 2000-10-18 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
JP2011204308A (ja) * | 2010-03-25 | 2011-10-13 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
-
1994
- 1994-08-16 JP JP19235194A patent/JPH0855489A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1045397A2 (en) * | 1999-04-07 | 2000-10-18 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
EP1045397A3 (en) * | 1999-04-07 | 2000-12-06 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
JP2011204308A (ja) * | 2010-03-25 | 2011-10-13 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |