JPH0851170A - 半導体素子搭載用基板 - Google Patents
半導体素子搭載用基板Info
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- JPH0851170A JPH0851170A JP18596694A JP18596694A JPH0851170A JP H0851170 A JPH0851170 A JP H0851170A JP 18596694 A JP18596694 A JP 18596694A JP 18596694 A JP18596694 A JP 18596694A JP H0851170 A JPH0851170 A JP H0851170A
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- semiconductor element
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Abstract
(57)【要約】
【目的】サイリスタ等の半導体素子を搭載した絶縁板に
高電圧が印加された際に生じる部分放電開始電圧または
部分放電消滅電圧を大幅に高めることにより、部分放電
電圧の低下、あるいは絶縁破壊による半導体素子の損傷
を防止することが可能な半導体素子搭載用基板を提供す
る。 【構成】絶縁体よりなる基板１の同一表面或いは表裏に
電気的に独立した少なくとも２つの導電パターンが２、
３形成され、上記導電パターンの少なくとも一方の導電
パターンの他方の導電パターンに対向する縁部を絶縁体
４（４’）で被覆したことを特徴とする半導体素子搭載
用基板である。
高電圧が印加された際に生じる部分放電開始電圧または
部分放電消滅電圧を大幅に高めることにより、部分放電
電圧の低下、あるいは絶縁破壊による半導体素子の損傷
を防止することが可能な半導体素子搭載用基板を提供す
る。 【構成】絶縁体よりなる基板１の同一表面或いは表裏に
電気的に独立した少なくとも２つの導電パターンが２、
３形成され、上記導電パターンの少なくとも一方の導電
パターンの他方の導電パターンに対向する縁部を絶縁体
４（４’）で被覆したことを特徴とする半導体素子搭載
用基板である。
Description
【０００１】
【産業上の利用分野】本発明は、新規な半導体素子搭載
用基板に関するものである。より詳しくは、サイリスタ
等の半導体素子を搭載した絶縁板に高電圧が印加された
際に生じる部分放電開始電圧または部分放電消滅電圧
（以下、これらを総称して「部分放電電圧」ともいう）
を大幅に高めることにより、部分放電電圧の低下、ある
いは絶縁破壊による半導体素子の損傷を防止することが
可能な半導体素子搭載用基板に関するものである。
用基板に関するものである。より詳しくは、サイリスタ
等の半導体素子を搭載した絶縁板に高電圧が印加された
際に生じる部分放電開始電圧または部分放電消滅電圧
（以下、これらを総称して「部分放電電圧」ともいう）
を大幅に高めることにより、部分放電電圧の低下、ある
いは絶縁破壊による半導体素子の損傷を防止することが
可能な半導体素子搭載用基板に関するものである。
【０００２】
【従来の技術】近年、大電流、大電圧の制御用の半導体
素子として、サイリスタやトランジスタ、およびダイオ
ード等が広く使用されている。このように大容量が要求
される上記半導体素子を搭載する基板は、部分放電、或
いは発熱による素子破壊を防止するため、放熱特性およ
び絶縁特性の優れた絶縁体を用いることが要求される。
素子として、サイリスタやトランジスタ、およびダイオ
ード等が広く使用されている。このように大容量が要求
される上記半導体素子を搭載する基板は、部分放電、或
いは発熱による素子破壊を防止するため、放熱特性およ
び絶縁特性の優れた絶縁体を用いることが要求される。
【０００３】従来、かかる絶縁基板として、アルミナ基
板（Ａｌ2Ｏ3）が一般的に使用されていたが、近年、熱
伝導性の優れた絶縁板として窒化アルミニウム（Ａｌ
Ｎ）がアルミナ基板に代えて使用されるようになってき
た。
板（Ａｌ2Ｏ3）が一般的に使用されていたが、近年、熱
伝導性の優れた絶縁板として窒化アルミニウム（Ａｌ
Ｎ）がアルミナ基板に代えて使用されるようになってき
た。
【０００４】上記の窒化アルミニウムの如き絶縁体より
なる基板には、半導体素子を搭載する部分及び配線パタ
ーンを形成するためのメタライズ層などよりなる導電パ
ターンが露出した状態で形成されるが、大電流、大電圧
の制御用の半導体素子を搭載した場合、これらの独立し
た導電パターン間で部分放電が発生し、半導体素子の駆
動を阻害したり、絶縁板表面において部分放電の発生し
た部分のみ電界の不均一化が生じるため、繰り返し電圧
を印加することで同じ絶縁基板表面での部分放電が発生
し、繰り返す毎に放電開始電圧および放電消滅電圧が低
下するとともに、絶縁基板表面も劣化が繰り返され、つ
いには低電圧において絶縁破壊を引起こす原因ともなる
という問題を有する。
なる基板には、半導体素子を搭載する部分及び配線パタ
ーンを形成するためのメタライズ層などよりなる導電パ
ターンが露出した状態で形成されるが、大電流、大電圧
の制御用の半導体素子を搭載した場合、これらの独立し
た導電パターン間で部分放電が発生し、半導体素子の駆
動を阻害したり、絶縁板表面において部分放電の発生し
た部分のみ電界の不均一化が生じるため、繰り返し電圧
を印加することで同じ絶縁基板表面での部分放電が発生
し、繰り返す毎に放電開始電圧および放電消滅電圧が低
下するとともに、絶縁基板表面も劣化が繰り返され、つ
いには低電圧において絶縁破壊を引起こす原因ともなる
という問題を有する。
【０００５】従来、このような部分放電を防止する手段
として導電パターン間に１本以上の溝を設け、沿面距離
を長くすることで部分放電電圧を高めることにより、大
電圧に対する絶縁破壊による半導体素子の損傷を抑止す
る方法が提案されている。
として導電パターン間に１本以上の溝を設け、沿面距離
を長くすることで部分放電電圧を高めることにより、大
電圧に対する絶縁破壊による半導体素子の損傷を抑止す
る方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の手段により、大電流、大電圧の制御用半導体素
子を搭載して高電圧を印加した場合における部分放電電
圧の抑制効果は不充分であり、更なる改良が望まれてい
た。
た従来の手段により、大電流、大電圧の制御用半導体素
子を搭載して高電圧を印加した場合における部分放電電
圧の抑制効果は不充分であり、更なる改良が望まれてい
た。
【０００７】
【課題を解決するための手段】本発明は、上記従来の問
題点を解決するためになされたものであり、同一表面或
いは表裏に電気的に独立した導電パターンが形成された
絶縁体よりなる基板の該導電パターンに高電圧を印加し
た際に生じる部分放電開始電圧および部分放電消滅電圧
を高め、大電流、大電圧の制御用半導体素子を部分放電
の発生による損傷を防止するとともに、繰り返し高電圧
を印加しても部分放電電圧が低下することなく、また絶
縁基板も劣化することのない半導体素子搭載用基板を提
供することを目的とするものである。
題点を解決するためになされたものであり、同一表面或
いは表裏に電気的に独立した導電パターンが形成された
絶縁体よりなる基板の該導電パターンに高電圧を印加し
た際に生じる部分放電開始電圧および部分放電消滅電圧
を高め、大電流、大電圧の制御用半導体素子を部分放電
の発生による損傷を防止するとともに、繰り返し高電圧
を印加しても部分放電電圧が低下することなく、また絶
縁基板も劣化することのない半導体素子搭載用基板を提
供することを目的とするものである。
【０００８】本発明者は、上記目的を達成するために鋭
意研究した結果、同一表面或いは表裏に電気的に独立し
た導電パターンが形成された絶縁体よりなる基板の該導
電パターンの他の導電パターンに対向する縁部を絶縁樹
脂で被覆することにより上記目的を達成し得ることを見
い出し、本発明を完成するに至った。
意研究した結果、同一表面或いは表裏に電気的に独立し
た導電パターンが形成された絶縁体よりなる基板の該導
電パターンの他の導電パターンに対向する縁部を絶縁樹
脂で被覆することにより上記目的を達成し得ることを見
い出し、本発明を完成するに至った。
【０００９】以下、本発明を添付図面に従ってより具体
的に説明するが、本発明はこれらの添付図面に限定され
るものではない。
的に説明するが、本発明はこれらの添付図面に限定され
るものではない。
【００１０】図１〜４は、本発明の半導体素子搭載用基
板の代表的な態様を示す概略図である。
板の代表的な態様を示す概略図である。
【００１１】即ち、本発明は、絶縁体よりなる基板１の
同一表面或いは表裏に、電気的に独立した少なくとも２
つの導電パターン２、３が形成され、上記導電パターン
の少なくとも一方の導電パターンの他方の導電パターン
に対向する縁部を絶縁体４で被覆したことを特徴とする
半導体素子搭載用基板である。
同一表面或いは表裏に、電気的に独立した少なくとも２
つの導電パターン２、３が形成され、上記導電パターン
の少なくとも一方の導電パターンの他方の導電パターン
に対向する縁部を絶縁体４で被覆したことを特徴とする
半導体素子搭載用基板である。
【００１２】本発明において、絶縁体よりなる基板（以
下、絶縁基板ともいう）１は、絶縁性を有する材質より
なるものであれば何ら限定されるものではないが、部分
放電、あるいは発熱による素子破壊を防止するため、放
熱特性および絶縁特性の優れたアルミナ焼結体や酸化ベ
リリウム焼結体等の酸化物系セラミックス、窒化珪素焼
結体、窒化アルミニウム焼結体等の窒化物系セラミック
ス、あるいは酸窒化アルミニウム焼結体等の酸窒化物系
セラミックスが挙げられる。中でも、熱伝導性、環境衛
生の観点より窒化アルミニウム焼結体を使用することが
最も好ましい。
下、絶縁基板ともいう）１は、絶縁性を有する材質より
なるものであれば何ら限定されるものではないが、部分
放電、あるいは発熱による素子破壊を防止するため、放
熱特性および絶縁特性の優れたアルミナ焼結体や酸化ベ
リリウム焼結体等の酸化物系セラミックス、窒化珪素焼
結体、窒化アルミニウム焼結体等の窒化物系セラミック
ス、あるいは酸窒化アルミニウム焼結体等の酸窒化物系
セラミックスが挙げられる。中でも、熱伝導性、環境衛
生の観点より窒化アルミニウム焼結体を使用することが
最も好ましい。
【００１３】また、絶縁基板の形状としては、四角形、
円形、多角形、楕円形、球状、中空円筒状等、特に限定
されるものではない。
円形、多角形、楕円形、球状、中空円筒状等、特に限定
されるものではない。
【００１４】上記絶縁基板１において、図３に示される
ように導電パターン２、３間に溝５を設けて沿面距離を
長くした構造のものは、本発明の目的とする部分放電電
圧をより高める効果があり、好適に使用される。かかる
溝５の深さ、幅は特に制限されないが、一般に、溝の深
さは絶縁基板の厚みの４０〜８０％、５０〜７０％の深
さとなるように、また、溝の幅は０．５〜２０ｍｍ、好
ましくは１〜１０ｍｍが好適である。
ように導電パターン２、３間に溝５を設けて沿面距離を
長くした構造のものは、本発明の目的とする部分放電電
圧をより高める効果があり、好適に使用される。かかる
溝５の深さ、幅は特に制限されないが、一般に、溝の深
さは絶縁基板の厚みの４０〜８０％、５０〜７０％の深
さとなるように、また、溝の幅は０．５〜２０ｍｍ、好
ましくは１〜１０ｍｍが好適である。
【００１５】本発明において、上記絶縁基板には、半導
体素子搭載用の電極及びこれに対応する電極或いは配線
パターンとなる導電パターン２、３が形成される。かか
る導電パターン２、３の形成は、各導電パターンが電気
的に独立（絶縁）し得るように、これらが接触しない程
度の間隔を開けて行えば良い。例えば、該導電パターン
の形成態様としては、図１に示すように絶縁基板の同一
表面に間隔をあけて導電パターン２、３を形成しても良
いし、図２〜４に示すように絶縁基板の表裏に導電パタ
ーン２、３を形成しても良い。
体素子搭載用の電極及びこれに対応する電極或いは配線
パターンとなる導電パターン２、３が形成される。かか
る導電パターン２、３の形成は、各導電パターンが電気
的に独立（絶縁）し得るように、これらが接触しない程
度の間隔を開けて行えば良い。例えば、該導電パターン
の形成態様としては、図１に示すように絶縁基板の同一
表面に間隔をあけて導電パターン２、３を形成しても良
いし、図２〜４に示すように絶縁基板の表裏に導電パタ
ーン２、３を形成しても良い。
【００１６】上記導電パターンの間隔は、沿面放電を抑
制するためには長いほどよく、一般的には１０ｍｍ以上
の間隔を開けて設けることが好ましいが、装置の小型化
等の要求により、その上限は２００ｍｍ程度に止めるこ
とが好ましい。
制するためには長いほどよく、一般的には１０ｍｍ以上
の間隔を開けて設けることが好ましいが、装置の小型化
等の要求により、その上限は２００ｍｍ程度に止めるこ
とが好ましい。
【００１７】上記導電パターン２、３の形状は、目的に
応じて適宜決定される。例えば、半導体素子搭載用の電
極として導電パターンを設ける場合、四角形、円形、多
角形、楕円形等の形状が一般に採用される。勿論、上記
電極を構成する導電パターンは、単に電極として使用し
ても良い。
応じて適宜決定される。例えば、半導体素子搭載用の電
極として導電パターンを設ける場合、四角形、円形、多
角形、楕円形等の形状が一般に採用される。勿論、上記
電極を構成する導電パターンは、単に電極として使用し
ても良い。
【００１８】また、導電パターンは、その一部が配線パ
ターンを構成していても良く、この場合、該導電パター
ンは、幅５０μｍ以上、一般には幅６０〜１０００μｍ
の線状パターンが一般に採用される。
ターンを構成していても良く、この場合、該導電パター
ンは、幅５０μｍ以上、一般には幅６０〜１０００μｍ
の線状パターンが一般に採用される。
【００１９】また、上記の導電パターンの形成方法は、
公知の方法が特に制限なく採用される。例えば、硬化・
焼成後に導電性を示す硬化性ペーストを印刷によりパタ
ーン形成後、硬化・焼成する厚膜印刷法、導電性金属を
蒸着やスパッタリングによりパターン形成する薄膜法、
活性金属により銅板等の金属板を接合しブリッジカット
法あるいはエッチング法によりパターン形成する活性金
属法、ニッケルあるいは金等を無電解メッキによりパタ
ーン形成する無電解メッキ法など、種々の方法があり目
的に応じて適宜採用される。厚膜印刷法について更に具
体的に示せば、金、金−白金、銀、銀−パラジウム、銀
−白金、銅等を導体とする厚膜ペーストをスクリーン印
刷法によりパターンを印刷し、大気中あるいは窒素雰囲
気中にて５００〜１０００℃の温度範囲内にて焼成をお
こない、導電パターンを形成する方法が一般に採用され
る。
公知の方法が特に制限なく採用される。例えば、硬化・
焼成後に導電性を示す硬化性ペーストを印刷によりパタ
ーン形成後、硬化・焼成する厚膜印刷法、導電性金属を
蒸着やスパッタリングによりパターン形成する薄膜法、
活性金属により銅板等の金属板を接合しブリッジカット
法あるいはエッチング法によりパターン形成する活性金
属法、ニッケルあるいは金等を無電解メッキによりパタ
ーン形成する無電解メッキ法など、種々の方法があり目
的に応じて適宜採用される。厚膜印刷法について更に具
体的に示せば、金、金−白金、銀、銀−パラジウム、銀
−白金、銅等を導体とする厚膜ペーストをスクリーン印
刷法によりパターンを印刷し、大気中あるいは窒素雰囲
気中にて５００〜１０００℃の温度範囲内にて焼成をお
こない、導電パターンを形成する方法が一般に採用され
る。
【００２０】本発明において、上記導電パターンは、導
電パターンの少なくとも一方の導電パターンの他方の導
電パターンに対向する縁部を絶縁体で被覆することが重
要である。
電パターンの少なくとも一方の導電パターンの他方の導
電パターンに対向する縁部を絶縁体で被覆することが重
要である。
【００２１】即ち、対向する導電パターンの縁部を絶縁
体で被覆することにより、該導電パターンを露出させた
状態で、本発明の目的である部分放電電圧を大幅に高め
ることができ、部分放電の低下、あるいは絶縁破壊によ
る半導体素子の損傷を防止することが可能となる。
体で被覆することにより、該導電パターンを露出させた
状態で、本発明の目的である部分放電電圧を大幅に高め
ることができ、部分放電の低下、あるいは絶縁破壊によ
る半導体素子の損傷を防止することが可能となる。
【００２２】尚、本発明において、上記絶縁体で覆われ
る導電パターンは、半導体素子を積層するため、或いは
他の配線と接続する導電パターンであり、その縁部のみ
が絶縁体で被覆される。
る導電パターンは、半導体素子を積層するため、或いは
他の配線と接続する導電パターンであり、その縁部のみ
が絶縁体で被覆される。
【００２３】絶縁体による被覆は、図１の（ａ）に示さ
れるように対向する一方の導電パターンの縁部を絶縁体
４で被覆すれば十分であるが、図１の（ｂ）に示される
ように対向する両方の導電パターンの縁部を該絶縁体
４、４’で被覆してもよい。
れるように対向する一方の導電パターンの縁部を絶縁体
４で被覆すれば十分であるが、図１の（ｂ）に示される
ように対向する両方の導電パターンの縁部を該絶縁体
４、４’で被覆してもよい。
【００２４】また、表裏に導電パターンが存在する場合
には、少なくとも一方のパターンの周縁部を絶縁体４で
被覆すればよい。
には、少なくとも一方のパターンの周縁部を絶縁体４で
被覆すればよい。
【００２５】上記絶縁体による被覆は、対向する導電パ
ターンの縁部と同等の長さ以上に被覆することが好まし
く、特に導電パターンの周縁部全体を被覆すればより効
果的である。絶縁体の厚みは１μｍ以上、絶縁特性を高
めるためには、１０〜１００μｍ程度が好ましい。
ターンの縁部と同等の長さ以上に被覆することが好まし
く、特に導電パターンの周縁部全体を被覆すればより効
果的である。絶縁体の厚みは１μｍ以上、絶縁特性を高
めるためには、１０〜１００μｍ程度が好ましい。
【００２６】本発明において、上記絶縁体４、４’の材
質は、絶縁性を有する材質であれば特に制限はないが、
エポキシ樹脂、フェノール樹脂等の有機質樹脂、フッ素
系樹脂、シリコン樹脂、あるいはガラス材等の電気絶縁
性材料が好ましく、その形成方法は、厚膜印刷法、塗布
法、ディスペンサー法、スプレー法など種々の方法を採
用することができる。
質は、絶縁性を有する材質であれば特に制限はないが、
エポキシ樹脂、フェノール樹脂等の有機質樹脂、フッ素
系樹脂、シリコン樹脂、あるいはガラス材等の電気絶縁
性材料が好ましく、その形成方法は、厚膜印刷法、塗布
法、ディスペンサー法、スプレー法など種々の方法を採
用することができる。
【００２７】本発明において、前記溝５を設けて延面距
離を延長する態様において、図４に示すように、導電パ
ターン２の端辺を該溝５内、好ましくは該溝の底面に延
在せしめ、該溝５に絶縁体４を充填することにより、導
電パターン２の縁部を絶縁体で被覆する態様は、本発明
の効果を一層良好に発揮させることができ好ましい。
離を延長する態様において、図４に示すように、導電パ
ターン２の端辺を該溝５内、好ましくは該溝の底面に延
在せしめ、該溝５に絶縁体４を充填することにより、導
電パターン２の縁部を絶縁体で被覆する態様は、本発明
の効果を一層良好に発揮させることができ好ましい。
【００２８】
【発明の効果】以上の説明より理解されるように、本発
明の半導体素子搭載用基板は、絶縁基板上に形成された
導電パターンの他方の導電パターンに対向する縁部を絶
縁体で被覆することにより、該導電パターンを露出した
状態で該導電パターン上に大容量のサイリスタ等の制御
用半導体素子を搭載することができ、また、高電圧を印
加しても、部分放電開始電圧または部分放電消滅電圧を
高めることができるため、半導体素子の損傷を防止する
ことができ、また繰り返し高電圧を印加しても劣化しな
いという、極めて優れた特性を有するものである。
明の半導体素子搭載用基板は、絶縁基板上に形成された
導電パターンの他方の導電パターンに対向する縁部を絶
縁体で被覆することにより、該導電パターンを露出した
状態で該導電パターン上に大容量のサイリスタ等の制御
用半導体素子を搭載することができ、また、高電圧を印
加しても、部分放電開始電圧または部分放電消滅電圧を
高めることができるため、半導体素子の損傷を防止する
ことができ、また繰り返し高電圧を印加しても劣化しな
いという、極めて優れた特性を有するものである。
【００２９】
【実施例】以下に本発明を具体的に説明するために実施
例を示すが、本発明は実施例によって何ら限定されるも
のではない。
例を示すが、本発明は実施例によって何ら限定されるも
のではない。
【００３０】尚、実施例、比較例において部分放電開始
時及び部分放電消滅時におけるスレッショルド電荷量は
３（ＰＣ）にて行った。
時及び部分放電消滅時におけるスレッショルド電荷量は
３（ＰＣ）にて行った。
【００３１】実施例１ 図２に示すように、φ１００ｍｍ×３ｍｍｔの窒化アル
ミニウム基板１の表裏に銀ペーストをスクリーン印刷、
乾燥後、８５０℃にて大気中で焼成することにより導電
パターン（電極）２、３を形成した。次いで、該導電パ
ターンのうち、片側の導電パターン２の周縁部にエポキ
シ系絶縁樹脂をスクリーン印刷した後、乾燥、硬化させ
て絶縁体４を該導電パターンの縁より２ｍｍの幅で被覆
した。
ミニウム基板１の表裏に銀ペーストをスクリーン印刷、
乾燥後、８５０℃にて大気中で焼成することにより導電
パターン（電極）２、３を形成した。次いで、該導電パ
ターンのうち、片側の導電パターン２の周縁部にエポキ
シ系絶縁樹脂をスクリーン印刷した後、乾燥、硬化させ
て絶縁体４を該導電パターンの縁より２ｍｍの幅で被覆
した。
【００３２】得られた基板を図６に示す部分放電測定機
（三菱電線工業（株）製）にて、図７に示す電圧上昇／
下降パターンにより表裏の電極間に１００００Ｖの電圧
を印加してその電圧上昇時および下降時に発生する放電
開始電圧および放電消滅電圧の測定を行った。
（三菱電線工業（株）製）にて、図７に示す電圧上昇／
下降パターンにより表裏の電極間に１００００Ｖの電圧
を印加してその電圧上昇時および下降時に発生する放電
開始電圧および放電消滅電圧の測定を行った。
【００３３】結果を表１に示した。
【００３４】実施例２ 図４に示すようにφ１００ｍｍ×３ｍｍｔの窒化アルミ
ニウム基板１の表面に深さ２ｍｍ、幅２ｍｍの溝５を設
け、その両面に銀ペーストをスクリーン印刷、乾燥後、
８５０℃大気中焼成により導電パターン２、３を形成し
た。この場合、導電パターン２の形成は溝部５にも銀ペ
ースト６を延長して塗布し、８５０℃大気中焼成をおこ
ない図に示すように形成した。次いで、ディスペンサー
によりシリコン樹脂を溝内に充填し、乾燥後硬化させる
ことにより、導電パターン２の周縁部を絶縁体４によっ
て被覆した。
ニウム基板１の表面に深さ２ｍｍ、幅２ｍｍの溝５を設
け、その両面に銀ペーストをスクリーン印刷、乾燥後、
８５０℃大気中焼成により導電パターン２、３を形成し
た。この場合、導電パターン２の形成は溝部５にも銀ペ
ースト６を延長して塗布し、８５０℃大気中焼成をおこ
ない図に示すように形成した。次いで、ディスペンサー
によりシリコン樹脂を溝内に充填し、乾燥後硬化させる
ことにより、導電パターン２の周縁部を絶縁体４によっ
て被覆した。
【００３５】得られた基板を実施例１と同様の方法によ
り、放電開始電圧および放電消滅電圧を測定した。結果
を表１に示した。
り、放電開始電圧および放電消滅電圧を測定した。結果
を表１に示した。
【００３６】比較例１ 比較例として、図５に示すようにφ１００ｍｍ×３ｍｍ
ｔの窒化アルミニウム基板１の両面に銀ペースト２を実
施例１と同様の印刷パターンによりスクリーン印刷し、
８５０℃大気中焼成をおこなった。この基板を実施例１
と同様の方法により、放電開始電圧および放電消滅電圧
を測定し、結果を表１に併せて示した。
ｔの窒化アルミニウム基板１の両面に銀ペースト２を実
施例１と同様の印刷パターンによりスクリーン印刷し、
８５０℃大気中焼成をおこなった。この基板を実施例１
と同様の方法により、放電開始電圧および放電消滅電圧
を測定し、結果を表１に併せて示した。
【００３７】
【表１】
【００３８】表１に示す結果から明らかなように、実施
例１、２の放電開始電圧および放電消滅電圧は、比較例
１の従来の方法によるものと比較して、２倍以上の高い
放電開始電圧および放電消滅電圧を得られた。特に実施
例２においては、１００００Ｖの高電圧を印加しても部
分放電が発生しないという優れた結果が得られた。
例１、２の放電開始電圧および放電消滅電圧は、比較例
１の従来の方法によるものと比較して、２倍以上の高い
放電開始電圧および放電消滅電圧を得られた。特に実施
例２においては、１００００Ｖの高電圧を印加しても部
分放電が発生しないという優れた結果が得られた。
【００３９】以上の結果より実施例に示した半導体素子
搭載用基板は、従来の基板以上の特性を発揮することが
可能であることが理解される。
搭載用基板は、従来の基板以上の特性を発揮することが
可能であることが理解される。
【図１】 本発明の一実施例を示す概略図である。
【図２】 本発明の一実施例を示す断面図である。
【図３】 本発明の一実施例を示す断面図である。
【図４】 本発明の一実施例を示す断面図である。
【図５】 本発明の一比較例を示す断面図である。
【図６】 本発明の効果を確認するための部分放電測定
機の回路図である。
機の回路図である。
【図７】 本発明の効果を確認するための電圧を印可さ
せた際の電圧上昇／下降パターンである。
せた際の電圧上昇／下降パターンである。
１ 絶縁体よりなる基板 ２ 導電パターン ３ 導電パターン ４ 絶縁体 ４’絶縁体 ５ 溝 ６ 導電パターン延在部
Claims (1)
- 【請求項１】 絶縁体よりなる基板の同一表面或いは表
裏に、電気的に独立した少なくとも２つの導電パターン
が形成され、上記導電パターンの少なくとも一方の導電
パターンの他方の導電パターンに対向する縁部を絶縁体
で被覆したことを特徴とする半導体素子搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596694A JP3324875B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体素子搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18596694A JP3324875B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体素子搭載用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851170A true JPH0851170A (ja) | 1996-02-20 |
| JP3324875B2 JP3324875B2 (ja) | 2002-09-17 |
Family
ID=16179996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18596694A Expired - Fee Related JP3324875B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体素子搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324875B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017028132A (ja) * | 2015-07-23 | 2017-02-02 | 富士電機株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
-
1994
- 1994-08-08 JP JP18596694A patent/JP3324875B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017028132A (ja) * | 2015-07-23 | 2017-02-02 | 富士電機株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3324875B2 (ja) | 2002-09-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
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