JPH08503322A

JPH08503322A - フーリエ変換を電子工学的に計算するデバイスおよびそのようなデバイス内の内部データパスのサイズを最小化する方法

Info

Publication number: JPH08503322A
Application number: JP7506262A
Authority: JP
Inventors: クリストフジョアンブランク
Original assignee: France Telecom SA
Current assignee: Orange SA
Priority date: 1993-08-11
Filing date: 1994-08-10
Publication date: 1996-04-09
Also published as: US5774388A; FR2709007A1; FR2709007B1; WO1995004963A1; EP0667969A1

Abstract

(57)【要約】所定の初期サイズのフーリエ変換を計算するためのシリーズあるいはパイプラインアーキテクチャー（構造）を持つデバイス（装置）内の内部データパスのサイズを最小化するために、初期サイズより小さい所定の基本のサイズのフーリエ変換基本処理オペレーションのシーケンスは、１つの基本処理オペレーションから次のものへうまく小さくされたサイズを持つデータブロックについて遂行される。グローバルダイナミック値（Ｅ１，……，Ｅ２０）は、現在の基本処理オぺレーション（ＥＴ１）から得られる各々のデータブロックに対して、このブロックのデータのすべてのダイナミック値に基づいて決定される。その後、ブロックデータは、このデータについてのすべての連続した基本処理（ＥＴ２）が実行される前に、グローバルダイナミック値を考慮して再構築される（ＤＬ２）。

Description

【発明の詳細な説明】フーリエ変換を電子工学的に計算するデバイスおよびそのようなデバイス内の内部データパスのサイズを最小化する方法本発明は、いわゆるシリアルまたは「パイプライン」構造を持つフーリエ変換計算デバイス（装置）、およびこれらのオペレーション（操作）モードに関する。文献には、信号処理マイクロプロセッサに専用であるかまたはプログラムされているかのいずれかであるフーリエ変換の多くの手段（方法）が述べられている。これらの手段の多くは、クーレイ・ターキー（Cooley-Tukey）アルゴリズムの変形を用いており、そして、それは当業者によく知られ、フーリエ変換を計算するのに必要とされるアリスマティックオペレーション（演算操作）の数を減少させる。他のもののなかで、このアルゴリズムは、サイズｒ^pの高速フーリエ変換の計算を単純化する。ここでｒは、通常当業者に呼ばれているように「根（ルート）」を表わす。そして、この単純化は計算をさらに複素数の乗算および加算を持つサイズｒ^p-1のｒ次のフーリエ変換の計算に分類することによって行われる。この単純化を繰り返し適用することによって、サイズｒのフーリエ変換の計算が容易になされる。特に、もし、ｒが２または４に等しいように選ばれるならば、中間の加算および乗算で容易になされる。クーレイ・ターキーアルゴリズムは、当業者によく知られたバタフライ型計算図表（グラフ）を使う。色々なハードウェアアーキテクチャー（構造）をこのバタフライ計算構造を実行するのに使うことができる。第１の解は、グラフの各々のバタフライに対してバタフライ型の計算を実行することができる各々のハードウェアオペレータ（演算子）を使う。第２の解は、グラフのすべての段階（ステージ）のすべてのバタフライに相当する計算を連続して実行する単一のバタフライハードウェアオペレータを使う。この種の解は、極めて高速なハードウェアオペレータと中間計算結果が書き込まれるメモリとは別に入力メモリとが必要であるという欠点を有する。これは、先のブロックがまだ処理中であるのに、データブロックがオペレータに入った時のアクセスコンフリクト（衝突）を避けるためである。それゆえに各々Ｎの複素数のワードの容量を持つ２つのメモリを備えている必要がある。ここで、Ｎはフーリエ変換のサイズを示す。その結果として、全体としての回路は、特にＮが大きいならば、大きな表面積を持つ。中間解は、グラフの各ステージのためのバタフライ型ハードウェアオペレータおよびメモリエレメント（記憶素子）を使うことである。そしてこのメモリエレメントの機能は、問題になっているステージのグラフのバタフライが与えられると仮定すると、正しい順序でデータをオペレータの入力に与えることである。この種のアーキテクチャーは、当業者によってシリーズまたはパイプラインアーキテクチャー（構造）と呼ばれている。所定の初期サイズのフーリエ変換を計算するためのパイプラインアーキテクチャー回路は、内部データパスによって回路の入力と出力との間に直列に接続された複数の連続する処理ステージを有する。各ステージは、初期サイズより小さい所定のサイズを持つフーリエ変換を、１つのステージから次のステージまでサイズを漸次減少させるデータのブロックを使って処理するためのバタフライ型の処理手段を含む。これらの変換のサイズは、フーリエ変換のルート（根）と同じでかつ等価でありえる。これから、「均一ルートフーリエ変換」という表現が用いられる。変換サイズは、「混合された」ルートフーリエ変換の場合には、１つのステージから次のステージまで異なることができる。この種のパイプラインアーキテクチャーの一例が、ＩＥＥＥトランザクションズオンアコースティックスピーチアンドシグナルプロセッシング（IEEE Transactions on Acoustic speech and Signal Processing），vol．３７，No．１２，１９８９年１２月，Ｐ．１９８２−１９８５の表題が「ワード− シーケンシャルデータのためのパイプラインＦＥＴプロセッサ」というバイ（ＢＩ）とジョーンズ（ＪＯＮＥＳ）による論文に述べられている。使用されるアーキテクチャーの型は別として、入力データのダイナミックが与えられると、中間および出力データのダイナミックについて問題が起こる。本文脈においては「ダイナミック」と言われるのは、サイン（正負の符号の）ビットを含み、データを表わすのに用いられるビット数の意味である。バタフライ型ハードウェアオペレータは複素乗算および加算を実行する。もちろん、乗算ずつ得られた結果の全ビットを保持するのは非現実的なことである。一定のダイナミックで動作させること、すなわち同じビット数で入力、中間および出力データを表すことは、特にパイプラインアーキテクチャーでは、標準的な慣行である。しかしながら、もし、ダイナミックが一定ならば、中間データのダイナミックの数値を前もって知ることはできない。これに関連してデータの「ダイナミックの数値」と言われるのは、データが位置している数値の範囲、例えば−０．５と＋０．５の間、または−０．０５と＋０．０５との間などの意味である。第１の解は、広域にアプリオリにデータのダイナミックを拡張すること、すなわち、回路の出力データのために必要なダイナミックをアプリオリに評価することである。そして、それは内部計算において飽和が起こらないとすれば、意味のあるビットにあまりに過度の正確さを失わず、そしてその後評価された付加ビット数によって入力データワードのサイズを増加させるためにである。それゆえに、中間および出力データは、このサイズのワードによっても表される。これは、回路の内部データパスのサイズを増加し、そしてそれは、処理のいくつかの段階を必要とする大型のフーリエ変換の場合においては大型でありえる。そして、これは、シリコンチップ上に実施された時、回路の全表面積の増加によって罰則を課す。もう１つの解も、アプリオリに、しかし段階ずつデータパスのダイナミックを拡張する。この解は、第１の解より明らかにより有利であるが、これもまた結局、データ回路の内部データパスのサイズおよびそれゆえにその表面積の不自然な増加となる。先に参照したバイとジョーンズの論文は、データのダイナミックのこの問題についていかなる解をも述べてはいない。本発明は、この問題により満足な解答を与えることを目指している。本発明の１つの目的は、内部データパスのサイズが不自然に増加しない一定のダイナミック型のターリエ変換計算デバイスを提供することにある。それゆえに、本発明は、内部データパスにより、装置の入力と出力との間に直列接続された複数の連続する処理ステージを有し、１つのステージから次のステージに連続的にサイズが減少されたデータのブロックの初期サイズよりも小さな所定のサイズのフーリエ変換処理を実行するために適用された個々の処理手段を有する、所定の初期サイズのフーリエ変換を計算する電子回路装置にある。本発明の１つの普遍的な特徴によれば、前記装置は、装置の内部のデータ経路のサイズを最小にするように、データブロックの全てのデータのダイナミック値から、現在の処理ステージの処理手段により供給されるそれぞれの前記ブロックのための広域ダイナミック値を決定する手段と、少なくとも前記ブロックの全てのデータが現在の処理ステージの処理手段により供給されるまで、次のステージの処理手段に対して前記ブロックのデータの供給を遅延する手段と、広域ダイナミック値の一致に備えて前記ブロックのデータを再位置調整し、次の処理ステージに再位置調整されたデータを供給する中間再位置調整（リジャスティフィケーション）手段と、連続的に算出された広域ダイナミック値から得られる出力データに関する最終ダイナミック値を決定する手段とを有する。換言すれば、本発明は、適応可能な再位置調整、すなわち１つのステージから次のステージまで漸次より小さいサイズのデータブロックについて計算されたダイナミック値に対して許容される再位置調整（再正規化、行そろえ）を提供するものである。本発明の装置一実施例において、入力データが基本クロック信号により決定される入力周波数で連続的に受け取られる。ｔ番目のステージの処理手段が基本クロック信号の周波数で連続的なデータブロックにサイズｒ_tのフーリエ変換処理を実行するために適用される。時間遅延手段は、現在のステージの処理手段により供給されるものから得られるデータのブロックを記憶し、基本クロック信号のレートでかつ所定の時間遅延で次のステージの処理手段に、それぞれの受け取られたブロックのために、所定の順番でデータワードｒ_tの連続するグループを供給するために適用された第１の選択的時間遅延手段を含む。時間遅延手段は、また、第１の時間遅延手段に接続され、また基本クロック信号により同期された第２の時間遅延手段を含む。第１および第２時間−遅延手段は、一緒に先のステージの処理手段から各々のブロックのデータのすべてを記憶する。換言すれば、第１および第２の時間遅延手段の結合されたメモリ容量は、データワードの数に少なくとも等しい。有利には、ｔ番目のステージの最初の選択的時間遅延手段は、そのステージの処理手段に接続されたｒ_t出力と、直列に接続された２組のｒ_t−１時間遅延素子を持つ。第１組の最終時間−遅延素子は、直接第１の時間−遅延手段のｒ_t出力の１出力に直接接続される。そして、第２組の時間−遅延素子の出力は、２つの入力を持つ選択的スイッチング手段の１つの入力を経由して第１時間−遅延素子のその他の出力にそれぞれ接続される。第１組の時間−遅延素子の入力は、２入力スイッチング手段のその他の入力にそれぞれ接続される。第２の時間−遅延素子は、第１の選択的時間−遅延手段の入力に接続される時間−遅延を含む。有利には、時間−遅延素子のすべては同じメモリサイズをもつ。好ましくは、時間遅延素子は、ダイナミック遅延ラインを含む。装置の一実施例において、それぞれのブロックの広域ダイナミック値を決定する手段は、ブロックのそれぞれのデータワードの重複した符号ビットの個数を決定する手段を含み、そのブロックに関する前記広域ダイナミック値は、重複した符号ビットの個数の最小である。有利には、中間再位置調整手段は、ブロックのそれぞれのデータワードのビットを最上位ビットの方にシフトする手段を含み、前記シフト手段は、広域ダイナミック値を決定する手段に接続される。有利には、時間遅延手段は、連続するステージのそれぞれ２つの処理手段の間にあり、一方、広域ダイナミック値を決定する手段は、それぞれのステージの処理手段の出力に接続される。一実施例において、それぞれのステージの処理手段は、加算／減算器およびこれに続く乗算器の組を含み、シフト手段は加算／減算器の組の入力側または前記組と乗算器との間にある。最終ダイナミック値を決定する手段は、１つのステージから次のステージまで周波数を増加させるそれぞれのクロック信号によってタイミングがとられる同じサイズの一連のレジスタであって、相当するステージのグローバルダイナミック値を決定するための手段および加算器を経由して先のレジスタにそれぞれ接続される同じサイズの一連のレジスタを含むことができる。本発明は、また、シリーズまたは「パイプライン」アーキテクチャーを用いて所定の初期サイズのフーリエ変換を計算するための装置の内部データパスのサイズを最小化方法であって、その装置において、初期サイズより小さい所定サイズの一連のフーリエ変換処理操作が１つの処理操作から次の処理操作まで連続してサイズが減少するデータのブロックに実施されるフーリエ変換を計算するための装置の内部のデータパスのサイズの最小化方法にある。本発明の１つの普遍的特徴によれば、グローバルダイナミック値が、ブロックのすべてのデータのダイナミック値から現行の処理操作から各データブロックに対して決定され、かつ次の処理操作がこのデータについて実施される前に前記グローバルダイナミック値に対し許容されて再正規化される。本発明の１つの特別な実施例において、装置の入力データは所定の基準クロックレートに同期され、各々の処理操作は前記基準クロックに同期され、かつ現在の処理操作からブロックのデータについての次の処理操作の開始は、現在の処理操作からのブロックの最初のデータの取得後、ブロックのデータワードの数に等しい、少なくとも基準クロックサイクルの数によって遅延される。有利には、各ブロックのグローバルダイナミック値が、ブロックのすべてのデータワードのサインビットの数を検出することによって決定され、グローバルダイナミック値が前記データの複写サインビットの数の最小値である。好ましくは、ブロックのデータが、複写サインビットの数の最小値に等しいビット数によって最も重要なビットに向かって各データワードの全ビットをシフトすることによって再正規化される。方法の一実施例において、処理操作の主題であるブロックの各グローバルダイナミック値は、各出力データワードに対して最終ダイナミック値を処理の終点で得るように前記処理操作後、このブロックから得られた各ブロックのグローバルダイナミック値によって一定量増加される。各出力データワードを、その時、もし所定ビット数のデータ出力が必要であるならば、それと関連する最終ダイナミック値を使って再び長さをそろえることができる。もし、浮動型表示が採用されるならば、この再正規化（リジャスティフィケーション）を省くことができる。しかしながら、この場合には、正しい結果を得るために、出力データ値はその最終ダイナミック値と関連づけて考えねばならない。各々の処理操作は、乗算へと続く加算および減算の組み合わせを含む時、加算および減算を行う前または加算および減算を行った後で乗算を行う前にデータを再長さそろえをすることができる。本発明の他の利点および特徴は、以下の添付図面に示された本発明の一つの限定的でない実施例の詳細な説明を読むことによって明らかになるであろう。図１は、３ステージパイプラインアーキテクチャーデバイスにおいて実行させるバタフライ構造の計算グラフを示す。図２および図３は、図１のグラフに相当するデバイスのアーキテクチャーをより詳細に示す。図４は、図１のグラフにおいて用いられるようなバタフライ型ハードウェアオペレータのハードウェアアーキテクチャーを示す線図である。図５および６は、それぞれ中間再正規化前後の２つのデータワードを示す。図７は、図１からの計算グラフおよび図２、３および４からのデバイスの操作に相当するタイミング線図を示す。図８は、本発明のデバイスにおいて使用可能なダイナミック遅延ラインのメモリポイントのハードウェア手段を示す線図である。今、述べられる実施例において、フーリエ変換の初期サイズＮは３２に等しく、計算は、それぞれ４，４および２に等しいサイズｒ₁，ｒ₂，ｒ₃の３つのフーリエ変換の計算に還元される。それゆえに、これは、ｔ番目の処理ステージ（ｔ＝１，２または３）のサイズｒ_tが最初の２ステージおよび第３番目および最終ステージに対して異なるので、混合されたルートフーリエ変換である。本発明は、もちろん均一なルートフーリエ変換にも適用される。各インプットデータワードが、２の補数記数法を使ってｎビットに符号化され、−１と１の間に正規化された、実数部分および虚数部分とを持つ複素ワードである。特に、図１および図２を参照すると、第１処理ステージＥＴＩは、３２データワード（入力データ）の１ブロックに、サイズ４のフーリエ変換処理を実施する。第２処理ステージＥＴ２は、各々８データワードの４つの連続するブロックＢ１，Ｂ２，Ｂ３およびＢ４にサイズｒ₂＝４のフーリエ変換処理を実施する。最後のステージＥＴ３は、各々２データワードの１６の連続するブロックＢ５〜Ｂ２０にサイズｒ₃＝２のフーリエ変換処理を行う。これを一般化すると、一連の処理ステージにおいて、ｔ番目のステージは、ｒ_t Ｎ_tのデータワードの連続するブロックにサイズｒ_tのフーリエ変換処理を実施する。ここで、であり、Πは「積」関数を表わす。第１処理ステージＥＴ１は、４データワードのグループにバタフライタイプ（型）の処理を実施する。複素数ｅ^-j2mπ/N に等しい係数Ｗ_N ^mによるバタフライおよび乗算によって処理された後に得られた出力（中間）データＸｉを、各々８データワードの４つのブロックに細分化することができる。バタフライ型処理は、４データワードのグループのこれらのブロックの各々に実施される。係数Ｗｑによる乗算後、出力データＹｉを２データワードの１６のブロックに分割することができ、それらの各々は、サイズ２のフーリエ変換のバタフライ型オペレータによって処理される。図１は、関連する乗算器を用いない、このサイズ２のバタフライオペレータを示す。なぜなら、それは、システムの終端に位置しているからである。このオペレータの構造は、当業者によく知られ、例えば、ロウレンスアールラビナー（Lawrence R.Rabiner）とベルナードゴールド（Bernard Gold）による「デジタル信号処理の理論と応用」に示されている。同様に、データのオーダーは１つのステージから次のステージまで同じではないことを当業者は理解するであろう。従って、入力データは、特に図２に示されるように、０，１，２，・・・，３１の順に到着するけれども、この例では、出力データは０，１６，４・・・，３１の順に送り出される。後に詳述するように、第２ステージから前方へ各々のステージにおいて、汎用（広域）のダイナミック値Ｅ１−Ｅ２０が、ブロックのすべてのデータのダイナミック値から各々のデータブロックＢ１−Ｂ２０に対して決定される。これは、バタフライオペレータにおける処理の前にブロックのデータの再正規化を可能とする。もちろん、３２入力データワードのブロックに対して広域のダイナミック値を計算するための手段を備えることは、（必須ではないけれども）可能であってもよい。なぜなら、これらは、それらの実数および虚数部分がすべて−１と１との間にあるように共通の正規化を持つからである。図２〜４は、図１の計算図表（グラフ）を実行する回路Ｄのハードウェア構造を示す。この回路は、都合良くハードウェアに組み込まれ、すなわちシリコンチップ上に集積化され、例えば、これを、分離した素子で構成されると、互いに、かつｎビット内部データパス（バス）によってデータ入力ＥＳとデータ出力ＯＵＴとの間に接続された連続する処理ステージＥＴ１，ＥＴ２，ＥＴ３の系列に分割することができる。各処理ステージ、例えば２番目の処理ステージＥＴ２は、減少されたサイズのデータの連続するブロックにサイズｒ、のフーリエ変換処理を行うための処理手段ＥＡＳ２，ＭＣ２を含む。こうして、第１ステージＥＴ１の処理手段ＥＡＳ１，ＭＣ１は、所定の順序で、３２入力データワードのブロックから４入力データワードの連続するグループにサイズ４のフーリエ変換処理を行う。同様に、第２ステージＥＴ２の処理手段は、ブロックＢ１から４データワードの連続するグループにサイズ４のフーリエ変換処理を、所定の順序でかつ、計算図表の各々のバタフライに通信して実施し、さらに、それから、ブロックＢ２などからブロックＢ４のデータまで４データワードの連続するグループにもう１つのサイズ４のフーリエ変換計算を行う。第２ステージＥＴ２を含む、各々のステージの処理手段は、適切な回路ＢＨ２によって送出される基準クロック信号Ｈによってタイミングがとられる。ステージＥＴ２の処理手段ＥＡＳ２，ＭＣ２は、基準クロック信号Ｈのクロックレートにおいてかつ受け取られた各々のブロックに対する所定の時間遅延を持って、処理手段ＥＡＳ２、ＭＣ２に所定の順序でｒ、データワードの連続するグループに送出するのに適用される第１の選択的時間遅延手段ＭＲＡ２と関連づけられる。第２ステージＥＴ２の第１選択的時間遅延手段ＭＲＡ２は、処理手段ＥＡＳ２，ＭＣ２に接続される４出力Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４を含む。それらも、直列に接続された、３つの時間遅延エレメントＥＲ１−２〜ＥＲ６−２の２セットを含む。素子の第１セットは素子ＥＲ１−２〜ＥＲ６−２を含む。素子の第２セットは、素子ＥＲ４−２〜ＥＲ６−２を含む。第１セットの最後の時間遅延素子ＥＲ３−２の出力は、出力Ｓ２１に直接接続される。第２セットの時間遅延素子ＥＲ４−２〜ＥＲ６−２の出力は、２入力選択的スイッチング手段Ｃａ，Ｃｂ，Ｃｃの１つの入力によって他の出力Ｓ２２，Ｓ２３，Ｓ２４にそれぞれ接続される。第１セットの時間遅延素子の入力は、スイッチング手段Ｃａ，Ｃｂ，Ｃｃの他の入力にそれぞれ接続される。このスイッチング手段Ｃａ，Ｃｂ，Ｃｃは、制御論理（ロジック）ＬＣ２からの制御信号によって制御される。これらのスイッチを制御する１つの方法は、前述のバイとジョーンズによる論文に記載され、その内容はこの文書により参照のために組み込まれる。時間遅延要素の各々の「サイズ」、すなわちそれらが一時的に各々記憶されるデータワード数は、第２ステージＥＴ２に対して２に等しい。より一般的には、一連の処理ステージにおいて、時間遅延素子の各々のサイズは、に等しい。ここで、ｔはステージ数である。もちろん、「サイズ」という語句は、記憶さるべきデータワード数に関して単純化のために用いられるけれども、各データ「ワード」は、それぞれにその虚数部分とその実数部分を表わす２ワードからなるので、各時間遅延素子の記憶容量は、実際、これより大きいことが当業者には理解されるであろう。第２の時間遅延手段ＭＲＢ２は、第１の時間遅延手段ＭＲＡ２の時間遅延素子と同じサイズの時間遅延素子を含み、そしてその出力は、第１時間遅延手段ＭＲＡ２の入力ＥＮ２（従って、この実施例では、第１セットの第１時間遅延素子ＥＲ１−２の入力）に接続される。すべてのこれらの時間遅延素子は、基準ブロック信号Ｈによってタイミングがとられるシーケンシャルアクセスメモリ手段を持つ。これらをシフトレジスタにおいて、例えば、またはファーストイン／ファーストアウト（ＦＩＦＯ）メモリを使って実行してもよい。それらの全体のサイズに関する理由のためにダイナミック遅延ラインを用いることは特に有利であり、そして、その色々なメモリポイントは、図８に示されるように３個のトランジスタを有する。２個のトランジスタＴ１とＴ２のゲートは、それぞれ書き込みおよび読み出し信号によって制御される。これらは、それぞれ、書き込みバスＢＥＣと読み出しバスＢＬＥとの間に接続され、かつまた、第３のトランジスタＴ３を経由してグランドに接続される。内部に記憶される値は、トランジスタＴ３内に保持される。図４に線図的に示されるステージＥＴ２の処理手段のような各ステージの処理手段は、複素乗算器へと続く、複素アダー（加算器）／サブトラクター（減算器）の一つの組ＥＡＳ２（この実施例では、これらのデバイスの３つＡＳ１，ＡＳ２，ＡＳ３がある）を含む。処理手段は制御ロジックＬＣ２によって制御されるマルチプレクサＭＵＸによって２つの加算器／減算器ＡＳ１，ＡＳ２に接続されるｒ、入力（この実施例では４入力）を持つ。このタイプのオペレータのもっと完全な実行は、バイとジョーンズによる前述の論文中に記載されている。４入力データワードａ０，ａ１，ａ２，ａ３を同時に受信する際に、処理手段は入力データのフーリエ変換に相当する４つの連続するデータ出力ワードｂ０，ｂ１，ｂ３，ｂ４を送出する。ステージＥＴ１の処理手段からｎビットデータＸｉに正規化（例えば、左正規化）するための手段ＣＤＩが、ステージＥＴ１の処理手段の乗算器ＭＣ１の出力とステージＥＴ２の入力（、すなわち、この実施例では、第２時間遅延手段ＭＲＢ２の入力）との間に備えられる。ステージＥＴ１の手段ＣＤ１の出力は、ブロックのすべてのデータのダイナミック値から、乗算器ＭＣ１からのデータの各々のブロックに対する広域ダイナミック値を決定することのできる手段ＤＢＳ２に接続される。具体的な項目において、もし、各データワードが所定ビット数に２の補数の２進記数法において符号化されるならば、各データワードのダイナミック値の検出は、そのデータワードのワードにおいて複写されたサインビット数の検出に基づいている。その時、手段ＤＢＳ２は、直接隣接するビットのある数、例えば３つのそのようなビットを持つデータワードの最も重要なビットの値を比較するための手段を含む。サインビットに等しい隣接ビットの数は、複写されたサインビット数を決定する。図５に示す実施例においては、Ｓは、サインビットを示し、ＢＴ１〜ＢＴ６は重要なビットを示し、左側の３ビットは同一であり、２つの二重化されたサインビットに相当する。手段ＤＢＳ２も、また当該ブロックのすべてのデータに対する複写されたサインビットの最小の数を決定するための手段を含む。この最小数は、ブロックの広域ダイナミック値を表わすが、その時、これは基準クロック信号Ｈに由来するクロック信号Ｈ２によって制御されるレジスタＲＧｂ２内に記憶される。時間遅延手段ＭＲＡ２によって供給されるデータを再正規化するための手段は、これらの時間遅延手段の出力とステージＥＴ２の処理手段の加算器／減算器の組ＥＡＳ２の入力との間に備えられる。これらのデータ再正規化（位置調整、行そろえ）手段は、この実施例では、左に向かって、すなわち最も重要なビットに向かって、ブロックのすべてのデータを、レジスタＲＧｂ１内の記憶される数に等しい量だけシフトするために適用されるシフタＤＬ２を含む。従って、図６に示すように、今やシフトされたデータワードは、最も重要なビットとして、サインビットＳを持ち、これに６つの重要なビットＢＴ１−ＢＴ６が続く。このワードの最後の２つのビットは、シフトする前に値ＢＴ５とＢＴ６を持つが、今値０を持つ。先に計算された広域ダイナミック値に対して許容するデータワードの重要ビットのこの左側へのシフトは、データの許容可能な正確さを保存する。一方ｎビットの表示を保持することが当業者には容易に理解されるであろう。手段ＤＢＳ２の出力は、加算器Ａ２に接続され、加算器の他の入力は、データ伝送バスＢＳ１に接続され、その出力は、クロック信号Ｈ２によって制御されるもう１つのレジスタＲＧａ２にも接続される。レジスタＲＧａ２の出力は、データ伝送バスのもう１つの部分ＢＳ２に接続される。これらの手段の機能は、以下により詳細に説明される。本発明のデバイスの作用は、図７に示されるタイミングチャートを参照して詳細に説明されるであろう。単純化のために、図７は、以下の仮定に基づいている。すなわち、加算器／減算器および複素乗算器によって行われる計算、複写されたサインビットの数の検出および色々な加算器Ａ１，Ａ２，Ａ３（特に図２参照）における加算は、基準クロックＨの単一のクロックサイクルにおいて行われる。ステージＥＴ２のクロック信号Ｈ２は、その立ち上がりエッジが乗算器ＭＣ１からのデータブロックの開始と同期されるが、基準クロック信号Ｈの周波数の１／８に等しい周波数を持つ。データＸ０−Ｘ７は、ステージＥＴ１の処理手段から第１データブロックＢ１を形成する。これらのデータワードの各々の複写サインビット数は手段ＤＢＳ２において検出され、このブロックの汎用ダイナミック値Ｅ１、すなわち複写サインビットの最小数はクロックＨ２の次の立ち上がりエッジにおいてレジスタＲＧｂ２内に記憶される。ブロックのデータが乗算器ＭＣ１によって供給されるので、そしてその時、メモリ手段ＭＲＢ２およびＭＲＡ２に記憶され、その後、４つの出力Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４において４つのグループに所定の順序で順次出力される。しかしながら、時間遅延手段ＭＲＡ２およびＭＲＢ２の性質ならびにそれらの記憶容量が与えられると、データＸ０，Ｘ６，Ｘ４，Ｘ２の第１グループが、ブロックＸ０−Ｘ７の全データが乗算器ＭＣ１によって供給された後のみ時間遅延手段の出力Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４に存在する（そしてこうしてステージＥＴ２の処理手段によって処理されるべく準備される）。換言すれば、一連のフーリエ変換ステージにおいて、現行の処理（ステージＥＴ１）からブロックのデータの次の処理（すなわち、この実施例では、ステージＥＴ２における処理）の開始は、乗算器ＭＣ１によって出力されるブロックの第１データの取得からスタートすると、ｒ_tＮ_t′に少なくとも等しい基準クロックサイクルの数によって遅延される。それから、時間遅延手段ＭＲＡ２の出力における４データワードの８つの連続するグループＧ１〜Ｇ８は、それらがステージＥＴ２の処理手段の加算器／減算器の組（セット）ＥＡＳ２に進む前に、シフタＤＬ２において値Ｅ１だけ左側にシフトされる。時間遅延素子ＭＲＢ２が不可欠であることが当業者には理解されるであろう。このエレメント（素子）がない時、乗算器ＭＣ１からのデータのいくつかは、ブロックＢ１のデータのすべてが乗算器ＭＣ１によって供給される前にセットＥＡＳ２の入力において存在する。それゆえに、時間遅延手段ＭＲＡ２およびＭＲＢ２によってセットＥＡＳ２に供給される４データワードの第１グループＧ１を正規化することはできない。同じ操作が、乗算器ＭＣ１から第２データブロックＢ２に対して実施される。グローバル（汎用の）ダイナミック値Ｅ２もまた、このブロックのデータを、それがセットＥＡＳ２内で処理される前に、シフトすることができるようにレジスタＲＧｂ２内に記憶される。この実施例では、シフタＤＬ２は加算器／減算器の組ＥＡＳ２の入力側にあるけれども、この組のＥＡＳ２の出力と乗算器ＭＣ２の入力との間でデータをシフトすることは有利なことであり、その理由はこれがシフタの構造を単純化するからであるということに注目せよ。それゆえに、手段ＤＢＳ２の出力において、それぞれ４つのブロックＢ１，Ｂ２，Ｂ３およびＢ４と関連付けられた４つのグローバルダイナミック値Ｅ１，Ｅ２，Ｅ３およびＥ４が得られる。これらの４つの値は、加算器Ａ２においてバスＢＳ１について利用可能な入力データに加えられる。この実施例では、ダイナミック値が３２入力データワードのブロックに対し計算されるので、この入力データ値は０に等しい。その結果、４つのグローバルダイナミック値Ｅ１〜Ｅ４はレジスタＲＧａ２に記憶される。乗算器ＭＣ２の出力において、先に説明したのと同様に、データがステージＥＴ３の処理手段において処理される前に、データＹｉは各々２データワードの１６ブロックＢ５−Ｂ２０に分割され、それらの位置に、データを再正規化するのに用いられる１６のグローバルダイナミック値Ｅ５−Ｅ２０を割り当てられる。データブロックＢ５〜Ｂ８はデータブロックＢ１から得られ、データブロックＢ９〜Ｂ１２はデータブロックＢ２から得られ、データブロックＢ１３〜Ｂ１６はデータブロックＢ２から得られ、データブロックＢ１７〜Ｂ２０はデータブロックＢ４から得られる。１６個の値Ｅ５〜Ｅ２０は、ステージＥＴ３のレジスタＲＧａ３（図２）に供給される。このレジスタ内の最初の４つの値は、それぞれブロックＢ１から得られたブロックＢ５〜Ｂ８と関連づけられた４つのグローバルダイナミック値によって一定量増加されたブロックＢ１の４つのグローバルダイナミック値Ｅ１に等しい。その他の値は、３つのその他のブロックから得られたブロックのグローバルダイナミック値によって一定量増加されたその他のグローバルダイナミック値Ｅ₂〜Ｅ₄の和に等しい。レジスタＲＧａ３のサイズ（ワード数）は、レジスタＲＧａ２のサイズと同じである。しかしながら、それは、クロック信号Ｈ２より４倍速いクロック信号Ｈ３によってタイミングをとって（に同期して）いるので、４倍多くの値を記憶できる。それゆえに、デバイスＤの出力において、各々の出力データワードに対して最終ダイナミック値が得られ、その各出力データワードから、それによってデータワードがシフトされたビットの全数を決定することができる。記載の実施例において、最後のステージの処理手段によって供給される出力データワードの各対は、同じ最終ダイナミック値と関連する。より一般的には、２つの検出とシフトは、デバイスがどのように作動するのかを理解することを容易にするために上述されていたけれども、実際、１つの検出と１つのシフトのみが中間処理ステージに対して行われている。混合ルート３２点フーリエ変換（４，４，２）の場合には、第２ステージのみが検出とシフトを含むであろう。最終ダイナミック値に関して、もし、シフトと検出が最終ステージにおいて適用されるならば、最終ダイナミック値はブロックと関連するであろうし、その長さは、そのステージのルートに等しい。一方、もし、このステージにおいて処理がないならば、最終ダイナミック値は、多数の値（もし、最後の２ステージがルート４と、４と２にそれぞれ等しいルートに対する８値を持つならば１６値）のブロックと関連付けられるであろう。正確であるべく得られた出力データに対して、データの最終の正規化が、右に、すなわち、少なくとも重要なビットに向かってシフトすることによって、各データワードと関連付けられた最終ダイナミック値に等しいビット数によってデバイスの出力において必要である。専用のシフト手段ＭＲＦをこれに対して用いることができる（図２）。しかしながら、もし、「浮動」表示が採用されるならば、これらの手段は必須ではないが、この場合には、出力データワードの各々と関連付けられた色々な最終ダイナミック値を供給する補助出力を持たねばならず、その結果、この情報を次々と作用させることができる。本発明が、一定のダイナミックで作業させることを可能とし、回路の内部データパスのサイズを、中間データにかかわらず精度を過度に失うことなく、このサイズをｎビットに限定して最小化するものであることが当業者に理解されるであろう。これは、サブミクロンＣＭＯＳテクノロジーを用い、地上型ディジタルテレビジョンへの応用に適し、回路の表面積の不必要かつ望ましくない増加もなく、１ｍｓに８１９２複素点でフーリエ変換を処理することのできる集積回路の実施を可能とするものである。

Claims

【特許請求の範囲】１．内部データパスにより、装置の入力（ＥＳ）と出力（ＯＵＴ）との間に直列接続された複数の連続する処理ステージ（ＥＴ１，ＥＴ２，ＥＴ３）を有し、１つのステージから次のステージに連続的にサイズが減少されたデータのブロックの初期サイズよりも小さな所定のサイズ（ｒ_t）のフーリエ変換処理を実行するために適用された個々の処理手段を有する、所定の初期サイズのフーリエ変換を計算する電子回路装置であって、装置の内部のデータ経路のサイズを最小にするように、データブロック（Ｂ１，…，Ｂ２０）の全てのデータのダイナミック値から、現在の処理ステージの処理手段により供給されるそれぞれの前記ブロックのための広域ダイナミック値（Ｅ１，…，Ｅ２０）を決定する手段（ＤＢＳ２）と、少なくとも前記ブロックの全てのデータが現在の処理ステージ（ＥＴ１）の処理手段により供給されるまで、次のステージ（ＥＴ２）の処理手段に対して前記ブロックのデータの供給を遅延する手段（ＭＲＡ２，ＭＲＢ２）と、広域ダイナミック値の一致に備えて前記ブロックのデータを再位置調整し、次の処理ステージ（ＥＴ２）に再位置調整されたデータを供給する中間再位置調整手段（ＤＬ２）と、連続的に算出された広域ダイナミック値から得られる出力データに関する最終ダイナミック値を決定する手段（Ａ２，ＲＧａ２，Ａ３，ＲＧａ３）とを備えることを特徴とする電子回路装置。２．入力データが基本クロック信号（Ｈ）により決定される入力周波数で連続的に受け取られ、ｔ番目のステージの処理手段が基本クロック信号の周波数で連続的なデータブロックにサイズｒ_tのフーリエ変換処理を実行するために適用されること、時間遅延手段は、現在のステージ（ＥＴ１）の処理手段により供給されるものから得られるデータのブロックを記憶し、基本クロック信号のレートでかつ所定の時間遅延で次のステージ（ＥＴ２）の処理手段に、それぞれの受け取られたブロックのために、所定の順番でデータワードｒ_tの連続するグループ（Ｇ１−Ｇ８）を供給するのに適用された第１選択の時間遅延手段（ＭＲＡ２）と、第１の時間遅延手段に接続され、基本クロック信号により同期された第２の時間遅延手段（ＭＲＢ２）とを含むこと、第１および第２の時間遅延手段は、現在のステージ（ＥＴ１）の処理手段から、それぞれのブロックのデータワード数に少なくとも等しい結合されたメモリ容量を持つことを特徴とする請求項１に記載の装置。３．ｔ番目のステージの最初の選択的時間遅延手段（ＭＲＡ２）は、そのステージの処理手段に接続されたｒ_t出力（Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４）と、直列に接続された２組のｒ_t−１時間遅延素子を持つこと、第１組の最終時間−遅延素子（ＥＲ３−２）は、直接第１の時間−遅延手段（ＭＲＡ２）のｒ_t出力の１出力（Ｓ２１）に直接接続されること、第２組の時間−遅延素子（ＥＲ４−２，ＥＲ５−２，ＥＲ６−２）の出力は、２つの入力を持つ選択的スイッチング手段（Ｃａ，Ｃｂ，Ｃｃ）の１つの入力を経由して第１時間−遅延素子のその他の出力（Ｓ２２，Ｓ２３，Ｓ２４）にそれぞれ接続されること、第１組の時間−遅延素子の入力は、２入力スイッチング手段（Ｃａ，Ｃｂ，Ｃｃ）のその他の入力にそれぞれ接続されること、第２の時間−遅延素子（ＭＲＢ２）は、第１の選択的時間−遅延手段（ＭＲＡ２）の入力（ＥＮ２）に接続される時間−遅延を含むこと、および時間−遅延素子のすべては同じメモリサイズをもつことを特徴とする請求項２に記載の装置。４．時間遅延素子は、ダイナミック遅延ラインを含むことを特徴とする請求項３に記載の装置。５．それぞれのブロックの広域ダイナミック値を決定する手段は、ブロックのそれぞれのデータワードの重複した符号ビットの個数を決定する手段（ＤＢＳ１）を含み、そのブロックに関する前記広域ダイナミック値は、重複した符号ビットの個数の最小であることを特徴とする先の請求項のいずれかに記載の装置。６．中間再位置調整手段は、ブロックのそれぞれのデータワードのビットを最上位ビットの方にシフトする手段（ＤＬ２）を含み、前記シフト手段は、広域ダイナミック値を決定する手段（ＤＢＳ２）に接続されることを特徴とする先の請求項のいずれかに記載の装置。７．時間遅延手段は、連続するステージのそれぞれ２つの処理手段（ＥＡＳ１，ＭＣ１；ＥＡＳ２，ＭＣ２）の間にあることを特徴とする先の請求項のいずれかに記載の装置。８．広域ダイナミック値を決定する手段は、それぞれのステージの処理手段の出力に接続されることを特徴とする先の請求項のいずれかに記載の装置。９．それぞれのステージの処理手段は、加算／減算器およびこれに続く乗算器（ＭＣ２）の組（ＥＡＳ２）を含み、シフト手段（ＤＬ２）は加算／減算器の組（ＥＡＳ２）の入力側または前記組と乗算器（ＭＣ２）との間にあることを特徴とする請求項６と組み合わせて先の請求項のいずれかに記載の装置。１０．最終ダイナミック値を決定する手段は、１つのステージから次のステージまで周波数を増加させるそれぞれのクロック信号（Ｈ２，Ｈ３）によってタイミングがとられる同じサイズの一連のレジスタ（ＲＧａ２，ＲＧａ３）であって、相当するステージのグローバルダイナミック値を決定するための手段（ＤＢＳ２）および加算器（Ａ２，Ａ３）を経由して先のレジスタにそれぞれ接続される同じサイズの一連のレジスタ（ＲＧａ２，ＲＧａ３）を含むことを特徴とする先の請求項のいずれかに記載の装置。１１．シリーズまたは「パイプライン」アーキテクチャーを用いて所定の初期サイズのフーリエ変換を計算するための装置の内部データパスのサイズを最小化するに際し、その装置において、初期サイズより小さい所定サイズの一連のフーリエ変換処理操作が１つの処理操作から次の処理操作まで連続してサイズが減少するデータのブロックに実施される際に、グローバルダイナミック値（Ｅ１，……，Ｅ２０）が、ブロックのすべてのデータのダイナミック値から現行の処理操作（ＥＴ１）から各データブロックに対して決定され、かつ次の処理操作（ＥＴ２）がこのデータについて実施される前に前記グローバルダイナミック値に対し許容されて再正規化されることを特徴とするフーリエ変換計算装置の内部データパスのサイズの最小化方法。１２．装置の入力データは所定の基準クロック（４）のタイミングレートで供給され、各々の処理操作は前記基準クロックに同期され、かつ現在の処理操作（ＥＴ１）からブロックのデータについての次の処理操作（ＥＴ２）の開始は、現在の処理操作（ＥＴ１）からのブロックの最初のデータの取得後、ブロックのデータワードの数に等しい、少なくとも基準クロックサイクルの数によって遅延されることを特徴とする請求項１１に記載の方法。１３．各ブロックのグローバルダイナミック値が、ブロックのすべてのデータワードのサインビットの数を検出することによって決定され、グローバルダイナミック値が前記データの複写サインビットの数の最小値であることを特徴とする請求項１１または１２に記載の方法。１４．ブロックのデータが、複写サインビットの数の最小値に等しいビット数によって最も重要なビットに向かって各データワードの全ビットをシフトすることによって再正規化されることを特徴とする請求項１３に記載の方法。１５．処理操作の主題であるブロックの各グローバルダイナミック値は、各出力データワードに対して最終ダイナミック値を処理の終点で得るように前記処理操作後、このブロックから得られた各ブロックのグローバルダイナミック値によって一定量増加されることを特徴とする請求項１４に記載の方法。