【発明の詳細な説明】フルおよび部分サイクル計数装置および方法 発明の分野
本発明は、サンプル期間において周波数変調電気信号に生じるサイクルおよび
部分サイクルの数を正確に計数する方法および装置に関する。さらに詳しくは、
本発明は、サンプル期間におけるディジタル加速度計の2つの出力のサイクルを
計数することにより、加速度計が受けた速度の増分変化を決定する方法および装
置に関する。発明の背景
加速度を検出する技術において、発明者ピーターによる特許第4,712,427号に
示されているタイプの加速度計は、4つのディジタル出力を発生するよう動作す
る。これら出力の2つは、加速度依存周波数変調信号の形態である。他の2つの
出力は、それぞれ温度および較正係数に関する情報を与える。加速度計が受けた
速度の増分変化を計算するには、2つの第1出力間の周波数変化を決定しかつ2
つの第2出力にしたがって調整すればよい。周波数変化の決定は、サンプル期間
における各出力のサイクル数を計数するカウンタにより行なわれる場合がある。
高い精度を得るためには、サンプル期間におけるフル・サイクルの数だけでなく
この期間において生じる部分サイクルの数も計数する必要がある。2つの加速度
依存周波数変調出力のフルおよび部分サイクルの数が得られれば、サンプル期間
における平均周波数は、システム・プロセッサにより数値変換され、加速度計の
検出軸に沿った増分速度を計算することができる。
フルおよび部分サイクル計数装置は、ハルシングII他による特許第4,786,861
号に述べられており、この装置は、2つの連続ストローブ信号により定められた
サンプリング期間におけるフル・サイクルの数を表す出力計数を供給するよう動
作する第1カウンタと、未知の周波数の1フル・サイクル中に生じる高周波クロ
ック・サイクルの整数値を計数する第2カウンタと、サンプル期間の終わりで開
始しかつ測定される信号の次の立上がりで終了する期間における高周波クロック
・サイクルの整数値を計数する第3カウンタとを用いている。この後者の期間に
おける高周波クロック・サイクルの数値対1フル・サイクルにおける高周波計数
の数の比率を1から減算したものは、サンプル期間の終了前に生じるフル・サイ
クルの部分を表している。上記のように規定された比率は、次のサンプル期間の
開始後に生じるフル・サイクルの部分を表している。
上記装置における問題は、測定される信号のサイクルの一部に存在している高
周波クロック期間の数を決定するのに、サンプル期間の終了後まで待たなければ
ならないことに起因している。結果として、検出軸に沿った速度の増分変化を決
定するのに使用される情報を、その後のサンプル期間の終了前に開始した未知の
周波数のフル・サイクルの終了後までシステム・プロセッサに送ることができな
い。発明の概要
本発明は、周波数変調ディジタル電気信号のサンプル期間において生じるフル
および部分サイクルの数を決定し、かつサンプル期間においてこの情報を得て、
次のサンプル期間の開始直後にこの情報をシステム・プロセッサに送ることがで
きる装置および方法を提供する。図面の簡単な説明
図1は、ディジタル加速度計を含んでいるシステムと、本発明の計数装置を含
んでいるアプリケーション特定集積回路(ASIC)と、システム・プロセッサ
のブロック図を示している。
図2は、ディジタル加速度計の出力の1つと、高周波クロックと、サンプル期
間を規定する非同調ストローブ入力との関係を示したタイミング図である。
図3は、サンプル期間においてディジタル加速度計の出力に生じるフルおよび
部分サイクルの量を正確に計数する装置のブロック図である。発明の詳細な説明
図1には、4つの出力F1、F2、FT、CCを発生する上記特許第4,712,427号
に示されたタイプのディジタル加速度計10が示されている。F1は加速度を表
す第1周波数出力で、F2は加速度を表す第2周波数出力で、FTはディジタル加
速度計の温度を表す周波数出力で、CCはディジタル加速度計の較正係数の直列
データ出力である。なお、ディジタル加速度計が加速度を受けていない場合、出
力F1、F2の各周波数は各公称値に等しいが、検出軸に沿って加速度を受けてい
る場合、F1、F2の周波数の大きさは変化する。F1、F2の周波数変化は、逆の
極性で、検出軸に沿った加速度にほぼ比例する。温度出力FTは、温度の増分変
化に関してシステムを調整するため、システム・プロセッサにより使用される周
波数変調ディジタル出力である。出力CCは、偏り誤差や利得誤差の影響および
非線形誤差の影響を減少するのに使用される較正係数を伝送するのに使用される
標準的な直列データ出力で、ここではこれ以上説明しない。
出力F1は(ASIC)14へのライン12で示されている。出力F2はライン
16によりASIC14に送られ、出力FTはライン18によりASIC14に
送られ、直列データ出力CCはライン20によりASIC14に送られる。
ストローブ入力22は、ライン24を介してASIC14に送られる信号を発
生する。このストローブ信号は、信号F1、F2の周波数変動を見つけるためのサ
ンプル期間を決定するのに使用される一連の周期パルスから成る。高周波クロッ
ク25は、ライン26によりASIC14に送られる入力を発生する。ストロー
ブ信号22は、高周波クロック25に対して同期していない。
ASIC14は、システム・プロセッサ30に送られる複数の出力をライン2
8に生じさせる、図3に関して後述する回路を含んでいる。ライン28の信号は
、図3の回路により発生される様々な出力を表す直列または並列データ信号であ
り、システム・プロセッサ30は、検出軸に沿ってディジタル加速度計10が受
けている速度の増分変化を表す出力をライン32に発生するようそれら信号に対
して動作する。
図2において、(図1の)ディジタル加速度計10の出力F1またはF2の一方
は、図2の下方部分において方形波40により示される一連のサイクルとして示
されている。単一サンプル期間は、第1ストローブ・パルス42の立上がりと次
に続くストローブ・パルス44の立上がりの間の期間であり、このサンプル期間
において、加速度計の出力信号40のフルおよび部分サイクルの数を決定する
ことが要求されている。図2に示すように、高周波クロックの出力は、複数の方
形波パルス46で示されている。縦の破線50は、パルス42の立上がりに引か
れたサンプル期間の開始を規定し、縦の破線52は、パルス44の立上がりに引
かれてサンプル期間の終了を規定している。これら2つの縦の破線は、時間tn- 1
から時間tnのサンプル期間を示している。縦の破線54は、サンプル期間の開
始前に生じた加速度計出力の完全なサイクルの最後の第1立上がりに対応して示
されており、縦の破線56は、サンプル期間の直前に生じた加速度計出力40の
立上がりに対応して示されている。ライン54、56の間の距離は、1つの完全
サイクルの時間を示し、これは図2のDn-1で示されている。同様の縦の破線5
8は、サンプル期間の終了前に生じた加速度計の出力信号40の完全なサイクル
の最後の第1立上がりに対応して示され、同様の縦の破線60は、サンプル期間
の終了前に生じた加速度計の出力信号40の最後の立上がりに対応して示されて
いる。ライン58、60の間の距離は、加速度計の出力40における1つの完全
サイクルの期間を示し、これは図2のDnで示されている。なお、サンプル期間
中、加速度によりフル・サイクルの時間の長さは縮小または拡張することがある
ので、Dnは、Dn-1に等しくなくてもよい。最後に、フル・サイクルの期間の一
部を表しているライン56、50の間の距離は、図2において符号Nn-1により
示され、同様に、フル・サイクルの期間の一部を表しているライン60、52の
間の距離は、符号Nnにより示されている。
ライン50、52の間(サンプル期間)に生じた加速度計の出力信号40のサ
イクルの総数は、この期間において生じたフル・サイクルの数と、これに、Nn
により示された部分とフル・サイクルからNn-1引いた部分により示された部分
を加えることにより与えられる。
この値は、図2の加速度計出力信号40を受信しかつ発生した立上がりの数L
Eを連続的に計数する図3の第1カウンタにより得られる。加速度計の出力信号
40の各立上がりは、信号40の立上がりである。各サンプル期間の終わりに、
LEカウンタの出力値はシステム・プロセッサに送られる。システム・プロセッ
サは、前のサンプル期間の完了時における立上がりカウンタの出力値(LEn)
を使用し、かつこの値から、前のサンプル期間の開始時における立上がりカウン
タの出力値LEn-1を減算する。1を引いたこの差は、最後の完全サンプル期間
におけるフル・サイクルの数である。第2カウンタは、期間Dn、Dn-1において
発生しかつ期間Nn、Nn-1において発生した高周波クロック・パルス46の数を
計数する。さらに詳しくは、図2から明白なように、サンプル期間において生じ
たサイクルの総数は、立上がりの数から1を引き、値Nn/Dn +(1−Nn-1/Dn-1
)により表される部分サイクルの大きさをプラスすることにより与えられる
。したがって、完全サイクルおよび部分サイクルの数の正確な計数NTは、次の
ように表される。
NT=(LEn−LEn-1−1)+Nn/Dn+(1−Nn-1/Dn-1) (1)
この式は、次のように簡単にすることができる。
NT=LEn−LEn-1+Nn/Dn−Nn-1/Dn-1 (2)
図3は、式2を解くシステム・プロセッサに適した値に達するため、ディジタ
ル加速度計の2つの周波数変調加速度依存出力に存在する様々なフルおよび部分
サイクルを計数するよう動作する回路を示している。
図3において、破線70で囲まれたパルス累算器は、ライン74によりF1で
示されたボックス72から第1入力を受信する。ライン74におけるボックス7
2は、図1のライン12の出力F1に対応している。パルス累算器70への第2
入力は、ライン78におけるボックス76の高周波クロック発生器から、ライン
80、82、84の3つの分岐線を介して送られる。ライン78によるクロック
76からの出力は、図2の高周波クロック・パルス信号46として示されている
ものと同様である。ストローブ・ボックス88からの入力は、パルス累積器70
への他の入力としてライン90により供給され、この信号は、図2のパルス42
、44のストローブ信号として示されている信号に対応している。パルス源(図
示せず)から生じたリセット・パルスRSは、図3のライン92、93、94、
95、96、97により端子RSにおいてパルス累積器70の様々な素子に供給
され、これら信号は、動作の開始時において様々な素子をリセットするよう動作
し、これについてはこれ以上の説明は省略する。
図3に示されているイネーブル回路ボックス100は、ライン90とライン1
01を介してストローブ88からの入力を受信する。イネーブル回路100は、
後述するように、図3の様々な素子により使用できるようにするため、複数の各
出力E1、E2、E3、E4、E5、E6、E7、E8を生じるよう動作する。
イネーブル回路100の第1出力E1は、累積器70の上方の端子106に接続
しているが、簡単化のため、接続を示すラインは図示されていない。同様に、出
力E2は、ライン107に接続し、出力E3は、図示されていない接続ラインによ
りライン108に接続している。
図3に示されたディスエーブル・ボックス110は、ライン112を介してイ
ネーブル・ボックス100からの入力E8を受信し、かつライン114を介して
ストローブ・ボックス88からの入力を受信して、後述する目的のため、パルス
累算器70への入力としてライン116に出力を発生する。
パルス累算器70の内部に関し、シンクロナイザ・ボックス120は、ライン7
4の第1周波数F1と、ライン80のクロック76からのクロック入力を受信す
る。ライン92のリセット信号により最初にリセットされた後、標準的な設計の
シンクロナイザ120は、1高周波クロック期間に等しいパルス幅を有するライ
ン122の出力信号F51として論理1出力パルスを供給するよう動作する。論理
1出力パルスは、ライン74のF1における立上がりの発生の後に、高周波クロ
ックの第1立上がりにおいて開始される。シンクロナイザ120は、F1におけ
る信号の立上がりがクロック信号の立上がりと同時に発生するように、F1にお
ける信号の立上がりを変更するよう動作する。したがって、ライン122の出力
Fs1は、クロック・サイクルの1つの中に任意に発生する様々な周波数入力の立
上がりを有するのではなくて、それらは、クロックの立上がりの後、できるだけ
速やかに発生するものとなる。シンクロナイザ120のライン122の出力は、
ボックス125で示された立上がりカウンタに送られる。このカウンタはライン
82を介してクロック76からの入力も受信し、ライン93のリセット信号によ
り最初にクリアされた後、信号Fs1の立上がりを計数するよう動作する。これは
、たとえば16個の同期D−フリップフロップを用いることにより行なわれる。
これらフリップフロップは、カウンタ125において累算されるFs1信号の立上
がりの数をディジタル的に表す並列出力をライン130に供給する。16個のD
−フリップフロップを用いることにより、カウンタは、サンプル期間における信
号
Fs1において可能な立上がりの数よりはるかに多い216すなわち65、536個
の立上がりを計数することができる。ライン122の入力信号の各立上がりで常
に変化している並列出力は、ライン130により立上がり記憶すなわちメモリ・
ボックス133に供給される。このメモリ・ボックスも、ライン130の信号に
したがって設定される16個のD−フリップフロップを含んでいる。ストローブ
88からの信号がライン90、インバータ140、ライン142、144を介し
て受信されると、立上がり記憶装置133における16個のD−フリップフロッ
プの論理状態は、ライン130における立上がりカウンタ125の16ビット並
列出力の論理状態に等しく設定され、これら論理状態は、システム・プロセッサ
に解放されるまで保持される。
ライン90、101を介してストローブ88からの入力を受信するイネーブル
回路100は、ボックス88からのストローブ信号の発生により決定されるサン
プル期間の終了後、所定の時間にライン106を介して立上がり記憶ボックス1
33に、タイミングをとったシーケンスで出力E1を発生するよう動作する。ラ
イン106のこの信号E1により、立上がり記憶ボックス133は、D−フリッ
プフロップに記憶された情報をライン150における直列または並列出力信号L
E1として解放する。ライン150のこの出力信号は、前のサンプル期間の終了
後に、立上がりカウンタ125に累算された立上がりの数を表す情報を供給する
。この情報は、その後、上記式2を解くのに使用するためシステム・プロセッサ
に供給される。
シンクロナイザ120からの同期出力FS1は、ライン152、154によりO
Rゲート156の1入力に供給される。ORゲート156の他の入力は、リセッ
ト信号からライン95を介して受信される。リセット入力または同期信号FS1の
いずれかからの論理1状態は、ORゲート156からライン158に論理1出力
状態を生じる。ライン158の信号は、第2立上がりカウンタ160に供給され
、かつ論理1状態にある場合には16個のD−フリップフロップをリセットする
よう動作し、論理0状態にある場合には計数を開始させる。第2立上がりカウン
タ160は、ライン78、84によりクロック・ボックス76からの高周波クロ
ック出力を受信する。したがって、立上がりカウンタ160におけるフリップフ
ロ
ップは、高周波クロック信号において計数された立上がりの数を表す並列出力を
発生する。この計数は、同期信号FS1における各立上がりで開始するので、L
Eカウンタ160は、同期出力FS1の最後の立上がり以来発生した高周波クロッ
ク・サイクルの数を表す並列出力をライン162に供給する。この信号は、立上
がり記憶ボックス133に類似した“N”記憶ボックス165に供給される。こ
の記憶ボックス165は、立上がりカウンタ160の出力により設定される16
個のD−フリップフロップを含んでいる。この計数は、ライン90、インバータ
140、ライン142およびライン167を介してストローブ88からの信号に
より設定される。この時、計数はN記憶ボックス165に保持される。この信号
は、ライン107に信号E2が発生すると、出力ライン168に直列または並列
形式で解放される。N記憶ボックス165へのE2信号は、前述したようなライ
ン106のE1信号と同時には発生しないが、信号E1−E8の全ては、N記憶ボ
ックス165からの出力168が立上がり記憶ボックス133からの出力150
とは異なる時間に解放されるようにタイミングをとったシーケンスで発生される
。これは非常に急速に生じるが、図3の回路の様々な記憶ボックスの全てからの
全出力は、2つのストローブ・パルスの間のサンプル期間よりかなり短い時間で
システム・プロセッサに供給される。したがって、ライン168の出力は、図2
のストローブ・パルスの立上がり52の発生前に、同期信号FS1における最後の
立上がりの時間から生じる高周波クロック・サイクルの数であるN1を表してい
る。ライン168のN1出力は、上記式2を解く際に図1のシステム・プロセッ
サ30により使用される。
シンクロナイザ120からの同期出力FS1は、ライン152とライン170を
介してANDゲート172の入力の1つに供給され、ゲートの他の入力は、ライ
ン116とインバータ174とライン176を介してディスエネーブラ110か
ら受信される。同期出力FS1と、ライン176におけるインバータ174からの
反転ディスエネーブル信号が論理1状態の時には、ライン180におけるAND
ゲート172からの出力は論理1状態にある。ディスエネーブラ110は、ライ
ン112によりイネーブラ100からの入力E8を受信する。ディスエネーブラ
110は、D記憶ボックス186や前述したパルス累算器 200内のD記憶ボ
ックスからの2つの出力D1、D2がシステム・プロセッサに供給されたことを表
す信号をイネーブラ100が供給する時まで、論理1状態である出力をライン1
16により供給する。この目的は、システム・プロセッサが前のサンプル期間に
おいてD記憶ボックスに記憶された全ての情報を受信した後まで、ライン180
の出力が論理1状態になることを妨げることである。
ライン180の信号は、インバータ182に供給され、ライン184の出力を
D記憶ボックス186に供給する。D記憶ボックス186は、ライン162とラ
イン190を介して立上がりカウンタ160からの出力を受信する。前述した立
上がり記憶ボックスとN記憶ボックスに類似したD記憶ボックス186は、16
個のD−フリップフロップを含んでいる。この16D−フリップフロップは、ラ
イン184における入力によりD記憶装置186が立上がりカウンタ160の値
を保持すなわち記憶する時まで、同期信号FS1における最後の立上がり以来発生
した高周波クロック・サイクルの数を表す情報を記憶するように、立上がりカウ
ンタ160からの出力にしたがう。D記憶ボックス186におけるD−フリップ
フロップの出力状態は、ライン184の論理1状態の発生によりLE記憶ボック
ス133と同様に記憶保持され、かつN記憶ボックス165は、ライン108に
“E3”信号が発生すると直列または並列形式で記憶されたD1信号を出力ライン
194に解放する。その後、D記憶ボックス186とパルス累算器 200内の
D記憶ボックスは、D記憶ボックスの内容をシステム・プロセッサに送るシーケ
ンスが完了したことを知らせるイネーブル回路100からの“E8”信号をディ
スエネーブル110が受信した時まで、ライン114のストローブ信号の最後の
立上がりからの期間において、各LEカウンタからの出力によりロードされるこ
とはない。その時、これらD記憶ボックスは、FS1信号の次の立上がりの発生で
再びLEカウンタの出力の値となる。このように、D記憶ボックスは完全なサイ
クルだけに関する情報を受信する。ライン108のE3信号が、D記憶ボックス
186の内容を直列または並列形式で解放されるようイネーブルする時、D記憶
ボックスは、ストローブ信号の次の立上がりにより決定されるサンプル期間の完
了前に、FS1信号における最後の完全サイクルからの計数を保持している。この
D1信号は、ライン150、168からの前述した信号LE1とN1に関連し
たシーケンスで直列または並列形式で順次ライン194に解放される。
したがって、ライン150、168、194の直列出力は、E1,E2,E3信
号のタイミングによって重ならないようにシステム・プロセッサに送られ、これ
ら直列出力は上記式2の解を決定する際システム・プロセッサにより使用される
LE1、N1、D1を表している。なお、たとえ、LEn-1、Nn-1またはDn-1を表
す信号がパルス累算器70により発生されなかったとしても、最後のサンプル期
間の開始時にシステム・プロセッサに送られる情報は、実際にはこの情報である
ことに留意すべきである。したがって、システム・プロセッサは、サンプル期間
の終了時に情報を記憶し、その後、次のサンプル期間の終了時から情報を受信し
かつ第1信号F1に関して式2を解くのに必要な情報を全て有している。
図3の中央に、破線200で表された第2パルス累算器が示されている。第2
パルス累算器200は、パルス累算器70と同じもので、パルス累算器70によ
り受信された信号と同じリセット信号をライン202、203、204において
受信する。パルス累算器200は、図1に示した第2周波数入力信号F2をパル
ス累算器200に供給するボックス210からの第2周波数入力を入力ライン2
12を介して受信する。ライン212のボックス210は、図1のライン16に
おける出力F2に対応している。パルス累算器200は、ライン214、215
、216を介したイネーブル回路100からの入力E4,E5,E6と、ライン1
16とライン217 を介したディスエネーブル回路110からの入力と、ライ
ン78、218を介したクロック76からのクロック入力信号と、ライン90、
220を介したストローブ88からのストローブ信号を受信する。したがって、
パルス累算器70に関して示した回路と同様の回路を含んでいるパルス累算器2
00は、パルス累算器70に関して示した方法と同様の方法で、値LE2,N2,
D2を表すライン222、224、226の出力をシステム・プロセッサ30に
発生するよう同様に動作する。パルス累算器200も、最後のサンプル期間後に
発生した情報をシステム・プロセッサに伝送し、したがって、システム・プロセ
ッサは、第2信号F2に関し式2を解くのに必要なLEn-1,Nn-1,Dn-1 値を
有する。
このように、図3の2つのパルス累算器70、200は、図1のシステム・プ
ロセッサ30が、F1,F2に関し式2を解き、その後、検出軸の沿った速度の増
分変化を表す出力信号を数値的に決定しかつ図1のライン32に発生するのに要
する情報を発生する。なお、この情報は、従来技術の特許第4,786,681号におい
て必要であったようにその後さらにデータが累積するのを待つことなく、ストロ
ーブ・パルス44の発生直後のある時点でシステム・プロセッサに伝送すること
ができる。
最後に、図3において、ディジタル加速度計の温度を表す周波数変調信号にお
けるフル・サイクルの数を決定する装置は、ライン244の出力を有する温度ボ
ックス242を表す周波数変調信号源からの入力を受信する、破線240で示し
た第3パルス累算器から成る。ライン244のボックス242は、図1のライン
18における出力FTに対応している。パルス累算器70の場合と同様に、この
信号は、ライン252からリセット信号を受信した後、シンクロナイザ250が
、ライン244の信号の立上がりとライン78、256を介してクロック回路7
6から送られる高周波クロック・サイクルの次の立上がりとが一致するようライ
ン244の信号の立上がりを変更して、同期信号FSTを表す出力をライン258
に供給するよう、シンクロナイザ250に供給される。この信号は立上がりカウ
ンタ262に供給され、このカウンタは、ライン266のリセット信号によりリ
セットされた後、立上がりカウンタ262が、信号FSTに生じた立上がりの数を
表す出力をライン268に供給するよう、ライン78、264を介して高周波ク
ロック入力を受信する。温度信号に関してはそれほど正確でなくてもよいので、
信号FSTに関してそれ以上の操作は必要なく、またライン258の立上がりを計
数することにより表されるフル・サイクルの数は、システムを温度にしたがって
適切に調整するには十分な情報である。立上がりカウンタ262からの立上がり
の数は、温度記憶ボックス272に供給され、そこの16D−フリップフロップ
に記憶される。温度記憶ボックス272における16個のD−フリップフロップ
の出力状態のローディングは、立上がりカウンタ262からの累算計数が各サン
プル期間の最後にロードされかつ記憶されるように、ライン90、276、イン
バータ278、ライン280を介したストローブ・ボックス88からの信号によ
り制御される。この計数は、ライン286によるT記憶ボックス272へのイネ
ーブル信号E7の発生により、直列または並列形式でライン284に解放される
。
このように図1のシステム・プロセッサ30が受信したLE1、N1、D1、LE2
、N2、D2情報の他、信号LETは、サンプル期間におけるFT信号の周波数の増
分変化を決定するよう、ライン284を介してシステム・プロセッサに供給され
る。これを計算するため、システム・プロセッサは、サンプル期間においてFT
信号に生じたフル・サイクルの数NTを決定しなければならない。式3は、次の
ように、サンプル期間において生じるフル・サイクルの総数を規定する。
NT =LEn−LEn-1−1 (3)
NTを計算することにより、システム・プロセッサは、ディジタル加速度計の
温度の増分変化を決定することができ、また加速度F1、F2を表すディジタル加
速度計10の2つの周波数変調出力に影響する温度変化のため必要な速度の増分
変化に対して数値的な補正を行なうことができる。
したがって、本発明は、システム・プロセッサに送られるべき情報として、信
号に存在している完全サイクルおよび部分サイクルの数を表す情報を供給するよ
う動作することができる計数回路を提供する。また、本発明は、多くの改変が可
能で、本明細書に開示されたものに限定されず、次の請求の範囲のみにより限定
されることは当業者には明白であろう。
【手続補正書】特許法第184条の8
【提出日】1993年8月13日
【補正内容】補正請求の範囲
1.サンプル期間における、立上がりをそれぞれ有する複数のサイクルから成
る出力信号(F1)のフル・サイクルおよび部分サイクルの数Ntを決定する装置
において、
高周波クロック・パルスを発生するクロック装置と、
サンプル期間において発生した立上がりの数LEを計数し、サンプル期間の開
始前に発生した最後の立上がりとサンプル期間の開始との間に発生したクロック
・サイクルの数(Nn-1)を計数し、サンプル期間の終了前に発生した最後の立
上がりとサンプル期間の終了との間に発生したクロック・サイクルの数(Nn)
を計数し、2つの連続的な立上がりの間の期間に発生したクロック・サイクルの
数(D)を計数し、かつサンプル期間の終わりに式Nt=LE−Nn-1/D+Nn
/Dにしたがって前記Ntを表す出力を発生する計数装置と、
から成ることを特徴とする装置。
2.計数装置がサンプル期間の開始直前の第1のDの値(Dn-1)と、サンプ
ル期間の終了直前の第2のD値(Dn)とを計数する装置を含み、前記Ntを表す
出力が、Nt=LE+Nn/Dn−Nn-1/Dn-1にしたがっていることを特徴とす
る請求項1記載の装置。
3.計数装置がサンプル期間の開始時に前記F1に発生した立上がりの数(L
En-1)と、サンプル期間の終了時に前記F,に発生した立上がりの数(LEn)
を記憶する装置を含み、前記LEがLEn−LEn-1により決定されることを特徴
とする請求項1記載の装置。
4.サンプル期間の開始を示す第1パルスと、サンプル期間の終了を示す第2
パルスとを発生する装置をさらに含んでいることを特徴とする請求項1記載の装
置。
5.信号(F1)が、検出軸を有するディジタル加速度計の出力で、前記Ntが
、検出軸に沿った速度の増分変化を表していることを特徴とする請求項1記載の
装置。
6.ディジタル加速度計は第2出力(F2)を有し、装置は、サンプル期間に
おける前記F2のフル・サイクルおよび部分サイクルの数(N't)を決定する装
置をさらに含み、前記F2は、それぞれ立上がりを有する複数のサイクルから成
り、計数装置は、サンプル期間において発生した立上がりの数(LE’)を計数
し、サンプル期間の開始前に発生した最後の立上がりとサンプル期間の開始との
間に発生したクロック・サイクルの数(N'n-1)を計数し、サンプル期間の終了
前に発生した最後の立上がりとサンプル期間の終了との間に発生したクロック・
サイクルの数(N'n)を計数し、2つの連続的な立上がりの間のクロック・サイ
クルの数(D’)を計数し、かつN't=LE’+N'n/D’−N'n-1/D’にし
たがって前記N'tを表す出力を発生することを特徴とする請求項5記載の装置に
おいて、装置。
7.計数装置がサンプル期間の開始直前の第1のD’値(D'n-1)と、サンプ
ル期間の終了直前の第2のD’値(D'n)を計数する装置を含み、前記N'tを表
す出力がN't=LE'+N'n/D’n−N'n-1/D'n-1にしたがっていることを特
徴とする請求項6記載の装置。
8.計数装置がサンプル期間の開始時に前記F2に発生した立上がりの数(L
E'n-1)と、サンプル期間の終了時に前記F2に発生した立上がりの数(LE'a
)とを記憶する装置を含み、前記LE’がLE'a−LE'n-1により決定されるこ
とを特徴とする請求項6記載の装置。
9.前記Nt、N'tを表す出力を受信するよう接続され、かつ検出軸に沿った
速度の増分変化を表す出力を生じるよう動作するプロセッサ装置をさらに含んで
いることを特徴とする請求項6記載の装置。
10.温度に関して周波数変化する出力信号(FT)を受信し、かつ温度の関
数として検出軸に沿った増分速度の計算を修正するようプロセッサに信号(LET
)を発生するよう動作する回路装置をさらに含んでいることを特徴とする請求
項9記載の装置。
11.前記信号(FT)は複数のサイクルから成り、回路装置は、サンプル期
間の前記FTのサイクルの数を計数してLETを発生する計数装置を含んでいるこ
とを特徴とする請求項10記載の装置。
12.サンプル期間における信号(F1)の、立上がりをそれぞれ有するサイ
クルおよび部分サイクルの数(Nt)を決定する方法において、
A)サンプル期間を規定する第1および第2ストローブ・パルスを発生する
過程と、
B)サンプル期間において複数のクロック・サイクルを発生する過程と、
C)サンプル期間において前記F1に発生した立上がりの数LEを計数する
過程と、
D)サンプル期間の開始前の前記F1の最後の立上がりと第1ストローブ・
パルスとの間のクロック・サイクルの数(Nn-1)を計数する過程と、
E)サンプル期間の終了前の前記F1の最後の立上がりと第2ストローブ・
パルスとの間のクロック・サイクルの数(Nn)を計数する過程と、
F)前記F1における2つの連続した立上がりの間のクロック・パルスの数
(D)を計数する過程と、
G)式Nt=LE+Nn/D−Nn-1/Dにしたがって前記Ntを解く過程と、
H)サンプル期間の終わりに前記Ntを表す値を伝送する過程と、から成る
ことを特徴とする方法。
13.前記過程F)は、
F1)サンプル期間の開始前のF1の最後の2つの立上がりの間に発生した
クロック・サイクルの数(Dn-1)を計数する過程と、
F2)サンプル期間の終了前の前記F1の最後の2つの立上がりの間に発生
したクロック・サイクルの数(Dn)を計数する過程と、
をさらに含み、過程G)は、式Nt=LE+Nn/Dn−Nn-1/Dn-1にしたが
って前記F1に関してNtを解くことを特徴とする請求項12記載の方法。
14.前記過程C)は、
C1)サンプル期間の始めに前記F1に生じた立上がりの数(LEn-1)を記
憶する過程と、
C2)サンプル期間の終わりに前記F1に生じた立上がりの数(LEn)を記
憶する過程と、
C3)式LE=LEn−LEn-1にしたがってLEを発生する過程と、
をさらに含んでいることを特徴とする請求項12記載の方法。
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(72)発明者 プファイファー,フレデリック・アール
アメリカ合衆国 55126 ミネソタ州・シ
ョアビュー・リッチモンド コート・1010