JPH0846191A - Manufacture of semiconductor device - Google Patents
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- JPH0846191A JPH0846191A JP6178394A JP17839494A JPH0846191A JP H0846191 A JPH0846191 A JP H0846191A JP 6178394 A JP6178394 A JP 6178394A JP 17839494 A JP17839494 A JP 17839494A JP H0846191 A JPH0846191 A JP H0846191A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ポリサイド構造のゲー
ト電極を有する電界効果型トランジスタを集積した半導
体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which a field effect transistor having a gate electrode having a polycide structure is integrated.
【０００２】[0002]
【従来の技術】半導体装置では、その急速な高密度化と
それに伴う高速化が多結晶（ポリシリコン）技術によっ
て支えられていた。今日では、半導体装置のより一層の
高密度化が要求され、その配線幅の縮小と配線長の増大
をもたらしており、従来のポリシリコン層による配線技
術ではこれらの要求を満足する配線層を形成することが
できない状況下にある。従来の電界効果型トランジスタ
（以下、ＦＥＴ）を例にして説明すれば、ポリシリコン
層による単層のゲート電極が用いられていたが、ポリシ
リコン層による配線では抵抗値が大きいことから高速化
の要求に対応できない問題がある。このような観点から
ポリシリコン層上に低抵抗値の高融点金属系シリサイド
層を形成したポリサイド構造、一例を示せば、タングス
テンシリサイド（以下、ＷＳｉ2）／ポリシリコン構造
のゲート電極が用いられている。2. Description of the Related Art In semiconductor devices, the rapid increase in density and the accompanying increase in speed have been supported by polycrystalline (polysilicon) technology. Nowadays, higher density of semiconductor devices is required, resulting in reduction of wiring width and increase of wiring length. Conventional wiring technology using polysilicon layer forms wiring layers satisfying these requirements. You are in a situation where you cannot do it. To explain using a conventional field effect transistor (FET) as an example, a single-layer gate electrode made of a polysilicon layer is used. There is a problem that we cannot meet the request. From this point of view, a polycide structure in which a refractory metal silicide layer having a low resistance value is formed on a polysilicon layer, for example, a tungsten silicide (hereinafter, WSi 2 ) / polysilicon structure gate electrode is used. There is.
【０００３】次に、ＷＳｉ2 ／ポリシリコン構造のゲー
ト電極を用いたＦＥＴの製造方法の概略について、図４
の断面図を参照して説明する。先ず、半導体基板１に選
択的にフィールド酸化膜２を形成し、このフィールド酸
化膜２間にゲート絶縁膜３を形成した後、ＣＶＤ法によ
ってポリシリコン層を堆積し、そのポリシリコン層に不
純物をイオン注入して導電性を付与する。その後、この
ポリシリコン層上にスパッタリング法によってタングス
テンを堆積し、約９００℃でアニーリングしてタングス
テンシリサイド（ＷＳｉ2 ）層を形成する。このＷＳｉ
2 層の表面には酸化膜（ＳｉＯ2 ）が形成される。Next, an outline of a method of manufacturing an FET using a gate electrode having a WSi 2 / polysilicon structure will be described with reference to FIG.
Will be described with reference to the sectional view of FIG. First, a field oxide film 2 is selectively formed on a semiconductor substrate 1, a gate insulating film 3 is formed between the field oxide films 2, a polysilicon layer is deposited by a CVD method, and impurities are added to the polysilicon layer. Ion implantation is performed to impart conductivity. Then, tungsten is deposited on the polysilicon layer by a sputtering method and annealed at about 900 ° C. to form a tungsten silicide (WSi 2 ) layer. This WSi
An oxide film (SiO 2 ) is formed on the surfaces of the two layers.
【０００４】続いて、タングステンポリサイド層をエッ
チングして、タングステンシリサイド層５／ポリシリコ
ン層４によるポリサイド構造のゲート電極を形成し、さ
らに低不純物濃度の拡散層を形成する。その後、このゲ
ート電極側壁に絶縁性のスペーサーを形成し、不純物を
高濃度にイオン注入して、ソース・ドレイン拡散層７が
形成される。続いて、ＣＶＤ法によって絶縁膜を全面に
わたって堆積させた後に、必要な箇所にはコンタクトホ
ールを形成した絶縁膜８を形成し、その上にパターニン
グされた配線層９を形成する。Subsequently, the tungsten polycide layer is etched to form a gate electrode having a polycide structure composed of the tungsten silicide layer 5 / polysilicon layer 4, and further a diffusion layer having a low impurity concentration is formed. After that, an insulating spacer is formed on the side wall of the gate electrode, and impurities are ion-implanted at a high concentration to form the source / drain diffusion layer 7. Then, after depositing an insulating film over the entire surface by a CVD method, an insulating film 8 having a contact hole is formed at a necessary portion, and a patterned wiring layer 9 is formed thereon.
【０００５】[0005]
【発明が解決しようとする課題】従来のＦＥＴを集積し
た半導体装置では、シリサイド化反応による加熱処理工
程で、ＷＳｉ2 層の表面に酸化膜（ＳｉＯ2 ）が形成さ
れる。フッ酸（ＦＨ）によるウエットエッチングやドラ
イエッチングによって、この酸化膜を除去する。この半
導体装置のその後の製造工程で熱処理工程が行われたと
すると、正常な場合は薄い均一な酸化膜が形成される
が、異常酸化が生じた場合には表面荒れが発生するとと
もに、不均一な厚い酸化膜が形成される。In the conventional semiconductor device in which the FETs are integrated, an oxide film (SiO 2 ) is formed on the surface of the WSi 2 layer in the heat treatment process by the silicidation reaction. The oxide film is removed by wet etching with hydrofluoric acid (FH) or dry etching. If a heat treatment process is performed in the subsequent manufacturing process of this semiconductor device, a thin and uniform oxide film is normally formed, but if abnormal oxidation occurs, surface roughness occurs and unevenness occurs. A thick oxide film is formed.
【０００６】このタングステンシリサイド層の異常酸化
現象を簡単に説明する。ＷＳｉ2 層の表面に形成された
酸化膜が除去されると、その表面に凹凸の激しいＷＳｉ
2 が露出する。その後の熱処理によりこのＷＳｉ2 表面
の酸素濃度が高まると、酸化膜（ＳｉＯ2 ）とともに表
層にタングステンオキサイド（ＷＯ2 ）が形成される。
ＷＯ2 は昇華性なので酸化膜を多孔質な膜としてしまう
が、それだけでなく酸化反応は下層のＷＳｉ2 の部分に
まで及び、内部にもＷＯ2 が形成される。この反応の繰
り返しによって、異常酸化が進行する。このような異常
酸化現象が発生すると、ポリサイド構造のゲート電極と
のオーミックコンタクトが不十分となるおそれがある。
その結果、ＦＥＴを集積した半導体装置の歩留りの低下
をもたらす。The abnormal oxidation phenomenon of the tungsten silicide layer will be briefly described. When the oxide film formed on the surface of the WSi 2 layer is removed, the surface of the WSi 2 layer is significantly roughened WSi.
2 is exposed. When the oxygen concentration on the surface of WSi 2 is increased by the subsequent heat treatment, tungsten oxide (WO 2 ) is formed on the surface layer together with the oxide film (SiO 2 ).
Since WO 2 is sublimable, the oxide film becomes a porous film, but not only that, the oxidation reaction extends to the lower layer WSi 2 and WO 2 is formed inside. By repeating this reaction, abnormal oxidation proceeds. When such an abnormal oxidation phenomenon occurs, the ohmic contact with the gate electrode having the polycide structure may be insufficient.
As a result, the yield of the semiconductor device in which the FET is integrated is reduced.
【０００７】本発明は、上述の課題に鑑みなされたもの
であり、ポリサイド構造のゲート電極を有する電界効果
型トランジスタを集積した半導体装置の製造方法を提供
することを目的とするものである。The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device in which a field effect transistor having a gate electrode having a polycide structure is integrated.
【０００８】[0008]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体装置の製造方法は、半導体基板上
にゲート酸化膜を形成する酸化工程と、前記ゲート酸化
膜上にポリシリコン層を堆積する工程と、前記ポリシリ
コン層に導電性を付与する工程と、前記ポリシリコン層
上に金属層を堆積する工程と、前記ポリシリコン層と前
記金属層とから金属シリサイド層を形成する熱処理工程
と、前記金属シリサイド層とその下層のポリシリコン層
をパターニングしてポリサイド構造のゲート電極を形成
する工程と、その後のソース・ドレイン拡散工程で前記
ゲート電極のシリサイド層表面を非晶質化するイオン注
入工程と、を包含することを特徴とする半導体装置の製
造方法である。In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention comprises an oxidation step of forming a gate oxide film on a semiconductor substrate, and a polysilicon film on the gate oxide film. Depositing a layer, imparting conductivity to the polysilicon layer, depositing a metal layer on the polysilicon layer, and forming a metal silicide layer from the polysilicon layer and the metal layer Amorphization of the silicide layer surface of the gate electrode is performed by a heat treatment step, a step of patterning the metal silicide layer and the polysilicon layer thereunder to form a gate electrode having a polycide structure, and a source / drain diffusion step thereafter. And a step of implanting ions, which is performed.
【０００９】[0009]
【作用】本発明に係る半導体装置の製造方法では、ポリ
サイド構造のゲート電極層を有するＦＥＴを例にして説
明すると、ゲート酸化膜上にポリシリコン層と高融点金
属層、例えば、タングステンを順次堆積した後、熱処理
を行ってタングステンをシリサイド化してポリサイド構
造のゲート電極を形成する。その後のソース・ドレイン
拡散工程において、ソース・ドレイン拡散層を形成する
と同時に、このポリサイド構造のゲート電極の表面にも
不純物をイオン注入して、その表面を非晶質化させる。
シリサイド層の表面非晶質化により、ＷＳｉ2 層中のＳ
ｉは結晶格子位置に強く拘束されない状態となり、その
後の熱処理工程において酸素の拡散により、表面に優先
的にＳｉＯ2 膜が形成される。このようなＷＯ2 を共生
しない酸化により、シリサイド層の表面に異常酸化が形
成されるのを防ぐものである。In the method of manufacturing a semiconductor device according to the present invention, an FET having a gate electrode layer having a polycide structure will be described as an example. A polysilicon layer and a refractory metal layer such as tungsten are sequentially deposited on a gate oxide film. After that, heat treatment is performed to silicify tungsten to form a gate electrode having a polycide structure. In the subsequent source / drain diffusion step, at the same time as forming the source / drain diffusion layer, impurities are ion-implanted into the surface of the gate electrode having the polycide structure to amorphize the surface.
Due to the surface amorphization of the silicide layer, S in the WSi 2 layer
i is not strongly bound to the crystal lattice position, and the SiO 2 film is preferentially formed on the surface due to the diffusion of oxygen in the subsequent heat treatment step. Such oxidation that does not coexist with WO 2 prevents formation of abnormal oxidation on the surface of the silicide layer.
【００１０】[0010]
【実施例】以下、本発明の実施例について、図を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明に係る半導
体装置の製造方法の一実施例を示す断面図乃至平面図で
ある。先ず、図１（ａ）に示すように、半導体基板１０
に選択的にフィールド酸化膜１１が形成される。その
後、熱酸化を行って半導体基板１０の表面にゲート絶縁
膜１２が形成される。その後、図１（ｂ）に示すよう
に、ＣＶＤ法によってポリシリコン層が全面に堆積さ
れ、その上にスパッタリング法によってタングステン薄
膜が全面に堆積される。続いて、ゲート電極を形成すべ
くレジスト膜を施してパターニングし、その後、約９０
０℃の温度で熱処理を行って、ポリシリコンとタングス
テンとのシリサイド化反応によってタングステンシリサ
イド（ＷＳｉ2 ）層を形成する。ポリサイド層の表面に
は酸化膜（ＳｉＯ2 ）が形成される。ポリシリコン層１
３とＷＳｉ2 層１４とが積層されたゲート電極、所謂、
ポリサイド（ＷＳｉ2 ／ポリシリコン）構造のゲート電
極が形成される。Embodiments of the present invention will be described below with reference to the drawings. 1A to 1D are cross-sectional views or plan views showing an embodiment of a method for manufacturing a semiconductor device according to the present invention. First, as shown in FIG. 1A, the semiconductor substrate 10
A field oxide film 11 is selectively formed on the substrate. Then, thermal oxidation is performed to form the gate insulating film 12 on the surface of the semiconductor substrate 10. Thereafter, as shown in FIG. 1B, a polysilicon layer is deposited on the entire surface by the CVD method, and a tungsten thin film is deposited on the entire surface by the sputtering method. Subsequently, a resist film is applied and patterned to form a gate electrode, and then about 90
A heat treatment is performed at a temperature of 0 ° C. to form a tungsten silicide (WSi 2 ) layer by a silicidation reaction between polysilicon and tungsten. An oxide film (SiO 2 ) is formed on the surface of the polycide layer. Polysilicon layer 1
3 and a WSi 2 layer 14 are stacked, a so-called gate electrode
A gate electrode having a polycide (WSi 2 / polysilicon) structure is formed.
【００１１】次に、図１（ｄ）とそのＸ−Ｘ線に沿った
断面図である図１（ｃ）によって説明する。図１
（ｃ），（ｄ）はソース・ドレイン拡散工程であり、レ
ジスト膜１７をマスクとし、不純物をイオン注入して、
ソース・ドレイン拡散層１６ｓ，１６ｄが形成されると
同時に、このポリサイド構造のＷＳｉ2 層１４の表面
に、ソース・ドレイン拡散層１６ｓ，１６ｄと同一の不
純物がイオン注入される。ＷＳｉ2 層１４の表面はこの
イオン注入工程によって非晶質化される。無論、コンタ
クト部１８にも不純物がイオン注入される。Next, description will be given with reference to FIG. 1D and its sectional view taken along line XX. FIG.
(C) and (d) are source / drain diffusion steps, in which the resist film 17 is used as a mask and impurities are ion-implanted.
At the same time when the source / drain diffusion layers 16s and 16d are formed, the same impurities as the source / drain diffusion layers 16s and 16d are ion-implanted into the surface of the WSi 2 layer 14 having the polycide structure. The surface of the WSi 2 layer 14 is made amorphous by this ion implantation process. Of course, the contact portion 18 is also ion-implanted with impurities.
【００１２】次に、図２及び図３を参照して、同一半導
体基板にＮチャネルとＰチャネルのＭＯＳ・ＦＥＴを形
成する場合の実施例について説明する。図２（ａ），
（ｂ）はその断面図を示し、図３（ａ），（ｂ）は図２
（ａ），（ｂ）に夫々対応する平面図である。図２
（ａ）に示すように、半導体基板１０にはフィールド酸
化膜１１が選択的に形成され、半導体基板１０の表面に
ゲート絶縁膜が形成される。ＮチャネルのＭＯＳ・ＦＥ
Ｔ（Ａ）のゲート電極となる積層構造のポリシリコン層
１３ａとタングステンシリサイド層１４ａと、Ｐチャネ
ルのＭＯＳ・ＦＥＴ（Ｂ）のゲート電極となる積層構造
のポリシリコン層１３ｂとタングステンシリサイド層１
４ｂが形成される。これらのゲート電極の積層構造をマ
スクとして低濃度の不純物層がイオン注入によって形成
され、ポリサイド構造のゲート電極には絶縁性のスペー
サが形成される。その後、図３（ａ）に示すように、Ｐ
チャネルのＭＯＳ・ＦＥＴ（Ｂ）の部分を覆うレジスト
膜１７ａをマスクとして、その開口部に不純物をイオン
注入して、アニール工程を経てソース・ドレイン拡散層
１６が形成されるとともに、ゲート電極部のＷＳｉ2 層
１４ａの表面に不純物がイオン注入され、ＷＳｉ2 層１
４ａの表面は非晶質化される。Next, with reference to FIGS. 2 and 3, an embodiment in which N-channel and P-channel MOS • FETs are formed on the same semiconductor substrate will be described. 2 (a),
FIG. 3B shows a cross-sectional view thereof, and FIGS. 3A and 3B show FIG.
It is a top view corresponding to (a) and (b), respectively. Figure 2
As shown in (a), the field oxide film 11 is selectively formed on the semiconductor substrate 10, and the gate insulating film is formed on the surface of the semiconductor substrate 10. N-channel MOS / FE
The laminated polysilicon layer 13a and the tungsten silicide layer 14a which will be the gate electrodes of T (A), the laminated polysilicon layer 13b and the tungsten silicide layer 1 which will be the gate electrodes of the P-channel MOS • FET (B).
4b is formed. A low-concentration impurity layer is formed by ion implantation using the laminated structure of these gate electrodes as a mask, and an insulating spacer is formed on the gate electrode having a polycide structure. After that, as shown in FIG.
Using the resist film 17a that covers the MOS • FET (B) portion of the channel as a mask, impurities are ion-implanted into the opening, and the source / drain diffusion layer 16 is formed through an annealing process, and at the same time the gate electrode portion is formed. impurities are ion-implanted into the surface of the WSi 2 layer 14a, WSi 2 layer 1
The surface of 4a is made amorphous.
【００１３】続いて、レジスト膜１７ａを除去した後、
図２（ｂ）及び図３（ｂ）に示すように、ＮチャネルＭ
ＯＳ・ＦＥＴ（Ａ）の部分を覆うレジスト膜１７ｂを形
成する。そのレジスト膜１７ｂをマスクとして、不純物
のイオン注入がなされ、その開口部に露出するゲート電
極のＷＳｉ2 層１４ｂの表面と半導体基板１０に、不純
物がイオン注入され、アニール工程を経てソース・ドレ
イン拡散層１６が形成されるとともに、ＷＳｉ2 層１４
ｂの表面は非晶質化される。このソース・ドレイン拡散
工程におけるイオン注入条件は、ＮチャネルのＭＯＳ・
ＦＥＴでは、砒素（Ａｓ）を加速エネルギーを５０Ｋｅ
Ｖとし、ドーズ量を１×１０15／ｃｍ2 とする。Ｐチャ
ネルのＭＯＳ・ＦＥＴでは、フッ化硼素（ＢＦ2 ）を加
速エネルギーを６０ＫｅＶとし、ドーズ量を３×１０15
／ｃｍ2 とする。Then, after removing the resist film 17a,
As shown in FIG. 2B and FIG. 3B, the N channel M
A resist film 17b is formed to cover the OS.FET (A) portion. Impurity ions are implanted using the resist film 17b as a mask, the impurities are ion-implanted into the surface of the WSi 2 layer 14b of the gate electrode exposed in the opening and the semiconductor substrate 10, and source / drain diffusion is performed through an annealing process. The layer 16 is formed and the WSi 2 layer 14 is formed.
The surface of b is made amorphous. The ion implantation conditions in this source / drain diffusion process are N-channel MOS.
In the FET, arsenic (As) acceleration energy is 50 Ke
V and the dose amount is 1 × 10 15 / cm 2 . In a P-channel MOS • FET, boron fluoride (BF 2 ) has an acceleration energy of 60 KeV and a dose amount of 3 × 10 15.
/ Cm 2 .
【００１４】上述のように、本発明は、イオン注入をす
ることにより、ＷＳｉ2 層の表面を非晶質化し、その後
の製造工程で熱処理を行ったとしても、ＷＳｉ2 層の表
面に異常酸化が生じないようにしたものである。即ち、
不純物のイオン注入によって、ポリサイド構造のゲート
電極の表面（シリイサイド層）を非晶質化して、ＷＳｉ
2 層中のＳｉが結晶格子位置に強く拘束されないように
したものである。これにより、その後の熱処理工程にお
いてその表面にＳｉＯ2 膜が優先的に形成されるように
し、ＷＳｉ2 層の表面に異常酸化が生じるのを防止しよ
うとするものである。このＷＳｉ2 層を非晶質化する製
造工程は、ソース・ドレイン拡散工程と同時になされる
ので、ソース・ドレイン拡散のマスクを変更するのみで
従来の製造工程で実施することができるのは言うまでも
ない。As described above, according to the present invention, the surface of the WSi 2 layer is made amorphous by ion implantation, and even if heat treatment is performed in the subsequent manufacturing process, the surface of the WSi 2 layer is abnormally oxidized. Is to prevent the occurrence of. That is,
The surface of the gate electrode having a polycide structure (silicide layer) is made amorphous by ion implantation of impurities, and WSi
This is to prevent Si in the two layers from being strongly restricted to the crystal lattice position. Thus, in the subsequent heat treatment step, the SiO 2 film is preferentially formed on the surface of the WSi 2 layer to prevent abnormal oxidation. Since the manufacturing process for amorphizing the WSi 2 layer is performed at the same time as the source / drain diffusion process, it goes without saying that it can be carried out by the conventional manufacturing process only by changing the source / drain diffusion mask. .
【００１５】[0015]
【発明の効果】上述のように、本発明では、ポリサイド
構造のゲート電極の表面を非晶質化するイオン注入工程
によって、その後の熱処理工程でその表面に、異常酸化
が生じるのを防ぐものであり、その上層の配線層とこの
シリサイド層とのオーミックコンタクトが容易かつ十分
になし得る利点があり、ポリサイド構造のゲート電極や
シリサイド層を配線層として用いる半導体装置の歩留り
が向上して、コストの低減に寄与するものである。ま
た、本発明は、シリサイド層の表面を非晶質化する製造
工程が、ソース・ドレイン拡散を形成するマスクを変更
するのみで、ソース・ドレイン拡散層の形成と同時にな
し得るので、従来の製造工程において容易に適用できる
利点がある。As described above, according to the present invention, by the ion implantation step of amorphizing the surface of the gate electrode having the polycide structure, abnormal oxidation is prevented from occurring on the surface in the subsequent heat treatment step. There is an advantage that ohmic contact between the upper wiring layer and the silicide layer can be easily and sufficiently achieved, and the yield of the semiconductor device using the gate electrode or the silicide layer of the polycide structure as the wiring layer is improved, and the cost is reduced. It contributes to the reduction. Further, according to the present invention, the manufacturing process for making the surface of the silicide layer amorphous can be performed simultaneously with the formation of the source / drain diffusion layers by only changing the mask for forming the source / drain diffusion. There is an advantage that it can be easily applied in the process.
【図１】（ａ）〜（ｃ）は本発明に係る半導体装置の製
造方法を示す断面図、（ｄ）は同図（ｃ）の平面図であ
る。1A to 1C are cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention, and FIG. 1D is a plan view of FIG. 1C.
【図２】（ａ），（ｂ）は本発明に係る半導体装置の製
造方法を示す断面図である。2A and 2B are cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention.
【図３】（ａ），（ｂ）は図２（ａ），（ｂ）に対応す
る平面図である。3A and 3B are plan views corresponding to FIGS. 2A and 2B.
【図４】従来の半導体装置の製造方法の一例を示す断面
図である。FIG. 4 is a cross-sectional view showing an example of a conventional semiconductor device manufacturing method.
１０ 半導体基板 １１ フィールド酸化膜 １２ ゲート酸化膜 １３，１３ａ，１３ｂ ポリシリコン層 １４，１４ａ，１４ｂ タングステンシリサイド層 １６ｓ，１６ｄ ソース・ドレイン拡散層 １７ コンタクトホール 10 semiconductor substrate 11 field oxide film 12 gate oxide film 13, 13a, 13b polysilicon layer 14, 14a, 14b tungsten silicide layer 16s, 16d source / drain diffusion layer 17 contact hole
Claims (1)
酸化工程と、 前記ゲート酸化膜上にポリシリコン層を堆積する工程
と、 前記ポリシリコン層に導電性を付与する工程と、 前記ポリシリコン層上に金属層を堆積する工程と、 前記ポリシリコン層と前記金属層とから金属シリサイド
層を形成する熱処理工程と、 前記金属シリサイド層とその下層のポリシリコン層をパ
ターニングしてポリサイド構造のゲート電極を形成する
工程と、 その後のソース・ドレイン拡散工程で前記ゲート電極の
シリサイド層表面を非晶質化するイオン注入工程と、 を包含することを特徴とする半導体装置の製造方法。1. An oxidation step of forming a gate oxide film on a semiconductor substrate, a step of depositing a polysilicon layer on the gate oxide film, a step of imparting conductivity to the polysilicon layer, and the polysilicon step. A step of depositing a metal layer on the layer, a heat treatment step of forming a metal silicide layer from the polysilicon layer and the metal layer, and a gate of a polycide structure by patterning the metal silicide layer and a polysilicon layer thereunder. A method of manufacturing a semiconductor device, comprising: a step of forming an electrode; and an ion implantation step of amorphizing the silicide layer surface of the gate electrode in a subsequent source / drain diffusion step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178394A JPH0846191A (en) | 1994-07-29 | 1994-07-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178394A JPH0846191A (en) | 1994-07-29 | 1994-07-29 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846191A true JPH0846191A (en) | 1996-02-16 |
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ID=16047739
Family Applications (1)
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|---|---|---|---|
| JP6178394A Withdrawn JPH0846191A (en) | 1994-07-29 | 1994-07-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846191A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001320046A (en) * | 2000-05-01 | 2001-11-16 | Hynix Semiconductor Inc | Manufacturing method for semiconductor element |
| US7027168B2 (en) | 2001-07-23 | 2006-04-11 | Kabushiki Kaisha Toshiba | Image forming device |
-
1994
- 1994-07-29 JP JP6178394A patent/JPH0846191A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |