JPH0837445A - Weight mean circuit - Google Patents

Abstract

PURPOSE:To reduce the circuit scale of the weighted mean circuit for a digital filter. CONSTITUTION:A changeover switch 2 is thrown to the position of a feedback bus to provide an output of a register A5 to a 1/m multiplier 3, its output is fed to a inverting input of an adder 4, in which an input from the feedback bus as a noninverting input and the inverted input are added and the result is stored in the register A5. Then the changeover switch 2 is thrown to the position of the input bus and the inverted input signal is given to the 1/m multiplier 3, its output is fed to the adder 4, in which the input is added to the output of the register A5 and the result is stored in the register A5 and transferred to a register B6, in which the obtained weighted mean value is tentatively stored and then outputted. As a result, one multiplier is enough for the circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、無線通信機に用いられ
るディジタルフィルタに関し、特に、任意の数値系列の
平均値を抽出するディジタルフィルタの一種である加重
平均回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter used in a radio communication device, and more particularly to improvement of a weighted average circuit which is a kind of digital filter for extracting an average value of an arbitrary numerical sequence.

【０００２】[0002]

【従来の技術】図１は、加重平均回路としてよく用いら
れる従来技術の構成例図である。図中、１１は乗算器
（α）、１２は加算器、１３はレジスタ、１４は乗算器
（β）である。上記従来の構成より明らかなように、レ
ジスタ１３の時刻（ｎ＋１2. Description of the Related Art FIG. 1 is a block diagram of a conventional technique which is often used as a weighted average circuit. In the figure, 11 is a multiplier (α), 12 is an adder, 13 is a register, and 14 is a multiplier (β). As is apparent from the above conventional configuration, the time (n + 1

【外１】 [Outside 1]

【数１】 [Equation 1]

【外２】 っており、フィルタの形式としては出力の帰還が含まれ
るリカーシブフィルタに属している。[Outside 2] Therefore, the filter type belongs to a recursive filter that includes output feedback.

【０００３】[0003]

【発明が解決しようとする課題】[Problems to be Solved by the Invention]

【外３】 に乗算するための乗算回路が２回路必要となり、一般に
乗算回路の規模が加算器に比べ大きくなることを考慮す
ると不利である。[Outside 3] It is disadvantageous in view of the fact that two multiplication circuits for multiplying by are required, and that the scale of the multiplication circuit is generally larger than that of the adder.

【０００４】本発明の目的は、従来技術の問題点である
回路規模が加算器より大きい乗算器が２個あることに起
因する回路の複雑化を解決し、処理速度の向上，コスト
の低下を図った加重平均回路を提供することにある。An object of the present invention is to solve the problem of the prior art that the circuit is complicated due to the fact that there are two multipliers whose circuit scale is larger than that of the adder, thereby improving the processing speed and reducing the cost. It is to provide a weighted average circuit designed.

【０００５】[0005]

【課題を解決するための手段】本発明による加重平均回
路は、入力信号の符号を反転させて入力バスに出力する
極性反転回路と、前記入力バスからの信号または帰還バ
スからの信号のいずれかを切替え出力する切替スイッチ
と、該切替スイッチの出力を１／ｍ倍する１／ｍ倍乗算
器と、該１／ｍ倍乗算器の出力を極性反転入力とし、帰
還バスからの信号を正転入力として加算出力する加算器
と、該加算器の出力を一時記憶するとともに、前記帰還
バスに出力して前記切替スイッチと前記加算器に与える
第１のレジスタと、該第１のレジスタから出力される信
号を加重平均値として記憶する第２のレジスタと、前記
切替スイッチを前記帰還バス側に接続して前記第１のレ
ジスタからの入力を前記１／ｍ倍乗算器に与えて前記加
算器からの出力を第１のレジスタに記憶させ、次に、前
記切替スイッチを前記入力バス側に接続して前記極性反
転回路からの入力を前記１／ｍ倍乗算器に与えて前記加
算器からの出力を第１のレジスタに記憶させるとともに
該第１のレジスタの記憶内容を前記加重平均値として前
記第２のレジスタに与える制御を繰り返し行う制御器と
を備えたことを特徴とするものである。A weighted average circuit according to the present invention includes a polarity inverting circuit which inverts the sign of an input signal and outputs the inverted signal to an input bus, and either a signal from the input bus or a signal from a feedback bus. , A 1 / m multiplier that multiplies the output of the selector switch by 1 / m, and the output of the 1 / m multiplier is used as a polarity inversion input, and the signal from the feedback bus is rotated normally. An adder that adds and outputs as an input, an output of the adder is temporarily stored, and a first register that outputs the feedback bus to the changeover switch and the adder, and outputs from the first register A second register for storing a signal as a weighted average value, and the changeover switch connected to the feedback bus side to supply the input from the first register to the 1 / m-fold multiplier to output from the adder. Output of No. 1 register, and then the changeover switch is connected to the input bus side to apply the input from the polarity inverting circuit to the 1 / m times multiplier to output the output from the adder to the first And a controller which stores the data in the register and repeatedly performs the control of giving the content stored in the first register as the weighted average value to the second register.

【０００６】[0006]

【実施例】以下図面により本発明を詳細に説明する。図
２は本発明による加重平均回路の一構成例図である。図
において、１は入力信号系列Ｘ_n の符号の極性反転回
路、２は切替スイッチ、３は１／ｍ倍乗算器、４は加算
器、５はレジスタＡ、６はレジスタＢ、７は制御器であ
る。The present invention will be described in detail below with reference to the drawings. FIG. 2 is a diagram showing a configuration example of the weighted average circuit according to the present invention. In the figure, 1 is a polarity inversion circuit for the sign of the input signal sequence X _n , 2 is a changeover switch, 3 is a 1 / m multiplier, 4 is an adder, 5 is a register A, 6 is a register B, and 7 is a controller. Is.

【０００７】[0007]

【作用】図２に示した構成例に基づく本発明の加重平均
回路の動作を図３を用いて詳細に説明する。The operation of the weighted average circuit of the present invention based on the configuration example shown in FIG. 2 will be described in detail with reference to FIG.

【０００８】図３は図２の加重平均回路の動作を示すフ
ローチャート例であって、図１に示した従来構成の回路
の出力と等しい出力が得られるまでの動作フローを表し
ている。１０１〜１０９はステップ番号を示す。この動
作は制御器７によって行われる。FIG. 3 is an example of a flow chart showing the operation of the weighted average circuit of FIG. 2, and shows an operation flow until an output equal to the output of the circuit of the conventional configuration shown in FIG. 1 is obtained. 101-109 show step numbers. This operation is performed by the controller 7.

【０００９】図３において、回路は、まずステップ１０
１に進み、入力バス（以下、バスＡという）と帰還バス
（以下、バスＢという）のいずれかを切替え出力する切
替スイッチ２をバスＢ側に接続する。ステップ１０２に
進み、レジスタＡ５の出力信号をバスＢを通して１／ｍ
倍乗算器３に入力する。ステップ１０３に進み、１／ｍ
倍乗算器３の出力と、バスＢを経由したレジスタＡ５の
出力とを加算器４に入力する。ステップ１０４に進み、
加算器４は２つの入力の差を出力する。ステップ１０５
に進み、加算器４の出力をレジスタＡ５に記憶させる。
ステップ１０６に進み、切替スイッチ２の判定を行う。
この場合切替スイッチ２はバスＢ側に接続されているの
でステップ１０７に進む。ステップ１０７では、切替ス
イッチ２をバスＡ側に接続する。ステップ１０８に進
み、入力信号Ｘ_n は極性反転回路１を通り、信号の極性
が反転した状態で１／ｍ倍乗算器３に入力される。ステ
ップ１０３に進み、前述の１０３から１０５までのステ
ップの処理を行う。ステップ１０６に進み、切替スイッ
チ２の判定を行う。この場合切替スイッチ２はバスＡ側
に接続されているのでステップ１０９に進む。ステップ
１０９では、レジスタＡ５の記憶内容を読み出してレジ
スタＢ６に記In FIG. 3, the circuit begins with step 10.
In step 1, the changeover switch 2 for switching and outputting either the input bus (hereinafter referred to as bus A) or the return bus (hereinafter referred to as bus B) is connected to the bus B side. In step 102, the output signal of the register A5 is passed through the bus B to 1 / m
Input to the double multiplier 3. Go to step 103, 1 / m
The output of the double multiplier 3 and the output of the register A5 via the bus B are input to the adder 4. Go to step 104
The adder 4 outputs the difference between the two inputs. Step 105
Then, the output of the adder 4 is stored in the register A5.
In step 106, the changeover switch 2 is determined.
In this case, since the changeover switch 2 is connected to the bus B side, the process proceeds to step 107. In step 107, the changeover switch 2 is connected to the bus A side. In step 108, the input signal X _n passes through the polarity inverting circuit 1 and is input to the 1 / m-fold multiplier 3 in the state where the signal polarity is inverted. The process proceeds to step 103, and the processes of steps 103 to 105 described above are performed. In step 106, the changeover switch 2 is determined. In this case, since the changeover switch 2 is connected to the bus A side, the process proceeds to step 109. In step 109, the stored contents of register A5 are read and written in register B6.

【外４】 [Outside 4]

【００１０】図４は、図２の加重平均回路の１／ｍ倍乗
算器３への入力（内部処理系列）とレジスタＢ６の記憶
内容（出力系列）のタイムチャートである。１／ｍ倍乗
算器３へは内部処理系列の１サンプル毎に入力される。
図の各ブロックはサンプル値を示す。レジスタＢ６ の
記憶内容は出力系列のサンプル値を示し、図の各ブロッ
ク（１サンプル）毎に記憶・読み出し制御される。すな
わち、切替スイッチ２がバスＡとバスＢに一度ずつ接続
され、１／ｍ倍乗算器３に信号が２回入力された時、レ
ジスタＢ６に一度記憶され、この記憶内容が加重平均回
路の出力となる。以上の処置により従来の加重平均回路
と同様な出力結果が得られ、より簡単な回路構成により
加重平均回路を実現することができる。FIG. 4 is a time chart of the input (internal processing sequence) to the 1 / m times multiplier 3 of the weighted average circuit of FIG. 2 and the storage contents (output sequence) of the register B6. Each sample of the internal processing sequence is input to the 1 / m times multiplier 3.
Each block in the figure shows a sample value. The storage content of the register B6 indicates a sample value of the output sequence, and storage / readout control is performed for each block (one sample) in the figure. That is, when the changeover switch 2 is connected to the bus A and the bus B once, and the signal is input twice to the 1 / m multiplier 3, it is stored in the register B6 once, and the stored content is output by the weighted average circuit. Becomes With the above measures, an output result similar to that of the conventional weighted average circuit can be obtained, and the weighted average circuit can be realized with a simpler circuit configuration.

【００１１】[0011]

【発明の効果】以上詳細に説明したように、本発明によ
れば、加算器に比べて規模の大きい乗算器が従来の２個
から１個となり、回路が簡略化されるので、回路の小形
化，低消費電力化を図ることができる。さらに、乗算器
の倍率ｍをｍ＝２ⁿ とすれば、乗算処理は変数のｎビッ
トシフト処理で代用できるので、乗算器を全く用いずに
回路を構成することが可能となり、より簡略化された回
路、小形化，低消費電力化を図ることができる。As described in detail above, according to the present invention, the number of multipliers having a larger scale than that of the adder is reduced to one from the conventional two, and the circuit is simplified. And low power consumption can be achieved. Further, if the multiplication factor m of the multiplier is m = 2 ⁿ , the multiplication process can be substituted by the variable n-bit shift process, so that the circuit can be configured without using any multiplier, which is further simplified. Circuit, downsizing, and low power consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来の回路構成例図である。FIG. 1 is a diagram illustrating a conventional circuit configuration example.

【図２】本発明による加重平均回路の構成図である。FIG. 2 is a configuration diagram of a weighted average circuit according to the present invention.

【図３】図２の加重平均回路の動作を示すフローチャー
トである。FIG. 3 is a flowchart showing the operation of the weighted average circuit of FIG.

【図４】本発明の内部処理系列と出力系列のタイムチャ
ートである。FIG. 4 is a time chart of an internal processing series and an output series of the present invention.

【符号の説明】[Explanation of symbols]

１ 極性反転回路 ２ 切替スイッチ ３ １／ｍ倍乗算器 ４ 加算器 ５ レジスタＡ ６ レジスタＢ ７ 制御器 １１ α乗算器 １２ 加算器 １３ レジスタ １４ β乗算器 １０１〜１０９ ステップ番号 1 polarity inversion circuit 2 changeover switch 3 1 / m times multiplier 4 adder 5 register A 6 register B 7 controller 11 α multiplier 12 adder 13 register 14 β multiplier 101 to 109 step number

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力信号の符号を反転させて入力バスに
出力する極性反転回路と、 前記入力バスからの信号または帰還バスからの信号のい
ずれかを切替え出力する切替スイッチと、 該切替スイッチの出力を１／ｍ倍する１／ｍ倍乗算器
と、 該１／ｍ倍乗算器の出力を極性反転入力とし、帰還バス
からの信号を正転入力として加算出力する加算器と、 該加算器の出力を一時記憶するとともに、前記帰還バス
に出力して前記切替スイッチと前記加算器に与える第１
のレジスタと、 該第１のレジスタから出力される信号を加重平均値とし
て記憶する第２のレジスタと、 前記切替スイッチを前記帰還バス側に接続して前記第１
のレジスタからの入力を前記１／ｍ倍乗算器に与えて前
記加算器からの出力を第１のレジスタに記憶させ、次
に、前記切替スイッチを前記入力バス側に接続して前記
極性反転回路からの入力を前記１／ｍ倍乗算器に与えて
前記加算器からの出力を第１のレジスタに記憶させると
ともに該第１のレジスタの記憶内容を前記加重平均値と
して前記第２のレジスタに与える制御を繰り返し行う制
御器とを備えた加重平均回路。1. A polarity reversing circuit that inverts the sign of an input signal and outputs it to an input bus, a changeover switch that selectively outputs either a signal from the input bus or a signal from a feedback bus, and a switch of the changeover switch. A 1 / m multiplier for multiplying the output by 1 / m, an adder for adding and outputting the output of the 1 / m multiplier as a polarity inversion input and a signal from the feedback bus as a normal input, and the adder The output of is temporarily stored and is output to the feedback bus to be applied to the changeover switch and the adder.
Register, a second register for storing the signal output from the first register as a weighted average value, and the changeover switch connected to the feedback bus side for the first register.
The input from the register is given to the 1 / m multiplier and the output from the adder is stored in the first register, and then the changeover switch is connected to the input bus side and the polarity inverting circuit is connected. Is applied to the 1 / m-times multiplier to store the output from the adder in a first register, and the storage content of the first register is applied to the second register as the weighted average value. A weighted averaging circuit having a controller for repeating control.