JPH08340327A - Clock selection circuit - Google Patents
Clock selection circuitInfo
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- JPH08340327A JPH08340327A JP7146661A JP14666195A JPH08340327A JP H08340327 A JPH08340327 A JP H08340327A JP 7146661 A JP7146661 A JP 7146661A JP 14666195 A JP14666195 A JP 14666195A JP H08340327 A JPH08340327 A JP H08340327A
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- signal
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、サービス総合ディジタ
ル網の伝送装置におけるクロック供給システムに係わ
り、詳しくは複数のインタフェース盤により各伝送路か
ら抽出した抽出クロックを１つだけ選択し、そのクロッ
クにより装置全体を同期可能とするクロック供給システ
ムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock supply system in a transmission device of a service integrated digital network, and more specifically, only one extracted clock extracted from each transmission line is selected by a plurality of interface boards, and the selected clock is used. The present invention relates to a clock supply system capable of synchronizing the entire device.
【０００２】[0002]
【従来の技術】従来、この種のクロック供給システム
は、サービス総合ディジタル網（ＩＳＤＮ）における伝
送装置全体を同期させるために使用されていた。このク
ロック供給システムは、複数のインタフェース盤により
伝送路から抽出した抽出クロックのうちの１つだけを選
択するものであり、この選択されたクロックを使用する
ことにより装置全体を同期させることが可能である。2. Description of the Related Art Conventionally, this kind of clock supply system has been used for synchronizing the entire transmission equipment in an integrated services digital network (ISDN). This clock supply system selects only one of the extracted clocks extracted from the transmission path by a plurality of interface boards, and by using this selected clock, the entire device can be synchronized. is there.
【０００３】図２は、従来のクロック供給システムを示
すブロック図である。この図では、ＩＳＤＮの伝送装置
のクロック供給は次のように行われていた。すなわち、
インタフェース盤１１１1 ，１１１2 ，１１１3 ，１１
１4 は、各伝送路からクロックを抽出する。各インタフ
ェース盤１１１1 ，１１１2 ，１１１3 ，１１１4 から
送出されたクロックは、クロック盤１１２に送られる。
クロック盤１１２では、複数のインタフェース盤１１１
1 ，１１１2 ，１１１3 ，１１１4 から送られてきたク
ロックを受信する。クロック盤１１２の内部に設けたク
ロック選択回路１１３は、各クロックの内の一つを選択
する。選択されたクロックは、装置全体を同期させるも
のとして、装置内の各インターフェース盤１１１1 ，１
１１2 ，１１１3 ，１１１4 に送出される。FIG. 2 is a block diagram showing a conventional clock supply system. In this figure, the clock supply to the ISDN transmission device is performed as follows. That is,
Interface boards 111 1 , 111 2 , 111 3 , 11
1 4 extracts a clock from each transmission line. The clocks sent from the interface boards 111 1 , 111 2 , 111 3 , 111 4 are sent to the clock board 112.
The clock board 112 includes a plurality of interface boards 111.
It receives the clocks sent from 1 , 111 2 , 111 3 , and 111 4 . The clock selection circuit 113 provided inside the clock board 112 selects one of the clocks. The selected clock is used to synchronize the entire device, and each interface board 111 1 , 1 in the device is synchronized.
It is sent to 11 2 , 111 3 , and 111 4 .
【０００４】なお、複数のクロックを取り込み、これら
の内から一つを選択するようにした上述のクロック供給
システム等に類似する構成としては、特開平５−２３５
８１５号公報、特開平５−２２７１７７号公報、特開平
３−３６８３２号公報等に記載された技術を挙げること
ができる。Incidentally, as a configuration similar to the above-mentioned clock supply system or the like which takes in a plurality of clocks and selects one from these, Japanese Patent Laid-Open No. Hei 5-235.
Techniques described in Japanese Patent Application Laid-Open No. 815, Japanese Patent Application Laid-Open No. 5-227177, Japanese Patent Application Laid-Open No. 3-36832, and the like can be given.
【０００５】また、複数のクロックを取り込み、これら
の内から一つを選択するためにクロック選択順位によっ
て選択するようにしたクロック供給システムとしては、
特開平３−１８８７２３号公報、特開平３−８９７３６
号公報に記載された技術を挙げることができる。Further, as a clock supply system which takes in a plurality of clocks and selects one of these clocks in accordance with the clock selection order,
JP-A-3-188723 and JP-A-3-89736.
The technique described in the publication can be mentioned.
【０００６】さらに、主局からの基準クロックが断にな
っても実用的な同期状態を長時間維持できるようにした
クロック供給システムとしては、特開平５−３００９２
号公報に記載された技術を挙げることができる。Further, as a clock supply system capable of maintaining a practical synchronized state for a long time even if the reference clock from the main station is cut off, Japanese Patent Laid-Open No. 5-30092.
The technique described in the publication can be mentioned.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来のクロック供給システムや、特開平５−２３５８１５
号公報等に記載されたクロック供給システムによれば、
選択するクロックの数を増やそうとするとインタフェー
ス盤とクロック盤の間にクロックの通った信号線を増設
しなければならず、クロック信号が集中することによっ
てコネクタのピンが不足する等の問題や、クロックの信
号にクロストークが発生するなどの問題があった。However, the above-mentioned conventional clock supply system and Japanese Patent Laid-Open No. 235815/1993.
According to the clock supply system described in Japanese Patent Publication No.
If you try to increase the number of clocks to be selected, you must add a signal line that runs through the clock between the interface board and the clock board. There was a problem such as crosstalk occurring in the signal.
【０００８】また、各従来装置では、複数のインターフ
ェース盤が存在する場合で、一番優先度の高いインター
フェース盤に障害が発生し、二番目に優先度の高いイン
ターフェース盤に切り替わった後に、一番優先度の高い
インターフェース盤が復旧したとき、その復旧した一番
優先度の高いインターフェース盤に切り替わり、クロッ
クの瞬断が発生し、回線の断を引き起こすなどの問題が
あった。Further, in each conventional device, when a plurality of interface boards are present, a failure occurs in the interface board having the highest priority, and after switching to the interface board having the second highest priority, When the high-priority interface board was restored, it switched to the restored highest-priority interface board, causing a momentary interruption of the clock and causing a line disconnection.
【０００９】また、各従来装置では、復旧したインター
フェース盤に切り替わらない回路も存在するが、回路が
複雑になり規模が大きくなるなどの問題があった。Further, in each conventional device, there is a circuit that does not switch to the restored interface board, but there is a problem that the circuit becomes complicated and the scale becomes large.
【００１０】さらに、特開平３−１８８７２３号公報、
特開平３−８９７３６号公報に記載された従来装置によ
っても、上述したと同様にコネクタ等のピンが不足する
ことや、クロストークが発生する等の問題があった。ま
た、この従来装置では、所定の順序でクロックを選択す
ることができるが、その順序を決める回路が複雑である
という欠点があった。Further, JP-A-3-188723,
The conventional device described in Japanese Patent Laid-Open No. 3-89736 also has problems such as shortage of pins such as connectors and crosstalk, as described above. Further, in this conventional device, the clocks can be selected in a predetermined order, but there is a drawback that the circuit for determining the order is complicated.
【００１１】加えて、特開平５−３００９２号公報に記
載された従来装置にあっては、主局からの基準クロック
が断になっても実用的な同期状態を長時間維持できる
が、そのために必要な回路構成が複雑であるという欠点
があった。In addition, in the conventional apparatus disclosed in Japanese Patent Laid-Open No. 5-30092, even if the reference clock from the master station is cut off, a practical synchronized state can be maintained for a long time. There is a drawback that the necessary circuit configuration is complicated.
【００１２】そこで、本発明の目的は、このような従来
装置の問題点を除去し、コンパクトで安定したクロック
供給システムを提供することにある。Therefore, an object of the present invention is to eliminate such problems of the conventional device and to provide a compact and stable clock supply system.
【００１３】[0013]
【課題を解決するための手段】請求項１記載の発明で
は、装置全体の同期をとるために使用されるクロック盤
と、伝送路中を伝達される多重化信号を取り込みこの多
重化信号からクロックを抽出し、かつクロック盤に供給
されているクロックの断を検出したときに、所定の設定
時間を持つタイマに起動をかけ、設定時間経過後に抽出
クロックを送出できるようにしたインターフェース盤と
を備え、インターフェース盤は複数設置されていて、か
つ各インターフェース盤の設定時間に優先度を付したこ
とを特徴とする。According to a first aspect of the present invention, there is provided a clock board used for synchronizing the entire apparatus, and a multiplexed signal transmitted through a transmission line is taken in to obtain a clock from the multiplexed signal. When an interruption of the clock supplied to the clock board is detected and the clock is detected, a timer with a predetermined set time is activated and the extracted clock can be sent after the set time has elapsed. It is characterized in that a plurality of interface boards are installed and the set time of each interface board is given priority.
【００１４】請求項１記載の発明によれば、優先度が高
いインターフェース盤に障害が起こり、復旧した後でも
現用のクロックはそのままで、切り替わることなく運用
するため、回線の瞬断が発生しない。これにより、必要
以上の切り替えが起こらないようにすることができ、結
果的に安定したシステムが構築できる。According to the first aspect of the present invention, even if the interface board having a high priority has a failure and is restored, the current clock is used as it is and the operation is performed without switching, so that no line interruption occurs. As a result, it is possible to prevent unnecessary switching, and as a result, a stable system can be constructed.
【００１５】請求項２の発明では、インターフェース盤
は、受信する多重化信号よりクロックを抽出するクロッ
ク抽出回路と、断信号に応じて、クロック抽出回路から
のクロックをクロック盤に出力しまたは出力しないよう
にするクロック選択回路と、クロック選択回路から出力
されたクロックの断を検出して起動信号を出力するとと
もに、タイムアップ信号の受信により断信号をクロック
選択回路に与える断検出回路と、断検出回路から起動信
号により一定時間を計数し、所定の設定時間に達したと
きにタイムアップ信号を出力するタイマ回路とを備えた
ことを特徴とする。According to another aspect of the present invention, the interface board outputs the clock from the clock extraction circuit to the clock board according to the disconnection signal and the clock extraction circuit that extracts the clock from the received multiplexed signal. And a disconnection detection circuit that detects a disconnection of the clock output from the clock selection circuit and outputs a start signal, and also provides a disconnection signal to the clock selection circuit when the time-up signal is received. The circuit is characterized by including a timer circuit which counts a fixed time from a circuit by a start signal and outputs a time-up signal when a predetermined set time is reached.
【００１６】請求項３記載の発明では、各インターフェ
ース盤の出力は共通接続されてクロック盤の入力に接続
されていることを特徴とする。According to a third aspect of the present invention, the outputs of the interface boards are commonly connected and connected to the input of the clock board.
【００１７】請求項４記載の発明では、各インターフェ
ース盤に内蔵するタイマ回路は、優先度の高いものほ
ど、設定時間を短くしたことを特徴とする。According to a fourth aspect of the present invention, the timer circuit incorporated in each interface board has a shorter set time as the priority is higher.
【００１８】請求項５記載の発明では、装置全体の同期
をとるために使用されるクロック盤と、受信する多重化
信号よりクロックを抽出するクロック抽出回路、断信号
に応じて、クロック抽出回路からのクロックをクロック
盤に出力しまたは出力しないようにするクロック選択回
路、クロック選択回路から出力されたクロックの断を検
出して起動信号を出力するとともに、タイムアップ信号
の受信により断信号をクロック選択回路に与える断検出
回路、断検出回路から起動信号により一定時間を計数
し、所定の設定時間に達したときにタイムアップ信号を
出力するタイマ回路を備えたインターフェース盤とを有
し、インターフェース盤は複数設置されていて、かつ各
インターフェース盤のタイマ回路の設定時間を優先度の
高いものほど短く設定し、かつ各インターフェース盤の
クロックは共通接続されて一本の線路を介してクロック
盤に与えられるようにしことを特徴とする。According to a fifth aspect of the present invention, a clock board used for synchronizing the entire apparatus, a clock extraction circuit for extracting a clock from a received multiplexed signal, and a clock extraction circuit for extracting a clock signal in accordance with a disconnection signal. Clock output circuit that outputs or does not output the clock to the clock board, detects the disconnection of the clock output from the clock selection circuit, outputs the start signal, and selects the disconnection signal by receiving the time-up signal The interface board has a disconnection detection circuit provided to the circuit, a constant time is counted by a start signal from the disconnection detection circuit, and a timer circuit which outputs a time-up signal when a predetermined set time is reached. If multiple units are installed and the setting time of the timer circuit of each interface board is higher, the setting time is shorter. And, and the clock of the interface board is characterized in that as applied to the clock board via a single line are commonly connected.
【００１９】請求項５記載の発明によれば、複数のイン
タフェース盤が存在しても伝送路からの抽出クロックを
インタフェース盤から１本の信号線でクロック盤に送出
している。したがって、クロックのクロストークが発生
しなくなる。According to the fifth aspect of the present invention, even if there are a plurality of interface boards, the extracted clock from the transmission line is sent from the interface board to the clock board by one signal line. Therefore, clock crosstalk does not occur.
【００２０】また、請求項５記載の発明によれば、イン
タフェース盤の数が増えても接続するケーブルの数が増
えないのでコンパクトな構造にすることができる。According to the fifth aspect of the invention, even if the number of interface boards increases, the number of cables to be connected does not increase, so that a compact structure can be achieved.
【００２１】また、請求項５記載の発明によれば、優先
度が高いインターフェース盤に障害が起こり、復旧した
後でも現用のクロックはそのままで、切り替わることな
く運用するため回線の瞬断が発生しない。これにより、
必要以上の切り替えが起こらないようにすることがで
き、結果的に安定したシステムが構築できる。Further, according to the invention of claim 5, a failure occurs in the interface board having a high priority, and even after the interface board is restored, the current clock remains as it is, and the operation is performed without switching, so that no line interruption occurs. . This allows
It is possible to prevent unnecessary switching, and as a result a stable system can be constructed.
【００２２】以下実施例につき本発明を詳細に説明す
る。The present invention will be described in detail below with reference to examples.
【００２３】[0023]
【実施例】図１は本発明に係るクロック供給システムの
実施例を示すブロック図である。1 is a block diagram showing an embodiment of a clock supply system according to the present invention.
【００２４】この図において、クロック供給システムで
は、多重化信号からクロックを抽出する４枚のインター
フェース盤１１1 ，１１2 ，１１3 ，１１4 と、これら
インターフェース盤１１1 ，１１2 ，１１3 ，１１4 の
一つから送出されたクロックを一本の信号線路Ｌを介し
て取り込むクロック盤１２とを備えている。クロック盤
１２は、装置全体の同期をとるために使用される。In the figure, in the clock supply system, four interface boards 11 1 , 11 2 , 11 3 , 11 4 for extracting clocks from the multiplexed signal and these interface boards 11 1 , 11 2 , 11 3 , And a clock board 12 which takes in the clock sent from one of the channels 11 4 via one signal line L. The clock board 12 is used to synchronize the entire device.
【００２５】インターフェース盤１１1 ，１１2 ，１１
3 ，１１4 は、基本的に、同一構成をしているので、イ
ンターフェース盤１１1 のみの構成を説明し、他のイン
ターフェース盤１１2 ，１１3 ，１１4 には、同一の符
号に各盤の添字を付して説明を省略する。Interface boards 11 1 , 11 2 , 11
Since 3 and 11 4 have basically the same configuration, only the configuration of the interface panel 11 1 will be described, and the other interface panels 11 2 , 11 3 and 11 4 will be denoted by the same reference numerals. The subscript is attached and the description is omitted.
【００２６】インターフェース盤１１1 は、クロック抽
出回路１３1 、クロック選択回路１４1 、クロック断検
出回路１５1 、およびタイマ回路１６1 を備えている。
ここで、クロック抽出回路１３1 は、伝送路の多重化信
号からクロックを抽出する回路である。クロック抽出回
路１３1 の出力はクロック選択回路１４1 に接続されて
おり、クロック抽出回路１３1 で抽出されたクロックを
クロック選択回路１４ 1 に供給できるようになってい
る。クロック選択回路１４1 は、クロック断検出回路１
５1 から断信号を受信すると、クロックを信号線路Ｌを
介してクロック盤１２に送出するようになっている。ク
ロック断検出回路１５1 は、クロック盤１２に送出され
ている（信号線路Ｌに伝送されている）クロックを監視
できるようになっている。クロック断検出回路１５
1 は、タイマ回路１６1 にアラーム通知（起動信号を与
えることが）できるようになっている。タイマ回路１６
1 は、所定の時間が経過したときに、タイムアップ信号
をクロック断検出回路１５1 に通知するようになってい
る。クロック断検出回路１５1 は、タイマ回路１６1 か
らのタイムアップ信号を得たときに、クロック選択回路
１４1 に断信号を供給できるようになっている。Interface board 111The clock extraction
Output circuit 131, Clock selection circuit 141, Clock outage
Output circuit 151, And timer circuit 161It has.
Here, the clock extraction circuit 131Is the multiplexing signal of the transmission line
It is a circuit that extracts the clock from the signal. Clock extraction times
Road 131Output of the clock selection circuit 141Connected to
And clock extraction circuit 131The clock extracted by
Clock selection circuit 14 1Ready to supply
It Clock selection circuit 141Is the clock loss detection circuit 1
51When receiving the disconnection signal from the
It is adapted to be sent to the clock board 12 via the. Ku
Lock break detection circuit 151Is sent to the clock board 12
The clock that is being transmitted (transmitted to the signal line L)
You can do it. Clock loss detection circuit 15
1Is the timer circuit 161Alarm notification (start signal is given to
You can do it. Timer circuit 16
1Is a time-up signal when the specified time has elapsed.
Clock loss detection circuit 151To notify
It Clock loss detection circuit 151Is the timer circuit 161Or
When the time-up signal from
141A disconnection signal can be supplied to.
【００２７】このようなシステムにおいて、クロック抽
出回路１３1 〜１３4 は、各伝送路の多重化信号からク
ロックをそれぞれ抽出する。クロック抽出回路１３1 〜
１３ 4 で抽出されたクロックはクロック選択回路１４1
〜１４4 に供給できる。In such a system, clock extraction
Output circuit 131~ 13FourFrom the multiplexed signal of each transmission line.
Extract each lock. Clock extraction circuit 131~
13 FourThe clock extracted by is the clock selection circuit 141
~ 14FourCan be supplied to.
【００２８】運転始めの当初は、クロックが信号線路Ｌ
にないので、クロック断検出回路１５1 〜１５4 が一斉
にアラーム信号（起動信号）をタイマ回路１６1 〜１６
4 に出すが、インターフェース盤１１1 が一番優先度が
高いとすると、タイマ回路１６1 からクロック断検出回
路１５1 がタイムアップ信号を受信する。そこで、クロ
ック断検出回路１５1 は、断信号をクロック選択回路１
４1 に出力する。したがって、クロック抽出回路１３か
らのクロックは、クロック選択回路１４1 から信号線路
Ｌを介してクロック盤１２に送出する。なお、インター
フェース盤１１ 2 ，１１3 ，１１4 では、クロック断検
出回路１５から断信号が入力されていないので、各クロ
ック選択回路１４2 ，１４3 ，１４4 はクロックを出力
しない。At the beginning of operation, the clock is the signal line L.
Since it is not in, the clock loss detection circuit 151~ 15FourAll at once
Alarm signal (starting signal) to the timer circuit 161~ 16
FourThe interface board 111Has the highest priority
If it is high, the timer circuit 161From clock loss detection times
Road 151Receives the time-up signal. So black
Disconnection detection circuit 151Is the disconnection signal for the clock selection circuit 1
41Output to. Therefore, the clock extraction circuit 13
These clocks are clock selection circuit 141From signal line
It is sent to the clock board 12 via L. In addition,
Face board 11 2, 113, 11FourThen, clock outage
Since the disconnection signal is not input from the output circuit 15,
Selection circuit 142, 143, 14FourOutputs the clock
do not do.
【００２９】ここで、クロック断検出回路１５2 〜１５
4 は、クロック盤１２に送出されているクロックを監視
している。クロック断検出回路１５2 〜１５4 は、監視
しているクロックかなくなると、タイマ回路１６2 〜１
６4 にアラーム通知する。ここで、インターフェース盤
１１2 が次に優先度が高いものとすると、タイマ回路１
６2 は、所定の設定時間が経過したときに、タイムアッ
プ信号をクロック断検出回路１５2 に通知する。クロッ
ク断検出回路１５2 は、タイマ回路１６2 からのタイム
アップ信号を得たときに、クロック選択回路１４2 に断
信号を送出する。Here, the clock loss detection circuits 15 2 to 15
Reference numeral 4 monitors the clock transmitted to the clock board 12. Clock interruption detecting circuit 15 2-15 4 and which is not or is monitoring the clock, timer circuit 16 2-1
Send an alarm notification to 6 4 . Here, assuming that the interface board 11 2 has the next highest priority, the timer circuit 1
6 2 notifies the clock break detection circuit 15 2 of a time-up signal when a predetermined set time has elapsed. The clock break detection circuit 15 2 sends a break signal to the clock selection circuit 14 2 when it receives the time-up signal from the timer circuit 16 2 .
【００３０】なお、タイマ回路１６1 ，１６2 ，１
６3 ，１６4 には、予め優先順位をつけておき優先順位
の高いものほど設定時間を短く設定されており、優先順
位が低くなるにつれて設定時間を長く設定されている。The timer circuits 16 1 , 16 2 , 1
6 3 and 16 4 are prioritized in advance, and the higher the priority, the shorter the set time is set, and the lower the priority, the longer the set time is set.
【００３１】次に、この実施例の動作を説明する。イン
ターフェース盤１１1 ，１１2 ，１１3 ，１１4 の優先
順位は、添字の数の小さいものが高いものとする（イン
ターフェース盤１１1 のタイマ回路１６1 の設定時間を
一番短くなるようにし、以下インターフェース盤１１2
のタイマ回路１６2 、インターフェース盤１１3 のタイ
マ回路１６3 、インターフェース盤１１4 のタイマ回路
１６4 の順に長くなるように設定する。）。Next, the operation of this embodiment will be described. Priority of interface board 11 1, 11 2, 11 3, 11 4, it is assumed that high small number of subscripts (as most shorter the setting time of the interface board 111 of the timer circuit 16 1, Below interface board 11 2
Timer circuit 16 2, interface board 11 3 of the timer circuit 16 3 is set to be longer in the order of interface board 11 4 of the timer circuit 16 4. ).
【００３２】また、 装置内に４枚のインターフェース
盤１１1 ，１１2 ，１１3 ，１１4が実装されていて、
全てのインターフェース盤１１1 ，１１2 ，１１3 ，１
１4が正常に動作しているものとする。Further, four interface boards 11 1 , 11 2 , 11 3 , 11 4 are mounted in the device,
All interface boards 11 1 , 11 2 , 11 3 , 1
It is assumed that 1 4 is operating normally.
【００３３】最初は、優先度が１番高いインターフェー
ス盤１１1 がクロックを送出しているものとする。その
後、優先度が１番高いインターフェース盤１１1 のクロ
ックが何らかの原因で断になったとすると、２番目以降
のインターフェース盤１１2，１１3 ，１１4 のクロッ
ク断検出回路１５2 ，１５3 ，１５4 が一斉にクロック
断を検出して、タイマ回路１６2 ，１６3 ，１６4 を作
動させる。すると、タイマ回路１６2 が一番早くタイム
アップするので、そのタイマ回路１６2 からクロック選
択回路１４に断信号を与える。これにより、インターフ
ェース盤１１2から、クロックが送出される。Initially, it is assumed that the interface board 11 1 having the highest priority sends out a clock. After that, if the clock of the interface board 11 1 having the highest priority is cut off for some reason, the clock cutoff detection circuits 15 2 , 15 3 , 15 of the second and subsequent interface boards 11 2 , 11 3 , 11 4. 4 simultaneously detects the clock loss and activates the timer circuits 16 2 , 16 3 , 16 4 . Then, since the timer circuit 16 2 times up the earliest, the disconnection signal is given from the timer circuit 16 2 to the clock selection circuit 14. Thus, from the interface board 11 2, the clock is sent.
【００３４】３番目に優先度が高いインターフェース盤
１１3 は、１番優先度が高いインターフェース盤１１1
が断になっても、その後２番目に優先度が高いインター
フェース盤１１2 が断を検出しクロックを送出するの
で、断を検出せずクロックを送出することはない。The interface board 11 3 having the third highest priority is the interface board 11 1 having the highest priority.
Even if the disconnection occurs, the interface board 11 2 having the second highest priority thereafter detects the disconnection and sends the clock, so that the clock is not sent without detecting the disconnection.
【００３５】これは、３番目に優先度が高いインターフ
ェース盤１１3 のタイマ回路１６3の設定時間が、２番
目に優先度が高いインターフェース盤１１2 より長いた
め一番優先度の高いインターフェース盤１１1 からのク
ロックが断になっても２番目に優先度が高いインターフ
ェース盤１１2 がクロックの断を検出してクロックを送
出し、優先度が３番目のインターフェース盤１１3 がク
ロックの断を検出する時間に達しないからである。This is because the setting time of the timer circuit 16 3 of the interface board 11 3 having the third highest priority is longer than that of the interface board 11 2 having the second highest priority, the interface board 11 having the highest priority. Even if the clock from 1 is cut off, the interface board 11 2 with the second highest priority detects the clock break and sends out the clock, and the interface board 11 3 with the third priority detects the clock break. Because it does not reach the time to do.
【００３６】４番目に優先度が高いインターフェース盤
１１4 も３番目に優先度が高いインターフェース盤１１
3 と同様にクロック断を検出しないので、インターフェ
ース盤１１4 からクロックを送出することはない。The interface board 11 4 having the fourth highest priority also has the interface board 11 4 having the third highest priority.
3 does not detect the clock loss Similarly, not sending a clock from the interface board 11 4.
【００３７】次に、前述の状態（インターフェース盤１
１1 に断で、インターフェース盤１１2 がクロックを送
出し、インターフェース盤１１3 ，１１4 は正常に動作
している状態）で２番目に優先度の高いインターフェー
ス盤１１2 が断になった場合、３番目に優先度の高いイ
ンターフェース盤１１3 が動作しているインターフェー
ス盤１１3 ，１１4 の中で一番タイマ回路１６3 の設定
時間が短いために、一番早く断を検出しクロックを送出
する。Next, the above-mentioned state (interface board 1
In the cross-sectional to 1 1, if interface board 11 2 sends a clock, interface board 11 3, 11 4 is the interface board 11 2 high priority 2nd state) which is operating normally becomes cross Since the setting time of the timer circuit 16 3 is the shortest in the interface boards 11 3 and 11 4 in which the interface board 11 3 having the third highest priority is operating, the disconnection is detected earliest and the clock is set. Send out.
【００３８】なお、クロックを送出しているときに、１
番目、２番目に優先度の高いインターフェース盤１
１1 ，１１2 のいずれかが復旧しても、他のインターフ
ェース盤１１3 ，１１4 はクロックの断を検出しないの
でクロックを送出するインターフェース盤１１3 は３番
目に優先度の高いままである。When the clock is being sent, 1
1st, 2nd highest priority interface board 1
Even if either 1 1 or 11 2 is restored, the other interface boards 11 3 and 11 4 do not detect the loss of the clock, so the interface board 11 3 that sends out the clock remains the third highest priority. .
【００３９】また、１番優先度の高いインターフェース
盤１１1 が断の後に復旧していて、２番目に優先度が高
いインターフェース盤１１2 が断のままで、３番目に優
先度が高いインターフェース盤１１3 がクロックを送出
していて、４番目に優先度が高いインターフェース盤１
１4 が正常に動作している場合に、３番目に優先度の高
いインターフェース盤１１3 が断になると、１番優先度
の高いインターフェース盤１１1 が動作しているインタ
ーフェース盤１１1 ，１１4 の中でタイマ回路１６1 の
設定時間が一番短いため、いち早く断を検出してクロッ
クを送出するようになる。The interface board 11 1 having the highest priority is restored after the disconnection, the interface board 11 2 having the second highest priority remains disconnected, and the interface board having the third highest priority is left. Interface board 1 which has the fourth highest priority with 11 3 sending out a clock
1 if 4 is operating normally, the third high interface board 11 3 priority to become cross, No. 1 high priority interface interface board 11 1 is operating plate 11 1, 11 4 Since the setting time of the timer circuit 16 1 is the shortest, the disconnection is detected first and the clock is transmitted.
【００４０】この実施例では、クロックを送出している
例えばインターフェース盤１１1 でクロック断が発生し
た場合、他の動作しているインターフェース盤１１2 ，
１１ 3 ，１１4 の中で一番優先順位の高いものが、この
場合インターフェース盤１１ 2 がクロックを送出するこ
とになる。以上説明したように本実施例では、複数のイ
ンターフェース盤１１1 ，１１2，１１3 ，１１4 が存
在しても伝送路からの抽出クロックをインターフェース
盤１１1 ，１１2 ，１１3 ，１１4 から１本の信号線で
クロック盤１２に送出しているので、クロックのクロス
トークが発生しなくなる。In this embodiment, the clock is transmitted.
For example, interface board 111A clock outage occurred
If the other operating interface board 112,
11 3, 11FourThe one with the highest priority is
Case interface board 11 2Can send the clock
Becomes As described above, in this embodiment, a plurality of images are
Interface board 111, 112, 113, 11FourExists
Interface with extracted clock from transmission line
Board 111, 112, 113, 11FourFrom one signal line
Since it is being sent to the clock board 12, the clock cross
No talk will occur.
【００４１】また、この実施例では、仮にインターフェ
ース盤１１の数が増えても接続するケーブルの数が増え
ないので、装置規模をコンパクトで簡単な構造にするこ
とができる。Further, in this embodiment, even if the number of interface boards 11 increases, the number of cables to be connected does not increase, so that the device scale can be made compact and simple.
【００４２】さらに、この実施例では、優先度が高いイ
ンターフェース盤１１に障害が起こり、復旧した後でも
現用のクロックはそのままで、切り替わることなく運用
するため、クロックの瞬断が発生せず、回線の瞬断も発
生しない。これにより、必要以上の切り替えが起こらな
いようにすることができ、結果的に安定したシステムが
構築できる。Furthermore, in this embodiment, even if the interface board 11 having a high priority has a failure and is recovered, the current clock is used as it is and the operation is performed without switching. No momentary interruption occurs. As a result, it is possible to prevent unnecessary switching, and as a result, a stable system can be constructed.
【００４３】加えて、この実施例では、切換の順序を決
定するための回路規模が小さくてすむ。In addition, in this embodiment, the circuit scale for determining the switching order can be small.
【００４４】[0044]
【発明の効果】請求項１記載の発明によれば、優先度が
高いインターフェース盤に障害が起こり、復旧した後で
も現用のクロックはそのままで、切り替わることなく運
用するため、回線の瞬断が発生しない。これにより、必
要以上の切り替えが起こらないようにすることができ、
結果的に安定したシステムが構築できる。According to the first aspect of the present invention, the interface board having a high priority has a failure, and even after the restoration, the current clock is used as it is and the operation is performed without switching. Therefore, the line is interrupted. do not do. This will prevent more switching than necessary,
As a result, a stable system can be constructed.
【００４５】請求項２の発明によれば、タイマ回路によ
る効果的に切り換えができるため、切換の順序を決定す
るための回路規模が小さくてよく、かつ安価な部品で構
成できる。According to the second aspect of the present invention, since the switching can be effectively performed by the timer circuit, the circuit scale for determining the switching order can be small and can be constructed with inexpensive parts.
【００４６】請求項３記載の発明によれば、各インター
フェース盤の出力は共通接続されてクロック盤の入力に
接続されているため、インターフェース盤の数が増えて
も接続するケーブルの数が増えないので、装置規模をコ
ンパクトで簡単な構造にすることができる。According to the third aspect of the present invention, since the outputs of the interface boards are commonly connected and connected to the input of the clock board, the number of cables to be connected does not increase even if the number of interface boards increases. Therefore, the device scale can be made compact and simple.
【００４７】請求項４記載の発明によれば、各インター
フェース盤に内蔵するタイマ回路は、優先度の高いもの
ほど設定時間を短くし、優先度が高いインターフェース
盤に障害が起こり、次の優先度のインターフェース盤が
動作した後は、優先度の高いインターフェース盤が復旧
した後でも現用のクロックはそのままで切り替わること
なく運用するため、回線の瞬断が発生しない。According to the fourth aspect of the present invention, the timer circuit incorporated in each interface board shortens the set time for higher priority boards, and a failure occurs in the interface board with a higher priority, so that the next priority board After the operation of the interface board of, the operating clock will continue to operate without switching even after the recovery of the high-priority interface board, so there will be no interruption of the line.
【００４８】請求項５記載の発明によれば、複数のイン
タフェース盤が存在しても伝送路からの抽出クロックを
インタフェース盤から１本の信号線でクロック盤に送出
しているので、クロックのクロストークが発生しなくな
る。また、請求項５記載の発明によれば、インタフェー
ス盤の数が増えても接続するケーブルの数が増えないの
でコンパクトな構造にすることができる。さらに、請求
項５記載の発明によれば、優先度が高いインターフェー
ス盤に障害が起こり、復旧した後でも現用のクロックは
そのままで、切り替わることなく運用するため回線の瞬
断が発生しない。したがって、必要以上の切り替えが起
こらないようにすることができ、結果的に安定したシス
テムが構築できる。According to the fifth aspect of the invention, even if there are a plurality of interface boards, the extracted clock from the transmission line is sent from the interface board to the clock board by one signal line, so that the clock crossing is performed. No talk will occur. Further, according to the invention described in claim 5, even if the number of interface boards increases, the number of cables to be connected does not increase, so that a compact structure can be achieved. Further, according to the fifth aspect of the present invention, even if a failure occurs in the interface board having a high priority, and even after the recovery, the working clock is kept as it is and the operation is performed without switching, so that the line is not interrupted. Therefore, it is possible to prevent unnecessary switching, and as a result, a stable system can be constructed.
【図１】本発明に係るクロック供給システムの実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a clock supply system according to the present invention.
【図２】従来のクロック供給システムを示すブロック図
である。FIG. 2 is a block diagram showing a conventional clock supply system.
１１，１１1 ，１１2 ，１１3 ，１１4 インターフェ
ース盤 １２ クロック盤 １３1 ，１３2 ，１３3 ，１３4 クロック抽出回路 １４1 ，１４2 ，１４3 ，１４4 クロック選択回路 １５1 ，１５2 ，１５3 ，１５4 クロック断検出回路 １６1 ，１６2 ，１６3 ，１６4 タイマ回路11, 11 1 , 11 2 , 11 3 , 11 4 Interface board 12 Clock board 13 1 , 13 2 , 13 3 , 13 4 Clock extraction circuit 14 1 , 14 2 , 14 3 , 14 4 Clock selection circuit 15 1 , 15 2 , 15 3 , 15 4 Clock loss detection circuit 16 1 , 16 2 , 16 3 , 16 4 Timer circuit
Claims (5)
クロック盤と、 伝送路中を伝達される多重化信号を取り込みこの多重化
信号からクロックを抽出し、かつクロック盤に供給され
ているクロックの断を検出したときに、所定の設定時間
を持つタイマに起動をかけ、設定時間経過後に抽出クロ
ックを送出できるようにしたインターフェース盤とを備
え、 前記インターフェース盤は複数設置されていて、かつ各
インターフェース盤の設定時間に優先度を付したことを
特徴とするクロック供給システム。1. A clock board used for synchronizing the entire apparatus, and a multiplexed signal transmitted through a transmission line is taken in to extract a clock from the multiplexed signal and the clock board is supplied. When a clock break is detected, a timer having a predetermined set time is activated, and an interface board capable of outputting the extracted clock after the set time has elapsed, and a plurality of the interface boards are installed, and A clock supply system characterized by giving priority to the set time of each interface board.
重化信号よりクロックを抽出するクロック抽出回路と、 断信号に応じて、前記クロック抽出回路からのクロック
をクロック盤に出力しまたは出力しないようにするクロ
ック選択回路と、 前記クロック選択回路から出力されたクロックの断を検
出して起動信号を出力するとともに、タイムアップ信号
の受信により断信号を前記クロック選択回路に与える断
検出回路と、 前記断検出回路から起動信号により一定時間を計数し、
所定の設定時間に達したときにタイムアップ信号を出力
するタイマ回路とを備えたことを特徴とする請求項１記
載のクロック供給システム。2. The interface board extracts a clock from a received multiplexed signal, and outputs or does not output the clock from the clock extraction circuit to the clock board according to a disconnection signal. A clock selection circuit, a disconnection detection circuit that detects a disconnection of the clock output from the clock selection circuit and outputs a start signal, and that provides a disconnection signal to the clock selection circuit when a time-up signal is received; Counts a certain time with a start signal from the circuit,
The clock supply system according to claim 1, further comprising a timer circuit that outputs a time-up signal when a predetermined set time is reached.
接続されてクロック盤の入力に接続されていることを特
徴とするクロック供給システム。3. The clock supply system according to claim 1, wherein outputs of the respective interface boards are commonly connected to an input of the clock board.
イマ回路は、優先度の高いものほど、設定時間を短くし
たことを特徴とする請求項１記載のクロック供給システ
ム。4. The clock supply system according to claim 1, wherein a timer circuit built in each interface board has a shorter set time as the priority is higher.
クロック盤と、 受信する多重化信号よりクロックを抽出するクロック抽
出回路、断信号に応じて、前記クロック抽出回路からの
クロックをクロック盤に出力しまたは出力しないように
するクロック選択回路、前記クロック選択回路から出力
されたクロックの断を検出して起動信号を出力するとと
もに、タイムアップ信号の受信により断信号を前記クロ
ック選択回路に与える断検出回路、前記断検出回路から
起動信号により一定時間を計数し、所定の設定時間に達
したときにタイムアップ信号を出力するタイマ回路を備
えたインターフェース盤とを有し、 前記インターフェース盤は複数設置されていて、かつ各
インターフェース盤のタイマ回路の設定時間を優先度の
高いものほど短く設定し、 かつ前記各インターフェース盤のクロックは共通接続さ
れて一本の線路を介してクロック盤に与えられるように
しことを特徴とするクロック供給システム。5. A clock board used for synchronizing the entire apparatus, a clock extraction circuit for extracting a clock from a received multiplexed signal, and a clock board for outputting a clock from the clock extraction circuit according to a disconnection signal. A clock selection circuit that outputs or does not output to the clock selection circuit, detects a disconnection of the clock output from the clock selection circuit, outputs a start signal, and gives a disconnection signal to the clock selection circuit when a time-up signal is received. A disconnection detection circuit, an interface board including a timer circuit that counts a fixed time by a start signal from the disconnection detection circuit and outputs a time-up signal when a predetermined set time is reached, and the interface board includes a plurality of interface boards. Set the timer circuit of each interface board that has been installed and has a shorter setting time for higher priority And wherein said clock supply system clock for each interface board is characterized in that as applied to the clock board via a single line are commonly connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146661A JP2973871B2 (en) | 1995-06-14 | 1995-06-14 | Clock selection circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP7146661A JP2973871B2 (en) | 1995-06-14 | 1995-06-14 | Clock selection circuit |
Publications (2)
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|---|---|
| JPH08340327A true JPH08340327A (en) | 1996-12-24 |
| JP2973871B2 JP2973871B2 (en) | 1999-11-08 |
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Family Applications (1)
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| JP7146661A Expired - Fee Related JP2973871B2 (en) | 1995-06-14 | 1995-06-14 | Clock selection circuit |
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-
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Also Published As
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